KR100392909B1 - 박막트랜지스터및그의제조방법 - Google Patents
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Abstract
본 발명에 따른 박막트랜지스터는 기판과, 상기 기판 상에 인장 응력 특성을 갖는 물질로 형성된 제 1 금속층과 압축 응력 특성을 갖는 물질로 형성된 제 2 금속층으로 증착되어 형성된 2층 구조를 갖되 상기 제 1 금속층이 상기 제 2 금속층 보다 1 내지 4㎛ 넓게 형성된다. 이러한 박막트랜지스터를 제조방법은 기판 상에 인장 응력 특성을 갖는 물질로 이루어진 제 1 금속층을 증착하는 공정과, 상기 제 1 금속층 상에 압축 응력 특성을 갖는 물질로 이루어진 제 2 금속층을 증착하는 공정과,
상기 제 1 금속층이 상기 제 2 금속층 보다 넓도록 제 2 및 제 1 금속층을 패터닝하는 공정을 포함한다.
Description
본 발명은 액정표시장치(Liquid Crystal Display)의 박막트랜지스터 및 그의 제조 방법에 관한 것으로서, 특히, 게이트를 2층 금속 구조로 형성하는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
액정표시장치는 구동소자인 스위칭 소자와 빛을 투과하거나 반사하는 화소(pixel) 전극을 기본단위로 하는 화소가 매트릭스 구조로 배열된 구조를 가진다. 상기에서, 스위칭 소자는 게이트와 소오스, 및 드레인영역을 포함하는 박막트랜지스터로 이루어진다.
박막트랜지스터의 게이트는 배선 저항을 감소하기 위해 알루미늄으로도 만드나, 알루미늄 게이트는 힐록(hillock)과 같은 결함의 원인이 되기도 한다.
순수한 알루미늄을 사용하여 게이트를 형성하는 하나의 선택은 힐록을 방지하도록 알루미늄 합금을 사용하는 것이다. 그러나, Ta와 같은 고융점 금속을 소량 첨가하여 알루미늄 원자들의 확산을 방지하는 AlTa과 같은 알루미늄 합금을 사용하면 게이트가 전기적 및 화학적으로 불안정해지는 원인이 된다.
다른 선택은 2층 금속 게이트, 예를 들면, 몰리브덴(Mo)이 코팅된 알루미늄게이트를 형성하여 힐록의 문제점을 극복한다.
이러한 종래 기술에 따른 2층 금속 게이트는 도 1 및 도 2A ∼ 도2F에 도시된다. 도 1은 종래 기술에 따른 박막트랜지스터의 평면도이고, 도 2A - 도2F은 도 1을 X~X 선으로 자른 단면도이다.
2층 구조의 게이트를 형성하기 위해 알루미늄과 몰리브덴 같은 금속들을 순차적으로 증착한 후 금속막들이 동일한 폭을 갖도록 포토리쏘그래피 공정으로 패터닝한다. 2층 구조의 게이트가 힐록의 문제를 극복할 수 있을지라도 2층 구조의 게이트를 형성하는 금속막들이 두꺼워 금속층들과 기판 사이의 서로 다른 두께에 의해 단일의 단차가 크게되며, 이것에 의해 이 후에 형성되는 게이트산화막의 스텝 커버리지(step coverage)가 나쁘게 된다. 그러므로, 게이트산화막 상에 형성되는 소오스 및 드레인영역은 게이트와 중첩되는 부분과 중첩되지 않는 부분이 단절되거나, 또는, 게이트와 접촉되어 전기적으로, 단락되는 문제점이 있었다.
게이트를 형성하는 이러한 방법에서 알루미늄과 몰리브덴의 각각의 금속층들은 도 2A ∼ 도2F에 도시된 바와 같이 클래드 구조를 갖는다.
도 2A ∼ 도2F은 도 1의 박막트랜지스터를 형성하는 공정을 도시한 도면이다.
도 2A를 참조하면, 기판(11) 상에 알루미늄을 증착하여 제 1 금속층(13)을 형성한다. 그리고, 도 2B에 도시된 바와 같이 제 1 금속층(13)을 완전히 덮도록 제 2 금속층(15)을 형성한다. 제 2 금속층(15)을 제 1 금속층(13)을 완전히 덮도록 몰리브덴을 증착하여 형성한다.
따라서, 제 1 및 제 2 금속층(13)(15)은 클래드 배열내에서 2층 금속 구조를 갖는 게이트를 형성한다. 클래드 구조는 게이트 구조와 기판(11) 사이에서 단일의 단차를 갖도록 한정한다.
그리고, 제 1 및 제 2 금속층(13)(15)으로 이루어진 클래드 구조의 게이트전극상에 게이트절연막(17)을 형성한다. 그 후, 게이트절연막(17) 상에 증착 및 식각에 의해 반도체층(19)을 형성한다. 그리고, 도 2C에 도시된 바와 같이 증착 및 식각에 의해 반도체층(19)을 덮는 접촉층(21)을 형성한다.
도 2D에 도시된 바와 같이 접촉층(21)을 이격시키고 전극층(23)을 2개의 이격된 전극으로 만들어 채널 영역을 한정하도록 전극층(23)과 접촉층(21)을 더 식각한다.
그리고, 전극층(23)과 이 전극층(23)에 의해 형성된 2개의 분리된 전극 사이에 위치하는 채널영역 상에 전극절연막(25)을 증착하고
도 2E에 도시된 바와 같이 전극절연막(25)을 식각하여 접촉홀(27)을 형성한다.
전극절연막(25) 상에 이 전극절연막(25) 내에 형성된 홀(27)을 채워 전극층(23)에 의해 형성된 2개의 전극(소오스 및 드레인) 중 하나와 전기적으로 연결되도록 증착하고 식각하여 화소전극(29)과 같은 투명전극을 형성한다.
제 1 금속층(13)과 제 2 금속층(15)에 의해 형성된 클래드 구조의 게이트 전극은 많은 문제점이 있다. 도 2A ~ 도 2F에 도시된 바와 같은 클래드 구조는 게이트전극과 기판 사이의 단일 단차의 양측 상에 힐록이 발생될 수도 있다. 더욱이, 나중에 형성된 층의 스텝커버리지는 감소되고 게이트산화층 상에 형성된 게이트와 중첩되거나 중첩되지 않는 소오스 및 드레인영역의 지역 사이가 연결되지 않을 수도 있거나, 또는, 게이트와 접촉되어 전기적으로 단락된다.
도 3에 도시된 다른 통상적인 박막트랜지스터는 기판(31)이 알루미늄으로 이루어진 제 1 금속층(34a)과 몰리브덴으로 이루어진 제 2 금속층(34b)을 포함하는 내부 게이트전극(34)를 갖는다. 제 1 및 제 2 금속층(34a)(34b)이 실제로 동일한 폭을 가지므로 이 제 1 및 제 2 금속층(34a)(34b)은 게이트전극(34)과 기판(31) 사이에 단지 단일 단차를 이루도록 형성된다.
제 1 및 제 2 금속층(34a)(34b)을 완전히 덮도록내부 내부 게이트전극(34) 상에 외부 게이트전극(35)이 형성된다. 외부 게이트전극(35)과 내부 게이트전극(34)은 게이트전극(32)을 형성한다.
게이트전극(32)을 보호하기 위해 이 게이트전극(32)은 제 1 게이트절연막(36)에 의해 덮혀진다. 그리고, 제 1 게이트절연막(36)을 덮는 제 2 게이트절연막(37)이 형성된다. 제 2 게이트절연막(37)은 그 위에 형성된 반도체층(38)을 갖는다. 접촉층(40)과 전극층(41)으로 이루어진 소오스 및 드레인전극 사이의 채널 영역 내에 위치하도록 절연층(39)이 형성된다.
접촉층(40)과 전극층(41)은 소오스전극(42) 및 드레인전극(43)을 형성하도록 식각된다. 화소전극(44)이 소오스전극(42) 및 드레인전극(43)과 동일한 표면 상에 형성되어 드레인전극(43)과 전기적으로 연결된다.
도 1과 도 2A∼도 2F에 도시된 통상적인 소자와 유사하게 도 3에 도시된 통상적인 박막트랜지스터는 게이트전극(34)과 기판(31) 사이에 단일 단차를 가져 제 1 금속층(34a)의 양측 상에 힐록이 발생되는 문제점을 갖는다. 도 1∼도 2F에 도시된 소자도 존재하는 제 1 금속층(34a)의 양측 상에 힐록이 발생되는 것을 방지하기 위해 도 3에 도시된 소자는 2층 구조의 내부 게이트전극(34), 외부 게이트전극(35) 및 산화막(36)을 사용하여야만 한다. 외부 게이트전극(35) 및 산화막(36)을 사용하지 않는 경우에 이러한 구조는 도 1~도 2F에 도시된 구조와 유사하게 되어 상술한 도 1∼도 2F의 소자와 동일한 문제점이 발생된다.
도 3에 도시된 이러한 구조가 힐록의 문제점을 방지할 수 있어도, 이러한 구조는 보다 많은 공정 단계와 층들이 필요하여 박막트랜지스터 제조시 시간과 비용이 증가된다.
게이트를 형성하는 다른 방법에 따라 알루미늄 및 몰리브덴의 각각의 금속층들을 게이트산화층의 스텝커버리지를 개선하기 위해 기판에 대해 2개의 단차를 갖도록 형성한다.
2층 금속층 게이트 구조를 형성하는 이러한 방법은 1996년 10월 1일, International Display Research Conference 16차 회보, SOCIETY FOR INFORMATION DISPLAY EURO DISPLAY 96, "Low Cost, High Quality TFT-LCD Procrss", 591쪽-594쪽에 개시되어 있다. 이 논문 592쪽에서 2층 금속게이트 구조를 형성하는 방법은, 먼저, 2개의 금속층을 증착하고 부가적인 포토레지스트 단계에서 증착된 2개의 금속층을 선택적으로 제거하여 패터닝하는 공정을 포함한다. 제 1 금속층은 알루미늄 합금으로 이루어지고 제 2 금속층은 크름(Cr)로 이루어진다.
그러나, 이러한 방법은 2층 금속게이트를 형성하기 위한 한번의 포토레지스트 공정을 하는 동안 상부층이 하부층에 대해 돌출되는 것에 기인하여 2층 금속게이트는 상부층이 하부층 보다 넓게 형성되므로 공정이 어렵다. 이러한 어려움은 돌출된 불량한 단차에 의해 단선되는 결과를 초래할 수 있다. 이러한 문제점은 3단계의 식각공정을 사용하므로써 해결되는 데, 이 3단계의 식각 각각 전에 포토레지스트를 베이크(bake)하여 식각 동안에 포토레지스트가 리프트-오프 또는 제거되는 것을 방지한다. 3단계 식각 공정과 포토레지스트의 베이크공정은 게이트를 형성하는 방법의 공정 단계를 증가시킨다.
본 발명의 바람직한 실시예의 이들 및 다른 요소, 특징 및 잇점은 도면을 따라 아래에 예시된 본 발명의 바람직한 실시예의 상세한 설명으로부터 명확해질 것이다.
상술한 문제점을 해결하기 위해 본 발명의 바람직한 실시예는 상술한 종래 기술에 따른 소자의 문제점을 해결하는 박막트랜지스터를 제공함에 있다.
더 상세하게는, 본 발명의 바람직한 실시예는 2층 금속 게이트 상에 형성된 게이트산화막의 스텝커버리지의 저하와 힐록을 방지할 수 있는 박막트랜지스터를 제공함에 있다.
또한, 본 발명의 바람직한 실시예는 종래 기술의 문제점을 해결하고 2층 금속 게이트을 형성하는 공정이 간단한 박막트랜지스터의 제조 방법을 제공함에 있다.
본 발명의 부가적인 특징 및 잇점은 발명의 상세한 설명에 명확하게 서술되어지거나, 또는, 본 발명의 실시에 의해 알게 될 것이다. 본 발명의 목적들과 다른 잇점은 첨부된 도면과 함께 발명의 상세한 설명과 청구범위에 지적된 구조에 의해 구체화되고 달성될 것이다.
본 발명의 바람직한 실시예의 목적에 따른 효과들을 달성하기 위한 박막트랜지스터는 기판과, 상기 기판 상에 인장 응력 특성을 갖는 제 1 금속층과 압축 응력 특성을 제 2 금속층의 2층 구조를 갖되 기판과 사이의 2중 단차를 형성하도록 제 1 금속층이 제 2 금속층의 폭 보다 큰 폭을 갖도록 이루어진 게이트를 포함한다.
본 발명의 더 바람직한 실시예는 제 1 금속층이 알루미늄(Al)으로 이루어지고 제 2 금속층이 몰리브덴(Mo)으로 이루어진다.
본 발명의 다른 바람직한 실시예는 제 2 금속층이 몰리브덴(Mo), 또는, MoW,MoTa 또는 MoNb의 Mo 합금이나, 또는, 다른 적당한 물질로 이루어진다.
본 발명의 다른 바람직한 실시예에 따른 박막트랜지스터는 기판과, 상기 기판 상에 인장 응력 특성을 갖는 제 1 금속층과 압축 응력 특성을 제 2 금속층의 2층 구조를 갖되 상기 제 1 금속층이 상기 제 2 금속층 보다 1 내지 4㎛ 넓게 형성된 게이트를 포함한다.
본 발명의 또 다른 바람직한 실시예에 따른 박막트랜지스터의 제조방법은 기판 상에 인장 응력 특성을 갖는 물질을 증착하여 제 1 금속층을 형성하는 공정과, 상기 제 1 금속층 상에 압축 응력 특성을 갖는 물질을 증착하여 제 2 금속층을 형성하는 공정과, 상기 제 1 금속층이 상기 제 2 금속층의 폭 보다 큰 폭을 갖도록 상기 제 2 및 제 1 금속층을 패터닝하는 공정을 구비한다.
본 발명의 바람직한 실시예의 구성 요소, 특징 및 잇점은 도면을 따라 기술된 본 발명의 바람직한 실시예의 상세한 설명으로부터 명확해질 것이다.
도 1은 종래 기술에 따른 박막트랜지스터의 평면도
도 2A 내지 도 2F는 도 1를 X-X선으로 자른 단면도
도 3은 종래의 다른 기술에 따른 박막트랜지스터의 단면도
도 4는 본 발명의 바람직한 실시예에 따른 박막트랜지스터의 평면도
도 5A 내지 도 5F는 본 발명의 바람직한 실시예에 따른 박막트랜지스터의 제조 공정도
도 6A 내지 도 6E는 본 발명의 바람직한 다른 실시예에 따른 박막트랜지스터의 제조공정도
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 4는 본 발명의 실시예에 따른 박막트랜지스터의 평면도이다. 도 5A부터 도 5F는 한 번의 마스킹공정(masking step)과 두 번의 식각공정(etching step)이 사용된 본 발명의 실시예에 따른 제조공정도이다.
도 5F에 보인 박막트랜지스터는 기판(141) 상에 형성된 제 1 금속층(143)과 제 2 금속층(145)의 이중층 구조를 가지는 게이트(149)와, 제 1 절연막(151)과, 제 2 절연막(161)과, 반도체층(161)과, 오믹콘택층(155)과, 소오스전극(157)과, 드레인전극(159)과 화소전극(165)을 구비한다. 게이트(149)는 기판(141) 상에 증착되어 형성된 제 1 및 제 2 금속층(143),(145)를 포함하는 이중층 구조를 가지고 있다. 제 1 금속층(143)은 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같은 인장력(tensil stress)을 가지는 도전성 금속으로 소정 폭(W1)을 가지도록 형성된다. 제 2 금속층(145)은 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), MoW, MoTa, MoNb 등과 같이 압축력(compressive stress)을 가지는 금속으로 소정 폭(W1)을 가지도록 형성된다.
압축력이 있는 제 2 금속층(145)과 인장력이 있는 제 1 금속층(143)을 조합하여 사용할 때, 인장력이 있는 금속층(143)과 압축력이 있는 금속층(145) 사이의 반응이 힐록(hillock) 현상의 야기되는 것을 막을수 있다. 즉, 제 2 금속층(145)의 압축력이 제 1 금속층(143)의 인장력의 영향을 최소화하여 기판(141)과 제 1 금속층(143) 상이에 형성되는 힐록을 방지하거나 감소시킨다.
인장력이 있는 금속층(143)과 압축력이 있는 금속층(145) 사이의 반응은 이중층의 게이트에서 제 1 금속층의 폭과 제 2 금속층의 폭의 관계를 적절히 하여 힐록을 방지하는데 있어 가장 효과적이다. 인장력이 있는 제 1 금속층(143)과 압축력이 있는 제 2 금속층(145) 사이의 반응과, 제 1 금속층의 폭과 제 2 금속층의 폭의 관계는 힐록과 기판과 게이트사이의 이중 스텝 차이를 가지는 구조에 있어서 이후에 형성되는 게이트 산화막의 스텝 커버리지의 저하를 방지하는데 임계가 있다. 즉, 인장력이 있는 금속으로 형성되는 제 1 금속층(143)을 압축력이 있는 금속으로 형성되는 제 2 금속층(145)보다 1㎛ -4㎛ 정도 폭이 크게 형성한다. 즉, 1㎛ < W1- W2 < 4㎛ 되게 형성하는 것이, 기판과 게이트 상이의 이중 단차를 가지는 구조에 있어서, 이후에 형성되는 게이트 산화막의 스텝 커버리지의 저하를 효과적으로 방지할 수 있다.
상기 결과를 이용하여, 제 2 금속층(145)을 제 1 금속층(143)의 중앙부의 소정의 위치에 선택적으로 위치시킨다. 그래서, 제 1 금속층(143)에서 제 2 금속층(145)이 형성되지 않은 양측 부분 폭이 동일하도록 한다. 제 1 금속층(143)의 제 2 금속층(145)이 형성되지 않은 양측 부분 폭의 각각이 0.5㎛ ∼ 2㎛ 정도로 하는 것이 유리하다.
게이트(149)를 포함하는 기판(41) 상에 실리콘산화물(SiO2) 또는 실리콘질화물(Si3N4)을 단층으로 증착되어 이루어진 제 1 절연막(51)이 형성되어 있다.
제 1 절연막(151) 상의 게이트(149)와 대응하는 부분에는 불순물이 도핑되지 않은 비정질실리콘과 불순물이 고농도로 도핑된 비정질실리콘을 연속적으로 증착되고 패터닝되어 형성된 반도체층(153)과 오믹접촉층(155)이 있다. 반도체층(153)은 소자의 활성영역으로 사용되어 게이트(49)에 인가되는 전압에 의해 채널이 형성된다. 또한, 오믹접촉층(155)은 반도체층(153)과 소오스 및 드레인전극(157)(159) 사이를 오믹접촉시키는 것으로 반도체층(153)의 채널이 형성될 부분에 형성되지 않는다.
소오스 및 드레인전극(157)(59)은 오믹접촉층(55)에 접촉되며 제 1절연막(51) 상의 소정 부분으로 연장되게 형성된다.
제 2 절연막(161)은 실리콘산화물(SiO2) 등의 절연물질이 반도체층(153), 소오스 및 드레인전극(157)(159)과 제 1 절연막(151)을 덮도록 증착되어 형성된다. 그리고, 드레인전극(159) 상의 제 2 절연막(161)의 일부가 제거되어 콘택홀(163)이 형성된다. 이 콘택홀(163)을 통해 드레인전극(159)과 접측되도록 ITO(Indum Tin Oxide) 또는 주석산화막(SnO2) 등의 투명한 도전물질로 이루어진 화소전극(65)이 형성된다.
게이트(149)를 이루는 제 1 및 제 2 금속층(143)(145)에 있어서, 제 1 금속층(143)의 제 2 금속층(145)이 형성되지 않은 양측 부분 폭의 각각이 0.5㎛∼2㎛ 정도로 형성한다. 제 1 금속층(143)이 제 2 금속층(145)보다 1.0㎛∼4.0㎛ 정도로 폭이 넓으므로 기판(141)과 게이트(149) 사이에 제 1 금속층의 폭과 제 2 금속층의 폭과의 관계에 따라 결정되는 이중 단차가 형성된다. 본 발명의 실시예의 특징에 따라 결정되는 이중 단차는 종래의 기술에서 일어나는 제 1 절연막의 스텝 커버리지의 저하를 방지한다. 제 1 금속층(143)의 인장력 상에 제 2 금속층(145)의 압축력의 효과가 제 1 금속층(143)의 인장력의 효과를 최소화하고, 또한, 제 1 금속층과 제 2 금속층 사이의 폭이 1.0㎛~4.0㎛ 정도이기 때문에, 제 1 금속층(143)의 힐록은 피할 수 있다.
도 5A부터 도 5F는 본 발명의 실시예에 따른 박막트랜지스터의 제조공정도을 나타낸 것이다.
도 5A를 참조하면, 기판(151) 상에 Al, Cu, Au 등과 같이 인장력을 가지는금속 물질을 증착하여 제 1 금속층(143)을 형성하고, 제 1 금속층(43) 상에 Mo, Mo alloy, MoW, MoTa, MoNb 등과 같이, 압축력을 가지는 금속물질을 증착하여 제 2 금속층(145)을 형성한다. 제 1 금속층을 증착하는 공정과, 제 2 금속층을 증착하는 공정 사이에 마스킹 스텝을 실시하는 것을 생략하기 위하여 제 1 금속층 상에 제 2 금속층을 형성한다. 제 1 금속층과 제 2 금속층은 스퍼터링 또는 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 진공 상태를 파괴(break)하지 않고 연속으로 증착하여 각각 500 ∼ 4000Å 정도와 500 ∼ 2000Å 정도의 두께로 형성한다. 그 결과, 제 1 및 제 2 금속층(143)(145) 사이의 접촉 저항을 감소시킬 수 있다.
본 발명의 실시예에 따르면, 한 번의 감광막 공정(photoresist step)이 제 1 금속층과 제 2 금속층을 동시에 패터닝하기 위하여 사용된다. 한 번의 감광막 공정에서 감광막(147)는 제 2 금속층(145) 상에 감광막(147)을 도포한 후, 이 감광막(147)을 제 2 금속층(145)의 소정 부분 상에 폭(W1)을 갖도록 노광 및 현상한다.
도 5B를 참조하면, 감광막(147)을 마스크로 사용하여 인산(H3PO4)+초산 (CH3COOH)+질산(HNO3)을 혼합한 식각용액으로 제 2 금속층(145)을 선택적으로 습식식각하여 패터닝한다. 이 때, 제 2 금속층(145)은 등방성 식각되므로 노출된 부분뿐만 아니라 감광막(147)에 의해 덮혀진 부분도 식각되어 감광막(147)의 폭(W1) 보다 작은 폭(W2)을 가지게 된다. 이때, 1㎛ ＜ W1 - W2 ＜4㎛의 관계를 유지하여야한다. 상기에서, 제 2 금속층(145)은 감광막(147)에 의해 덮혀진 부분의 양측 폭이 동일하게 식각되므로 제 2 금속층(145)은 일측의 폭이 0.5㎛ 보다 크고, 2㎛ 보다 작게 된다. 또한, 제 2 금속층(145)의 식각된 측면은 직각 또는 경사지게 된다.
도 5C를 참조하면, 감광막(147)을 마스크로 사용하여 제 1 금속층(143)을 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 등의 이방성식각특성을 갖는 건식 방법으로 식각하여 패터닝한다. 이 때, 제 1 금속층(143)은 감광막(147)이 덮혀진 부분을 제외한 나머지 부분이 식각되어 제거되므로 감광막(147)과 동일한 폭 (W1)을 갖는다. 따라서 제 1 금속층과 제 2 금속층을 패터닝하는 과정에서 두 번의 식각공정이 필요하고, 각 식각공정에서 감광막을 베이킹(baking)하는 작업이 필요하지 않다. 또한, 제 1 금속층(143)과 제 2 금속층(145) 사이의 폭 관계는 1 ㎛< W1 - W2 <4㎛의 관계를 유지한다.
상기와 같이, 한 번의 감광막 공정에 의하여 제 1 금속층(143)과 제 2 금속층(145)은 이중층 구조의 게이트(149)를 형성한다. 게이트(149)는 제 2 금속층(145)이 제 1 금속층(143) 상의 가운데 부분에 양측이 0.5㎛ 보다 크고 2㎛ 보다 작은 폭으로 노출되게 형성된다. 이후, 두 금속층의 식각공정이 끝나면, 제 2 금속층(145)상에 잔류된 감광막(47)을 제거한다.
도 5D를 참조하면, 게이트(149) 및 기판(141)의 표면에 CVD 방법으로 실리콘산화물(SiO2) 또는 실리콘질화물(Si3N4)을 단층 또는 이중층으로 증착하여 제 1 절연막(151)을 형성한다. 이 때, 제 1 금속층(143)의 제 2 금속층(145)에 의해 노출된 양측의 폭이 각각 0.5㎛ 보다 크기 때문에, 기판과 게이트 사이에 형성되는 2중단차는 제 1 절연막(151)의 스텝커버리지가 저하되는 것을 방지한다. 또한, 제 1 금속층(143)의 인장력 상에 제 2 금속층(145)의 압축력의 효과와 제 2 금속층(145)에 커버되지 않은 제 1 금속층(143)의 노출된 부분의 폭이 2㎛ 보다 작기 때문에 제 1 금속층(143)에서의 힐록 생성을 방지할 수 있다.
그리고, 제 1 절연막(151) 상에 불순물이 도핑되지 않은 비정질실리콘과 불순물이 고농도로 도핑된 비정질실리콘을 CVD 방법으로 연속적으로 증착하여 반도체층(153)과 오믹접촉층(155)을 형성한다. 그 다음, 오믹접촉층(155) 및 반도체층(153)을 제 1 절연막(151)이 노출되도록 포토리쏘그래피 방법으로 패터닝한다.
도 5E를 참조하면, 절연막(151) 및 오믹접촉층(155) 상에 알루미늄 또는 크롬 등의 도전성금속을 적층한 후 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인전극(157)(159)을 형성한다. 그리고, 소오스 및 드레인전극(157)(159)을 마스크로 사용하여 이 소오스 및 드레인전극(157)(159) 사이의 오믹접촉층(155)의 노출된 부분을 식각하여 제거한다.
도 5F를 참조하면, 상기 구조의 전 표면에 실리콘산화물 또는 실리콘질화물을 CVD 방법으로 증착하여 제 2 절연막(161)을 형성한다. 그 다음, 제 2 절연막(161)을 드레인전극(159)의 소정 부분이 노출되도록 포토리쏘그래피 방법으로 제거하여 콘택홀(163)을 형성한다. 그 다음, 제 2 절연막(161) 상에 콘택홀(163)을 통해 드레인전극(165)과 전기적으로 연결되도록 스퍼터링 방법에 의해 ITO(Indum Tin Oxide) 또는 주석산화막(SnO2) 등의 투명한 도전물질을 증착한 후포토리쏘그래피 방법으로 패터닝하여 화소전극(165)을 형성한다.
본 발명의 다른 실시예에 있어서, 제 1 및 제 2 금속층(143)(145)을 감광막(147)을 마스크로 사용하여 먼저 RIE 등의 이방성식각특성을 갖는 건식 방법으로 식각한 후, 감광막(147) 하부의 제 2 금속층(145)을 인산(H3PO4)+초산(CH3COOH)+질산(HNO3)을 혼합한 식각용액으로 식각하여 게이트(149)를 형성할 수도 있다.
본 발명의 또 다른 실시예에 있어서, 도 6A부터 도 6E에 보인 바와 같이, 게이트(149)는 제 1 금속층(143)과 제 2 금속층(145)을 동시에 식각하는 한 번의 식각공정을 통하여 형성된다. 여기서, 인산(H3PO4), 초산(CH3COOH), 질산(HNO3)의 혼합액으로 준비한 식각용액으로 제 1 금속층(143)보다 제 2 금속층(145)가 더 빨리 식각되게 한다. 식각 물질과 게이트의 제 1 및 제 2 금속층에 사용되는 금속물질로 인하여 한번의 식각공정이 필요하다. 한 번의 식각공정이 사용됨에도 불구하고, 상기와 같이, 제 1 금속층과 제 2 금속층 사이의 폭 관계 (W1),(W2)를 얻는 것이 가능하다. 이 과정에서, 게이트(149)를 형성하는 제 1 및 제 2 금속층은 상술한 바와 같이, 한 번의 포토레지스트 공정과 한 번의 식각 공정을 통하여 패터닝되어 형성된다.
상술한 바와 같이, 제 1 금속층을 증착하는 공정과 제 2 금속층을 형성하는 공정 사이에 마스킹 공정을 실행하는 종래의 기술 대신에, 본 발명의 실시예에서는 인장력을 가지는 제 1 금속층과 압축력을 가지는 제 2 금속층을 연속적으로 증착하고, 제 2 금속층 상의 소정 부분을 덮는 감광막을 형성한다. 그리고, 한 실시예에서 보인 바와 같이, 감광막을 마스크로 하여 제 2 금속층을 습식식각하고 제 1 금속층을 건식식각한다. 그 결과, 이중 금속층 구조의 게이트가 형성된다. 또 다른 실시예에서는, 한 번의 식각공정을 통하여 제 1 금속층과 제 2 금속층을 습식식각하여 이중 금속층의 게이트를 사용한다. 이때, 제 1 금속층과 제 2 금속층에 대하여 다른 식각율을 가지는 식각액을 사용하여 각 금속층에 다른 식각속도로 식각공정을 진행함으로써, 이중 금속층의 게이트를 형성한다.
본 발명은 실시예를 참고로 하여 상술되었지만, 다른 분야에 동일성을 가지고 적절하게 변형하여 적용될 수 있다.
따라서, 본 발명은 게이트를 형성하기 위한 제 1 및 제 2 금속층을 연속적인 1번의 공정으로 증착하고 1번의 포토리쏘그래피 공정으로 패터닝하므로써 제 1 및 제 2 금속층 사이의 접촉 저항이 감소되며 공정이 간단해지는 잇점이 있다. 또한, 제 1 금속층 양측의 제 2 금속층과 중첩되지 않는 부분의 폭을 적절하게 하여 제 1 금속층에서 힐록이 생성되는 것을 방지할 수 있는 잇점이 있다.
Claims (25)
- 기판과;상기 기판 상에 인장 응력 특성을 갖는 물질로 형성된 제 1 금속층과, 제 1 금속층보다 좁은 폭을 가지며 압축 응력 특성을 갖는 물질로 형성된 제 2 금속층으로 증착되어 형성된 2층 단차 구조를 갖는 게이트로 이루어져,상기 제 1 금속층의 인장 응력과 제 2 금속층의 압축 응력의 상호 결합에 의해 상기 게이트에서의 힐록 발생을 방지하도록 이루어진 것이 특징인 박막트랜지스터.
- 청구항 1에 있어서,상기 인장 응력 특성을 갖는 제 1 금속층은 상기 압축 응력 특성을 갖는 제 2 금속층 보다 1 내지 4㎛ 넓게 형성된 것이 특징인 박막트랜지스터.
- 청구항 1에 있어서,상기 압축 응력 특성을 갖는 제 2 금속층은 상기 인장 응력 특성을 갖는 제 1 금속층의 가운데에 위치되어 상기 제 1 금속층과 중첩되지 않는 양측 부분 폭이 동일하게 형성된 박막트랜지스터.
- 청구항 1에 있어서,상기 인장 응력 특성을 갖는 제 1 금속층은 알루미늄(Al), 구리(Cu) 또는 금(Au) 중 적어도 어느 하나로 형성된 박막트랜지스터.
- 청구항 1에 있어서,상기 압축 응력 특성을 갖는 제 2 금속층은 몰리브덴(Mo), MoW, MoTa 또는 MoNb의 Mo 합금 중 적어도 어느 하나로 형성된 박막트랜지스터.
- 기판과;상기 기판 상에 증착된 제 1 금속층과 제 2 금속층을 갖는 2층 구조를 갖되, 상기 제 1 금속층이 인장 응력 특성을 갖는 물질로 형성되고 상기 제 2 금속층이 압축 응력 특성을 갖는 물질로 형성되어, 상기 제1금속층의 인장 응력과 상기 제2 금속층의 압축 응력의 상호 결합에 의해 상기 게이트에서의 힐룩 발생이 방지되도록 이루어진 게이트와;상기 게이트를 포함하는 상기 기판 상에 형성된 제1절연층과;상기 절연층 상의 상기 게이트와 대응하는 위치에 형성된 반도체층과;상기 반도체층의 양측에 형성된 오믹접촉층과;상기 오믹접촉층 상에, 상기 제 1 절연막 상으로 연장되게 형성된 소오스 및 드레인전극과;상기 반도체층과 상기 소오스 및 드레인전극과 상기 제 1 절연막을 덮도록 형성된 제 2 절연막을 포함하는 박막트랜지스터.
- 청구항 6에 있어서,상기 인장 응력 특성을 갖는 제 1 금속층은 상기 압축 응력 특성을 갖는 제 2 금속층 보다 1 내지 4㎛ 넓게 형성된 박막트랜지스터.
- 청구항 6에 있어서,상기 압축 응력 특성을 갖는 제 2 금속층은 상기 인장 응력 특성을 갖는 제 1 금속층의 가운데에 위치되어 상기 제 1 금속층과 중첩되지 않는 양측 부분 폭이 동일하게 형성된 박막트랜지스터.
- 청구항 6에 있어서,상기 인장 응력 특성을 갖는 제 1 금속층은 알루미늄(Al), 구리(Cu) 또는 금(Au) 중 적어도 어느 하나로 형성된 박막트랜지스터.
- 청구항 6에 있어서,상기 압축 응력 특성을 갖는 제 2 금속층은 몰리브덴(Mo), MoW, MoTa 또는 MoNb의 Mo 합금 중 적어도 어느 하나로 형성된 박막트랜지스터.
- 기판 상에 인장 응력 특성을 갖는 물질을 증착하여 제 1 금속층을 형성하는 제 1 공정과;상기 인장 응력 특성을 갖는 제 1 금속층 상에 압축 응력 특성을 갖는 물질을 증착하여 제 2 금속층을 형성하는 제 2 공정과;상기 압축 응력 특성을 갖는 제 2 금속층 상에 소정 폭을 갖는 단일 포토레지스트를 형성하는 제 3 공정과;상기 단일 포토레지스트를 마스크로 사용하여 상기 제 2 금속층을 패터닝하는 제 4 공정과;상기 포토레지스트를 마스크로 사용하여 상기 제 1 금속층을 패터닝하되, 상기 제 1 금속층이 상기 제 2 금속층의 폭 보다 큰 폭을 갖도록 식각하여 상기 제 1 및 제 2 금속층의 박막 구조를 갖는 게이트를 형성하는 제 5공정과;상기 포토레지스트를 제거하는 제 6 공정으로 이루어진 것이 특징인 박막트랜지스터의 제조방법.
- 청구항 11에 있어서,상기 제 4 공정은 상기 단일 포토레지스트를 마스크로 사용하여 상기 제 2 금속층을 등방성식각하는 공정으로 이루어지고;상기 제 5 공정은 상기 단일 포토레지스트를 마스크로 사용하여 상기 제 1 금속층을 이방성식각하는 공정으로 이루어져, 상기 제 1 금속층이 상기 제 2 금속 층보다 1~4㎛ 넓게 형성되도록 식각하는 박막트랜지스터의 제조방법.
- 청구항 11에 있어서,상기 게이트를 포함하는 상기 기판 상에 제 1 절연막을 형성하는 제 7 공정과;상기 제 1 절연막 상의, 상기 게이트와 대응하는 부분에 반도체층 및 오믹접촉층을 형성하는 제 8 공정과;상기 오믹접촉층 상의 양측에 상기 제 1 절연막 상으로 연장되도록 소오스 및 드레인전극을 형성하고 상기 소오스 및 드레인전극 사이의 노출된 상기 오믹접촉층을 제거하는 제 9 공정과;상기 반도체층과 상기 소오스 및 드레인전극과 상기 제 1 절연막을 덮는 제 2 절연막을 형성하는 제 10 공정을 더 구비하여 이루어진 것이 특징인 박막트랜지스터의 제조방법.
- 청구항 11에 있어서,상기 제 1 공정 및 제 2 공정은 상기 제 1 및 제 2 금속층을 스퍼터링 또는 화학기상증착 방법으로 진공을 깨지 않고 연속적으로 증착하여 형성하는 공정으로 이루어진 것이 특징인 박막트랜지스터의 제조방법.
- 청구항 11에 있어서,상기 제 1 공정은 상기 제 1 금속층을 알루미늄, 구리 또는 금으로 형성하는 것이 특징인 박막트랜지스터의 제조방법.
- 청구항 11에 있어서,상기 제 2 공정은 상기 제 2 금속층을 몰리브덴(Mo), MoW, MoTa 또는 MoNb의 Mo 합금으로 형성하는 것이 특징인 박막트랜지스터의 제조방법.
- 청구항 11에 있어서,상기 제 4 공정은 상기 제 2 금속층을 인산(H3PO4)+초산(CH3COOH)+질산(HNO3)을 혼합한 식각용액으로 식각하는 것이 특징인 박막트랜지스터의 제조방법.
- 청구항 11에 있어서,상기 제 5 공정은 상기 제 1 금속층을 반응성이온식각(Reactive Ion Etching)의 건식각방법으로 식각하는 것이 특징인 박막트랜지스터의 제조방법.
- 청구항 11에 있어서,상기 제 5 공정은 상기 제 2 금속층이 형성되지 않은 상기 제 1 금속층의 양 측이 동일한 폭을 갖도록 형성하는 것이 특징인 박막트랜지스터의 제조방법.
- 기판 상에 인장 응력 특성을 갖는 물질을 증착하여 제 1 금속층을 형성하는 제 11 공정과;상기 인장 응력 특성을 갖는 제 1 금속층 상에 포토레지스트를 형성하지 않고 압축 응력 특성을 갖는 물질을 증착하여 제 2 금속층을 형성하는 제 12 공정과;상기 압축 응력 특성을 갖는 제 2 금속층 상에 소정 폭을 갖는 단일 포토레지스트를 형성하는 제 13 공정과;상기 제 1 및 제 2 금속층을 포함하는 2층 구조를 갖는 게이트를 형성하되, 상기 제 1 금속층이 상기 제 2 금속층 보다 넓은 폭을 갖도록 식각하는 제 14 공정과;상기 포토레지스트를 제거하는 제 15 공정과;상기 제 1 및 제 2 금속층 중 적어도 하나와 직접 접촉되도록 상기 제 1 및 제 2 금속층 중 적어도 하나 상에 제 1 절연막을 형성하는 제 16 공정으로 이루어진 것이 특징인 박막트랜지스터의 제조방법.
- 청구항 20에 있어서,상기 제 1 절연막 상의 상기 게이트와 대응하는 부분에 반도체층 및 오믹접촉층을 형성하는 제 17 공정과;상기 오믹접촉층 상의 양측에 상기 제 1 절연막 상으로 연장되도록 소오스 및 드레인전극을 형성하고 상기 소오스 및 드레인전극 사이의 노출된 상기 오믹접촉층을 제거하는 제 18 공정과;상기 반도체층과 상기 소오스 및 드레인전극과 상기 제 1 절연막을 덮는 제 2 절연막을 형성하는 제 19 공정을 더 구비하여 이루어진 것이 특징인 박막트랜지스터의 제조방법.
- 청구항 20에 있어서,상기 제 11 공정은 상기 제 1 금속층을 알루미늄, 구리 또는 금으로 형성하는 것이 특징인 박막트랜지스터의 제조방법.
- 청구항 20에 있어서,상기 제 12 공정은 상기 제 2 금속층을 몰리브덴(Mo), MoW, MoTa 또는 MoNb의 Mo 합금으로 형성하는 것이 특징인 박막트랜지스터의 제조방법.
- 청구항 20에 있어서,상기 제 14공정은 상기 제 1 및 제 2 금속층을 건식방법으로 식각한 후, 상기 제 2 금속층을 인산(H3PO4)+초산(CH3COOH)+질산(HNO3)을 혼합한 식각용액으로 식각하는 것이 특징인 박막트랜지스터의 제조방법.
- 청구항 20에 있어서,상기 제 14 공정은 인산(H3PO4)+초산(CH3COOH)+질산(HNO3)을 혼합한 식각용액을 이용하여 상기 제 1 및 제 2 금속층을 동시에 식각하는 것이 특징인 박막트랜지스터의 제조방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
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| J2X1 | Appeal (before the patent court) |
Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL Free format text: TRIAL NUMBER: 2001201006421; APPEAL AGAINST DECISION TO DECLINE REFUSAL |
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| J302 | Written judgement (patent court) |
Free format text: JUDGMENT (PATENT COURT) FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20011107 Effective date: 20020926 Free format text: TRIAL NUMBER: 2001201006421; JUDGMENT (PATENT COURT) FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20011107 Effective date: 20020926 |
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| J301 | Trial decision |
Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20021005 Effective date: 20021220 Free format text: TRIAL NUMBER: 2002131001022; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20021005 Effective date: 20021220 |
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| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant | ||
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| FPAY | Annual fee payment |
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| EXPY | Expiration of term |