JPH06104241A - アルミニウム電極のパターニング方法 - Google Patents
アルミニウム電極のパターニング方法Info
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- JPH06104241A JPH06104241A JP25026792A JP25026792A JPH06104241A JP H06104241 A JPH06104241 A JP H06104241A JP 25026792 A JP25026792 A JP 25026792A JP 25026792 A JP25026792 A JP 25026792A JP H06104241 A JPH06104241 A JP H06104241A
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Abstract
(57)【要約】
【目的】 液晶ディスプレイ用のTFT マトリックスにお
けるドレインバスラインに関し，後処理において残留し
た薬液によって該ドレインバスラインが腐食し断線に到
るような信頼性低下を防止することを目的とする。 【構成】 前記後処理における薬液の残留は, 上記アル
ミニウム薄膜のサイドエッチングに起因している。一
方, アルミニウム薄膜とその上に形成されたモリブデン
薄膜とから成るバスラインをパターニングする際にアル
ミニウム薄膜に生じるサイドエッチングの量は, 前記モ
リブデン薄膜の厚さに依存する。したがって, アルミニ
ウム薄膜にサイドエッチングが生じない範囲の厚さを有
するモリブデン薄膜をアルミニウム薄膜上に形成する。
けるドレインバスラインに関し，後処理において残留し
た薬液によって該ドレインバスラインが腐食し断線に到
るような信頼性低下を防止することを目的とする。 【構成】 前記後処理における薬液の残留は, 上記アル
ミニウム薄膜のサイドエッチングに起因している。一
方, アルミニウム薄膜とその上に形成されたモリブデン
薄膜とから成るバスラインをパターニングする際にアル
ミニウム薄膜に生じるサイドエッチングの量は, 前記モ
リブデン薄膜の厚さに依存する。したがって, アルミニ
ウム薄膜にサイドエッチングが生じない範囲の厚さを有
するモリブデン薄膜をアルミニウム薄膜上に形成する。
Description
【０００１】
【産業上の利用分野】本発明はアルミニウム(Al)薄膜と
その上に積層されたモリブデン(Mo)薄膜から成る配線,
とくに液晶ディスプレイ(LCD) に用いられる薄膜トラン
ジスタ(TFT)マトリックスのドレインバスラインに関す
る。
その上に積層されたモリブデン(Mo)薄膜から成る配線,
とくに液晶ディスプレイ(LCD) に用いられる薄膜トラン
ジスタ(TFT)マトリックスのドレインバスラインに関す
る。
【０００２】
【従来の技術】LCD 用のTFT マトリックスにおいては,
ドレインバスラインとしてAl薄膜が用いられる。また,
このマトリックスにおける各々のTFT には, 酸化インジ
ウム錫(ITO) から成る画素電極が設けられる。通常, TF
T を基板上に形成し, さらにAl薄膜から成る前記ドレイ
ンバスラインを形成したのち, 基板表面全体にITO 薄膜
を堆積し, これを画素電極にパターニングする。したが
って, 特別の工程を導入しない限り, Al薄膜から成るド
レインバスライン上に積層された状態にあるITO薄膜が
エッチングされる。しかし, AlとITO とが直接に接触し
ている状態で, 電解質溶液に浸漬されると, いわゆる電
池効果により, Alが酸化され, 一方ITO が金属インジウ
ムや錫に還元される。その結果, Al薄膜の抵抗が増大
し, 画素電極の透過率が低下してしまう。
ドレインバスラインとしてAl薄膜が用いられる。また,
このマトリックスにおける各々のTFT には, 酸化インジ
ウム錫(ITO) から成る画素電極が設けられる。通常, TF
T を基板上に形成し, さらにAl薄膜から成る前記ドレイ
ンバスラインを形成したのち, 基板表面全体にITO 薄膜
を堆積し, これを画素電極にパターニングする。したが
って, 特別の工程を導入しない限り, Al薄膜から成るド
レインバスライン上に積層された状態にあるITO薄膜が
エッチングされる。しかし, AlとITO とが直接に接触し
ている状態で, 電解質溶液に浸漬されると, いわゆる電
池効果により, Alが酸化され, 一方ITO が金属インジウ
ムや錫に還元される。その結果, Al薄膜の抵抗が増大
し, 画素電極の透過率が低下してしまう。
【０００３】
【発明が解決しようとする課題】上記のような問題に対
して, Al薄膜の上にMo薄膜を堆積しておくことによっ
て, Al薄膜ドレインバスラインとITO との反応を抑止す
る方法が採られている。この構造によれば，ドレインバ
スラインの抵抗増大や画素電極の透過率の低下を有効に
防止できる。しかし, これら薄膜をパターニングする際
に, Mo薄膜下のAl薄膜にサイドエッチングが生じやす
く, このドレインバスラインを覆う保護層を形成した場
合, 保護層に空洞やそれから発達したクラック等が発生
する。この様子を図４に模式的に示す。
して, Al薄膜の上にMo薄膜を堆積しておくことによっ
て, Al薄膜ドレインバスラインとITO との反応を抑止す
る方法が採られている。この構造によれば，ドレインバ
スラインの抵抗増大や画素電極の透過率の低下を有効に
防止できる。しかし, これら薄膜をパターニングする際
に, Mo薄膜下のAl薄膜にサイドエッチングが生じやす
く, このドレインバスラインを覆う保護層を形成した場
合, 保護層に空洞やそれから発達したクラック等が発生
する。この様子を図４に模式的に示す。
【０００４】図４(a) は例えば厚さ 300ÅのAl薄膜１と
その上に堆積された厚さ200 〜300ÅのMo薄膜２とを,
燐酸系のエッチング液を用いてパターニングして形成さ
れたドレインバスラインの断面図である。Mo薄膜２の端
辺から平均で約2500Åの範囲が庇を形成し, その下のAl
薄膜１がサイドエッチングによって失われている。この
ようなドレインバスライン上に, 図４(b) に示すよう
に, 例えばSi3N4 から成る厚さ約3000Åの保護膜３を堆
積すると, Mo薄膜２の庇の下に空洞４が発生し,また,
空洞４から伸びたクラック５が発生する。そして, 後処
理工程においてこのような空洞やクラック内に侵入した
酸等によってドレインバスラインが腐食され, 断線して
しまう問題があった。
その上に堆積された厚さ200 〜300ÅのMo薄膜２とを,
燐酸系のエッチング液を用いてパターニングして形成さ
れたドレインバスラインの断面図である。Mo薄膜２の端
辺から平均で約2500Åの範囲が庇を形成し, その下のAl
薄膜１がサイドエッチングによって失われている。この
ようなドレインバスライン上に, 図４(b) に示すよう
に, 例えばSi3N4 から成る厚さ約3000Åの保護膜３を堆
積すると, Mo薄膜２の庇の下に空洞４が発生し,また,
空洞４から伸びたクラック５が発生する。そして, 後処
理工程においてこのような空洞やクラック内に侵入した
酸等によってドレインバスラインが腐食され, 断線して
しまう問題があった。
【０００５】本発明は, 上記のような空洞４やクラック
５の原因となるサイドエッチングの発生を防止可能とす
ること, さらには, これによってAl薄膜とMo薄膜とから
成るドレインバスラインの信頼性を向上することを目的
とする。
５の原因となるサイドエッチングの発生を防止可能とす
ること, さらには, これによってAl薄膜とMo薄膜とから
成るドレインバスラインの信頼性を向上することを目的
とする。
【０００６】
【課題を解決するための手段】上記目的は, 基板の一表
面に順次堆積されたアルミニウム薄膜とモリブデン薄膜
とを湿式エッチングによってパターニングするに際し
て, 該アルミニウム薄膜の厚さに対する該モリブデン薄
膜の厚さの割合をあらかじめ制御しておくことによっ
て, 前記エッチングにおける該アルミニウム薄膜のサイ
ドエッチングを所望の量に調節することを特徴とする本
発明に係るアルミニウム電極のパターニング方法, また
は, 上記において, 前記アルミニウム薄膜上にその厚さ
の2/15以上の厚さを有する前記モリブデン薄膜を堆積
し, 該モリブデン薄膜上に所定のレジストパターンを形
成したのち, 該レジストパターンをマスクとして該モリ
ブデン薄膜とアルミニウム薄膜とを, 燐酸と硝酸と酢酸
との混合物から成るエッチング液を用いて, 順次選択的
にエッチングすることを特徴とする本発明に係るアルミ
ニウム電極のパターニング方法, または, 上記におい
て, 前記アルミニウム薄膜とその厚さの2/15以上且つ4/
15以下の厚さを有する前記モリブデン薄膜とを順次堆積
したのち, 該アルミニウム薄膜と該モリブデン薄膜とを
互いに平行な複数のバスラインにパターニングする工程
を含むことを特徴とする本発明に係る薄膜トランジスタ
マトリックスの製造方法のいずれかによって達成され
る。
面に順次堆積されたアルミニウム薄膜とモリブデン薄膜
とを湿式エッチングによってパターニングするに際し
て, 該アルミニウム薄膜の厚さに対する該モリブデン薄
膜の厚さの割合をあらかじめ制御しておくことによっ
て, 前記エッチングにおける該アルミニウム薄膜のサイ
ドエッチングを所望の量に調節することを特徴とする本
発明に係るアルミニウム電極のパターニング方法, また
は, 上記において, 前記アルミニウム薄膜上にその厚さ
の2/15以上の厚さを有する前記モリブデン薄膜を堆積
し, 該モリブデン薄膜上に所定のレジストパターンを形
成したのち, 該レジストパターンをマスクとして該モリ
ブデン薄膜とアルミニウム薄膜とを, 燐酸と硝酸と酢酸
との混合物から成るエッチング液を用いて, 順次選択的
にエッチングすることを特徴とする本発明に係るアルミ
ニウム電極のパターニング方法, または, 上記におい
て, 前記アルミニウム薄膜とその厚さの2/15以上且つ4/
15以下の厚さを有する前記モリブデン薄膜とを順次堆積
したのち, 該アルミニウム薄膜と該モリブデン薄膜とを
互いに平行な複数のバスラインにパターニングする工程
を含むことを特徴とする本発明に係る薄膜トランジスタ
マトリックスの製造方法のいずれかによって達成され
る。
【０００７】
【作用】本発明者らは, Mo薄膜の厚さによって, その下
のAl薄膜のサイドエッチング量が変化することを見出し
た。これを図１を参照して説明する。図１の横軸はMo薄
膜の厚さ（Å）であり, 縦軸はエッチング後におけるAl
薄膜１の幅W1とMo薄膜２の幅W2とで決まる値（W1−W2)/
2 すなわち片側のサイドエッチング量（Å）である。Al
薄膜１の厚さは3000Åである。
のAl薄膜のサイドエッチング量が変化することを見出し
た。これを図１を参照して説明する。図１の横軸はMo薄
膜の厚さ（Å）であり, 縦軸はエッチング後におけるAl
薄膜１の幅W1とMo薄膜２の幅W2とで決まる値（W1−W2)/
2 すなわち片側のサイドエッチング量（Å）である。Al
薄膜１の厚さは3000Åである。
【０００８】図示のように, Mo薄膜の厚さがある値以下
では（W1−W2)/2 の値が負となり,Al薄膜１がサイドエ
ッチングされていることを示している。Mo薄膜の厚さが
ある値以上になると, （W1−W2)/2 の値が正となり, Al
薄膜１の幅の方が大きいことを示している。このときの
断面は図２に示すごとくで, 同図(a) はMo薄膜２の厚さ
が 400Å, したがって, Al薄膜１の厚さに対して2/15で
あって, Al薄膜１にサイドエッチングが生じた場合, 同
図(b) はMo薄膜２の厚さが 800Å, したがって, Al薄膜
１の厚さに対して4/15であって, 上記（W1−W2)/2 の値
が正の場合にそれぞれ対応している。同図(b) に示され
ているように, Al薄膜１の幅はMo薄膜２の直下において
はMo薄膜２のそれと等しく, 下部（基板に近い部分）ほ
ど広がっている。これは, Mo薄膜２の厚さが大きくなる
と, Al薄膜にサイドエッチングが発生せず, むしろAl薄
膜の下部のエッチングが遅くなることを示唆している。
この現象を利用して, Al薄膜から成るドレインバスライ
ン等の電極が所望の断面形状を有するように制御する。
では（W1−W2)/2 の値が負となり,Al薄膜１がサイドエ
ッチングされていることを示している。Mo薄膜の厚さが
ある値以上になると, （W1−W2)/2 の値が正となり, Al
薄膜１の幅の方が大きいことを示している。このときの
断面は図２に示すごとくで, 同図(a) はMo薄膜２の厚さ
が 400Å, したがって, Al薄膜１の厚さに対して2/15で
あって, Al薄膜１にサイドエッチングが生じた場合, 同
図(b) はMo薄膜２の厚さが 800Å, したがって, Al薄膜
１の厚さに対して4/15であって, 上記（W1−W2)/2 の値
が正の場合にそれぞれ対応している。同図(b) に示され
ているように, Al薄膜１の幅はMo薄膜２の直下において
はMo薄膜２のそれと等しく, 下部（基板に近い部分）ほ
ど広がっている。これは, Mo薄膜２の厚さが大きくなる
と, Al薄膜にサイドエッチングが発生せず, むしろAl薄
膜の下部のエッチングが遅くなることを示唆している。
この現象を利用して, Al薄膜から成るドレインバスライ
ン等の電極が所望の断面形状を有するように制御する。
【０００９】
【実施例】本発明を, LCD 用のTFT マトリックスに適用
する場合の製造工程を図３を参照して説明する。
する場合の製造工程を図３を参照して説明する。
【００１０】図３(a) を参照して, 例えばガラスから成
る基板10の一表面にチタン(Ti)薄膜から成るゲート電極
11を形成したのち, 基板10表面全体に, Si3N4 から成る
ゲート絶縁膜12, アモルファスシリコンから成る活性層
13, Si3N4 から成るチャネル保護膜14を順次堆積する。
これらの膜または層の形成は, 周知のプラズマ化学気相
成長(P-CVD) 法を用いて行えばよい。
る基板10の一表面にチタン(Ti)薄膜から成るゲート電極
11を形成したのち, 基板10表面全体に, Si3N4 から成る
ゲート絶縁膜12, アモルファスシリコンから成る活性層
13, Si3N4 から成るチャネル保護膜14を順次堆積する。
これらの膜または層の形成は, 周知のプラズマ化学気相
成長(P-CVD) 法を用いて行えばよい。
【００１１】次いで, チャネル保護膜14上にポジ型のフ
ォトレジストを塗布し, これに対して基板10の裏面側か
ら紫外線を照射したのち現像する。ゲート電極11に自己
整合されたフォトレジストのパターンが残るので, これ
をマスクとしてチャネル保護膜14を選択的にエッチング
する。このようにして, 図３(b) に示すように, ゲート
電極11に対応したチャネル保護膜14が残される。
ォトレジストを塗布し, これに対して基板10の裏面側か
ら紫外線を照射したのち現像する。ゲート電極11に自己
整合されたフォトレジストのパターンが残るので, これ
をマスクとしてチャネル保護膜14を選択的にエッチング
する。このようにして, 図３(b) に示すように, ゲート
電極11に対応したチャネル保護膜14が残される。
【００１２】次いで, 図３(c) に示すように, 基板10表
面全体に, ｎ型不純物をドープしたアモルファスシリコ
ンから成るコンタクト層16, および, Ti薄膜から成るソ
ース・ドレイン電極層17を順次堆積する。そして, 同一
のレジストマスクを用いて,ソース・ドレイン電極層17,
コンタクト層16および活性層13を順次エッチングす
る。その結果, 図３(d) に示すように, 各々のTFT ごと
に分離された活性層13とソース電極６とドレイン電極
７, および, ゲート電極11とから成るTFT マトリックス
が形成される。なお, 上記ソース・ドレイン電極層17な
いし活性層13のエッチングにおいては, ともにSi3N4 か
ら成るゲート絶縁膜12とチャネル保護膜14がストッパと
して機能する。
面全体に, ｎ型不純物をドープしたアモルファスシリコ
ンから成るコンタクト層16, および, Ti薄膜から成るソ
ース・ドレイン電極層17を順次堆積する。そして, 同一
のレジストマスクを用いて,ソース・ドレイン電極層17,
コンタクト層16および活性層13を順次エッチングす
る。その結果, 図３(d) に示すように, 各々のTFT ごと
に分離された活性層13とソース電極６とドレイン電極
７, および, ゲート電極11とから成るTFT マトリックス
が形成される。なお, 上記ソース・ドレイン電極層17な
いし活性層13のエッチングにおいては, ともにSi3N4 か
ら成るゲート絶縁膜12とチャネル保護膜14がストッパと
して機能する。
【００１３】次いで, 基板10表面全体に, 例えば厚さ30
00ÅのAl薄膜と厚さ800 ÅのMo薄膜とを順次堆積し, こ
れらAl薄膜とMo薄膜とをウエットエッチングによってパ
ターニングする。このエッチングは, 例えば燐酸と硝酸
と酢酸と水を体積で15:3:1:1の割合で混合して成り40±
3 ℃に保持したエッチング溶液中に 110秒間浸漬するこ
とによって行う。このようにして, 図３(e) に示すよう
に, Al薄膜１とMo薄膜２から成りサイドエッチングのな
いドレインバスライン８が形成される。
00ÅのAl薄膜と厚さ800 ÅのMo薄膜とを順次堆積し, こ
れらAl薄膜とMo薄膜とをウエットエッチングによってパ
ターニングする。このエッチングは, 例えば燐酸と硝酸
と酢酸と水を体積で15:3:1:1の割合で混合して成り40±
3 ℃に保持したエッチング溶液中に 110秒間浸漬するこ
とによって行う。このようにして, 図３(e) に示すよう
に, Al薄膜１とMo薄膜２から成りサイドエッチングのな
いドレインバスライン８が形成される。
【００１４】次いで, 基板10表面全体にITO 薄膜を堆積
し, これをパターニングして画素電極９を形成する。そ
して基板10表面全体に, Si3N4 から成る保護膜３を堆積
するしてTFT マトリックスが完成する。
し, これをパターニングして画素電極９を形成する。そ
して基板10表面全体に, Si3N4 から成る保護膜３を堆積
するしてTFT マトリックスが完成する。
【００１５】Al薄膜１上のMo薄膜２の厚さの上限は, Al
薄膜１の下部の幅W1の広がりによって決まる。すなわ
ち，Mo薄膜２の厚さを大きくすると, Al薄膜１はその下
部の幅W1によって隣接する電極等に接触するようになる
からである。
薄膜１の下部の幅W1の広がりによって決まる。すなわ
ち，Mo薄膜２の厚さを大きくすると, Al薄膜１はその下
部の幅W1によって隣接する電極等に接触するようになる
からである。
【００１６】なお, 本発明は, 上記のような液晶ディス
プレイ用のTFT マトリックスにおけるドレインバスライ
ンの形成に対してのみにその適用が限定されるものでは
なく, Al薄膜から成る微細かつ高密度の電極あるいは配
線のパターニング一般に対して適用可能であることは言
うまでもない。
プレイ用のTFT マトリックスにおけるドレインバスライ
ンの形成に対してのみにその適用が限定されるものでは
なく, Al薄膜から成る微細かつ高密度の電極あるいは配
線のパターニング一般に対して適用可能であることは言
うまでもない。
【００１７】
【発明の効果】本発明によれば, 液晶ディスプレイ用の
TFT マトリックスにおけるドレインバスラインの信頼性
を向上可能とする効果がある。さらに, 本発明によれ
ば, Al薄膜上に適当な厚さのMo薄膜を設けておくことに
よって, Al薄膜のサイドエッチングが回避され, 高精度
の断面形状を必要とする微細なパターンを形成可能とす
る効果がある。
TFT マトリックスにおけるドレインバスラインの信頼性
を向上可能とする効果がある。さらに, 本発明によれ
ば, Al薄膜上に適当な厚さのMo薄膜を設けておくことに
よって, Al薄膜のサイドエッチングが回避され, 高精度
の断面形状を必要とする微細なパターンを形成可能とす
る効果がある。
【図１】 本発明の原理説明図
【図２】 パターニングされたAl薄膜の断面形状のMo薄
膜の厚さによる変化を示す模式図
膜の厚さによる変化を示す模式図
【図３】 本発明をLCD 用TFT マトリックスに適用する
場合の工程説明図
場合の工程説明図
【図４】 従来の問題点説明図
１ Al薄膜 ９ 画素電極 ２ Mo薄膜 10 基板 ３ 保護膜 11 ゲート電極 ４ 空洞 12 ゲート絶縁膜 ５ クラック 13 活性層 ６ ソース電極 14 チャネル保護膜 ７ ドレイン電極 16 コンタクト層 ８ ドレインバスライン 17 ソース・ドレイ
ン電極層
ン電極層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 29/784
Claims (4)
- 【請求項１】 基板の一表面に順次堆積されたアルミニ
ウム薄膜とモリブデン薄膜とを湿式エッチングによって
パターニングするに際して, 該アルミニウム薄膜の厚さ
に対する該モリブデン薄膜の厚さの割合をあらかじめ制
御しておくことによって, 前記エッチングにおける該ア
ルミニウム薄膜のサイドエッチングを所望の量に調節す
ることを特徴とするアルミニウム電極のパターニング方
法。 - 【請求項２】 前記アルミニウム薄膜上にその厚さの2/
15以上の厚さを有する前記モリブデン薄膜を堆積する工
程と,該モリブデン薄膜上に所定のレジストパターンを
形成したのち, 該レジストパターンをマスクとして該モ
リブデン薄膜とアルミニウム薄膜とを, 燐酸と硝酸と酢
酸との混合物から成るエッチング液を用いて, 順次選択
的にエッチングする工程とを含むことを特徴とするアル
ミニウム電極のパターニング方法。 - 【請求項３】 前記アルミニウム薄膜とその厚さの2/15
以上且つ4/15以下の厚さを有する前記モリブデン薄膜と
を順次堆積したのち, 該アルミニウム薄膜と該モリブデ
ン薄膜とを互いに平行な複数のバスラインにパターニン
グする工程を含むことを特徴とする請求項２の方法を用
いた薄膜トランジスタマトリックスの製造方法。 - 【請求項４】 前記アルミニウム薄膜とモリブデン薄膜
とを前記バスラインにパターニングしたのち, 該バスラ
インを覆う絶縁層を形成する工程をさらに含むことを特
徴とする請求項３記載の薄膜トランジスタマトリックス
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25026792A JPH06104241A (ja) | 1992-09-18 | 1992-09-18 | アルミニウム電極のパターニング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25026792A JPH06104241A (ja) | 1992-09-18 | 1992-09-18 | アルミニウム電極のパターニング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104241A true JPH06104241A (ja) | 1994-04-15 |
Family
ID=17205356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25026792A Withdrawn JPH06104241A (ja) | 1992-09-18 | 1992-09-18 | アルミニウム電極のパターニング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104241A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2761809A1 (fr) * | 1997-03-04 | 1998-10-09 | Lg Electronics Inc | Transistor en couche mince et son procede de fabrication |
| US6333518B1 (en) | 1997-08-26 | 2001-12-25 | Lg Electronics Inc. | Thin-film transistor and method of making same |
| US6340610B1 (en) | 1997-03-04 | 2002-01-22 | Lg. Philips Lcd Co., Ltd | Thin-film transistor and method of making same |
| JP2002252231A (ja) * | 1998-05-29 | 2002-09-06 | Samsung Electronics Co Ltd | 液晶表示装置用薄膜トランジスタ形成方法 |
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| US10096486B2 (en) | 2016-02-02 | 2018-10-09 | Toshiba Memory Corporation | Substrate processing apparatus, substrate processing method and substrate processing liquid |
-
1992
- 1992-09-18 JP JP25026792A patent/JPH06104241A/ja not_active Withdrawn
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