JPH10301127A - 透明導電膜のパターニング方法 - Google Patents
透明導電膜のパターニング方法Info
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- JPH10301127A JPH10301127A JP11456097A JP11456097A JPH10301127A JP H10301127 A JPH10301127 A JP H10301127A JP 11456097 A JP11456097 A JP 11456097A JP 11456097 A JP11456097 A JP 11456097A JP H10301127 A JPH10301127 A JP H10301127A
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Abstract
(57)【要約】
【目的】 ＩＴＯ膜のエッチング残渣の発生を防止する
とともにＩＴＯ膜配線の配線抵抗を低減化する。 【構成】 ガラス基板１１上に透明導電膜（ＩＴＯ膜）
１２をスパッタ法により堆積する（ａ）。画素電極形成
領域上をレジストパターン１３ａで被覆した後、水素プ
ラズマにて処理して画素電極形成領域以外の透明導電膜
１２に対して還元処理を行う（ｂ）。新たにレジストパ
ターン１３ｂを形成し（ｃ）、これをマスクとして透明
導電膜１２をウエット法にてエッチングし、画素電極１
２ａ、電極・配線１２ｂを形成する（ｄ）。
とともにＩＴＯ膜配線の配線抵抗を低減化する。 【構成】 ガラス基板１１上に透明導電膜（ＩＴＯ膜）
１２をスパッタ法により堆積する（ａ）。画素電極形成
領域上をレジストパターン１３ａで被覆した後、水素プ
ラズマにて処理して画素電極形成領域以外の透明導電膜
１２に対して還元処理を行う（ｂ）。新たにレジストパ
ターン１３ｂを形成し（ｃ）、これをマスクとして透明
導電膜１２をウエット法にてエッチングし、画素電極１
２ａ、電極・配線１２ｂを形成する（ｄ）。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置の薄
膜トランジスタ基板（ＴＦＴ基板）などを形成する際に
必要となる透明導電膜のパターニング方法に関する。
膜トランジスタ基板（ＴＦＴ基板）などを形成する際に
必要となる透明導電膜のパターニング方法に関する。
【０００２】
【従来の技術】図１４は、従来のＴＦＴ基板の製造方法
を説明するための、工程順の断面図である。まず、図１
４（ａ）に示すように、ガラス基板１をスパッタ装置内
で１００〜２００℃に加熱し、ＩＴＯ膜４をスパッタ法
で成膜する。次に、図１４（ｂ）に示すように、フォト
レジストをＩＴＯ膜上に塗布し、通常のフォトリソグラ
フィ技術でソース電極５、ドレイン電極６となる部分に
レジストパターン５ｃを形成する。次に、硝酸、塩酸の
混酸から成るエッチャントでウエットエッチングし、エ
ッチングマスクとしたレジストパターン５ｃを剥離して
ＩＴＯ膜から構成されるソース電極４ｃ、ドレイン電極
４ｄを得る。
を説明するための、工程順の断面図である。まず、図１
４（ａ）に示すように、ガラス基板１をスパッタ装置内
で１００〜２００℃に加熱し、ＩＴＯ膜４をスパッタ法
で成膜する。次に、図１４（ｂ）に示すように、フォト
レジストをＩＴＯ膜上に塗布し、通常のフォトリソグラ
フィ技術でソース電極５、ドレイン電極６となる部分に
レジストパターン５ｃを形成する。次に、硝酸、塩酸の
混酸から成るエッチャントでウエットエッチングし、エ
ッチングマスクとしたレジストパターン５ｃを剥離して
ＩＴＯ膜から構成されるソース電極４ｃ、ドレイン電極
４ｄを得る。
【０００３】次に、ソース・ドレイン電極と半導体層と
のオーミックコンタクトを形成するため、プラズマＣＶ
Ｄ装置内でホスフィン（ＰＨ3 ）プラズマ処理を行っ
て、ソース・ドレイン電極表面にリン（Ｐ）を付着させ
る。次いで、薄膜トランジスタの活性層となるアモルフ
ァスシリコン膜６とゲート絶縁膜７となるシリコン窒化
膜層とをプラズマＣＶＤ法により連続成膜し、その上に
ゲート電極を形成するためのＣｒなどからなる導電膜８
をスパッタ法で成膜する〔図１４（ｃ）〕。次に、図１
４（ｄ）に示すように、導電膜８、ゲート絶縁膜７およ
びアモルファスシリコン膜６を一部がソース電極４ｃお
よびドレイン電極４ｄに掛かるように通常のフォトリソ
グラフィ技術およびエッチング技術を用いてパターニン
グしてゲート電極８ａを形成し、順スタガー型薄膜トラ
ンジスタを完成する。
のオーミックコンタクトを形成するため、プラズマＣＶ
Ｄ装置内でホスフィン（ＰＨ3 ）プラズマ処理を行っ
て、ソース・ドレイン電極表面にリン（Ｐ）を付着させ
る。次いで、薄膜トランジスタの活性層となるアモルフ
ァスシリコン膜６とゲート絶縁膜７となるシリコン窒化
膜層とをプラズマＣＶＤ法により連続成膜し、その上に
ゲート電極を形成するためのＣｒなどからなる導電膜８
をスパッタ法で成膜する〔図１４（ｃ）〕。次に、図１
４（ｄ）に示すように、導電膜８、ゲート絶縁膜７およ
びアモルファスシリコン膜６を一部がソース電極４ｃお
よびドレイン電極４ｄに掛かるように通常のフォトリソ
グラフィ技術およびエッチング技術を用いてパターニン
グしてゲート電極８ａを形成し、順スタガー型薄膜トラ
ンジスタを完成する。
【０００４】ところで、上述の製造方法では、ＩＴＯ膜
４のパターニングの際にエッチング残渣が生じ、短絡や
リークの増大を招くという問題がある。それは、近年、
高透過率で低抵抗のＩＴＯ膜を得るために基板を加熱し
てスパッタを行ういわゆる加熱スパッタ法が採用される
ようになってきているが、このスパッタ法を採用した場
合には膜質が緻密になるため、エッチングの切れが悪く
なるためである。また、ＩＴＯ膜が緻密化されるためエ
ッチングレートが低下し処理時間が長くなるという問題
も起こる。
４のパターニングの際にエッチング残渣が生じ、短絡や
リークの増大を招くという問題がある。それは、近年、
高透過率で低抵抗のＩＴＯ膜を得るために基板を加熱し
てスパッタを行ういわゆる加熱スパッタ法が採用される
ようになってきているが、このスパッタ法を採用した場
合には膜質が緻密になるため、エッチングの切れが悪く
なるためである。また、ＩＴＯ膜が緻密化されるためエ
ッチングレートが低下し処理時間が長くなるという問題
も起こる。
【０００５】これを対処するものとして、特開昭６３−
２６４８１６号公報には、ＩＴＯ膜上にレジストパター
ンを形成した後に水素プラズマ雰囲気中で還元処理を行
い、還元されたＩＴＯ膜をウエットエッチングする方法
が提案されている。また、特開平１−２０２８２３号公
報には、ＩＴＯ膜上にレジストパターンを形成した後
に、水素を含有するガス若しくはハロゲン元素を含有す
るガスのプラズマ雰囲気中に基板を曝し、その後にウエ
ットエッチングによりＩＴＯ膜をパターニングする方法
が提案されている。
２６４８１６号公報には、ＩＴＯ膜上にレジストパター
ンを形成した後に水素プラズマ雰囲気中で還元処理を行
い、還元されたＩＴＯ膜をウエットエッチングする方法
が提案されている。また、特開平１−２０２８２３号公
報には、ＩＴＯ膜上にレジストパターンを形成した後
に、水素を含有するガス若しくはハロゲン元素を含有す
るガスのプラズマ雰囲気中に基板を曝し、その後にウエ
ットエッチングによりＩＴＯ膜をパターニングする方法
が提案されている。
【０００６】一方で、画素電極と配線（バスライン）と
を共にＩＴＯ膜で形成するプロセスを採用する場合に
は、ＩＴＯは比抵抗が高い材料であることおよび画素部
では透過率を下げないため５００Å程度に薄膜化する必
要があることから配線抵抗が高くなるという問題があ
る。特に、大型パネルでは、配線をＩＴＯ単層で構成す
ることは困難である。そこで、ＩＴＯ配線の抵抗値を低
減するための提案がいくつかなされている。例えば、特
開平４−１７０５２３号公報には、ＩＴＯ膜パターンの
形成後、ＩＴＯ膜パターンの一部を水素プラズマ雰囲気
中に曝してＩＴＯ膜を選択的に還元することが、また、
特開昭６３−７４０３３号公報には、レジストをマスク
としてＩＴＯ膜をパターニングした後に、レジストを付
けた状態で水素プラズマ雰囲気中に曝してＩＴＯ膜パタ
ーンの側面部分を還元することが、それぞれ提案されて
いる。また、特開平６−８８９７３号公報には、ＩＴＯ
膜パターンの形成後、水素雰囲気中２００〜４００℃で
アニールすることにより、低抵抗化と高透過率化を図る
方法が提案されている。
を共にＩＴＯ膜で形成するプロセスを採用する場合に
は、ＩＴＯは比抵抗が高い材料であることおよび画素部
では透過率を下げないため５００Å程度に薄膜化する必
要があることから配線抵抗が高くなるという問題があ
る。特に、大型パネルでは、配線をＩＴＯ単層で構成す
ることは困難である。そこで、ＩＴＯ配線の抵抗値を低
減するための提案がいくつかなされている。例えば、特
開平４−１７０５２３号公報には、ＩＴＯ膜パターンの
形成後、ＩＴＯ膜パターンの一部を水素プラズマ雰囲気
中に曝してＩＴＯ膜を選択的に還元することが、また、
特開昭６３−７４０３３号公報には、レジストをマスク
としてＩＴＯ膜をパターニングした後に、レジストを付
けた状態で水素プラズマ雰囲気中に曝してＩＴＯ膜パタ
ーンの側面部分を還元することが、それぞれ提案されて
いる。また、特開平６−８８９７３号公報には、ＩＴＯ
膜パターンの形成後、水素雰囲気中２００〜４００℃で
アニールすることにより、低抵抗化と高透過率化を図る
方法が提案されている。
【０００７】
【発明が解決しようとする課題】図１４を参照して説明
した従来の製造方法では、カラー液晶表示装置に用いら
れる高品質のＩＴＯ膜が加熱スパッタ法にて成膜され膜
質が緻密で加工性が悪いため、エッチング残渣不良が生
じ易くまた処理時間が長くなるという問題があった。ま
た、ＩＴＯ膜は金属酸化物であるから比抵抗が金属膜と
比較して高くしかも画素電極と同時に形成する場合には
５００Å程度の薄膜化が必要となるため、配線抵抗が高
くなり信号の劣化および動作遅延を招く。特に、大型パ
ネルでは、ＩＴＯ膜単層を配線として使用することはで
きずＩＴＯ膜と金属膜の二層膜若しくはＩＴＯ膜とは別
に金属膜単層の配線を形成する必要が生じるが、そのた
めには、金属膜の成膜と、フォトリソグラフィ工程およ
びエッチング工程が新たに必要となるため製造工程が長
くなる。而して、上述した各公報に係る提案例では、そ
れぞれエッチング性の向上若しくは配線抵抗の低減化に
関しては改善はみられるものの、これらでは両者を同時
に改善することはできなかった。よって、本発明の解決
すべき課題は、ＩＴＯ膜のエッチング性を改善して処理
時間の短縮とエッチング残渣の解消を図ると共に、工数
の大幅な増大を招くことなく配線抵抗の低減を実現する
ことができるようにすることである。
した従来の製造方法では、カラー液晶表示装置に用いら
れる高品質のＩＴＯ膜が加熱スパッタ法にて成膜され膜
質が緻密で加工性が悪いため、エッチング残渣不良が生
じ易くまた処理時間が長くなるという問題があった。ま
た、ＩＴＯ膜は金属酸化物であるから比抵抗が金属膜と
比較して高くしかも画素電極と同時に形成する場合には
５００Å程度の薄膜化が必要となるため、配線抵抗が高
くなり信号の劣化および動作遅延を招く。特に、大型パ
ネルでは、ＩＴＯ膜単層を配線として使用することはで
きずＩＴＯ膜と金属膜の二層膜若しくはＩＴＯ膜とは別
に金属膜単層の配線を形成する必要が生じるが、そのた
めには、金属膜の成膜と、フォトリソグラフィ工程およ
びエッチング工程が新たに必要となるため製造工程が長
くなる。而して、上述した各公報に係る提案例では、そ
れぞれエッチング性の向上若しくは配線抵抗の低減化に
関しては改善はみられるものの、これらでは両者を同時
に改善することはできなかった。よって、本発明の解決
すべき課題は、ＩＴＯ膜のエッチング性を改善して処理
時間の短縮とエッチング残渣の解消を図ると共に、工数
の大幅な増大を招くことなく配線抵抗の低減を実現する
ことができるようにすることである。
【０００８】
【課題を解決するための手段】上述の課題を解決するた
め、本発明によれば、（１）透明絶縁性基板若しくはそ
の上に形成された絶縁膜上に透明導電膜を成膜する工程
と、（２）前記透明導電膜の画素電極となる部分に第１
のレジストマスクを形成する工程と、（３）前記画素電
極となる部分に第１のレジストマスクが形成された基板
に対し還元処理を施す工程と、（４）前記第１のレジス
トマスクを除去した後、前記画素電極、他の電極および
配線となる前記透明導電膜上に第２のレジストマスクを
形成する工程と、（５）前記第２のレジストマスクをマ
スクとして前記透明導電膜をエッチングして透明導電膜
からなる画素電極、他の電極および配線を形成する工程
と、を有することを特徴とする透明導電膜のパターニン
グ方法、が提供される。
め、本発明によれば、（１）透明絶縁性基板若しくはそ
の上に形成された絶縁膜上に透明導電膜を成膜する工程
と、（２）前記透明導電膜の画素電極となる部分に第１
のレジストマスクを形成する工程と、（３）前記画素電
極となる部分に第１のレジストマスクが形成された基板
に対し還元処理を施す工程と、（４）前記第１のレジス
トマスクを除去した後、前記画素電極、他の電極および
配線となる前記透明導電膜上に第２のレジストマスクを
形成する工程と、（５）前記第２のレジストマスクをマ
スクとして前記透明導電膜をエッチングして透明導電膜
からなる画素電極、他の電極および配線を形成する工程
と、を有することを特徴とする透明導電膜のパターニン
グ方法、が提供される。
【０００９】そして、好ましくは、前記第（３）の工程
における還元処理が、水素プラズマ処理若しくは水素雰
囲気中でのアニール処理によって行われる。また、前記
第（５）の工程のエッチングが、ウエット法で行われ
る。
における還元処理が、水素プラズマ処理若しくは水素雰
囲気中でのアニール処理によって行われる。また、前記
第（５）の工程のエッチングが、ウエット法で行われ
る。
【００１０】［作用］本発明においては、レジストパタ
ーンにより、変質させたくなく、透明度を低下させたく
ない画素部分をマスクして、ＩＴＯ膜の被エッチング部
分および配線となる部分を水素プラズマ等で還元処理す
る。次に、水素プラズマ処理に使用したレジストマスク
を剥離し、新たに画素部と配線部をマスクするレジスト
パターンを形成し、これをマスクとしてＩＴＯ膜の不要
部分をエッチングする。したがって、本発明によれば、
透明度の高いＩＴＯ画素部と低抵抗のＩＴＯ配線部との
２種類の膜質のＩＴＯ部を形成することができる。ま
た、ＩＴＯ膜を水素プラズマ処理することにより被エッ
チング部分ではエッチングが容易になりエッチング残渣
による不良がなくなる。また、エッチングレートが高く
なることにより処理時間が短縮される。そして、ＩＴＯ
膜の一部が還元されることによりＩＴＯ膜配線の抵抗値
を低減することができ、配線抵抗による信号レベルの低
下や動作速度の遅延を抑制することができ、例えば液晶
表示素子に本発明を適用した場合には表示画像品位を向
上させることができる。また、配線抵抗が低減したこと
により、大型パネルであってもＩＴＯ単層で配線パター
ンを構成することが可能となり、金属膜パターンの形成
工程が省略できる。従って、不良低減と工程短縮を同時
に実現することができ、歩留りおよび生産性の向上を図
ることができコスト低減が可能となる。
ーンにより、変質させたくなく、透明度を低下させたく
ない画素部分をマスクして、ＩＴＯ膜の被エッチング部
分および配線となる部分を水素プラズマ等で還元処理す
る。次に、水素プラズマ処理に使用したレジストマスク
を剥離し、新たに画素部と配線部をマスクするレジスト
パターンを形成し、これをマスクとしてＩＴＯ膜の不要
部分をエッチングする。したがって、本発明によれば、
透明度の高いＩＴＯ画素部と低抵抗のＩＴＯ配線部との
２種類の膜質のＩＴＯ部を形成することができる。ま
た、ＩＴＯ膜を水素プラズマ処理することにより被エッ
チング部分ではエッチングが容易になりエッチング残渣
による不良がなくなる。また、エッチングレートが高く
なることにより処理時間が短縮される。そして、ＩＴＯ
膜の一部が還元されることによりＩＴＯ膜配線の抵抗値
を低減することができ、配線抵抗による信号レベルの低
下や動作速度の遅延を抑制することができ、例えば液晶
表示素子に本発明を適用した場合には表示画像品位を向
上させることができる。また、配線抵抗が低減したこと
により、大型パネルであってもＩＴＯ単層で配線パター
ンを構成することが可能となり、金属膜パターンの形成
工程が省略できる。従って、不良低減と工程短縮を同時
に実現することができ、歩留りおよび生産性の向上を図
ることができコスト低減が可能となる。
【００１１】
【発明の実施の形態】図１は、本発明の実施の形態を説
明するための工程順の断面図である。まず、図１（ａ）
に示されるように、ガラス基板１１を例えばＤＣマグネ
トロンスパッタ装置内に装着し、基板温度を１００℃〜
３００℃程度に保持して、ＩＴＯ膜、ＳｎＯ2 膜などか
らなる透明導電膜１２を成膜する。透明導電膜１２は直
接ガラス基板１１上に形成してもよいが、薄い保護シリ
コン酸化膜若しくは層間絶縁膜やゲート絶縁膜を介して
ガラス基板上に形成するようにしてもよい。さらに、透
明導電膜の形成される下地層上には薄膜トランジスタを
形成するための島状の半導体層が形成されていてもよ
い。
明するための工程順の断面図である。まず、図１（ａ）
に示されるように、ガラス基板１１を例えばＤＣマグネ
トロンスパッタ装置内に装着し、基板温度を１００℃〜
３００℃程度に保持して、ＩＴＯ膜、ＳｎＯ2 膜などか
らなる透明導電膜１２を成膜する。透明導電膜１２は直
接ガラス基板１１上に形成してもよいが、薄い保護シリ
コン酸化膜若しくは層間絶縁膜やゲート絶縁膜を介して
ガラス基板上に形成するようにしてもよい。さらに、透
明導電膜の形成される下地層上には薄膜トランジスタを
形成するための島状の半導体層が形成されていてもよ
い。
【００１２】次に、図１（ｂ）に示されるように、フォ
トリソグラフィ法により透明導電膜１２の画素電極とな
る部分上にレジストパターン１３ａを形成し、還元処理
を行ってレジストパターン１３ａにより保護されていな
い透明導電膜１２の少なくとも表面部分を還元する。還
元処理は、水素プラズマ雰囲気への被曝あるいは水素雰
囲気でのアニールなどにより行われる。次に、レジスト
パターン１３ａを剥離除去し、再びフォトリソグラフィ
法により、部分的に還元処理の施された透明導電膜１２
の画素電極と電極・配線となる部分上にレジストパター
ン１３ｂを形成する。そして、レジストパターン１３ｂ
をマスクとしてウエット法により、透明導電膜１２を選
択的にエッチングする。エッチング液としては、硝酸お
よび塩酸の混酸が有利に使用されるが、塩酸や塩化第二
鉄液などでもよく通常用いられるエッチャントは適宜使
用しうる。最後に、レジストパターン１３ｂを剥離・除
去して、高透過率の画素電極１２ａと低抵抗の電極・配
線１２ｂとを得る。
トリソグラフィ法により透明導電膜１２の画素電極とな
る部分上にレジストパターン１３ａを形成し、還元処理
を行ってレジストパターン１３ａにより保護されていな
い透明導電膜１２の少なくとも表面部分を還元する。還
元処理は、水素プラズマ雰囲気への被曝あるいは水素雰
囲気でのアニールなどにより行われる。次に、レジスト
パターン１３ａを剥離除去し、再びフォトリソグラフィ
法により、部分的に還元処理の施された透明導電膜１２
の画素電極と電極・配線となる部分上にレジストパター
ン１３ｂを形成する。そして、レジストパターン１３ｂ
をマスクとしてウエット法により、透明導電膜１２を選
択的にエッチングする。エッチング液としては、硝酸お
よび塩酸の混酸が有利に使用されるが、塩酸や塩化第二
鉄液などでもよく通常用いられるエッチャントは適宜使
用しうる。最後に、レジストパターン１３ｂを剥離・除
去して、高透過率の画素電極１２ａと低抵抗の電極・配
線１２ｂとを得る。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図２〜図７の各（ａ）は、本発明の第
１の実施例に係わる、順スタガー型薄膜トランジスタの
製造工程を示す工程順平面図であり、図２〜図７の各
（ｂ）は、それらの工程順断面図であって、各図の
（ｂ）は（ａ）のＡ−Ｂ線での断面を示している。図２
に示すように、ガラス基板１上にクロム膜を約２０００
Åの膜厚にスパッタ法により成膜し、通常のフォトリソ
グラフィ技術およびエッチング技術によりパターニング
して遮光膜２を形成し、シリコン酸化膜をスパッタ法で
２０００Åから４０００Åの膜厚に成膜して層間絶縁膜
３を形成する。その後、画素電極、ソース・ドレイン電
極、および信号線を形成するためのＩＴＯ膜４を加熱ス
パッタ法により約５００Åの膜厚に成膜する。次に、図
３に示すように、画素電極となる部分に通常のフォトリ
ソグラフィ技術を用いてレジストパターン５ａを形成す
る。そして、このレジストパターン５ａをマスクとし
て、ＩＴＯ膜４表面の画素電極となる部分以外を水素ガ
スプラズマ雰囲気に曝し、還元処理を行う。還元処理
は、圧力：約２００Ｐａ、パワー密度：約５０ｍＷ／ｃ
ｍ2 の条件で、１０〜２０秒程度の処理で十分の効果が
得られる。
て説明する。 ［第１の実施例］図２〜図７の各（ａ）は、本発明の第
１の実施例に係わる、順スタガー型薄膜トランジスタの
製造工程を示す工程順平面図であり、図２〜図７の各
（ｂ）は、それらの工程順断面図であって、各図の
（ｂ）は（ａ）のＡ−Ｂ線での断面を示している。図２
に示すように、ガラス基板１上にクロム膜を約２０００
Åの膜厚にスパッタ法により成膜し、通常のフォトリソ
グラフィ技術およびエッチング技術によりパターニング
して遮光膜２を形成し、シリコン酸化膜をスパッタ法で
２０００Åから４０００Åの膜厚に成膜して層間絶縁膜
３を形成する。その後、画素電極、ソース・ドレイン電
極、および信号線を形成するためのＩＴＯ膜４を加熱ス
パッタ法により約５００Åの膜厚に成膜する。次に、図
３に示すように、画素電極となる部分に通常のフォトリ
ソグラフィ技術を用いてレジストパターン５ａを形成す
る。そして、このレジストパターン５ａをマスクとし
て、ＩＴＯ膜４表面の画素電極となる部分以外を水素ガ
スプラズマ雰囲気に曝し、還元処理を行う。還元処理
は、圧力：約２００Ｐａ、パワー密度：約５０ｍＷ／ｃ
ｍ2 の条件で、１０〜２０秒程度の処理で十分の効果が
得られる。
【００１４】次に、レジストパターン５ａを剥離し、図
４に示すように、通常のフォトリソグラフィ技術により
画素電極、ソース・ドレイン電極および信号線となる部
分にレジストパターン５ｂを形成する。次に、レジスト
パターン５ｂをマスクとして塩酸と硝酸の混酸をエッチ
ャントとしてＩＴＯ膜４をウエットエッチングし、レジ
ストパターン５ｂを剥離して、図５に示すように、ＩＴ
Ｏ膜から成るソース・画素電極４ａ、ドレイン電極・配
線４ｂを形成する。
４に示すように、通常のフォトリソグラフィ技術により
画素電極、ソース・ドレイン電極および信号線となる部
分にレジストパターン５ｂを形成する。次に、レジスト
パターン５ｂをマスクとして塩酸と硝酸の混酸をエッチ
ャントとしてＩＴＯ膜４をウエットエッチングし、レジ
ストパターン５ｂを剥離して、図５に示すように、ＩＴ
Ｏ膜から成るソース・画素電極４ａ、ドレイン電極・配
線４ｂを形成する。
【００１５】次に、ソース電極、ドレイン電極とその上
に積層するアモルファスシリコン膜とのオーミックコン
タクトを形成するため、ソース・画素電極４ａ、ドレイ
ン電極・配線４ｂの表面にプラズマＣＶＤ装置にてホス
フィン（ＰＨ3 ）プラズマ処理を行ない、ＩＴＯ膜表面
にリン（Ｐ）を選択ドーピングする。このとき、ソース
・画素電極４ａ、ドレイン電極・配線４ｂの下地の層間
絶縁膜３の表面にはリンがドーピングされることはなく
トランジスタ特性が劣化されることはない。このホスフ
ィンプラズマ処理に連続して、アモルファスシリコン膜
６を約５００Åの膜厚に、ゲート絶縁膜７となるシリコ
ン窒化膜を約５０００Åの膜厚にプラズマＣＶＤ法によ
り連続成膜する。さらに、ゲート電極を形成するための
Ｃｒ膜をスパッタ法により１０００Åから２０００Åの
膜厚に成膜して導電膜８を形成する（図６）。続いて、
通常のフォトリソグラフィ法とエッチング法を用いて導
電膜８、ゲート絶縁膜７、アモルファスシリコン膜６を
アイランド状に加工して、ゲート電極８ａを形成すれ
ば、図７に示す順スタガー型薄膜トランジスタを得るこ
とができる。なお、ゲート電極８ａは実際には孤立した
パターンではなくゲートバスラインである走査線に接続
されているが、図面を見やすくするために走査線の図示
は省略されている。
に積層するアモルファスシリコン膜とのオーミックコン
タクトを形成するため、ソース・画素電極４ａ、ドレイ
ン電極・配線４ｂの表面にプラズマＣＶＤ装置にてホス
フィン（ＰＨ3 ）プラズマ処理を行ない、ＩＴＯ膜表面
にリン（Ｐ）を選択ドーピングする。このとき、ソース
・画素電極４ａ、ドレイン電極・配線４ｂの下地の層間
絶縁膜３の表面にはリンがドーピングされることはなく
トランジスタ特性が劣化されることはない。このホスフ
ィンプラズマ処理に連続して、アモルファスシリコン膜
６を約５００Åの膜厚に、ゲート絶縁膜７となるシリコ
ン窒化膜を約５０００Åの膜厚にプラズマＣＶＤ法によ
り連続成膜する。さらに、ゲート電極を形成するための
Ｃｒ膜をスパッタ法により１０００Åから２０００Åの
膜厚に成膜して導電膜８を形成する（図６）。続いて、
通常のフォトリソグラフィ法とエッチング法を用いて導
電膜８、ゲート絶縁膜７、アモルファスシリコン膜６を
アイランド状に加工して、ゲート電極８ａを形成すれ
ば、図７に示す順スタガー型薄膜トランジスタを得るこ
とができる。なお、ゲート電極８ａは実際には孤立した
パターンではなくゲートバスラインである走査線に接続
されているが、図面を見やすくするために走査線の図示
は省略されている。
【００１６】このようにして得られた薄膜トランジスタ
では、ＩＴＯ膜のエッチング工程でのエッチング残渣に
起因する不良率が０〜１％に低減し、ＩＴＯ膜のエッチ
ング時間が４０〜５０％短縮され、配線用金属膜の成膜
とエッチング工程が不要となるため、歩留りと生産性を
飛躍的に向上させることができる。
では、ＩＴＯ膜のエッチング工程でのエッチング残渣に
起因する不良率が０〜１％に低減し、ＩＴＯ膜のエッチ
ング時間が４０〜５０％短縮され、配線用金属膜の成膜
とエッチング工程が不要となるため、歩留りと生産性を
飛躍的に向上させることができる。
【００１７】［第２の実施例］次に、本発明の第２の実
施例について図８〜図１３を参照して説明する。図８〜
図１３の各（ａ）は、本発明の第２の実施例に係わる逆
スタガー型薄膜トランジスタの製造工程を示す工程順平
面図であり、図８〜図１３の各（ｂ）は、それらの工程
順断面図であって、各図の（ｂ）は、（ａ）のＡ−Ｂ線
での断面を示している。図８に示すように、ガラス基板
１上に、Ｃｒ膜を約２０００Åの膜厚にスパッタ法によ
り成膜し、通常のフォトリソグラフィ法とエッチング法
によりパターニングして、ゲート電極８ａを形成し、ゲ
ート絶縁膜７となるシリコン窒化膜を約５０００Åの膜
厚に、活性層となるアモルファスシリコン膜６を約２０
００Åの膜厚に、リンドープアモルファスシリコン膜６
ａを約５００Åの膜厚にプラズマＣＶＤ法により連続成
膜する。なお、ゲート電極８ａは実際には孤立したパタ
ーンではなくゲートバスラインである走査線に接続され
ているが、図面を見やすくするために走査線の図示は省
略されている。次に、図９に示すように、通常のフォト
リソグラフィ法とエッチング法によりアモルファスシリ
コン膜６、６ａをアイランド状にパターニングし、ソー
ス・画素電極、ドレイン電極・配線を形成するためのＩ
ＴＯ膜４を約５００Åの膜厚に成膜する。
施例について図８〜図１３を参照して説明する。図８〜
図１３の各（ａ）は、本発明の第２の実施例に係わる逆
スタガー型薄膜トランジスタの製造工程を示す工程順平
面図であり、図８〜図１３の各（ｂ）は、それらの工程
順断面図であって、各図の（ｂ）は、（ａ）のＡ−Ｂ線
での断面を示している。図８に示すように、ガラス基板
１上に、Ｃｒ膜を約２０００Åの膜厚にスパッタ法によ
り成膜し、通常のフォトリソグラフィ法とエッチング法
によりパターニングして、ゲート電極８ａを形成し、ゲ
ート絶縁膜７となるシリコン窒化膜を約５０００Åの膜
厚に、活性層となるアモルファスシリコン膜６を約２０
００Åの膜厚に、リンドープアモルファスシリコン膜６
ａを約５００Åの膜厚にプラズマＣＶＤ法により連続成
膜する。なお、ゲート電極８ａは実際には孤立したパタ
ーンではなくゲートバスラインである走査線に接続され
ているが、図面を見やすくするために走査線の図示は省
略されている。次に、図９に示すように、通常のフォト
リソグラフィ法とエッチング法によりアモルファスシリ
コン膜６、６ａをアイランド状にパターニングし、ソー
ス・画素電極、ドレイン電極・配線を形成するためのＩ
ＴＯ膜４を約５００Åの膜厚に成膜する。
【００１８】次に、図１０に示すように、ＩＴＯ膜４の
ソース・画素電極４ａとなる部分に通常のフォトリソグ
ラフィ技術を用いてレジストパターン５ａを形成し、こ
れをマスクとして、ＩＴＯ膜表面の画素電極となる部分
以外を選択的に水素ガスプラズマ雰囲気に曝し、還元処
理を行う。次に、レジストパターン５ａを剥離し、図１
１に示すように、通常のフォトリソグラフイ技術により
ソース・画素電極４ａ、ドレイン電極・配線４ｂとなる
部分にレジストパターン５ｂを形成する。続いて、レジ
ストパターン５ｂをマスクとして塩酸、硝酸の混酸をエ
ッチャントにＩＴＯ膜４をウエットエッチングして、Ｉ
ＴＯ膜から成るソース・画素電極４ａ、ドレイン電極・
配線４ｂを形成する。次に、レジストパターン５ｂおよ
びＩＴＯ膜から成るソース・画素電極４ａ、ドレイン電
極・配線４ｂをマスクとして、薄膜トランジスタのバッ
クチャネル部のリンドープアモルファスシリコン膜６ａ
をエッチングし（図１２）、続けてアモルファスシリコ
ン膜６を少しエッチングする。
ソース・画素電極４ａとなる部分に通常のフォトリソグ
ラフィ技術を用いてレジストパターン５ａを形成し、こ
れをマスクとして、ＩＴＯ膜表面の画素電極となる部分
以外を選択的に水素ガスプラズマ雰囲気に曝し、還元処
理を行う。次に、レジストパターン５ａを剥離し、図１
１に示すように、通常のフォトリソグラフイ技術により
ソース・画素電極４ａ、ドレイン電極・配線４ｂとなる
部分にレジストパターン５ｂを形成する。続いて、レジ
ストパターン５ｂをマスクとして塩酸、硝酸の混酸をエ
ッチャントにＩＴＯ膜４をウエットエッチングして、Ｉ
ＴＯ膜から成るソース・画素電極４ａ、ドレイン電極・
配線４ｂを形成する。次に、レジストパターン５ｂおよ
びＩＴＯ膜から成るソース・画素電極４ａ、ドレイン電
極・配線４ｂをマスクとして、薄膜トランジスタのバッ
クチャネル部のリンドープアモルファスシリコン膜６ａ
をエッチングし（図１２）、続けてアモルファスシリコ
ン膜６を少しエッチングする。
【００１９】次に、レジストパターン５ｂを除去した
後、保護膜９となるシリコン窒化膜をプラズマＣＶＤ法
で約２０００Åの膜厚に成膜し、通常のフォトリソグラ
フィ技術とエッチング技術を用いて画素電極上の保護膜
を除去すれば、図１３に示されるバックチャネル堀込み
逆スタガー型薄膜トランジスタを得ることができる。以
上のようにして完成した逆スタガー型の薄膜トランジス
タでは、順スタガー型の薄膜トランジスタと同様に、歩
留まりの向上、工程の短縮および生産性の向上の効果を
得ることができる。
後、保護膜９となるシリコン窒化膜をプラズマＣＶＤ法
で約２０００Åの膜厚に成膜し、通常のフォトリソグラ
フィ技術とエッチング技術を用いて画素電極上の保護膜
を除去すれば、図１３に示されるバックチャネル堀込み
逆スタガー型薄膜トランジスタを得ることができる。以
上のようにして完成した逆スタガー型の薄膜トランジス
タでは、順スタガー型の薄膜トランジスタと同様に、歩
留まりの向上、工程の短縮および生産性の向上の効果を
得ることができる。
【００２０】
【発明の効果】以上説明したように、本発明は、ＩＴＯ
などからなる透明導電膜の画素電極形成領域をマスクし
た状態にて還元処理を施してから、透明導電膜のパター
ニングを行うものであるので、加熱スパッタにより得ら
れた緻密なＩＴＯ膜であっても容易にエッチングできる
ようになり、エッチング処理時間を短縮することができ
るとともにエッチング残渣の発生を回避することができ
る。さらに、還元処理により画素電極部分以外の透明導
電膜の低抵抗化を実現することができるため、信号の劣
化や動作遅延を抑制することができ、従って、液晶表示
素子に適用した場合には高品質の画像を得ることができ
る。また、大型パネルであっても、ドレイン配線をＩＴ
Ｏ膜単層で実現可能となり、他の金属膜単層あるいはＩ
ＴＯ膜と金属膜の積層構造で配線を形成する必要がなく
なるため、金属膜の成膜およびそのパターニング工程の
省略が可能となり、工程を短縮することができる。
などからなる透明導電膜の画素電極形成領域をマスクし
た状態にて還元処理を施してから、透明導電膜のパター
ニングを行うものであるので、加熱スパッタにより得ら
れた緻密なＩＴＯ膜であっても容易にエッチングできる
ようになり、エッチング処理時間を短縮することができ
るとともにエッチング残渣の発生を回避することができ
る。さらに、還元処理により画素電極部分以外の透明導
電膜の低抵抗化を実現することができるため、信号の劣
化や動作遅延を抑制することができ、従って、液晶表示
素子に適用した場合には高品質の画像を得ることができ
る。また、大型パネルであっても、ドレイン配線をＩＴ
Ｏ膜単層で実現可能となり、他の金属膜単層あるいはＩ
ＴＯ膜と金属膜の積層構造で配線を形成する必要がなく
なるため、金属膜の成膜およびそのパターニング工程の
省略が可能となり、工程を短縮することができる。
【図１】本発明の実施の形態を説明するための工程順の
断面図。
断面図。
【図２】本発明の第１の実施例を説明するための、一工
程段階での平面図と断面図。
程段階での平面図と断面図。
【図３】本発明の第１の実施例を説明するための、一工
程段階での平面図と断面図。
程段階での平面図と断面図。
【図４】本発明の第１の実施例を説明するための、一工
程段階での平面図と断面図。
程段階での平面図と断面図。
【図５】本発明の第１の実施例を説明するための、一工
程段階での平面図と断面図。
程段階での平面図と断面図。
【図６】本発明の第１の実施例を説明するための、一工
程段階での平面図と断面図。
程段階での平面図と断面図。
【図７】本発明の第１の実施例を説明するための、一工
程段階での平面図と断面図。
程段階での平面図と断面図。
【図８】本発明の第２の実施例を説明するための、一工
程段階での平面図と断面図。
程段階での平面図と断面図。
【図９】本発明の第２の実施例を説明するための、一工
程段階での平面図と断面図。
程段階での平面図と断面図。
【図１０】本発明の第２の実施例を説明するための、一
工程段階での平面図と断面図。
工程段階での平面図と断面図。
【図１１】本発明の第２の実施例を説明するための、一
工程段階での平面図と断面図。
工程段階での平面図と断面図。
【図１２】本発明の第２の実施例を説明するための、一
工程段階での平面図と断面図。
工程段階での平面図と断面図。
【図１３】本発明の第２の実施例を説明するための、一
工程段階での平面図と断面図。
工程段階での平面図と断面図。
【図１４】従来例を説明するための工程順の断面図。
１ ガラス基板 ２ 遮光膜 ３ 層間絶縁膜 ４ ＩＴＯ膜 ４ａ ソース・画素電極 ４ｂ ドレイン電極・配線 ４ｃ ソース電極 ４ｄ ドレイン電極 ５ａ、５ｂ、５ｃ レジストパターン ６ アモルファスシリコン膜 ６ａ リンドープアモルファスシリコン膜 ７ ゲート絶縁膜 ８ 導電膜 ８ａ ゲート電極 ９ 保護膜 １１ ガラス基板 １２ 透明導電膜 １２ａ 画素電極 １２ｂ 電極・配線 １３ａ、１３ｂ レジストパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/336
Claims (5)
- 【請求項１】 （１）透明絶縁性基板若しくはその上に
形成された絶縁膜上に透明導電膜を成膜する工程と、 （２）前記透明導電膜の画素電極となる部分に第１のレ
ジストマスクを形成する工程と、 （３）前記画素電極となる部分に第１のレジストマスク
が形成された基板に対し還元処理を施す工程と、 （４）前記第１のレジストマスクを除去した後、前記画
素電極、他の電極および配線となる前記透明導電膜上に
第２のレジストマスクを形成する工程と、 （５）前記第２のレジストマスクをマスクとして前記透
明導電膜をエッチングして透明導電膜からなる画素電
極、他の電極および配線を形成する工程と、を有するこ
とを特徴とする透明導電膜のパターニング方法。 - 【請求項２】 前記第（３）の工程における還元処理
が、水素プラズマ処理若しくは水素雰囲気中でのアニー
ル処理によって行われることを特徴とする請求項１記載
の透明導電膜のパターニング方法。 - 【請求項３】 前記第（５）の工程のエッチングが、ウ
エット法で行われることを特徴とする請求項１記載の透
明導電膜のパターニング方法。 - 【請求項４】 前記第（５）の工程の後に、シリコン
膜、ゲート絶縁膜およびゲート電極形成用導電膜を堆積
する工程、前記ゲート電極形成用導電膜、ゲート絶縁
膜およびシリコン膜を同一パターンにパターニングする
工程が付加され、前記透明導電膜電極をソース・ドレイ
ン電極とする薄膜トランジスタが形成されることを特徴
とする請求項１記載の透明導電膜のパターニング方法。 - 【請求項５】 前記第（１）の工程に先立って、ゲー
ト電極を形成する工程、ゲート絶縁膜を形成する工
程、ゲート絶縁膜上にアイランド状のシリコン膜を形
成する工程、が付加され、前記透明導電膜電極をソース
・ドレイン電極とする薄膜トランジスタが形成されるこ
とを特徴とする請求項１記載の透明導電膜のパターニン
グ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11456097A JP2937255B2 (ja) | 1997-05-02 | 1997-05-02 | 透明導電膜のパターニング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11456097A JP2937255B2 (ja) | 1997-05-02 | 1997-05-02 | 透明導電膜のパターニング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10301127A true JPH10301127A (ja) | 1998-11-13 |
| JP2937255B2 JP2937255B2 (ja) | 1999-08-23 |
Family
ID=14640875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11456097A Expired - Lifetime JP2937255B2 (ja) | 1997-05-02 | 1997-05-02 | 透明導電膜のパターニング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2937255B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6649936B1 (en) * | 1999-03-16 | 2003-11-18 | Lg. Philips Lcd Co., Ltd. | Thin-film transistor substrate and liquid crystal display |
| US7910412B2 (en) * | 2000-02-28 | 2011-03-22 | Lg Display Co., Ltd. | Method of fabricating an array substrate |
| JP2011077532A (ja) * | 2010-11-10 | 2011-04-14 | Semiconductor Energy Lab Co Ltd | 配線の作製方法 |
| US20110204370A1 (en) * | 2010-02-19 | 2011-08-25 | Kap-Soo Yoon | Thin-Film Transistor Substrate, Method of Manufacturing the Same, and Display Device Including the Same |
| JP2012019237A (ja) * | 2011-10-06 | 2012-01-26 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9045831B2 (en) | 1999-07-22 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
-
1997
- 1997-05-02 JP JP11456097A patent/JP2937255B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6649936B1 (en) * | 1999-03-16 | 2003-11-18 | Lg. Philips Lcd Co., Ltd. | Thin-film transistor substrate and liquid crystal display |
| US9045831B2 (en) | 1999-07-22 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
| US7910412B2 (en) * | 2000-02-28 | 2011-03-22 | Lg Display Co., Ltd. | Method of fabricating an array substrate |
| US20110204370A1 (en) * | 2010-02-19 | 2011-08-25 | Kap-Soo Yoon | Thin-Film Transistor Substrate, Method of Manufacturing the Same, and Display Device Including the Same |
| US8445301B2 (en) * | 2010-02-19 | 2013-05-21 | Samsung Display Co., Ltd. | Thin-film transistor substrate, method of manufacturing the same, and display device including the same |
| JP2011077532A (ja) * | 2010-11-10 | 2011-04-14 | Semiconductor Energy Lab Co Ltd | 配線の作製方法 |
| JP2012019237A (ja) * | 2011-10-06 | 2012-01-26 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2937255B2 (ja) | 1999-08-23 |
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