JP3424618B2 - 薄膜トランジスタアレイ基板の製造方法 - Google Patents
薄膜トランジスタアレイ基板の製造方法Info
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- JP3424618B2 JP3424618B2 JP26111999A JP26111999A JP3424618B2 JP 3424618 B2 JP3424618 B2 JP 3424618B2 JP 26111999 A JP26111999 A JP 26111999A JP 26111999 A JP26111999 A JP 26111999A JP 3424618 B2 JP3424618 B2 JP 3424618B2
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Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
アレイ基板の製造方法に関し、特に、薄膜トランジスタ
を搭載する基板側の画素電極、端子の製造方法に関する
ものである。
アレイ基板の製造方法に関し、特に、薄膜トランジスタ
を搭載する基板側の画素電極、端子の製造方法に関する
ものである。
【０００２】
【従来の技術】近年のＬＣＤの普及に伴い、製造工程数
短縮によるコスト低減が重要課題となっている。
短縮によるコスト低減が重要課題となっている。
【０００３】従来の製造方法のうち、特開平８−７６１
４４号公報に示されている透明電極をソース・ドレイン
電極の上に形成する構造（以下、従来例１とする）で
は、６回のフォトリソグラフィー工程が必要となり、高
コストとなってしまう。
４４号公報に示されている透明電極をソース・ドレイン
電極の上に形成する構造（以下、従来例１とする）で
は、６回のフォトリソグラフィー工程が必要となり、高
コストとなってしまう。
【０００４】そこで、特開平８−７６１４４号公報に
は、５回のフォトリソグラフィー工程で薄膜トランジス
タを製造する方法（以下、従来例２）が示されている。
は、５回のフォトリソグラフィー工程で薄膜トランジス
タを製造する方法（以下、従来例２）が示されている。
【０００５】図９〜１３は、従来例２の画素電極を含ん
だ薄膜トランジスタ近傍の様子を製造工程を順に示した
ものである。なお、それぞれの図の（ａ）は画素電極を
含む薄膜トランジスタ近傍の平面図を、（ｂ）は（ａ）
における線分Ｆ−Ｆ’の断面図を示している。
だ薄膜トランジスタ近傍の様子を製造工程を順に示した
ものである。なお、それぞれの図の（ａ）は画素電極を
含む薄膜トランジスタ近傍の平面図を、（ｂ）は（ａ）
における線分Ｆ−Ｆ’の断面図を示している。
【０００６】図９は、第一工程を示してあり、透明絶縁
基板１０１上にスパッタリングにて、酸化インジウム錫
（以下、ＩＴＯ膜と略記する）等からなるＩＴＯ膜１０
２、ゲート金属膜１０３を成膜し、フォトリソグラフィ
ー工程と金属エッチング、ＩＴＯエッチングにより、ゲ
ート電極１０４、ゲート電極１０４と同じ構造のゲート
バスライン１５２及び画素電極１０５を形成する。
基板１０１上にスパッタリングにて、酸化インジウム錫
（以下、ＩＴＯ膜と略記する）等からなるＩＴＯ膜１０
２、ゲート金属膜１０３を成膜し、フォトリソグラフィ
ー工程と金属エッチング、ＩＴＯエッチングにより、ゲ
ート電極１０４、ゲート電極１０４と同じ構造のゲート
バスライン１５２及び画素電極１０５を形成する。
【０００７】図１０は、第二工程を示してあり、第一工
程が終了した基板上に、プラズマＣＶＤ法により、ゲー
ト絶縁膜となるシリコン窒化膜１０６、ａ−Ｓｉ（アモ
ルファスシリコン）、ｎ+型ａ−Ｓｉを成膜し、フォト
リソグラフィー工程とシリコンドライエッチングによ
り、ａ−Ｓｉ１０７及びｎ+型ａ−Ｓｉ１０８から成る
半導体層１０９を形成する。
程が終了した基板上に、プラズマＣＶＤ法により、ゲー
ト絶縁膜となるシリコン窒化膜１０６、ａ−Ｓｉ（アモ
ルファスシリコン）、ｎ+型ａ−Ｓｉを成膜し、フォト
リソグラフィー工程とシリコンドライエッチングによ
り、ａ−Ｓｉ１０７及びｎ+型ａ−Ｓｉ１０８から成る
半導体層１０９を形成する。
【０００８】図１１は第三工程を示してあり、フォトリ
ソグラフィー工程とシリコンドライエッチングにより、
画素電極１０５上及びゲートバスライン１５２とドレイ
ンバスライン（図示せず）の電気的接続をとるコンタク
トホール部（図示せず）のシリコン窒化膜１０６を除去
し、画素電極１０５上に画素電極第１開口部１１０を設
ける。
ソグラフィー工程とシリコンドライエッチングにより、
画素電極１０５上及びゲートバスライン１５２とドレイ
ンバスライン（図示せず）の電気的接続をとるコンタク
トホール部（図示せず）のシリコン窒化膜１０６を除去
し、画素電極１０５上に画素電極第１開口部１１０を設
ける。
【０００９】図１２は第四工程を示してあり、第三工程
を終了した基板に、スパッタリングにてドレイン金属膜
を成膜し、フォトリソグラフィー工程と金属ドライエッ
チングにより、ドレイン電極１１３、ドレインバスライ
ン（図示せず）、ソース電極１１４を形成する。また、
この時に、画素電極１０５を構成するゲート金属膜１０
３のうち、ソース電極１１４との接続部以外の領域の除
去も行う。ここで、画素電極第１開口部１１０において
は、ゲート金属膜１０３及びドレイン金属膜の２層の除
去をし、画素電極第１開口部１１０以外の領域において
は、ドレイン金属膜のみの除去となる。このエッチング
工程においては、図１３に示すバックチャネル部１１９
は、ドレイン金属膜のみの除去がジャストエッチング時
間となるため、必要以上にエッチングガスに晒され、多
大なダメージを受ける。
を終了した基板に、スパッタリングにてドレイン金属膜
を成膜し、フォトリソグラフィー工程と金属ドライエッ
チングにより、ドレイン電極１１３、ドレインバスライ
ン（図示せず）、ソース電極１１４を形成する。また、
この時に、画素電極１０５を構成するゲート金属膜１０
３のうち、ソース電極１１４との接続部以外の領域の除
去も行う。ここで、画素電極第１開口部１１０において
は、ゲート金属膜１０３及びドレイン金属膜の２層の除
去をし、画素電極第１開口部１１０以外の領域において
は、ドレイン金属膜のみの除去となる。このエッチング
工程においては、図１３に示すバックチャネル部１１９
は、ドレイン金属膜のみの除去がジャストエッチング時
間となるため、必要以上にエッチングガスに晒され、多
大なダメージを受ける。
【００１０】また、ここで、ゲート金属膜１０３とドレ
イン金属膜を、同種金属にした場合、画素電極１０５周
縁部のゲート金属膜１０３が除去されるため、画素電極
１０５を構成するＩＴＯ膜１０２とシリコン窒化膜１０
６との間に隙間１２０が生じ、画素電極第１開口部１１
０周縁部でシリコン窒化膜１０６の剥がれが生じる。同
時に、隙間１２０ではシリコン窒化膜１０６の庇ができ
るので、後工程でパッシベーション膜を堆積させたとき
に、膜剥がれが生じやすくなる。
イン金属膜を、同種金属にした場合、画素電極１０５周
縁部のゲート金属膜１０３が除去されるため、画素電極
１０５を構成するＩＴＯ膜１０２とシリコン窒化膜１０
６との間に隙間１２０が生じ、画素電極第１開口部１１
０周縁部でシリコン窒化膜１０６の剥がれが生じる。同
時に、隙間１２０ではシリコン窒化膜１０６の庇ができ
るので、後工程でパッシベーション膜を堆積させたとき
に、膜剥がれが生じやすくなる。
【００１１】その後、シリコンドライエッチングによ
り、ドレイン電極１１３、ソース電極１１４間の半導体
層１０９上のｎ+型ａ−Ｓｉ１０８の除去を、ドレイン
電極１１３、ソース電極１１４をマスクとして行う。
り、ドレイン電極１１３、ソース電極１１４間の半導体
層１０９上のｎ+型ａ−Ｓｉ１０８の除去を、ドレイン
電極１１３、ソース電極１１４をマスクとして行う。
【００１２】図１３は第五工程を示してあり、第四工程
を終了した基板に、プラズマＣＶＤ法により、シリコン
窒化膜１１７を成膜し、フォトリソグラフィー工程と、
シリコンドライエッチングにより、画素電極第２開口部
１１６を形成する。
を終了した基板に、プラズマＣＶＤ法により、シリコン
窒化膜１１７を成膜し、フォトリソグラフィー工程と、
シリコンドライエッチングにより、画素電極第２開口部
１１６を形成する。
【００１３】端子部の構造については前記公報では明記
されていないが、画素電極部と同じ構造か、ドレイン金
属膜で構成されていると思われる。
されていないが、画素電極部と同じ構造か、ドレイン金
属膜で構成されていると思われる。
【００１４】
【発明が解決しようとする課題】上記に説明した従来例
２の薄膜トランジスタアレイ基板の製造方法では、下記
不具合が生じる。
２の薄膜トランジスタアレイ基板の製造方法では、下記
不具合が生じる。
【００１５】ドレインドライエッチング時に、ゲート
金属膜もエッチングする必要がある為、ゲート金属膜の
ない場所は必要以上にオーバーエッチングされ、下地に
多大なダメージを与える。そのため、バックチャネル部
がダメージを受け、トランジスタ特性悪化の原因とな
る。
金属膜もエッチングする必要がある為、ゲート金属膜の
ない場所は必要以上にオーバーエッチングされ、下地に
多大なダメージを与える。そのため、バックチャネル部
がダメージを受け、トランジスタ特性悪化の原因とな
る。
【００１６】ゲート金属膜とドレイン金属膜を、同種
金属にした場合、ドレインドライエッチング時におい
て、ゲート金属膜にサイドエッチングがはいってしまう
為、ゲート絶縁膜およびパッシベーション膜の膜剥がれ
の原因となる。
金属にした場合、ドレインドライエッチング時におい
て、ゲート金属膜にサイドエッチングがはいってしまう
為、ゲート絶縁膜およびパッシベーション膜の膜剥がれ
の原因となる。
【００１７】本発明の目的は、薄膜トランジスタアレイ
基板の画素電極を形成するに当たって、薄膜トランジス
タのバックチャネル部にダメージを与えず、ゲート絶縁
膜およびパッシベーション膜の膜剥がれを生じさせない
薄膜トランジスタアレイ基板の製造方法を提供すること
にある。
基板の画素電極を形成するに当たって、薄膜トランジス
タのバックチャネル部にダメージを与えず、ゲート絶縁
膜およびパッシベーション膜の膜剥がれを生じさせない
薄膜トランジスタアレイ基板の製造方法を提供すること
にある。
【００１８】
【課題を解決するための手段】本発明の薄膜トランジス
タアレイ基板の製造方法は、基板の上に透明金属膜、第
１金属膜を順に堆積させ、前記第１金属膜及び前記透明
金属膜をパターニングしてゲート配線及び画素透明電極
と画素第１金属電極とから構成される画素電極を形成す
る第１工程と、前記ゲート配線及び前記画素電極を含む
前記基板を覆う第１絶縁膜を堆積させる第２工程と、前
記第１絶縁膜の上に薄膜トランジスタの半導体層を形成
する第３工程と、前記画素電極上の前記第１絶縁膜を除
去して前記画素電極の内側に第１開口部を設けて前記画
素第１金属電極表面を露出させる第４工程と、前記第１
開口部を含む前記第１絶縁膜表面に第２金属膜を堆積さ
せる第５工程と、前記第２金属膜をパターニングしてド
レイン配線及び前記画素透明電極と前記半導体層とを接
続するソース配線を形成する第６工程と、を含む薄膜ト
ランジスタアレイ基板の製造方法であって、前記画素第
１金属電極表面を露出させる第４工程と前記第２金属膜
を堆積させる第５工程との間に、前記画素透明電極上の
前記第１開口部と同じ領域の前記画素第１金属電極を除
去する画素第１金属除去工程を有し、前記ソース配線
は、前記第１開口部の前記画素透明電極の周縁部上にお
いて前記画素透明電極と接する画素周縁電極となること
により前記画素透明電極と接続され、前記ソース配線を
形成する第６工程の後に、前記画素透明電極、前記ソー
ス配線及び前記ドレイン配線を含む前記第１絶縁膜表面
に第２絶縁膜を堆積させ、更に、前記第２絶縁膜の所定
領域を除去して、前記画素周縁電極の内側に前記画素透
明電極表面が露出する前記第２絶縁膜の第２開口部を形
成する工程を加えることにより最終の画素電極構造を
得、前記ゲート配線及び前記ドレイン配線は、その終端
においてそれぞれゲート端子及びドレイン端子が設けら
れており、前記ゲート端子及び前記ドレイン端子は、前
記最終の画素電極構造と同じ電極構造となるべく形成さ
れる、というものである。
タアレイ基板の製造方法は、基板の上に透明金属膜、第
１金属膜を順に堆積させ、前記第１金属膜及び前記透明
金属膜をパターニングしてゲート配線及び画素透明電極
と画素第１金属電極とから構成される画素電極を形成す
る第１工程と、前記ゲート配線及び前記画素電極を含む
前記基板を覆う第１絶縁膜を堆積させる第２工程と、前
記第１絶縁膜の上に薄膜トランジスタの半導体層を形成
する第３工程と、前記画素電極上の前記第１絶縁膜を除
去して前記画素電極の内側に第１開口部を設けて前記画
素第１金属電極表面を露出させる第４工程と、前記第１
開口部を含む前記第１絶縁膜表面に第２金属膜を堆積さ
せる第５工程と、前記第２金属膜をパターニングしてド
レイン配線及び前記画素透明電極と前記半導体層とを接
続するソース配線を形成する第６工程と、を含む薄膜ト
ランジスタアレイ基板の製造方法であって、前記画素第
１金属電極表面を露出させる第４工程と前記第２金属膜
を堆積させる第５工程との間に、前記画素透明電極上の
前記第１開口部と同じ領域の前記画素第１金属電極を除
去する画素第１金属除去工程を有し、前記ソース配線
は、前記第１開口部の前記画素透明電極の周縁部上にお
いて前記画素透明電極と接する画素周縁電極となること
により前記画素透明電極と接続され、前記ソース配線を
形成する第６工程の後に、前記画素透明電極、前記ソー
ス配線及び前記ドレイン配線を含む前記第１絶縁膜表面
に第２絶縁膜を堆積させ、更に、前記第２絶縁膜の所定
領域を除去して、前記画素周縁電極の内側に前記画素透
明電極表面が露出する前記第２絶縁膜の第２開口部を形
成する工程を加えることにより最終の画素電極構造を
得、前記ゲート配線及び前記ドレイン配線は、その終端
においてそれぞれゲート端子及びドレイン端子が設けら
れており、前記ゲート端子及び前記ドレイン端子は、前
記最終の画素電極構造と同じ電極構造となるべく形成さ
れる、というものである。
【００１９】又、上記製造方法は、前記第４工程におい
て、前記第１開口部は、前記第１絶縁膜上に形成された
レジストパターンをマスクとして前記第１絶縁膜を除去
することにより形成される、という形態も採り得る。
て、前記第１開口部は、前記第１絶縁膜上に形成された
レジストパターンをマスクとして前記第１絶縁膜を除去
することにより形成される、という形態も採り得る。
【００２０】又、上記製造方法において、前記画素第１
金属除去工程は、前記レジストパターンをマスクとして
前記画素第１金属電極を除去することにより行われる、
という形態も採り得る。
金属除去工程は、前記レジストパターンをマスクとして
前記画素第１金属電極を除去することにより行われる、
という形態も採り得る。
【００２１】最後に、上記製造方法において、前記第１
金属膜及び前記第２金属膜は、同一金属、或いは、異種
金属からなり、モリブデン、モリブデン合金、タングス
テン、タングステン合金の内のいずれかの金属である、
というものである。
金属膜及び前記第２金属膜は、同一金属、或いは、異種
金属からなり、モリブデン、モリブデン合金、タングス
テン、タングステン合金の内のいずれかの金属である、
というものである。
【００２２】
【発明の実施の形態】本発明の実施形態を図１〜８を参
照して説明する。
照して説明する。
【００２３】先ず、本実施形態に関連する薄膜トランジ
スタアレイ基板全体の回路構成を、図８に示す。
スタアレイ基板全体の回路構成を、図８に示す。
【００２４】透明絶縁基板１上に、複数のゲートバスラ
イン５２とドレインバスライン５６が交差し、その交差
点に薄膜トランジスタ６４が設けられている。１個の薄
膜トランジスタ６４には画素電極６１が対向基板のコモ
ン電極５３と相対して設けられ、これがマトリクス状に
配置されている。ゲートバスライン５２の片側端部に設
けられた始端部は、ゲート端子６２、またドレインバス
ライン５６の端部に設けられた始端部はドレイン端子６
３にそれぞれ接続されている。ストレージキャパシタ６
６は、ゲートバスライン５２と画素電極６１との間に絶
縁膜を挟むことによって設けられ、又、液晶層６５は薄
膜トランジスタ側の基板と対向基板との間に挟持される
が、本発明に係わる箇所には関連しないので、以下に述
べる説明では省略している。
イン５２とドレインバスライン５６が交差し、その交差
点に薄膜トランジスタ６４が設けられている。１個の薄
膜トランジスタ６４には画素電極６１が対向基板のコモ
ン電極５３と相対して設けられ、これがマトリクス状に
配置されている。ゲートバスライン５２の片側端部に設
けられた始端部は、ゲート端子６２、またドレインバス
ライン５６の端部に設けられた始端部はドレイン端子６
３にそれぞれ接続されている。ストレージキャパシタ６
６は、ゲートバスライン５２と画素電極６１との間に絶
縁膜を挟むことによって設けられ、又、液晶層６５は薄
膜トランジスタ側の基板と対向基板との間に挟持される
が、本発明に係わる箇所には関連しないので、以下に述
べる説明では省略している。
【００２５】次に、図５（ａ）は薄膜トランジスタを含
む画素電極６１近傍の平面図、図５（ｂ）はその線分Ａ
−Ａ’の断面図であり、図６、７は画素電極６１の製造
と併行して形成されるゲート端子６２、ドレイン端子６
３の様子を示す図である。図６（ａ）はゲート端子６２
の平面図、図６（ｂ）はその線分Ｂ−Ｂ’の断面図、図
７（ａ）はドレイン端子６３の平面図、図７（ｂ）はそ
の線分Ｃ−Ｃ’の断面図を、それぞれ示している。
む画素電極６１近傍の平面図、図５（ｂ）はその線分Ａ
−Ａ’の断面図であり、図６、７は画素電極６１の製造
と併行して形成されるゲート端子６２、ドレイン端子６
３の様子を示す図である。図６（ａ）はゲート端子６２
の平面図、図６（ｂ）はその線分Ｂ−Ｂ’の断面図、図
７（ａ）はドレイン端子６３の平面図、図７（ｂ）はそ
の線分Ｃ−Ｃ’の断面図を、それぞれ示している。
【００２６】又、本実施形態では、ゲート配線、ドレイ
ン配線には配線の低抵抗化を実現させるために、従来の
クロムやタンタルに代えてモリブデンを用いている。
ン配線には配線の低抵抗化を実現させるために、従来の
クロムやタンタルに代えてモリブデンを用いている。
【００２７】まず、本実施形態の画素電極６１近傍の構
造を、図５（ａ）、（ｂ）により説明する。
造を、図５（ａ）、（ｂ）により説明する。
【００２８】透明絶縁基板１上にＩＴＯ膜２を有し、そ
の上にＩＴＯ膜２を縁取る形状で第１モリブデン（以
下、Ｍｏ膜と略記する）からなる第１側壁Ｍｏ膜１１を
有し、ゲート絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ
４）６を介し、第１側壁Ｍｏ膜１１を覆う形状の第２側
壁Ｍｏ膜１５を有し、その上に第２側壁Ｍｏ膜１５の露
出が無くＩＴＯ膜２表面の大部分が露出する形で被覆す
るパッシベーション膜としてのシリコン窒化膜１７を有
することを特徴とした構造となっている。
の上にＩＴＯ膜２を縁取る形状で第１モリブデン（以
下、Ｍｏ膜と略記する）からなる第１側壁Ｍｏ膜１１を
有し、ゲート絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ
４）６を介し、第１側壁Ｍｏ膜１１を覆う形状の第２側
壁Ｍｏ膜１５を有し、その上に第２側壁Ｍｏ膜１５の露
出が無くＩＴＯ膜２表面の大部分が露出する形で被覆す
るパッシベーション膜としてのシリコン窒化膜１７を有
することを特徴とした構造となっている。
【００２９】又、ゲート端子６２、ドレイン端子６３は
共に画素電極６１と同一の電極構造をしており、図６、
７に示すように、透明絶縁基板１上に、端子形状に形成
されたＩＴＯ膜２を有し、その上にＩＴＯ膜２を縁取る
形状で第１側壁Ｍｏ膜１１を有し、シリコン窒化膜６を
介し、第１側壁Ｍｏ膜１１を覆う形状の第２側壁Ｍｏ膜
１５を有し、その上に第２側壁Ｍｏ膜１５の露出が無く
ＩＴＯ膜２が少なくとも端子接続可能である面積を露出
する形状のシリコン窒化膜１７を有することを特徴とし
た構造となっている。
共に画素電極６１と同一の電極構造をしており、図６、
７に示すように、透明絶縁基板１上に、端子形状に形成
されたＩＴＯ膜２を有し、その上にＩＴＯ膜２を縁取る
形状で第１側壁Ｍｏ膜１１を有し、シリコン窒化膜６を
介し、第１側壁Ｍｏ膜１１を覆う形状の第２側壁Ｍｏ膜
１５を有し、その上に第２側壁Ｍｏ膜１５の露出が無く
ＩＴＯ膜２が少なくとも端子接続可能である面積を露出
する形状のシリコン窒化膜１７を有することを特徴とし
た構造となっている。
【００３０】更に、ゲート端子６２は、ＩＴＯ膜２およ
び第１Ｍｏ膜３からなるゲートバスライン５２と接続さ
れ、ドレイン端子６３は、第２Ｍｏ膜１２からなるドレ
インバスライン５６と接続されている。
び第１Ｍｏ膜３からなるゲートバスライン５２と接続さ
れ、ドレイン端子６３は、第２Ｍｏ膜１２からなるドレ
インバスライン５６と接続されている。
【００３１】次に、本発明の実施形態の製造方法を図１
〜５により説明する。図１（ａ）、（ｂ）〜図５
（ａ）、（ｂ）は、薄膜トランジスタをスイッチング素
子とした縦電解方式アクティブマトリクス基板回路の一
部を製造工程順に示している。尚、それぞれの図の
（ａ）は画素電極を含むトランジスタ部近傍の平面図
を、（ｂ）は（ａ）における線分Ａ−Ａ’の断面図を示
している。
〜５により説明する。図１（ａ）、（ｂ）〜図５
（ａ）、（ｂ）は、薄膜トランジスタをスイッチング素
子とした縦電解方式アクティブマトリクス基板回路の一
部を製造工程順に示している。尚、それぞれの図の
（ａ）は画素電極を含むトランジスタ部近傍の平面図
を、（ｂ）は（ａ）における線分Ａ−Ａ’の断面図を示
している。
【００３２】図１（ａ）は第一の工程を示してあり、ガ
ラス基板等の透明絶縁基板１にスパッタリングにてＩＴ
Ｏ膜２を５０ｎｍ、第１Ｍｏ膜３を３００ｎｍの厚さに
成膜し、フォトリソグラフィー工程とＳＦ６／Ｏ２系の
Ｍｏドライエッチング、ＨＩ系のＩＴＯ膜ドライエッチ
ングによりゲート電極４、ゲート電極４と一体となって
電気的に接続されたゲートバスライン５２（図示せ
ず）、画素電極５を形成する。
ラス基板等の透明絶縁基板１にスパッタリングにてＩＴ
Ｏ膜２を５０ｎｍ、第１Ｍｏ膜３を３００ｎｍの厚さに
成膜し、フォトリソグラフィー工程とＳＦ６／Ｏ２系の
Ｍｏドライエッチング、ＨＩ系のＩＴＯ膜ドライエッチ
ングによりゲート電極４、ゲート電極４と一体となって
電気的に接続されたゲートバスライン５２（図示せ
ず）、画素電極５を形成する。
【００３３】この第一の工程では、図６、７に示すよう
に、ゲート端子６２及びドレイン端子６３にもそれぞれ
ゲート端子金属２５及びドレイン端子金属３５が形成さ
れる。
に、ゲート端子６２及びドレイン端子６３にもそれぞれ
ゲート端子金属２５及びドレイン端子金属３５が形成さ
れる。
【００３４】図２（ａ）、（ｂ）は第二の工程を示して
あり、第一の工程を終了した基板に、プラズマＣＶＤ法
により、シリコン窒化膜６を４００ｎｍ、アモルファス
シリコン膜（以下ａ−Ｓｉ膜と略記する）７を２５０ｎ
ｍ、ｎ+型アモルファスシリコン膜（以下ｎ+型ａ−Ｓｉ
膜と略記する）８を５０ｎｍ成膜し、フォトリソグラフ
ィー工程とＳＦ６／Ｃｌ２／Ｈ２系のシリコンドライエ
ッチングにより、ゲート電極４に対向して島状の半導体
層９を形成する。
あり、第一の工程を終了した基板に、プラズマＣＶＤ法
により、シリコン窒化膜６を４００ｎｍ、アモルファス
シリコン膜（以下ａ−Ｓｉ膜と略記する）７を２５０ｎ
ｍ、ｎ+型アモルファスシリコン膜（以下ｎ+型ａ−Ｓｉ
膜と略記する）８を５０ｎｍ成膜し、フォトリソグラフ
ィー工程とＳＦ６／Ｃｌ２／Ｈ２系のシリコンドライエ
ッチングにより、ゲート電極４に対向して島状の半導体
層９を形成する。
【００３５】この第二の工程では、図６、７に示すよう
に、ゲート端子６２及びドレイン端子６３には何の処理
も施されない。
に、ゲート端子６２及びドレイン端子６３には何の処理
も施されない。
【００３６】図３（ａ）、（ｂ）は第三の工程を示して
あり、フォトリソグラフィー工程とＳＦ６／Ｏ２系のシ
リコン窒化膜６及び第１Ｍｏ膜３の連続ドライエッチン
グにより、画素電極に第１開口部１０を設けるために、
画素電極上のシリコン窒化膜６及び第１Ｍｏ膜３を除去
する。これにより、第１開口部１０を環状に包囲する第
１側壁Ｍｏ膜１１を得る。
あり、フォトリソグラフィー工程とＳＦ６／Ｏ２系のシ
リコン窒化膜６及び第１Ｍｏ膜３の連続ドライエッチン
グにより、画素電極に第１開口部１０を設けるために、
画素電極上のシリコン窒化膜６及び第１Ｍｏ膜３を除去
する。これにより、第１開口部１０を環状に包囲する第
１側壁Ｍｏ膜１１を得る。
【００３７】この第三の工程では、ゲート端子６２及び
ドレイン端子６３においては、図６、７に示すように、
ゲート端子金属２５及びドレイン端子金属３５上のシリ
コン窒化膜６を除去し、更に、ゲート端子金属２５及び
ドレイン端子金属３５を構成する第１Ｍｏ膜３も除去
し、ＩＴＯ膜２表面の大部分を露出させる。この除去さ
れてできた開口部が第１開口部１０となり、第１開口部
１０は第１側壁Ｍｏ膜１１及びシリコン窒化膜６により
構成される。
ドレイン端子６３においては、図６、７に示すように、
ゲート端子金属２５及びドレイン端子金属３５上のシリ
コン窒化膜６を除去し、更に、ゲート端子金属２５及び
ドレイン端子金属３５を構成する第１Ｍｏ膜３も除去
し、ＩＴＯ膜２表面の大部分を露出させる。この除去さ
れてできた開口部が第１開口部１０となり、第１開口部
１０は第１側壁Ｍｏ膜１１及びシリコン窒化膜６により
構成される。
【００３８】図４（ａ）、（ｂ）は、第四の工程を示し
てあり、第三の工程を終了した基板に、スパッタリング
にて第２Ｍｏ膜１２を２５０ｎｍ成膜し、フォトリソグ
ラフィー工程とＣｌ２／Ｏ２系のＭｏドライエッチング
により、ドレイン電極１３、ドレイン電極１３と電気的
に接続されたドレインバスライン５６（図示せず）、ソ
ース電極１４、ソース電極１４と電気的に接続された画
素電極の第２側壁Ｍｏ膜１５を形成する。このとき、第
２側壁Ｍｏ膜１５により包囲される部分が第２開口部１
６となり、そこではＩＴＯ膜２表面が露出する。
てあり、第三の工程を終了した基板に、スパッタリング
にて第２Ｍｏ膜１２を２５０ｎｍ成膜し、フォトリソグ
ラフィー工程とＣｌ２／Ｏ２系のＭｏドライエッチング
により、ドレイン電極１３、ドレイン電極１３と電気的
に接続されたドレインバスライン５６（図示せず）、ソ
ース電極１４、ソース電極１４と電気的に接続された画
素電極の第２側壁Ｍｏ膜１５を形成する。このとき、第
２側壁Ｍｏ膜１５により包囲される部分が第２開口部１
６となり、そこではＩＴＯ膜２表面が露出する。
【００３９】この第四の工程では、ゲート端子６２及び
ドレイン端子６３においては、図６、７に示すように、
第１開口部１０を構成する第１側壁Ｍｏ膜１１及びシリ
コン窒化膜６を覆い、シリコン窒化膜６上にまで延在す
る第２側壁Ｍｏ膜１５が形成され、第２側壁Ｍｏ膜１５
により包囲される第３開口部１６にＩＴＯ膜２表面が露
出する形となる。
ドレイン端子６３においては、図６、７に示すように、
第１開口部１０を構成する第１側壁Ｍｏ膜１１及びシリ
コン窒化膜６を覆い、シリコン窒化膜６上にまで延在す
る第２側壁Ｍｏ膜１５が形成され、第２側壁Ｍｏ膜１５
により包囲される第３開口部１６にＩＴＯ膜２表面が露
出する形となる。
【００４０】ここで、画素電極、ゲート端子６２及びド
レイン端子６３においては、第２側壁Ｍｏ膜１５が第１
側壁Ｍｏ膜１１を縁取り状に被覆している為、第１側壁
Ｍｏ膜１１のサイドエッチングは生じない。
レイン端子６３においては、第２側壁Ｍｏ膜１５が第１
側壁Ｍｏ膜１１を縁取り状に被覆している為、第１側壁
Ｍｏ膜１１のサイドエッチングは生じない。
【００４１】その後、Ｃｌ２／Ｏ２系のＭｏドライエッ
チングガスを切り替えて、ＳＦ６／Ｃｌ２／Ｈ２系のシ
リコンドライエッチングガスを使用することにより、ド
レイン電極１３、ソース電極１４間のａ−Ｓｉ膜７上の
ｎ+型ａ−Ｓｉ膜８を除去する。
チングガスを切り替えて、ＳＦ６／Ｃｌ２／Ｈ２系のシ
リコンドライエッチングガスを使用することにより、ド
レイン電極１３、ソース電極１４間のａ−Ｓｉ膜７上の
ｎ+型ａ−Ｓｉ膜８を除去する。
【００４２】図５（ａ）、（ｂ）は、第五の工程を示し
てあり、第四の工程が終了した基板に、プラズマＣＶＤ
法によりシリコン窒化膜１７を２００ｎｍ成膜する。
てあり、第四の工程が終了した基板に、プラズマＣＶＤ
法によりシリコン窒化膜１７を２００ｎｍ成膜する。
【００４３】この第五の工程では、フォトリソグラフィ
ー工程とＳＦ６／Ｈｅシリコンドライエッチングによ
り、ゲート端子６２及びドレイン端子６３に第３開口部
１８を形成する。ここで、端子部で縁取り状に形成され
た第２側壁Ｍｏ膜１５はシリコン窒化膜１７で保護し、
露出させないようにする。
ー工程とＳＦ６／Ｈｅシリコンドライエッチングによ
り、ゲート端子６２及びドレイン端子６３に第３開口部
１８を形成する。ここで、端子部で縁取り状に形成され
た第２側壁Ｍｏ膜１５はシリコン窒化膜１７で保護し、
露出させないようにする。
【００４４】以上のような製造方法により、図８の画素
電極６１、ゲート端子６２、ドレイン端子６３を形成す
ることにより、端子部においては、第１Ｍｏ膜の露出が
ない端子構造が得られる。
電極６１、ゲート端子６２、ドレイン端子６３を形成す
ることにより、端子部においては、第１Ｍｏ膜の露出が
ない端子構造が得られる。
【００４５】又、画素電極６１においては、ゲート金属
膜である第１Ｍｏ膜３を第１開口部１０形成時に除去す
ることにより、ドレインバスライン５２形成の際の第２
Ｍｏ膜１２のドライエッチングによる半導体層９に対す
るエッチングダメージを大幅に低減でき、従ってバック
チャネルへのダメージを大幅に低減できる。
膜である第１Ｍｏ膜３を第１開口部１０形成時に除去す
ることにより、ドレインバスライン５２形成の際の第２
Ｍｏ膜１２のドライエッチングによる半導体層９に対す
るエッチングダメージを大幅に低減でき、従ってバック
チャネルへのダメージを大幅に低減できる。
【００４６】更に、画素電極６１の開口部を図５
（ａ）、（ｂ）の様に、第１側壁Ｍｏ膜１１を第２側壁
Ｍｏ膜１５で縁取りする構造としている為、ドレインバ
スライン５２形成時に、従来例２の様な膜剥がれは発生
しない。
（ａ）、（ｂ）の様に、第１側壁Ｍｏ膜１１を第２側壁
Ｍｏ膜１５で縁取りする構造としている為、ドレインバ
スライン５２形成時に、従来例２の様な膜剥がれは発生
しない。
【００４７】また、配線金属として第１、２Ｍｏ膜を用
いたが、この組み合わせに限定されるものでは無く、第
１、２共に、或いは、どちらか一方にＭｏ膜、Ｍｏ合金
膜、Ｗ（タングステン）膜、Ｗ合金膜のいずれかを採用
できることは勿論である。
いたが、この組み合わせに限定されるものでは無く、第
１、２共に、或いは、どちらか一方にＭｏ膜、Ｍｏ合金
膜、Ｗ（タングステン）膜、Ｗ合金膜のいずれかを採用
できることは勿論である。
【００４８】
【発明の効果】以上のように、本発明の薄膜トランジス
タアレイ基板の製造方法に従えば、画素電極開口部形成
時に、画素電極の第１Ｍｏ膜の除去を行うことにより、
ドレインバスライン形成のためのドライエッチング時間
が従来より短くできる為、薄膜トランジスタのバックチ
ャネルに与えるダメージを低減できる。これにより、ト
ランジスタ特性の悪化が防止できる。
タアレイ基板の製造方法に従えば、画素電極開口部形成
時に、画素電極の第１Ｍｏ膜の除去を行うことにより、
ドレインバスライン形成のためのドライエッチング時間
が従来より短くできる為、薄膜トランジスタのバックチ
ャネルに与えるダメージを低減できる。これにより、ト
ランジスタ特性の悪化が防止できる。
【００４９】また、画素電極部及び端子部の第１Ｍｏ膜
を被覆するように、縁取り状に第２Ｍｏ膜を形成し、さ
らに、第２Ｍｏ膜を被覆するように、パッシベーション
膜が形成されているので、第１Ｍｏ膜のサイドエッチン
グが無く、後のラビング工程や、端子ＴＣＰリペア時
に、ゲート絶縁膜やパッシベーション膜の剥がれを無く
すことが出来る。同時に、端子部の第１、２Ｍｏ膜の腐
食を防止し、端子接続信頼性を向上させることも出来
る。
を被覆するように、縁取り状に第２Ｍｏ膜を形成し、さ
らに、第２Ｍｏ膜を被覆するように、パッシベーション
膜が形成されているので、第１Ｍｏ膜のサイドエッチン
グが無く、後のラビング工程や、端子ＴＣＰリペア時
に、ゲート絶縁膜やパッシベーション膜の剥がれを無く
すことが出来る。同時に、端子部の第１、２Ｍｏ膜の腐
食を防止し、端子接続信頼性を向上させることも出来
る。
【図１】本発明の薄膜トランジスタアレイ基板の製造方
法を、画素電極を含む薄膜トランジスタ近傍について製
造工程順に示した断面図である。
法を、画素電極を含む薄膜トランジスタ近傍について製
造工程順に示した断面図である。
【図２】図１に続く断面図である。
【図３】図２に続く断面図である。
【図４】図３に続く断面図である。
【図５】図４に続く断面図である。
【図６】本発明の薄膜トランジスタアレイ基板の製造方
法により得られるゲート端子の断面図である。
法により得られるゲート端子の断面図である。
【図７】本発明の薄膜トランジスタアレイ基板の製造方
法により得られるドレイン端子の断面図である。
法により得られるドレイン端子の断面図である。
【図８】薄膜トランジスタアレイ基板全体の一般的な回
路構成を示す回路図である。
路構成を示す回路図である。
【図９】従来の薄膜トランジスタアレイ基板の製造方法
を、画素電極を含む薄膜トランジスタ近傍について製造
工程順に示す断面図である。
を、画素電極を含む薄膜トランジスタ近傍について製造
工程順に示す断面図である。
【図１０】図９に続く断面図である。
【図１１】図１０に続く断面図である。
【図１２】図１１に続く断面図である。
【図１３】図１２に続く断面図である。
１、１０１ 透明絶縁基板
２、１０２ ＩＴＯ膜
３ 第１Ｍｏ膜
４、１０４ ゲート電極
５、６１、１０５ 画素電極
６、１７、１０６、１１７ シリコン窒化膜
７、１０７ ａ−Ｓｉ膜
８、１０８ ｎ+型ａ−Ｓｉ膜
９、１０９ 半導体層
１０ 第１開口部
１１ 第１側壁Ｍｏ膜
１２ 第２Ｍｏ膜
１３、１１３ ドレイン電極
１４、１１４ ソース電極
１５ 第２側壁Ｍｏ膜
１６ 第２開口部
２５ ゲート端子金属
３５ ドレイン端子金属
５２、１５２ ゲートバスライン
５６ ドレインバスライン
６２ ゲート端子
６３ ドレイン端子
６４ 薄膜トランジスタ
６５ 液晶層
６６ ストレージキャパシタ
１１０ 画素電極第１開口部
１１６ 画素電極第２開口部
１１９ バックチャネル部
１２０ 隙間
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/786
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
G02F 1/1368
H01L 21/3065
H01L 29/40
H01L 29/786
Claims (4)
- 【請求項１】 基板の上に透明金属膜、第１金属膜を順
に堆積させ、前記第１金属膜及び前記透明金属膜をパタ
ーニングしてゲート配線及び画素透明電極と画素第１金
属電極とから構成される画素電極を形成する第１工程
と、前記ゲート配線及び前記画素電極を含む前記基板を
覆う第１絶縁膜を堆積させる第２工程と、前記第１絶縁
膜の上に薄膜トランジスタの半導体層を形成する第３工
程と、前記画素電極上の前記第１絶縁膜を除去して前記
画素電極の内側に第１開口部を設けて前記画素第１金属
電極表面を露出させる第４工程と、前記第１開口部を含
む前記第１絶縁膜表面に第２金属膜を堆積させる第５工
程と、前記第２金属膜をパターニングしてドレイン配線
及び前記画素透明電極と前記半導体層とを接続するソー
ス配線を形成する第６工程と、を含む薄膜トランジスタ
アレイ基板の製造方法であって、前記画素第１金属電極
表面を露出させる第４工程と前記第２金属膜を堆積させ
る第５工程との間に、前記画素透明電極上の前記第１開
口部と同じ領域の前記画素第１金属電極を除去する画素
第１金属除去工程を有し、前記ソース配線は、前記第１
開口部の前記画素透明電極の周縁部上において前記画素
透明電極と接する画素周縁電極となることにより前記画
素透明電極と接続され、前記ソース配線を形成する第６
工程の後に、前記画素透明電極、前記ソース配線及び前
記ドレイン配線を含む前記第１絶縁膜表面に第２絶縁膜
を堆積させ、更に、前記第２絶縁膜の所定領域を除去し
て、前記画素周縁電極の内側に前記画素透明電極表面が
露出する前記第２絶縁膜の第２開口部を形成する工程を
加えることにより最終の画素電極構造を得、前記ゲート
配線及び前記ドレイン配線は、その終端においてそれぞ
れゲート端子及びドレイン端子が設けられており、前記
ゲート端子及び前記ドレイン端子は、前記最終の画素電
極構造と同じ電極構造となるべく形成されることを特徴
とする薄膜トランジスタアレイ基板の製造方法。 - 【請求項２】 前記第４工程において、前記第１開口部
は、前記第１絶縁膜上に形成されたレジストパターンを
マスクとして前記第１絶縁膜を除去することにより形成
される請求項１記載の薄膜トランジスタアレイ基板の製
造方法。 - 【請求項３】 前記画素第１金属除去工程は、前記レジ
ストパターンをマスクとして前記画素第１金属電極を除
去することにより行われる請求項２記載の薄膜トランジ
スタアレイ基板の製造方法。 - 【請求項４】 前記第１金属膜及び前記第２金属膜は、
同一金属、或いは、異種金属からなり、モリブデン、モ
リブデン合金、タングステン、タングステン合金の内の
いずれかの金属である請求項１，２又は３記載の薄膜ト
ランジスタアレイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26111999A JP3424618B2 (ja) | 1999-09-14 | 1999-09-14 | 薄膜トランジスタアレイ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26111999A JP3424618B2 (ja) | 1999-09-14 | 1999-09-14 | 薄膜トランジスタアレイ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001085697A JP2001085697A (ja) | 2001-03-30 |
| JP3424618B2 true JP3424618B2 (ja) | 2003-07-07 |
Family
ID=17357370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26111999A Expired - Fee Related JP3424618B2 (ja) | 1999-09-14 | 1999-09-14 | 薄膜トランジスタアレイ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3424618B2 (ja) |
Families Citing this family (3)
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| JP4381691B2 (ja) | 2002-03-28 | 2009-12-09 | シャープ株式会社 | 液晶表示装置用基板及びそれを備えた液晶表示装置及びその製造方法 |
| TWI242099B (en) * | 2003-08-28 | 2005-10-21 | Ind Tech Res Inst | Method of manufacturing a TFT array panel for a LCD |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2527579B2 (ja) * | 1987-11-18 | 1996-08-28 | 三洋電機株式会社 | 薄膜トランジスタの製造方法 |
| JPH06235939A (ja) * | 1993-02-12 | 1994-08-23 | Hitachi Ltd | 液晶表示装置及びその製造方法 |
| JPH06267986A (ja) * | 1993-03-17 | 1994-09-22 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
| JPH06273782A (ja) * | 1993-03-24 | 1994-09-30 | Toshiba Corp | 液晶表示装置の製造方法 |
| JPH07134312A (ja) * | 1993-11-09 | 1995-05-23 | Hitachi Ltd | 液晶表示装置およびその製造方法 |
| JPH0887031A (ja) * | 1994-09-16 | 1996-04-02 | Hitachi Ltd | 液晶表示装置 |
-
1999
- 1999-09-14 JP JP26111999A patent/JP3424618B2/ja not_active Expired - Fee Related
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| JP2001085697A (ja) | 2001-03-30 |
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