JPH06267986A - 薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタの製造方法

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JPH06267986A
JPH06267986A JP5672693A JP5672693A JPH06267986A JP H06267986 A JPH06267986 A JP H06267986A JP 5672693 A JP5672693 A JP 5672693A JP 5672693 A JP5672693 A JP 5672693A JP H06267986 A JPH06267986 A JP H06267986A
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thin film
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excimer laser
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Kenkichi Suzuki
堅吉 鈴木
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Hitachi Ltd
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Abstract

(57)【要約】 【構成】エキシマ・レ−ザ−を光源とする光学系により
透明絶縁性基板上の加工面に結像し、光の当った部分の
膜材料を光との相互作用により気体または微粒子状にし
て除去することにより、薄膜トランジスタのゲ−ト配線
やゲ−ト端子等をパターニングする。 【目的】マスクパターン転写と被加工膜の除去とが同時
にできるので、レジスト塗布、焼成、露光、現像露光、
現像、エッチング、レジスト剥離、洗浄工程からなる従
来のフォトリソグラフィ法に比べ、工程数、設備規模、
ターンアラウンドタイムが格段に縮小され、歩留まりの
向上も含め製造コストが大幅に低減される。また、エッ
チ残りや洗浄残りがなくなるので信頼性も向上する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ、特
に、薄膜トランジスタ等を使用したアクティブ・マトリ
クス方式の液晶表示装置に関する。
【０００２】
【従来の技術】アクティブ・マトリクス方式の液晶表示
装置は、マトリクス状に配列された複数の画素電極のそ
れぞれに対応して非線形素子（スイッチング素子）を設
けたものである。各画素における液晶は理論的には常時
駆動（デューティ比 1.0）されているので、時分割駆動
方式を採用している、いわゆる単純マトリクス方式と比
べてアクティブ方式はコントラストが良く、特にカラー
液晶表示装置では欠かせない技術となりつつある。スイ
ッチング素子として代表的なものとしては薄膜トランジ
スタ（ＴＦＴ）がある。
【０００３】なお、薄膜トランジスタを使用したアクテ
ィブ・マトリクス方式の液晶表示装置は、例えば特開昭
６３−３０９９２１号公報や、「冗長構成を採用した1
2.5型アクティブ・マトリクス方式カラー液晶ディスプ
レイ」、日経エレクトロニクス、頁193〜210、1986年12
月15日、日経マグロウヒル社発行、で知られている。
【０００４】従来のＴＦＴ基板の各層のパタ−ンは、上
記刊行物に記載されているように、半導体等で一般的に
用いられているフォトリソグラフィ法、即ち、レジスト
塗布、焼成、露光、現像、エッチング、レジスト剥離、
洗浄という一連の工程により形成されていた。
【０００５】一方、エキシマレーザの加工への応用は１
９８２年に発表されて以来多くの研究がなされており、
エキシマレーザを使用してガラスやセラミックスへマー
キングを行うことや、ポリマフィルム、セラミックス、
ガラス材を加工することは既に公知である。しかし、エ
キシマレーザを薄膜トランジスタアレイや液晶表示パネ
ルのパターニングに応用することは、数々の発表がある
なかでも、それを明らかにした文献は知る範囲では見当
らない。
【０００６】上述したように、これまでのＴＦＴ液晶表
示パネルは大がかりな設備を必要とし、また表示パネル
であるが故に基板サイズを大きくせざるを得ないことも
あって、ブラウン管をはるかに超えるコストがかかって
いる。普及率を上げるためには、コスト低減が必須であ
るが、そのためのアプローチは専ら、製造環境のクリー
ン化、フォトリソ工程数の低減や欠陥救済技術の開発に
向いており、半導体の製造でも主流である一連のフォト
工程そのものを省くことに目が向けられた発表は少な
い。
【０００７】本発明は、発明した結果からみればたやす
くできた発明という印象や誤解を受けやすいかもしれな
いが、上述した背景を正確に知れば、従来の固定概念を
打破した、画期的かつ計り知れない効果がある発明であ
ることが理解されよう。
【０００８】
【発明が解決しようとする課題】前記の従来技術におけ
る問題点は下記の通りである。
【０００９】１．前記一連の工程に於いて多くの製造設
備を必要とする。また、これらの設備の稼働の為にはク
リ−ンル−ム、付帯設備等が必要である。このような設
備は、基板サイズが大きくなり、また生産量が増大する
に従い益々規模が拡大する。
【００１０】２．レジスト、現像液、エッチング液、剥
離液等の材料を必要とし、且つ、これらの廃液処理、無
公害化に多額の費用を要する。
【００１１】３．各層のパタ−ン形成に於いて、レジス
トや各液剤等に基板面が触れる為、残渣や汚染が残る可
能性が高く、高歩留化の為には洗浄プロセスの追加が必
須である。この為、工程時間が長くなり、設備投資も必
要になる。
【００１２】本発明の一つの目的は従来のフォトリソグ
ラフィ工程を減らすことにより、製造設備及び使用材料
のコストを大幅に低減する薄膜トランジスタの製造方法
を提供することである。
【００１３】本発明の他の目的は、公害対策に有効な薄
膜トランジスタの製造方法を提供することである。
【００１４】本発明の他の目的は、パタ−ン形成の際に
生ずる残渣及び汚染を減らし、歩留を向上できる薄膜ト
ランジスタの製造方法を提供することである。
【００１５】本発明の他の目的は、工程を短縮して薄膜
トランジスタの製造方法を提供することである。
【００１６】
【課題を解決するための手段】本発明の一実施例によれ
ば、エキシマ・レ−ザ−を光源とする光学系により透明
絶縁性基板上の加工面に結像し、光の当った部分の膜材
料を光との相互作用により気体または微粒子状にして除
去することにより、ゲ−ト配線やゲ−ト端子等をパター
ニングする薄膜トランジスタの製造方法が提供される。
【００１７】
【作用】マスクパターン転写と被加工膜の除去とが同時
にできるので、レジスト塗布、焼成、露光、現像露光、
現像、エッチング、レジスト剥離、洗浄工程からなる従
来のフォトリソグラフィ法に比べ、工程数、設備規模、
ターンアラウンドタイムが格段に縮小され、歩留まりの
向上も含め製造コストが大幅に低減される。また、エッ
チ残りや洗浄残りがなくなるので信頼性も向上する。
【００１８】
【実施例】本発明、本発明の更に他の目的及び本発明の
更に他の特徴は図面を参照した以下の説明から明らかと
なるであろう。
【００１９】以下の実施例ではエキシマレーザとはレー
ザ媒質として励起状態でのみ化合物を作る（Excited Di
mer＝Excimer）希ガスハロゲンを利用するガスレーザの
一種であると定義する。エキシマレーザは紫外線で発振
し、上記ガスがＦ2、ＡｒＦ、ＫｒＦ、ＸｅＣｌ、Ｘｅ
Ｆである場合、それぞれ、１５７、１９３、２４８、３
０８、３５１ｎｍの波長となる。従って、エキシマレー
ザは一般のＣＯ2やＹＡＧレーザに比べて波長が２桁か
ら１桁短くでき、微細加工に有効である。
【００２０】図１は本発明の原理を説明するための図で
あり、１はエキシマ・レ−ザ−、６はパタ−ン形成用の
マスクである。８（ＳＵＢ１）は液晶表示装置用の薄膜
トランジスタアレイが形成されるべき絶縁性透明ガラス
基板（ＴＦＴ基板）である。
【００２１】５、７の結像光学系によりＸ−Ｙステ−ジ
９に載った絶縁性基板８の膜面に６のマスク・パタ−ン
が結像される。図２１に結像パタ−ンの様子が模式的に
示されているが、光が照射される２の部分で光と膜形成
物質との相互作用により膜物質の固体としての結合が破
られ被加工膜は気体または微粒子状となって飛散する。
光の当らない１のハッチ部分はそのままの状態で残り、
このようにして所望のパタ−ンが形成される。パタ−ン
精度及び分解能は図１に示す結像光学系により決定され
るが、この原理は通常の縮小投影露光機の原理と同じで
ある。
【００２２】ＴＦＴ基板は後述するように画素がマトリ
ックス状にある周期で規則的に配列されているので、マ
スク６はマトリクス全体のパターンが描かれているので
はなく、縦横の繰り返し周期の整数倍に合った複数個の
パタ−ンが描かれる。したがって基板全体のパタ−ンは
Ｘ−Ｙステ−ジ９を移動させることによって形成する。
この原理はスッテパ−式の露光機の機構と全く同一であ
る。後述のように、画素部のパタ−ンと端子部とのパタ
−ンは異なるので、本エキシマレーザ加工装置にはマス
ク６を交換する機構を付けてある。
【００２３】エキシマ・レ−ザ−と物質の相互作用は非
熱的であり、膜の厚み方向の断面は直角に近い場合が多
い。傾斜をつけるには結像の焦点を少しぼかすか、比較
的低いエネルギ−密度で照射ショットの回数を増やす事
により達成できる。
【００２４】上記の通りエキシマ・レ−ザ−の照射の
際、膜物質が飛散するが、図２２に示す様に常圧または
減圧雰囲気で気体の流れをつくることにより飛散物質の
加工面への再付着を防止する事ができる。同図で（ａ）
は層流、（ｂ）はノズルからの吹き付けによる方法であ
る。不活性気体を用いる場合は物理的に飛ばすことと熱
伝導が機構として考えられる。下地に影響の無い限り酸
化または還元性の気体を用いても良い。
【００２５】［実施例１］ 《アクティブ・マトリクス液晶表示装置》以下、アクテ
ィブ・マトリクス方式のカラー液晶表示装置にこの発明
を適用した実施例を説明する。なお、以下説明する図面
で、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２６】《マトリクス部の概要》図２はこの発明が
適用されるアクティブ・マトリクス方式カラー液晶表示
装置の一画素とその周辺を示す平面図、図３は図２の３
−３切断線における断面を示す図、図４は図２の４−４
切断線における断面図である。
【００２７】図２に示すように、各画素は隣接する２本
の走査信号線（ゲート信号線または水平信号線）ＧＬ
と、隣接する２本の映像信号線（ドレイン信号線または
垂直信号線）ＤＬとの交差領域内（４本の信号線で囲ま
れた領域内）に配置されている。各画素は薄膜トランジ
スタＴＦＴ、透明画素電極ＩＴＯ１および保持容量素子
Ｃaddを含む。走査信号線ＧＬは図では左右方向に延在
し、上下方向に複数本配置されている。映像信号線ＤＬ
は上下方向に延在し、左右方向に複数本配置されてい
る。
【００２８】図３に示すように、液晶層ＬＣを基準にし
て下部透明ガラス基板ＳＵＢ１側には薄膜トランジスタ
ＴＦＴおよび透明画素電極ＩＴＯ１が形成され、上部透
明ガラス基板ＳＵＢ２側にはカラーフィルタＦＩＬ、遮
光用ブラックマトリクスパターンＢＭが形成されてい
る。透明ガラス基板ＳＵＢ１、ＳＵＢ２の両面にはディ
ップ処理等によって形成された酸化シリコン膜ＳＩＯが
設けられている。
【００２９】上部透明ガラス基板ＳＵＢ２の内側（液晶
ＬＣ側）の表面には、遮光膜ＢＭ、カラーフィルタＦＩ
Ｌ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯ
Ｍ）および上部配向膜ＯＲＩ２が順次積層して設けられ
ている。
【００３０】基板ＳＵＢ１側のマトリクス部パターン
は、例えば、６４０×４００画素の表示パネルでは、横
１２８画素×縦１００画素分のマスクで、横方向５ステ
ップ×縦方向４ステップ＝合計２０ステップの、エキシ
マレーザ照射と照射マスク６−基板ＳＵＢ１の相対移動
で、形成される。図２１は、マトリクス部照射マスクの
一部分を示すもので、マスク層の対象は図２に示すゲー
ト電極ＧＴ及びゲートラインＧＬの層ｇ２であり、ハッ
チ部分２はレーザ光を通過させない部分、つまり層ｇ２
を残す部分である。
【００３１】《マトリクス周辺の概要》図５は上下のガ
ラス基板ＳＵＢ１，ＳＵＢ２を含む表示パネルＰＮＬの
マトリクス（ＡＲ）周辺の要部平面を、図６はその周辺
部を更に誇張した平面を、図７は図５及び図６のパネル
左上角部に対応するシール部ＳＬ付近の拡大平面を示す
図である。また、図８は図３の断面を中央にして、左側
に図７の８ａ−８ａ切断線における断面を、右側に映像
信号駆動回路が接続されるべき外部接続端子ＤＴＭ付近
の断面を示す図である。同様に図９は、左側に走査回路
が接続されるべき外部接続端子ＧＴＭ付近の断面を、右
側に外部接続端子が無いところのシール部付近の断面を
示す図である。
【００３２】マトリクス周辺部のエキシマレーザ照射マ
スクは図６の端子ＴｇやＴｄのパターンから想像がつく
ように、左辺３ステップ分、上辺６ステップ分、右辺３
ステップ分（図示していないが検査用のダミー端子があ
る）、下辺６ステップ分、で各１種の計４種と、４角の
４種とで、合計８種類が用意され、上述したマトリクス
部の１種とマスク交換をしながらパネル全体のパターン
が形成される。
【００３３】このパネルの製造では、小さいサイズであ
ればスループット向上のため１枚のガラス基板で複数個
分のデバイスを同時に加工してから分割し、大きいサイ
ズであれば製造設備の共用のためどの品種でも標準化さ
れた大きさのガラス基板を加工してから各品種に合った
サイズに小さくし、いずれの場合も一通りの工程を経て
からガラスを切断する。図５〜図７は後者の例を示すも
ので、図５、図６の両図とも上下基板ＳＵＢ１，ＳＵＢ
２の切断後を、図７は切断前を表しており、ＬＮは両基
板の切断前の縁を、ＣＴ１とＣＴ２はそれぞれ基板ＳＵ
Ｂ１，ＳＵＢ２の切断すべき位置を示す。いずれの場合
も、完成状態では外部接続端子群Ｔｇ，Ｔｄ（添字略）
が存在する（図で上下辺と左辺の）部分はそれらを露出
するように上側基板ＳＵＢ２の大きさが下側基板ＳＵＢ
１よりも内側に制限されている。端子群Ｔｇ，Ｔｄはそ
れぞれ後述する走査回路接続用端子ＧＴＭ、映像信号回
路接続用端子ＤＴＭとそれらの引出配線部を集積回路チ
ップＣＨＩが搭載されたテープキャリアパッケージＴＣ
Ｐ（図１８、図１９）の単位に複数本まとめて名付けた
ものである。各群のマトリクス部から外部接続端子部に
至るまでの引出配線は、両端に近づくにつれ傾斜してい
る。これは、パッケージＴＣＰの配列ピッチ及び各パッ
ケージＴＣＰにおける接続端子ピッチに表示パネルＰＮ
Ｌの端子ＤＴＭ，ＧＴＭを合わせるためである。
【００３４】透明ガラス基板ＳＵＢ１、ＳＵＢ２の間に
はその縁に沿って、液晶封入口ＩＮＪを除き、液晶ＬＣ
を封止するようにシールパターンＳＬが形成される。シ
ール材は例えばエポキシ樹脂から成る。上部透明ガラス
基板ＳＵＢ２側の共通透明画素電極ＩＴＯ２は、少なく
とも一箇所において、本実施例ではパネルの４角で銀ペ
ースト材ＡＧＰによって下部透明ガラス基板ＳＵＢ１側
に形成されたその引出配線ＩＮＴに接続されている。こ
の引出配線ＩＮＴは後述するゲート端子ＧＴＭ、ドレイ
ン端子ＤＴＭと同一製造工程で形成される。
【００３５】配向膜ＯＲＩ１、ＯＲＩ２、透明画素電極
ＩＴＯ１、共通透明画素電極ＩＴＯ２、それぞれの層
は、シールパターンＳＬの内側に形成される。偏光板Ｐ
ＯＬ１、ＰＯＬ２はそれぞれ下部透明ガラス基板ＳＵＢ
１、上部透明ガラス基板ＳＵＢ２の外側の表面に形成さ
れている。液晶ＬＣは液晶分子の向きを設定する下部配
向膜ＯＲＩ１と上部配向膜ＯＲＩ２との間でシールパタ
ーンＳＬで仕切られた領域に封入されている。下部配向
膜ＯＲＩ１は下部透明ガラス基板ＳＵＢ１側の保護膜Ｐ
ＳＶ１の上部に形成される。
【００３６】この液晶表示装置は、下部透明ガラス基板
ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側で別個に種
々の層を積み重ね、シールパターンＳＬを基板ＳＵＢ２
側に形成し、下部透明ガラス基板ＳＵＢ１と上部透明ガ
ラス基板ＳＵＢ２とを重ね合わせ、シール材ＳＬの開口
部ＩＮＪから液晶ＬＣを注入し、注入口ＩＮＪをエポキ
シ樹脂などで封止し、上下基板を切断することによって
組み立てられる。
【００３７】《薄膜トランジスタＴＦＴ》次に、図２、
図３に戻り、ＴＦＴ基板ＳＵＢ１側の構成を詳しく説明
する。
【００３８】薄膜トランジスタＴＦＴは、ゲート電極Ｇ
Ｔに正のバイアスを印加すると、ソース−ドレイン間の
チャネル抵抗が小さくなり、バイアスを零にすると、チ
ャネル抵抗は大きくなるように動作する。
【００３９】各画素には複数（２つ）の薄膜トランジス
タＴＦＴ１、ＴＦＴ２が冗長して設けられる。薄膜トラ
ンジスタＴＦＴ１、ＴＦＴ２のそれぞれは、実質的に同
一サイズ（チャネル長、チャネル幅が同じ）で構成さ
れ、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、
intrinsic、導電型決定不純物がドープされていない）
非晶質シリコン（Ｓｉ）からなるｉ型半導体層ＡＳ、一
対のソース電極ＳＤ１、ドレイン電極ＳＤ２を有す。な
お、ソース、ドレインは本来その間のバイアス極性によ
って決まるもので、この液晶表示装置の回路ではその極
性は動作中反転するので、ソース、ドレインは動作中入
れ替わると理解されたい。しかし、以下の説明では、便
宜上一方をソース、他方をドレインと固定して表現す
る。
【００４０】《ゲート電極ＧＴ》ゲート電極ＧＴは走査
信号線ＧＬから垂直方向に突出する形状で構成されてい
る（Ｔ字形状に分岐されている）。ゲート電極ＧＴは薄
膜トランジスタＴＦＴ１、ＴＦＴ２のそれぞれの能動領
域を越えるよう突出している。薄膜トランジスタＴＦＴ
１、ＴＦＴ２のそれぞれのゲート電極ＧＴは、一体に
（共通のゲート電極として）構成されており、走査信号
線ＧＬに連続して形成されている。本例では、ゲート電
極ＧＴは、単層の第２導電膜ｇ２で形成されている。第
２導電膜ｇ２としては例えばスパッタで形成されたアル
ミニウム（Ａｌ）膜が用いられ、その上にはＡｌの陽極
酸化膜ＡＯＦが設けられている。
【００４１】このゲート電極ＧＴはｉ型半導体層ＡＳを
完全に覆うよう（下方からみて）それより大き目に形成
され、ｉ型半導体層ＡＳに外光やバックライト光が当た
らないよう工夫されている。
【００４２】《走査信号線ＧＬ》走査信号線ＧＬは第２
導電膜ｇ２で構成されている。この走査信号線ＧＬの第
２導電膜ｇ２はゲート電極ＧＴの第２導電膜ｇ２と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線ＧＬ上にもＡｌの陽極酸化膜ＡＯＦが設
けられている。
【００４３】《絶縁膜ＧＩ》絶縁膜ＧＩは、薄膜トラン
ジスタＴＦＴ１、ＴＦＴ２において、ゲート電極ＧＴと
共に半導体層ＡＳに電界を与えるためのゲート絶縁膜と
して使用される。絶縁膜ＧＩはゲート電極ＧＴおよび走
査信号線ＧＬの上層に形成されている。絶縁膜ＧＩとし
ては例えばプラズマＣＶＤで形成された窒化シリコン膜
が選ばれ、１２００〜２７００Åの厚さに（本実施例で
は、２０００Å程度）形成される。ゲート絶縁膜ＧＩは
図７に示すように、マトリクス部ＡＲの全体を囲むよう
に形成され、周辺部は外部接続端子ＤＴＭ，ＧＴＭを露
出するよう除去されている。絶縁膜ＧＩは走査信号線Ｇ
Ｌと映像信号線ＤＬの電気的絶縁にも寄与している。
【００４４】《ｉ型半導体層ＡＳ》ｉ型半導体層ＡＳ
は、本例では薄膜トランジスタＴＦＴ１、ＴＦＴ２のそ
れぞれに独立した島となるよう形成され、非晶質シリコ
ンで、２００〜２２００Åの厚さに（本実施例では、２
０００Å程度の膜厚）で形成される。層ｄ０はオーミッ
クコンタクト用のリン（Ｐ）をドープしたＮ(＋)型非晶
質シリコン半導体層であり、下側にｉ型半導体層ＡＳが
存在し、上側に導電層ｄ２（ｄ３）が存在するところの
みに残されている。
【００４５】ｉ型半導体層ＡＳは走査信号線ＧＬと映像
信号線ＤＬとの交差部（クロスオーバ部）の両者間にも
設けられている。この交差部のｉ型半導体層ＡＳは交差
部における走査信号線ＧＬと映像信号線ＤＬとの短絡を
低減する。
【００４６】《透明画素電極ＩＴＯ１》透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。
【００４７】透明画素電極ＩＴＯ１は薄膜トランジスタ
ＴＦＴ１のソース電極ＳＤ１および薄膜トランジスタＴ
ＦＴ２のソース電極ＳＤ１の両方に接続されている。こ
のため、薄膜トランジスタＴＦＴ１、ＴＦＴ２のうちの
１つに欠陥が発生しても、その欠陥が副作用をもたらす
場合はレーザ光等によって適切な箇所を切断し、そうで
ない場合は他方の薄膜トランジスタが正常に動作してい
るので放置すれば良い。欠陥補正用のレーザ装置として
は、図１で説明したパターン形成用のエキシマレーザ装
置を使用しても良く、この場合はマスク６の代わりにＸ
Ｙ方向の開口を調整できるスリットをレーザ光の通路に
セットしておけば良い。
【００４８】透明画素電極ＩＴＯ１は第１導電膜ｄ１に
よって構成されており、この第１導電膜ｄ１はスパッタ
リングで形成された透明導電膜（Indium-Tin-Oxide Ｉ
ＴＯ：ネサ膜）からなり、１０００〜２０００Åの厚さ
に（本実施例では、１４００Å程度の膜厚）形成され
る。
【００４９】《ソース電極ＳＤ１、ドレイン電極ＳＤ
２》ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれ
は、Ｎ(＋)型半導体層ｄ０に接触する第２導電膜ｄ２と
その上に形成された第３導電膜ｄ３とから構成されてい
る。
【００５０】第２導電膜ｄ２はスパッタで形成したクロ
ム（Ｃｒ）膜を用い、５００〜１０００Åの厚さに（本
実施例では、６００Å程度）で形成される。Ｃｒ膜は膜
厚を厚く形成するとストレスが大きくなるので、２００
０Å程度の膜厚を越えない範囲で形成する。Ｃｒ膜はＮ
(＋)型半導体層ｄ０との接着性を良好にし、第３導電膜
ｄ３のＡｌがＮ(＋)型半導体層ｄ０に拡散することを防
止する（いわゆるバリア層の）目的で使用される。第２
導電膜ｄ２として、Ｃｒ膜の他に高融点金属（Ｍｏ、Ｔ
ｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳ
ｉ2、ＴｉＳｉ2、ＴａＳｉ2、ＷＳｉ2）膜を用いてもよ
い。
【００５１】第３導電膜ｄ３はＡｌのスパッタリングで
３０００〜５０００Åの厚さに（本実施例では、４００
０Å程度）形成される。Ａｌ膜はＣｒ膜に比べてストレ
スが小さく、厚い膜厚に形成することが可能で、ソース
電極ＳＤ１、ドレイン電極ＳＤ２および映像信号線ＤＬ
の抵抗値を低減したり、ゲート電極ＧＴやｉ型半導体層
ＡＳに起因する段差乗り越えを確実にする（ステップカ
バーレッジを良くする）働きがある。
【００５２】第２導電膜ｄ２、第３導電膜ｄ３、Ｎ(＋)
型半導体層ｄ０は同じマスクパターンでエキシマレーザ
によりパターニングされる。ｉ型半導体層ＡＳ上に残っ
ていたＮ(＋)型半導体層ｄ０は第２導電膜ｄ２、第３導
電膜ｄ３とセルフアラインで除去される。このとき、Ｎ
(＋)型半導体層ｄ０はその厚さ分は全て除去されるの
で、ｉ型半導体層ＡＳも若干その表面部分が除去される
が、その程度はレーザの照射強度や照射時間で制御すれ
ばよい。
【００５３】《映像信号線ＤＬ》映像信号線ＤＬはソー
ス電極ＳＤ１、ドレイン電極ＳＤ２と同層の第２導電膜
ｄ２、第３導電膜ｄ３で構成されている。
【００５４】《保護膜ＰＳＶ１》薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜ＰＳＶ１はプラズマＣＶＤ装置で形成した酸化シリコ
ン膜や窒化シリコン膜で形成されることが多いが、本実
施例ではＰＩ系の有機透明膜を１μｍ程度の膜厚で形成
する。
【００５５】保護膜ＰＳＶ１は図７に示すように、マト
リクス部ＡＲの全体を囲むように形成され、周辺部は外
部接続端子ＤＴＭ，ＧＴＭを露出するよう除去され、ま
た上基板側ＳＵＢ２の共通電極ＣＯＭを下側基板ＳＵＢ
１の外部接続端子接続用引出配線ＩＮＴに銀ペーストＡ
ＧＰで接続する部分も除去されている。保護膜ＰＳＶ１
とゲート絶縁膜ＧＩの厚さ関係に関しては、前者は保護
効果を考え厚くされ、後者はトランジスタの相互コンダ
クタンスｇｍを薄くされる。従って図７に示すように、
保護効果の高い保護膜ＰＳＶ１は周辺部もできるだけ広
い範囲に亘って保護するようゲート絶縁膜ＧＩよりも大
きく形成されている。
【００５６】《遮光膜ＢＭ》上部透明ガラス基板ＳＵＢ
２側には、外部光又はバックライト光がｉ型半導体層Ａ
Ｓに入射しないよう遮光膜ＢＭが設けられている。図２
に示す遮光膜ＢＭの閉じた多角形の輪郭線は、その内側
が遮光膜ＢＭが形成されない開口を示している。遮光膜
ＢＭは光に対する遮蔽性が高いたとえばアルミニウム膜
やクロム膜等で形成されており、本実施例ではクロム膜
がスパッタリングで１３００Å程度の厚さに形成され
る。
【００５７】従って、薄膜トランジスタＴＦＴ１、ＴＦ
Ｔ２のｉ型半導体層ＡＳは上下にある遮光膜ＢＭおよび
大き目のゲート電極ＧＴによってサンドイッチにされ、
外部の自然光やバックライト光が当たらなくなる。遮光
膜ＢＭは各画素の周囲に格子状に形成され（いわゆるブ
ラックマトリクス）、この格子で１画素の有効表示領域
が仕切られている。従って、各画素の輪郭が遮光膜ＢＭ
によってはっきりとし、コントラストが向上する。つま
り、遮光膜ＢＭはｉ型半導体層ＡＳに対する遮光とブラ
ックマトリクスとの２つの機能をもつ。
【００５８】透明画素電極ＩＴＯ１のラビング方向の根
本側のエッジ部分（図２右下部分）も遮光膜ＢＭによっ
て遮光されているので、上記部分にドメインが発生した
としても、ドメインが見えないので、表示特性が劣化す
ることはない。
【００５９】遮光膜ＢＭは図６に示すように周辺部にも
額縁状に形成され、そのパターンはドット状に複数の開
口を設けた図２に示すマトリクス部のパターンと連続し
て形成されている。周辺部の遮光膜ＢＭは図６〜図９に
示すように、シール部ＳＬの外側に延長され、パソコン
等の実装機に起因する反射光等の漏れ光がマトリクス部
に入り込むのを防いでいる。他方、この遮光膜ＢＭは基
板ＳＵＢ２の縁よりも約０．３〜１．０ｍｍ程内側に留
められ、基板ＳＵＢ２の切断領域を避けて形成されてい
る。
【００６０】《カラーフィルタＦＩＬ》カラーフィルタ
ＦＩＬは画素に対向する位置に赤、緑、青の繰り返しで
ストライプ状に形成される。カラーフィルタＦＩＬは透
明画素電極ＩＴＯ１の全てを覆うように大き目に形成さ
れ、遮光膜ＢＭはカラーフィルタＦＩＬおよび透明画素
電極ＩＴＯ１のエッジ部分と重なるよう透明画素電極Ｉ
ＴＯ１の周縁部より内側に形成されている。
【００６１】カラーフィルタＦＩＬは次のように形成す
ることができる。まず、上部透明ガラス基板ＳＵＢ２の
表面にアクリル系樹脂等の染色基材を形成し、フォトリ
ソグラフィ技術で赤色フィルタ形成領域以外の染色基材
を除去する。この後、染色基材を赤色染料で染め、固着
処理を施し、赤色フィルタＲを形成する。つぎに、同様
な工程を施すことによって、緑色フィルタＧ、青色フィ
ルタＢを順次形成する。
【００６２】《保護膜ＰＳＶ２》保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬの染料が液晶ＬＣに漏れることを防止
するために設けられている。保護膜ＰＳＶ２はたとえば
アクリル樹脂、エポキシ樹脂等の透明樹脂材料で形成さ
れている。
【００６３】《共通透明画素電極ＩＴＯ２》共通透明画
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素ごとに設けられた透明画素電極ＩＴＯ１に対向し、液
晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明
画素電極ＩＴＯ２との間の電位差（電界）に応答して変
化する。この共通透明画素電極ＩＴＯ２にはコモン電圧
Ｖcomが印加されるように構成されている。本実施例で
は、コモン電圧Ｖcomは映像信号線ＤＬに印加される最
小レベルの駆動電圧Ｖｄminと最大レベルの駆動電圧Ｖ
ｄmaxとの中間直流電位に設定されるが、映像信号駆動
回路で使用される集積回路の電源電圧を約半分に低減し
たい場合は、交流電圧を印加すれば良い。なお、共通透
明画素電極ＩＴＯ２の平面形状は図６、図７を参照され
たい。
【００６４】《保持容量素子Ｃaddの構造》透明画素電
極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される端
部と反対側の端部において、隣りの走査信号線ＧＬと重
なるように形成されている。この重ね合わせは、図４か
らも明らかなように、透明画素電極ＩＴＯ１を一方の電
極ＰＬ２とし、隣りの走査信号線ＧＬを他方の電極ＰＬ
１とする保持容量素子（静電容量素子）Ｃaddを構成す
る。この保持容量素子Ｃaddの誘電体膜は、薄膜トラン
ジスタＴＦＴのゲート絶縁膜として使用される絶縁膜Ｇ
Ｉおよび陽極酸化膜ＡＯＦで構成されている。
【００６５】保持容量素子Ｃaddは走査信号線ＧＬの第
２導電膜ｇ２の幅を広げた部分に形成されている。な
お、映像信号線ＤＬと交差する部分の第２導電膜ｇ２は
映像信号線ＤＬとの短絡の確率を小さくするため細くさ
れている。
【００６６】保持容量素子Ｃaddの電極ＰＬ１の段差部
において透明画素電極ＩＴＯ１が断線しても、その段差
をまたがるように形成された第２導電膜ｄ２および第３
導電膜ｄ３で構成された島領域によってその不良は補償
される。
【００６７】《ゲート端子部》図１０は表示マトリクス
の走査信号線ＧＬからその外部接続端子ＧＴＭまでの接
続構造を示す図であり、（Ａ）は平面であり（Ｂ）は
（Ａ）のＢ−Ｂ切断線における断面を示している。な
お、同図は図７下方付近に対応し、斜め配線の部分は便
宜状一直線状で表した。
【００６８】ＡＯは写真処理用のマスクパターン、言い
換えれば選択的陽極酸化のホトレジストパターンであ
る。従って、このホトレジストは陽極酸化後除去され、
図に示すパターンＡＯは完成品としては残らないが、ゲ
ート配線ＧＬには断面図に示すように酸化膜ＡＯＦが選
択的に形成されるのでその軌跡が残る。平面図におい
て、ホトレジストの境界線ＡＯを基準にして左側はレジ
ストで覆い陽極酸化をしない領域、右側はレジストから
露出され陽極酸化される領域である。陽極酸化されたＡ
Ｌ層ｇ２は表面にその酸化物Ａｌ2Ｏ3膜ＡＯＦが形成さ
れ下方の導電部は体積が減少する。勿論、陽極酸化はそ
の導電部が残るように適切な時間、電圧などを設定して
行われる。マスクパターンＡＯは走査線ＧＬに単一の直
線では交差せず、クランク状に折れ曲がって交差させて
いる。
【００６９】図中ＡＬ層ｇ２は、判り易くするためハッ
チを施してあるが、陽極化成されない領域は櫛状にパタ
ーニングされている。これは、Ａｌ層の幅が広いと表面
にホイスカが発生するので、１本１本の幅は狭くし、そ
れらを複数本並列に束ねた構成とすることにより、ホイ
スカの発生を防ぎつつ、断線の確率や導電率の犠牲を最
低限に押さえる狙いである。従って、本例では櫛の根本
に相当する部分もマスクＡＯに沿ってずらしている。
【００７０】ゲート端子ＧＴＭは酸化珪素ＳＩＯ層と接
着性が良くＡｌ等よりも耐電触性の高いＣｒ層ｇ１と、
更にその表面を保護し画素電極ＩＴＯ１と同レベル（同
層、同時形成）の透明導電層ｄ１とで構成されている。
なお、ゲート絶縁膜ＧＩ上及びその側面部に形成された
導電層ｄ２及びｄ３は、導電層ｄ３やｄ２のエッチング
時ピンホール等が原因で導電層ｇ２やｇ１が一緒にエッ
チングされないようその領域をホトレジストで覆ってい
た結果として残っているものである。又、ゲート絶縁膜
ＧＩを乗り越えて右方向に延長されたＩＴＯ層ｄ１は同
様な対策を更に万全とさせたものである。
【００７１】平面図において、ゲート絶縁膜ＧＩはその
境界線よりも右側に、保護膜ＰＳＶ１もその境界線より
も右側に形成されており、左端に位置する端子部ＧＴＭ
はそれらから露出し外部回路との電気的接触ができるよ
うになっている。図では、ゲート線ＧＬとゲート端子の
一つの対のみが示されているが、実際はこのような対が
図７に示すように上下に複数本並べられ端子群Ｔｇ（図
６、図７）が構成され、ゲート端子の左端は、製造過程
では、基板の切断領域ＣＴ１を越えて延長され配線ＳＨ
ｇによって短絡される。製造過程におけるこのような短
絡線ＳＨｇは陽極化成時の給電と、配向膜ＯＲＩ１のラ
ビング時等の静電破壊防止に役立つ。
【００７２】《ドレイン端子ＤＴＭ》図１１は映像信号
線ＤＬからその外部接続端子ＤＴＭまでの接続を示す図
であり、（Ａ）はその平面を示し、（Ｂ）は（Ａ）のＢ
−Ｂ切断線における断面を示す。なお、同図は図７右上
付近に対応し、図面の向きは便宜上変えてあるが右端方
向が基板ＳＵＢ１の上端部（又は下端部）に該当する。
【００７３】ＴＳＴｄは検査端子でありここには外部回
路は接続されないが、プローブ針等を接触できるよう配
線部より幅が広げられている。同様に、ドレイン端子Ｄ
ＴＭも外部回路との接続ができるよう配線部より幅が広
げられている。検査端子ＴＳＴｄと外部接続ドレイン端
子ＤＴＭは上下方向に千鳥状に複数交互に配列され、検
査端子ＴＳＴｄは図に示すとおり基板ＳＵＢ１の端部に
到達することなく終端しているが、ドレイン端子ＤＴＭ
は、図７に示すように端子群Ｔｄ（添字省略）を構成し
基板ＳＵＢ１の切断線ＣＴ１を越えて更に延長され、製
造過程中は静電破壊防止のためその全てが互いに配線Ｓ
Ｈｄによって短絡される。検査端子ＴＳＴｄが存在する
映像信号線ＤＬのマトリクスを挟んで反対側にはドレイ
ン接続端子が接続され、逆にドレイン接続端子ＤＴＭが
存在する映像信号線ＤＬのマトリクスを挟んで反対側に
は検査端子が接続される。
【００７４】ドレイン接続端子ＤＴＭは前述したゲート
端子ＧＴＭと同様な理由でＣｒ層ｇ１及びＩＴＯ層ｄ１
の２層で形成されており、ゲート絶縁膜ＧＩを除去した
部分で映像信号線ＤＬと接続されている。ゲート絶縁膜
ＧＩの端部上に形成された半導体層ＡＳはゲート絶縁膜
ＧＩの縁をテーパ状にエッチングするためのものであ
る。端子ＤＴＭ上では外部回路との接続を行うため保護
膜ＰＳＶ１は勿論のこと取り除かれている。ＡＯは前述
した陽極酸化マスクでありその境界線はマトリクス全体
をを大きく囲むように形成され、図ではその境界線から
左側がマスクで覆われるが、この図で覆われない部分に
は層ｇ２が存在しないのでこのパターンは直接は関係し
ない。
【００７５】マトリクス部からドレイン端子部ＤＴＭま
での引出配線は図８の（Ｃ）部にも示されるように、ド
レイン端子部ＤＴＭと同じレベルの層ｄ１，ｇ１のすぐ
上に映像信号線ＤＬと同じレベルの層ｄ２，ｄ３がシー
ルパターンＳＬの途中まで積層された構造になっている
が、これは断線の確率を最小限に押さえ、電触し易いＡ
ｌ層ｄ３を保護膜ＰＳＶ１やシールパターンＳＬででき
るだけ保護する狙いである。
【００７６】《表示装置全体等価回路》表示マトリクス
部の等価回路とその周辺回路の結線図を図１２に示す。
同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ＡＲは複数の画素を二次元状に配列し
たマトリクス・アレイである。
【００７７】図中、Ｘは映像信号線ＤＬを意味し、添字
Ｇ、ＢおよびＲがそれぞれ緑、青および赤画素に対応し
て付加されている。Ｙは走査信号線ＧＬを意味し、添字
１，２，３，…，endは走査タイミングの順序に従って
付加されている。
【００７８】映像信号線Ｘ（添字省略）は交互に上側
（または奇数）映像信号駆動回路Ｈｅ、下側（または偶
数）映像信号駆動回路Ｈｏに接続されている。
【００７９】走査信号線Ｙ（添字省略）は垂直走査回路
Ｖに接続されている。
【００８０】ＳＵＰは１つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
ＴＦＴ液晶表示装置用の情報に交換する回路を含む回路
である。
【００８１】《保持容量素子Ｃaddの働き》保持容量素
子Ｃaddは、薄膜トランジスタＴＦＴがスイッチングす
るとき、中点電位（画素電極電位）Ｖlcに対するゲート
電位変化ΔＶgの影響を低減するように働く。この様子
を式で表すと、次のようになる。
【００８２】 ΔＶlc＝{Ｃgs/(Ｃgs+Ｃadd+Ｃpix)}×ΔＶg ここで、Ｃgsは薄膜トランジスタＴＦＴのゲート電極Ｇ
Ｔとソース電極ＳＤ１との間に形成される寄生容量、Ｃ
pixは透明画素電極ＩＴＯ１（ＰＩＸ）と共通透明画素
電極ＩＴＯ２（ＣＯＭ）との間に形成される容量、ΔＶ
lcはΔＶgによる画素電極電位の変化分を表わす。この
変化分ΔＶlcは液晶ＬＣに加わる直流成分の原因となる
が、保持容量Ｃaddを大きくすればする程、その値を小
さくすることができる。また、保持容量素子Ｃaddは放
電時間を長くする作用もあり、薄膜トランジスタＴＦＴ
がオフした後の映像情報を長く蓄積する。液晶ＬＣに印
加される直流成分の低減は、液晶ＬＣの寿命を向上し、
液晶表示画面の切り替え時に前の画像が残るいわゆる焼
き付きを低減することができる。
【００８３】前述したように、ゲート電極ＧＴはｉ型半
導体層ＡＳを完全に覆うよう大きくされている分、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面
積が増え、従って寄生容量Ｃgsが大きくなり、中点電位
Ｖlcはゲート（走査）信号Ｖgの影響を受け易くなると
いう逆効果が生じる。しかし、保持容量素子Ｃaddを設
けることによりこのデメリットも解消することができ
る。
【００８４】保持容量素子Ｃaddの保持容量は、画素の
書込特性から、液晶容量Ｃpixに対して４〜８倍（４・Ｃ
pix＜Ｃadd＜８・Ｃpix）、寄生容量Ｃgsに対して８〜３
２倍（８・Ｃgs＜Ｃadd＜３２・Ｃgs）程度の値に設定す
る。
【００８５】保持容量電極線としてのみ使用される初段
の走査信号線ＧＬ（Ｙ0）は共通透明画素電極ＩＴＯ２
（Ｖcom）と同じ電位にする。図７の例では、初段の走
査信号線は端子ＧＴ０、引出線ＩＮＴ、端子ＤＴ０及び
外部配線を通じて共通電極ＣＯＭに短絡される。或い
は、初段の保持容量電極線Ｙ0は最終段の走査信号線Ｙe
ndに接続、Ｖcom以外の直流電位点（交流接地点）に接
続するかまたは垂直走査回路Ｖから１つ余分に走査パル
スＹ0を受けるように接続してもよい。
【００８６】《製造方法》つぎに、上述した液晶表示装
置の基板ＳＵＢ１側の製造方法について図１３〜図１５
を参照して説明する。なお同図において、中央の文字は
工程名の略称であり、左側は図３に示す画素部分、右側
は図１０に示すゲート端子付近の断面形状でみた加工の
流れを示す。工程Ｄを除き工程Ａ〜工程Ｉは各パターニ
ング工程に対応して区分けしたもので、各工程のいずれ
の断面図もパターニングが終わった段階を示している。
【００８７】本実施例では８種類のパターニングマスク
を使用するが、そのうちの５種類分についてはエキシマ
レーザ加工を行い、残りの３種類については従来と同様
なフォトリソグラフィ（写真処理）技術を適用し、加工
される膜の材質や下地層の条件に合わせて両者の技術の
使い分けがなされる。
【００８８】なお、以下の説明で写真処理とはフォトレ
ジストの塗布からマスクを使用した選択露光を経てそれ
を現像するまでの一連の作業を示すものとし、繰返しの
説明は避ける。以下区分けした工程に従って、説明す
る。
【００８９】工程Ａ、図１３ ７０５９ガラス（商品名）からなる下部透明ガラス基板
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けたのち、５００℃、６０分間のベークを行な
う。下部透明ガラス基板ＳＵＢ１上に膜厚が１１００Å
のクロムからなる第１導電膜ｇ１をスパッタリングによ
り設け、クロム層ｇ１をエキシマレーザで選択的に照射
する。レーザの波長は２４８ｎｍ、エネルギー密度は
０．３Ｊ／ｃｍ2である。それによって、ゲート端子Ｇ
ＴＭ、ドレイン端子ＤＴＭ、ゲート端子ＧＴＭを接続す
る陽極酸化バスラインＳＨｇ、ドレイン端子ＤＴＭを短
絡するバスラインＳＨｄ、陽極酸化バスラインＳＨｇに
接続された陽極酸化パッド（図示せず）を形成する。
【００９０】工程Ｂ、図１３ 膜厚が２８００ÅのＡｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓ
ｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ等からなる第２導電膜ｇ２
をスパッタリングにより設ける。写真処理後、リン酸と
硝酸と氷酢酸との混酸液で第２導電膜ｇ２を選択的にエ
ッチングする。
【００９１】工程Ｃ、図１３ 写真処理後（前述した陽極酸化マスクＡＯ形成後）、３
％酒石酸をアンモニアによりＰＨ６.２５±０.０５に調
整した溶液をエチレングリコール液で１：９に稀釈した
液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、化成
電流密度が０.５ｍＡ／ｃｍ2になるように調整する（定
電流化成）。次に所定のＡｌ2Ｏ3膜厚が得られるのに必
要な化成電圧１２５Ｖに達するまで陽極酸化を行う。そ
の後この状態で数１０分保持することが望ましい（定電
圧化成）。これは均一なＡｌ2O3膜を得る上で大事なこ
とである。それによって、導電膜ｇ２を陽極酸化され、
走査信号線ＧＬ、ゲート電極ＧＴおよび電極ＰＬ１上に
膜厚が１８００Åの陽極酸化膜ＡＯＦが形成される。
【００９２】工程Ｄ、図１４ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して、膜厚が３００ÅのＮ(＋)型非晶質Ｓｉ膜を設
ける。
【００９３】工程Ｅ、図１４ 波長２４８ｎｍ、エネルギー密度２Ｊ／ｃｍ2のエキシ
マレーザを照射してＮ(＋)型非晶質Ｓｉ膜、ｉ型非晶質
Ｓｉ膜を選択的除去し、ｉ型半導体層ＡＳの島を形成す
る。
【００９４】工程Ｆ、図１４ 写真処理後、ドライエッチングガスとしてＳＦ6を使用
して、窒化Ｓｉ膜を選択的にエッチングする。
【００９５】工程Ｇ、図１５ 膜厚が１４００ÅのＩＴＯ膜からなる第１導電膜ｄ１を
スパッタリングにより設ける。波長２４８ｎｍ、エネル
ギー密度１Ｊ／ｃｍ2のエキシマレーザを照射して第１
導電膜ｄ１を選択的に除去することにより、ゲート端子
ＧＴＭ、ドレイン端子ＤＴＭの最上層および透明画素電
極ＩＴＯ１を形成する。
【００９６】工程Ｈ、図１５ 膜厚が６００ÅのＣｒからなる第２導電膜ｄ２をスパッ
タリングにより設け、さらに膜厚が２０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃ
ｕ等からなる第３導電膜ｄ３をスパッタリングにより設
ける。波長１９３又は２４８ｎｍ、エネルギー密度０．
８Ｊ／ｃｍ2のエキシマレーザを照射して、第３導電膜
ｄ３、第２導電膜ｄ２を選択的に除去して、映像信号線
ＤＬ、ソース電極ＳＤ１、ドレイン電極ＳＤ２を形成し
つつ、露出されるソースとドレイン間等のＮ(＋)型半導
体層ｄ０を選択的に除去する。
【００９７】工程Ｉ、図１５ スピンナーにより膜厚が１μｍのＰＩ系有機透明保護膜
を塗布する。波長３０８ｎｍ、エネルギー密度０．１Ｊ
／ｃｍ2のエキシマレーザを照射してこの有機保護膜を
選択的に除去することによって、保護膜ＰＳＶ１を形成
する。
【００９８】《液晶表示モジュールの全体構成》図１６
は、液晶表示モジュールＭＤＬの各構成部品を示す分解
斜視図である。
【００９９】ＳＨＤは金属板から成る枠状のシールドケ
ース（メタルフレーム）、ＬＣＷその表示窓、ＰＮＬは
液晶表示パネル、ＳＰＢは光拡散板、ＭＦＲは中間フレ
ーム、ＢＬはバックライト、ＢＬＳはバックライト支持
体、ＬＣＡは下側ケースであり、図に示すような上下の
配置関係で各部材が積み重ねられてモジュールＭＤＬが
組み立てられる。
【０１００】モジュールＭＤＬは、シールドケースＳＨ
Ｄに設けられた爪ＣＬとフックＦＫによって全体が固定
されるようになっている。
【０１０１】中間フレームＭＦＲは表示窓ＬＣＷに対応
する開口が設けられるように枠状に形成され、その枠部
分には拡散板ＳＰＢ、バックライト支持体ＢＬＳ並びに
各種回路部品の形状や厚みに応じた凹凸や、放熱用の開
口が設けられている。
【０１０２】下側ケースＬＣＡはバックライト光の反射
体も兼ねており、効率のよい反射ができるよう、蛍光管
ＢＬに対応して反射山ＲＭが形成されている。
【０１０３】《表示パネルＰＮＬと駆動回路基板ＰＣＢ
１》図１７は、図５等に示した表示パネルＰＮＬに映像
信号駆動回路Ｈｅ、Ｈｏと垂直走査回路Ｖを接続した状
態を示す上面図である。
【０１０４】ＣＨＩは表示パネルＰＮＬを駆動させる駆
動ＩＣチップ（下側の３個は垂直走査回路側の駆動ＩＣ
チップ、左右の６個ずつは映像信号駆動回路側の駆動Ｉ
Ｃチップ）である。ＴＣＰは図１８、図１９で後述する
ように駆動用ＩＣチップＣＨＩがテープ・オートメイテ
ィド・ボンディング法（ＴＡＢ）により実装されたテー
プキャリアパッケージ、ＰＣＢ１は上記ＴＣＰやコンデ
ンサＣＤＳ等が実装された駆動回路基板で、３つに分割
されている。ＦＧＰはフレームグランドパッドであり、
シールドケースＳＨＤに切り込んで設けられたバネ状の
破片ＦＧが半田付けされる。ＦＣは下側の駆動回路基板
ＰＣＢ１と左側の駆動回路基板ＰＣＢ１、および下側の
駆動回路基板ＰＣＢ１と右側の駆動回路基板ＰＣＢ１と
を電気的に接続するフラットケーブルである。フラット
ケーブルＦＣとしては図に示すように、複数のリード線
（りん青銅の素材にＳｎ鍍金を施したもの）をストライ
プ状のポリエチレン層とポリビニルアルコール層とでサ
ンドイッチして支持したものを使用する。
【０１０５】《ＴＣＰの接続構造》図１８は走査信号駆
動回路Ｖや映像信号駆動回路Ｈｅ，Ｈｏを構成する、集
積回路チップＣＨＩがフレキシブル配線基板に搭載され
たテープキャリアパッケージＴＣＰの断面構造を示す図
であり、図１９はそれを液晶表示パネルの、本例では映
像信号回路用端子ＤＴＭに接続した状態を示す要部断面
図である。
【０１０６】同図において、ＴＴＢは集積回路ＣＨＩの
入力端子・配線部であり、ＴＴＭは集積回路ＣＨＩの出
力端子・配線部であり、例えばＣｕから成り、それぞれ
の内側の先端部（通称インナーリード）には集積回路Ｃ
ＨＩのボンディングパッドＰＡＤがいわゆるフェースダ
ウンボンディング法により接続される。端子ＴＴＢ，Ｔ
ＴＭの外側の先端部（通称アウターリード）はそれぞれ
半導体集積回路チップＣＨＩの入力及び出力に対応し、
半田付け等によりＣＲＴ／ＴＦＴ変換回路・電源回路Ｓ
ＵＰに、異方性導電膜ＡＣＦによって液晶表示パネルＰ
ＮＬに接続される。パッケージＴＣＰは、その先端部が
パネルＰＮＬ側の接続端子ＤＴＭを露出した保護膜ＰＳ
Ｖ１を覆うようにパネルに接続されており、従って、外
部接続端子ＤＴＭ（ＧＴＭ）は保護膜ＰＳＶ１かパッケ
ージＴＣＰの少なくとも一方で覆われるので電触に対し
て強くなる。
【０１０７】ＢＦ１はポリイミド等からなるベースフィ
ルムであり、ＳＲＳは半田付けの際半田が余計なところ
へつかないようにマスクするためのソルダレジスト膜で
ある。シールパターンＳＬの外側の上下ガラス基板の隙
間は洗浄後エポキシ樹脂ＥＰＸ等により保護され、パッ
ケージＴＣＰと上側基板ＳＵＢ２の間には更にシリコー
ン樹脂ＳＩＬが充填され保護が多重化されている。
【０１０８】《駆動回路基板ＰＣＢ２》中間フレームＭ
ＦＲに保持・収納される液晶表示部ＬＣＤの駆動回路基
板ＰＣＢ２は、図３１に示すように、Ｌ字形をしてお
り、ＩＣ、コンデンサ、抵抗等の電子部品が搭載されて
いる。この駆動回路基板ＰＣＢ２には、１つの電圧源か
ら複数の分圧した安定化された電圧源を得るための電源
回路や、ホスト（上位演算処理装置）からのＣＲＴ（陰
極線管）用の情報をＴＦＴ液晶表示装置用の情報に変換
する回路を含む回路ＳＵＰが搭載されている。ＣＪは外
部と接続される図示しないコネクタが接続されるコネク
タ接続部である。駆動回路基板ＰＣＢ２とインバータ回
路基板ＰＣＢ３とはバックライトケーブルにより中間フ
レームＭＦＲに設けたコネクタ穴を介して電気的に接続
される。
【０１０９】駆動回路基板ＰＣＢ１と駆動回路基板ＰＣ
Ｂ２とは折り曲げ可能なフラットケーブルＦＣにより電
気的に接続されている。組立て時、駆動回路基板ＰＣＢ
２は、フラットケーブルＦＣを180°折り曲げることに
より駆動回路基板ＰＣＢ１の裏側に重ねられ、中間フレ
ームＭＦＲの所定の凹部に嵌合される。
【０１１０】［実施例２］図２３〜図２５は本発明の他
の実施例を示すプロセスフローであり、実施例１の図１
３から図１５に対応している。実施例１と大きく異なる
点は、Ａｌを主体とする第２導電膜ｇ２をＣｕとし、ゲ
ート電極ＧＴやゲートラインＧＬを第１導電膜ｇ１と第
２導電膜ｇ２の多層積層構造とし、陽極酸化膜ＡＯＦを
形成していない点である。
【０１１１】工程Ａ、図２３ ７０５９ガラス（商品名）からなる下部透明ガラス基板
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けたのち、５００℃、６０分間のベークを行な
う。下部透明ガラス基板ＳＵＢ１上に膜厚が１１００Å
のクロム（又はＴａ）からなる第１導電膜ｇ１をスパッ
タリングにより設け、第１導電膜ｇ１をエキシマレーザ
で選択的に照射する。レーザの波長は２４８ｎｍ、エネ
ルギー密度は０．３Ｊ／ｃｍ2である。それによって、
ゲート端子ＧＴＭ、ドレイン端子ＤＴＭ、ゲート端子Ｇ
ＴＭを短絡するバスラインＳＨｇ、ドレイン端子ＤＴＭ
を短絡するバスラインＳＨｄを形成する。
【０１１２】工程Ｂ、図２３ 膜厚が１５００ÅのＣｕからなる第２導電膜ｇ２をスパ
ッタリングにより設ける。波長２４８ｎｍ、エネルギー
密度０．１５Ｊ／ｃｍ2のエキシマレーザを照射して第
２導電膜ｇ２を選択的に除去する。
【０１１３】工程Ｃ、図２４ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して、膜厚が３００ÅのＮ(＋)型非晶質Ｓｉ膜を設
ける。
【０１１４】工程Ｄ、図２４ 波長２４８ｎｍ、エネルギー密度２Ｊ／ｃｍ2のエキシ
マレーザを照射してＮ(＋)型非晶質Ｓｉ膜、ｉ型非晶質
Ｓｉ膜を選択的除去し、ｉ型半導体層ＡＳの島を形成す
る。
【０１１５】工程Ｅ、図２４ 写真処理後、ドライエッチングガスとしてＳＦ6を使用
して、窒化Ｓｉ膜を選択的にエッチングする。
【０１１６】工程Ｆ、図２５ 膜厚が１４００ÅのＩＴＯ膜からなる第１導電膜ｄ１を
スパッタリングにより設ける。波長２４８ｎｍ、エネル
ギー密度１Ｊ／ｃｍ2のエキシマレーザを照射して第１
導電膜ｄ１を選択的に除去することにより、ゲート端子
ＧＴＭ、ドレイン端子ＤＴＭの最上層および透明画素電
極ＩＴＯ１を形成する。
【０１１７】工程Ｇ、図２５ 膜厚が６００ÅのＣｒからなる第２導電膜ｄ２をスパッ
タリングにより設け、さらに膜厚が１０００ÅのＣｕ又
は２０００ÅのＡｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−
Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ等からなる第３導電膜ｄ３をス
パッタリングにより設ける。波長１９３又は２４８ｎ
ｍ、エネルギー密度０．８Ｊ／ｃｍ2のエキシマレーザ
を照射して、第３導電膜ｄ３、第２導電膜ｄ２を選択的
に除去して、映像信号線ＤＬ、ソース電極ＳＤ１、ドレ
イン電極ＳＤ２を形成しつつ、露出されるソースとドレ
イン間等のＮ(＋)型半導体層ｄ０を選択的に除去する。
【０１１８】工程Ｈ、図２５ スピンナーにより膜厚が１μｍのＰＩ系有機透明保護膜
を塗布する。波長３０８ｎｍ、エネルギー密度０．１Ｊ
／ｃｍ2のエキシマレーザを照射してこの有機保護膜を
選択的に除去することによって、保護膜ＰＳＶ１を形成
する。
【０１１９】［実施例３］図２６は本発明の他の実施例
を説明するための異なる構成のＴＦＴ基板を示す図であ
り、保護膜ＰＳＶ１をパターニングした段階の断面図を
示している。図中（ａ）は画素部、（ｂ）はゲ−ト端子
部、（ｃ）は信号線端子部の断面図である。また、図２
７に（ａ）の各パターニング工程に対応した製造フロー
を説明するための断面図を示す。本実施例の上述した実
施例と大きく異なる点は、透明画素電極ＩＴＯ１の層ｄ
１を形成してからゲート電極ＧＴの二重層ｇ１、ｇ２を
形成し、透明画素電極ＩＴＯ１層ｄ１専用のマスクパタ
ーンを省略している点である。以下、その製造方法をパ
ターニング工程を中心に説明する。
【０１２０】透明絶縁性基板として厚みが１．１ｍｍで
表面を研磨したガラス基板ＳＵＢ１を用いる。図の
（ａ）から（ｅ）に対応して全部で五枚のパターニング
マスクを用意する。
【０１２１】工程（ａ）では、まずガラス基板上に透明
電極層ｄ１、Ｃｒ（またはＴａ、Ｍｏ、Ｗ）からなるゲ
ート第１導電膜ｇ１、Ａｌからなるゲート第２導電膜ｇ
２の順序で成膜する。各層の厚みは下から１２０、６
０、１８０ｎｍである。この三層膜を一枚のホトマスク
で一括加工を行う。これらの層のパタ−ンニングにエキ
シマレーザの技術を用いる。レ−ザ−の波長は２４８ｎ
ｍ、エネルギ−密度は３Ｊ／ｃｍ2、照射面積は１ショ
ット当たり１ｃｍ2である。エキシマレーザを用いる特
徴は各種金属材料の多層膜を容易に一括加工が可能な事
であり、本実施例においても上記条件において１乃至２
ショットで良好な加工が行われた。ＴＦＴ基板は１０型
のディスプレイに対応するもので、端子部迄入れたパタ
−ン面積は約４１０ｃｍ2である。レ−ザ−・ショット
の周波数は１００Ｈｚで、従って光照射の総時間は４．
１秒である。工程時間はＸ−Ｙステ−ジの速度で決ま
り、本例では一回の移動時間が１秒であり、約７分が加
工時間である。以降の加工は従来のフォトリソグラフィ
技術を採用した。
【０１２２】工程（ｂ）では、ＣＶＤ等によりＳｉＮゲ
ート絶縁膜ＧＩ、非晶質Ｓｉ層ＡＳ、（ｎ＋）型非晶質
Ｓｉ層ｄ０の順に連続成膜を行う。写真処理により（ｎ
＋）型非晶質Ｓｉ層ｄ０及び非晶質Ｓｉ層ＡＳをパタ−
ンニングする。
【０１２３】工程（ｃ）では、１枚のフォトマスクによ
る写真処理により、ゲート絶縁膜ＧＩ、ゲート第２導電
膜ｇ２、ゲート第１導電膜ｇ１の順で各層を選択的にエ
ッチング除去する。
【０１２４】工程（ｄ）では、Ｃｒからなるソース・ド
レイン電極層ｄ２、Ａｌからなるソース・ドレイン電極
層ｄ３の順で成膜を行う。１枚のフォトマスクによる写
真処理により、ソース・ドレイン電極層ｄ３、ソース・
ドレイン電極層ｄ２、（ｎ＋）型非晶質Ｓｉ層ｄ０の順
で各層を選択的にエッチング除去する。
【０１２５】工程（ｅ）では、ＳｉＮ保護膜ＰＳＶ１を
ＣＶＤ法により形成し、写真処理によりパターニングす
る。
【０１２６】［実施例４］実施例３との相違点は工程
（ｅ）で保護膜ＰＳＶ１の材料物質として透明なエポキ
シ系樹脂またはアクリル系樹脂を用い、エキシマレーザ
によるパタ−ン加工を行う点である。レ−ザ−の波長は
３０８ｎｍで、エネルギ−密度は０．３Ｊ／ｃｍ2であ
る。膜厚は約１μｍで照射ショット数は２乃至３であ
る。この条件により下地膜の損傷の無い良好な保護膜の
加工が行われた。
【０１２７】［実施例５］実施例４との相違点は工程
（ｄ）でもエキシマレーザを用いる点である。レ−ザ−
の波長は２４８ｎｍでエネルギ−密度は１Ｊ／ｃｍ2で
ある。照射ショット数は３乃至４で下地の損傷の無い良
好な加工パタ−ンが得られた。
【０１２８】［実施例６］実施例５に於いて残っている
工程（ｂ）及び（ｃ）の写真処理をエキシマレーザ加工
に代え、５つのパターニング工程の全てにエキシマレー
ザを用いる。工程（ｂ）では、波長１９３ｎｍ、エネル
ギ−密度１Ｊ／ｃｍのエキシマレーザで（ｎ＋）型非晶
質Ｓｉ層ｄ０及び非晶質Ｓｉ層ＡＳ2を選択的に除去す
る。工程（ｃ）では絶縁膜と金属膜を加工する事になる
が、レ−ザ−波長２４８ｎｍ、エネルギ−密度を０．２
Ｊ／ｃｍ2、８乃至１０ショットで下地に損傷の無い良
好な加工パタ−ンが得られた。
【０１２９】
【発明の効果】本発明の実施例によれば、ＴＦＴ基板の
パタ−ン形成に要する製造設備のコストを大幅に下げる
事が可能になる。これに加えて新技術による設備は小型
で且つ台数も少なくて済むので、クリ−ンル−ムや付帯
設備、これらに伴う電力も大幅に縮減出来る。更に、レ
ジスト等の材料を用いないので部材コストが低減する
上、これらの処理に伴う公害を防止することが出来る。
プロセス自体をとっても、高歩留、高スル−プットを実
現することが可能である。
【図面の簡単な説明】
【図１】本発明の原理を説明するための図である。
【図２】この発明が適用される第１の実施例を説明する
ための図であり、アクティブ・マトリックス方式のカラ
ー液晶表示装置の液晶表示部の一画素とその周辺を示す
要部平面図である。
【図３】図２の３−３切断線における１画素とその周辺
を示す断面図である。
【図４】図２の４−４切断線における付加容量Ｃaddの
断面図である。
【図５】表示パネルのマトリクス周辺部の構成を説明す
るための平面図である。
【図６】図５の周辺部をやや誇張し更に具体的に説明す
るためのパネル平面図である。
【図７】上下基板の電気的接続部を含む表示パネルの角
部の拡大平面図である。
【図８】マトリクスの画素部を中央に、両側にパネル角
付近と映像信号端子部付近を示す断面図である。
【図９】左側に走査信号端子、右側に外部接続端子の無
いパネル縁部分を示す断面図である。
【図１０】ゲート端子ＧＴＭとゲート配線ＧＬの接続部
近辺を示す平面と断面の図である。
【図１１】ドレイン端子ＤＴＭと映像信号線ＤＬとの接
続部付近を示す平面と断面の図である。
【図１２】アクティブ・マトリックス方式のカラー液晶
表示装置のマトリクス部とその周辺を含む回路図であ
る。
【図１３】基板ＳＵＢ１側の工程Ａ〜Ｃの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。
【図１４】基板ＳＵＢ１側の工程Ｄ〜Ｆの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。
【図１５】基板ＳＵＢ１側の工程Ｇ〜Ｉの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。
【図１６】液晶表示モジュールの分解斜視図である。
【図１７】液晶表示パネルに周辺の駆動回路を実装した
状態を示す上面図である。
【図１８】駆動回路を構成する集積回路チップＣＨＩが
フレキシブル配線基板に搭載されたテープキャリアパッ
ケージＴＣＰの断面構造を示す図である。
【図１９】テープキャリアパッケージＴＣＰを液晶表示
パネルＰＮＬの映像信号回路用端子ＤＴＭに接続した状
態を示す要部断面図である。
【図２０】周辺駆動回路基板ＰＣＢ１（上面が見える）
と電源回路回路基板ＰＣＢ２（下面が見える）との接続
状態を示す上面図である。
【図２１】エキシマレーザ加工するためのマスクパター
ンを示す平面図である。
【図２２】本発明によるエキシマレーザパターニング装
置を示す図である。
【図２３】本発明の第２の実施例を説明するためのプロ
セスフロー断面図である。
【図２４】本発明の第２の実施例を説明するためのプロ
セスフロー断面図である。
【図２５】本発明の第２の実施例を説明するためのプロ
セスフロー断面図である。
【図２６】本発明の第３〜第６の実施例が対象とする薄
膜トランジスタ基板を示す断面図である。
【図２７】本発明の第３〜第６の実施例を説明するため
のプロセスフロー断面図である。
【符号の説明】
１…エキシマレーザ、２…可変減衰器、３…反射ミラ
ー、４…ビープシェーパ５…レンズ、６…マスク、７…
結像レンズ、８…ＴＦＴ基板、９…Ｘ−Ｙステージ、１
０…遮蔽板、１１…アブレーション生成物、１２…除去
用気体フロー、１３…ノズル、ＳＵＢ…透明ガラス基
板、ＧＬ…走査信号線、ＤＬ…映像信号線 ＧＩ…絶縁膜、ＧＴ…ゲート電極、ＡＳ…ｉ型半導体層 ＳＤ…ソース電極またはドレイン電極、ＰＳＶ…保護
膜、ＢＭ…遮光膜 ＬＣ…液晶、ＴＦＴ…薄膜トランジスタ、ＩＴＯ…透明
画素電極 ｇ、ｄ…導電膜、Ｃadd…保持容量素子、ＡＯＦ…陽極
酸化膜 ＡＯ…陽極酸化マスク、ＧＴＭ…ゲート端子、ＤＴＭ…
ドレイン端子 ＳＨＤ…シールドケース、ＰＮＬ…液晶表示パネル、Ｓ
ＰＢ…光拡散板、ＭＦＲ…中間フレーム、ＢＬ…バック
ライト、ＢＬＳ…バックライト支持体、ＬＣＡ…下側ケ
ース、ＲＭ…バックライト光反射山、（以上添字省
略）。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月３１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】絶縁性基板上に薄膜層を形成し該薄膜層を
    選択的に除去することを繰り返して所望のパターンを有
    する薄膜層を積層する薄膜トランジスタの製造方法であ
    って、上記薄膜層の少なくとも一層を、マスクパターン
    に従ってエキシマレーザ−で選択的に除去することを特
    徴とする薄膜トランジスタの製造方法。
  2. 【請求項２】請求項１の薄膜トランジスタの製造方法に
    於いて、気体とその流れによりレ−ザ照射による生成物
    を除去し、被加工部を清浄にすることを特徴とする薄膜
    トランジスタの製造方法。
  3. 【請求項３】請求項１又は請求項２の薄膜トランジスタ
    の製造方法に於いて、光路内にパタ−ン用マスクが挿入
    可能で、上記絶縁性基板上に上記マスクのパタ−ンが結
    像する様に設定されたエキシマレ−ザ光学系と上記絶縁
    基板を載せるＸ−Ｙステ−ジを具備するエキシマレ−ザ
    製造設備を用い、上記Ｘ−Ｙステ−ジの移動により繰り
    返しパタ−ンを形成することを特徴とする薄膜トランジ
    スタの製造方法。
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