JPH06258667A

JPH06258667A - 液晶表示装置

Info

Publication number: JPH06258667A
Application number: JP4489593A
Authority: JP
Inventors: Minoru Hiroshima; 實廣島; Ryoji Oritsuki; 良二折付; Masahiro Yanai; 雅弘箭内; Kiyao Kozai; 甲矢夫香西; Juichi Horii; 寿一堀井; Masaaki Matsuda; 正昭松田; Takashi Isoda; 高志磯田; Yuichi Hashimoto; 雄一橋本
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1993-03-05
Filing date: 1993-03-05
Publication date: 1994-09-16

Abstract

(57)【要約】【目的】薄膜トランジスタの電極間等に短絡が生ずる
のを防止し、信号線等に断線が生ずるのを防止する。【構成】ゲート電極ＧＴ、ソース電極ＳＤ１、ドレイ
ン電極ＳＤ２のパターンのパターン角度を２２５度以下
にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、液晶表示装置に係
り、特に、薄膜トランジスタ等を使用したアクティブ・
マトリクス方式の液晶表示装置に関する。

【０００２】

【従来の技術】アクティブ・マトリクス方式の液晶表示
装置は、マトリクス状に配列された複数の画素電極のそ
れぞれに対応して非線形素子（スイッチング素子）を設
けたものである。各画素における液晶は理論的には常時
駆動（デューティ比 1.0）されているので、時分割駆動
方式を採用している、いわゆる単純マトリクス方式と比
べてアクティブ方式はコントラストが良く、特にカラー
液晶表示装置では欠かせない技術となりつつある。スイ
ッチング素子として代表的なものとしては薄膜トランジ
スタ（ＴＦＴ）がある。

【０００３】図２２は従来のアクティブ・マトリクス方
式の液晶表示装置の薄膜トランジスタ部を示す図であ
る。図に示すように、走査信号線ＧＬと映像信号線ＤＬ
とが交差して設けられ、走査信号線ＧＬと映像信号線Ｄ
Ｌとによって囲まれた部分に透明画素電極ＩＴＯ１が設
けられ、走査信号線ＧＬと映像信号線ＤＬとの交差に走
査信号線ＧＬに接続されたゲート電極ＧＴが設けられ、
ゲート電極ＧＴ上に透明画素電極ＩＴＯ１に接続された
ソース電極ＳＤ１が設けられ、ゲート電極ＧＴ上に映像
信号線ＤＬに接続されたドレイン電極ＳＤ２が設けられ
ている。そして、ゲート電極ＧＴ、ソース電極ＳＤ１、
ドレイン電極ＳＤ２等のパターンにはパターン角θが２
７０度の角部ＣＮＰが存在する。

【０００４】なお、薄膜トランジスタを使用したアクテ
ィブ・マトリクス方式の液晶表示装置は、例えば特開昭
６３−３０９９２１号公報や、「冗長構成を採用した1
2.5型アクティブ・マトリクス方式カラー液晶ディスプ
レイ」、日経エレクトロニクス、頁193〜210、1986年12
月15日、日経マグロウヒル社発行、で知られている。

【０００５】

【発明が解決しようとする課題】このような液晶表示装
置においては、ホトレジスト塗布、露光、現像、エッチ
ング、ホトレジスト除去等の工程からなる写真処理によ
り走査信号線ＧＬ、映像信号線ＤＬ等のパターンを形成
するときに、角部ＣＮＰにホトレジストが残るから、次
に成膜される膜を角部ＣＮＰに確実に成膜することがで
きないので、ゲート電極ＧＴとソース電極ＳＤ１、ドレ
イン電極ＳＤ２との間等に短絡が発生し、また映像信号
線ＤＬ等に断線が発生することがある。

【０００６】この発明は上述の課題を解決するためにな
されたもので、薄膜トランジスタの電極間等に短絡が生
ずることがなく、信号線等に断線が生ずることがない液
晶表示装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】この目的を達成するた
め、この発明においては、薄膜トランジスタを有する液
晶表示装置において、上記薄膜トランジスタのパターン
のパターン角度を２４０度以下にする。

【０００８】

【作用】この液晶表示装置においては、薄膜トランジス
タのパターンの角部にホトレジストが残らないから、次
に成膜される膜を角部に確実に成膜することができる。

【０００９】

【実施例】この発明、この発明の更に他の目的およびこ
の発明の更に他の特徴は図面を参照した以下の説明から
明らかとなるであろう。

【００１０】《アクティブ・マトリクス液晶表示装置》
以下、アクティブ・マトリクス方式のカラー液晶表示装
置にこの発明を適用した実施例を説明する。なお、以下
説明する図面で、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００１１】《マトリクス部の概要》図２はこの発明が
適用されるアクティブ・マトリクス方式カラー液晶表示
装置の一画素とその周辺を示す平面図、図３は図２の３
−３切断線における断面図、図４は図２の４−４切断線
における断面図である。

【００１２】図２に示すように、各画素は隣接する２本
の走査信号線（ゲート信号線または水平信号線）ＧＬ
と、隣接する２本の映像信号線（ドレイン信号線または
垂直信号線）ＤＬとの交差領域内（４本の信号線で囲ま
れた領域内）に配置されている。各画素は薄膜トランジ
スタＴＦＴ、透明画素電極ＩＴＯ１および保持容量素子
Ｃaddを含む。走査信号線ＧＬは図では左右方向に延在
し、上下方向に複数本配置されている。映像信号線ＤＬ
は上下方向に延在し、左右方向に複数本配置されてい
る。

【００１３】図３に示すように、液晶ＬＣ層を基準にし
て下部透明ガラス基板ＳＵＢ１側には薄膜トランジスタ
ＴＦＴおよび透明画素電極ＩＴＯ１が形成され、上部透
明ガラス基板ＳＵＢ２側にはカラーフィルタＦＩＬ、ブ
ラックマトリクスパターンの遮光膜ＢＭが形成されてい
る。透明ガラス基板ＳＵＢ１、ＳＵＢ２の両面にはディ
ップ処理等によって形成された酸化シリコン膜ＳＩＯが
設けられている。

【００１４】上部透明ガラス基板ＳＵＢ２の内側（液晶
ＬＣ側）の表面には、遮光膜ＢＭ、カラーフィルタＦＩ
Ｌ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯ
Ｍ）および上部配向膜ＯＲＩ２が順次積層して設けられ
ている。

【００１５】《マトリクス周辺の概要》図５は透明ガラ
ス基板ＳＵＢ１、ＳＵＢ２を含む表示パネルＰＮＬのマ
トリクスＡＲの周辺の要部平面を示す図、図６はその周
辺部を更に誇張した平面を示す図、図７は図５および図
６のパネル左上角部に対応するシールパターンＳＬ付近
の拡大平面を示す図である。また、図８は図３の断面を
中央にして、左側に図７の８ａ−８ａ切断線における断
面を、右側に映像信号駆動回路が接続されるべき外部接
続端子であるドレイン端子ＤＴＭ付近の断面を示す図で
ある。同様に図９は、左側に垂直走査回路が接続される
べき外部接続端子であるゲート端子ＧＴＭ付近の断面
を、右側に外部接続端子が無いところのシール部付近の
断面を示す図である。

【００１６】この表示パネルの製造では、小さいサイズ
であればスループット向上のため１枚のガラス基板で複
数個分のデバイスを同時に加工してから分割し、大きい
サイズであれば製造設備の共用のためどの品種でも標準
化された大きさのガラス基板を加工してから各品種に合
ったサイズに小さくし、いずれの場合も一通りの工程を
経てからガラス基板を切断する。図５〜図７は後者の例
を示すもので、図５、図６の両図とも透明ガラス基板Ｓ
ＵＢ１、ＳＵＢ２の切断後を、図７は切断前を表してお
り、ＬＮは透明ガラス基板ＳＵＢ１、ＳＵＢ２の切断前
の縁を、ＣＴ１、ＣＴ２はそれぞれ透明ガラス基板ＳＵ
Ｂ１、ＳＵＢ２を切断すべき切断線を示す。いずれの場
合も、完成状態では外部接続端子群Ｔｇ、Ｔｄ（添字
略）が存在する（図で上下辺と左辺の）部分はそれらを
露出するように上部透明ガラス基板ＳＵＢ２の大きさが
下部透明ガラス基板ＳＵＢ１よりも内側に制限されてい
る。端子群Ｔｇ、Ｔｄはそれぞれ後述する垂直走査回路
接続用のゲート端子ＧＴＭ、映像信号駆動回路接続用の
ドレイン端子ＤＴＭとそれらの引出配線部を集積回路チ
ップＣＨＩが搭載されたテープキャリアパッケージＴＣ
Ｐ（図１８、図１９）の単位に複数本まとめて名付けた
ものである。各群のマトリクスＡＲ部から外部接続端子
部に至るまでの引出配線は、両端に近づくにつれ傾斜し
ている。これは、テープキャリアパッケージＴＣＰの配
列ピッチおよび各テープキャリアパッケージＴＣＰにお
ける接続端子ピッチに表示パネルＰＮＬの端子ＤＴＭ、
ＧＴＭを合わせるためである。

【００１７】透明ガラス基板ＳＵＢ１、ＳＵＢ２の間に
はその縁に沿って、液晶封入口ＩＮＪを除き、液晶ＬＣ
を封止するようにシールパターンＳＬが形成される。シ
ールパターンＳＬはたとえばエポキシ樹脂からなる。上
部透明ガラス基板ＳＵＢ２側の共通透明画素電極ＩＴＯ
２は、少なくとも一箇所において、この表示装置では表
示パネルＰＮＬの４角で銀ペースト材ＡＧＰによって下
部透明ガラス基板ＳＵＢ１側に形成されたその引出配線
ＩＮＴに接続されている。この引出配線ＩＮＴは後述す
るゲート端子ＧＴＭ、ドレイン端子ＤＴＭと同一製造工
程で形成される。

【００１８】配向膜ＯＲＩ１、ＯＲＩ２、透明画素電極
ＩＴＯ１、共通透明画素電極ＩＴＯ２のそれぞれの層
は、シールパターンＳＬの内側に形成される。偏光板Ｐ
ＯＬ１、ＰＯＬ２はそれぞれ下部透明ガラス基板ＳＵＢ
１、上部透明ガラス基板ＳＵＢ２の外側の表面に形成さ
れている。液晶ＬＣは液晶分子の向きを設定する下部配
向膜ＯＲＩ１と上部配向膜ＯＲＩ２との間でシールパタ
ーンＳＬで仕切られた領域に封入されている。下部配向
膜ＯＲＩ１は下部透明ガラス基板ＳＵＢ１側の保護膜Ｐ
ＳＶ１の上部に形成される。

【００１９】この液晶表示装置は、下部透明ガラス基板
ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側で別個に種
々の層を積み重ね、シールパターンＳＬを上部透明ガラ
ス基板ＳＵＢ２側に形成し、上部透明ガラス基板ＳＵＢ
１と下部透明ガラス基板ＳＵＢ２とを重ね合わせ、シー
ルパターンＳＬの液晶封入口ＩＮＪから液晶ＬＣを注入
し、液晶封入口ＩＮＪをエポキシ樹脂などで封止し、透
明ガラス基板ＳＵＢ１、ＳＵＢ２を切断することによっ
て組み立てられる。

【００２０】《薄膜トランジスタＴＦＴ》次に、図２、
図３に戻り、薄膜トランジスタＴＦＴが形成された下部
透明ガラス基板ＳＵＢ１側の構成を詳しく説明する。

【００２１】薄膜トランジスタＴＦＴは、ゲート電極Ｇ
Ｔに正のバイアスを印加すると、ソース−ドレイン間の
チャネル抵抗が小さくなり、バイアスを零にすると、チ
ャネル抵抗は大きくなるように動作する。

【００２２】各画素には複数（２つ）の薄膜トランジス
タＴＦＴ１、ＴＦＴ２が冗長して設けられる。薄膜トラ
ンジスタＴＦＴ１、ＴＦＴ２のそれぞれは、実質的に同
一サイズ（チャネル長、チャネル幅が同じ）で構成さ
れ、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、
intrinsic、導電型決定不純物がドープされていない）
非晶質Ｓｉからなるｉ型半導体層ＡＳ、一対のソース電
極ＳＤ１、ドレイン電極ＳＤ２を有する。なお、ソー
ス、ドレインは本来その間のバイアス極性によって決ま
るもので、この液晶表示装置の回路ではその極性は動作
中反転するので、ソース、ドレインは動作中入れ替わる
と理解されたい。しかし、以下の説明では、便宜上一方
をソース、他方をドレインと固定して表現する。

【００２３】そして、図１にも示すように、薄膜トラン
ジスタＴＦＴ１、ＴＦＴ２のパターンすなわちゲート電
極ＧＴ、ソース電極ＳＤ１、ドレイン電極ＳＤ２のパタ
ーンのパターン角度θが２２５度以下になっており、図
１の寸法ｌは２〜３μｍである。

【００２４】このように、パターン角度θが２２５度以
下になっているから、パターン角θとレジスト残りの確
率との関係を示す図２１から明らかなように、薄膜トラ
ンジスタＴＦＴ１、ＴＦＴ２のパターンの角部にホトレ
ジストが残らないので、次に成膜される膜を角部に確実
に成膜することができるため、ゲート電極ＧＴとソース
電極ＳＤ１、ドレイン電極ＳＤ２との間等に短絡が生ず
ることがなく、映像信号線ＤＬ等に断線が生ずることが
ない。

【００２５】《ゲート電極ＧＴ》ゲート電極ＧＴは走査
信号線ＧＬから垂直方向に突出する形状で構成されてい
る（Ｔ字形状に分岐されている）。ゲート電極ＧＴは薄
膜トランジスタＴＦＴ１、ＴＦＴ２のそれぞれの能動領
域を越えるよう突出している。薄膜トランジスタＴＦＴ
１、ＴＦＴ２のそれぞれのゲート電極ＧＴは、一体に
（共通のゲート電極として）構成されており、走査信号
線ＧＬに連続して形成されている。本例では、ゲート電
極ＧＴは、単層の第２導電膜ｇ２で形成されている。第
２導電膜ｇ２としてはたとえばスパッタで形成されたＡ
ｌ膜が用いられ、その上にはＡｌの陽極酸化膜ＡＯＦが
設けられている。

【００２６】このゲート電極ＧＴはｉ型半導体層ＡＳを
完全に覆うよう（下方からみて）それより大き目に形成
され、ｉ型半導体層ＡＳに外光やバックライト光が当た
らないよう工夫されている。

【００２７】《走査信号線ＧＬ》走査信号線ＧＬは第２
導電膜ｇ２で構成されている。この走査信号線ＧＬの第
２導電膜ｇ２はゲート電極ＧＴの第２導電膜ｇ２と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線ＧＬ上にもＡｌの陽極酸化膜ＡＯＦが設
けられている。

【００２８】《絶縁膜ＧＩ》絶縁膜ＧＩは、薄膜トラン
ジスタＴＦＴ１、ＴＦＴ２において、ゲート電極ＧＴと
共にｉ型半導体層ＡＳに電界を与えるためのゲート絶縁
膜として使用される。絶縁膜ＧＩはゲート電極ＧＴおよ
び走査信号線ＧＬの上層に形成されている。絶縁膜ＧＩ
としてはたとえばプラズマＣＶＤで形成された窒化Ｓｉ
膜が選ばれ、１２００〜２７００Åの厚さに（この表示
装置では、２０００Å程度）形成される。ゲート絶縁膜
ＧＩは図７に示すように、マトリクス部ＡＲの全体を囲
むように形成され、周辺部は外部接続用の端子ＤＴＭ、
ＧＴＭを露出するよう除去されている。絶縁膜ＧＩは走
査信号線ＧＬと映像信号線ＤＬとの電気的絶縁にも寄与
している。

【００２９】《ｉ型半導体層ＡＳ》ｉ型半導体層ＡＳ
は、本例では薄膜トランジスタＴＦＴ１、ＴＦＴ２のそ
れぞれに独立した島となるよう形成された非晶質Ｓｉ
で、２００〜２２００Åの厚さに（この表示装置では、
２０００Å程度の膜厚）で形成される。ｄ０はオーミッ
クコンタクト用のリン（Ｐ）をドープしたＮ(＋)型非晶
質ＳｉからなるＮ(＋)型半導体層であり、下側にｉ型半
導体層ＡＳが存在し、上側に導電膜ｄ２（ｄ３）が存在
するところのみに残されている。

【００３０】ｉ型半導体層ＡＳは走査信号線ＧＬと映像
信号線ＤＬとの交差部（クロスオーバ部）の両者間にも
設けられている。この交差部のｉ型半導体層ＡＳは交差
部における走査信号線ＧＬと映像信号線ＤＬとの短絡を
低減する。

【００３１】《透明画素電極ＩＴＯ１》透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。

【００３２】透明画素電極ＩＴＯ１は薄膜トランジスタ
ＴＦＴ１のソース電極ＳＤ１および薄膜トランジスタＴ
ＦＴ２のソース電極ＳＤ１の両方に接続されている。こ
のため、薄膜トランジスタＴＦＴ１、ＴＦＴ２のうちの
１つに欠陥が発生しても、その欠陥が副作用をもたらす
場合はレーザ光等によって適切な箇所を切断し、そうで
ない場合は他方の薄膜トランジスタが正常に動作してい
るので放置すればよい。透明画素電極ＩＴＯ１は第１導
電膜ｄ１によって構成されており、この第１導電膜ｄ１
はスパッタリングで形成された透明導電膜（Indium-Tin
-Oxide ＩＴＯ：ネサ膜）からなり、１０００〜２００
０Åの厚さに（この表示装置では、１４００Å程度の膜
厚）形成される。そして、透明画素電極ＩＴＯ１のパタ
ーンのパターン角度θが２２５度以下になっている。

【００３３】《ソース電極ＳＤ１、ドレイン電極ＳＤ
２》ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれ
は、Ｎ(＋)型半導体層ｄ０に接触する第２導電膜ｄ２と
その上に形成された第３導電膜ｄ３とから構成されてい
る。

【００３４】第２導電膜ｄ２はスパッタで形成したＣｒ
膜を用い、５００〜１０００Åの厚さに（この表示装置
では、６００Å程度）で形成される。Ｃｒ膜は膜厚を厚
く形成するとストレスが大きくなるので、２０００Å程
度の膜厚を越えない範囲で形成する。Ｃｒ膜はＮ(＋)型
半導体層ｄ０との接着性を良好にし、第３導電膜ｄ３の
ＡｌがＮ(＋)型半導体層ｄ０に拡散することを防止する
（いわゆるバリア層の）目的で使用される。第２導電膜
ｄ２として、Ｃｒ膜の他に高融点金属（Ｍｏ、Ｔｉ、Ｔ
ａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳｉ₂、Ｔｉ
Ｓｉ₂、ＴａＳｉ₂、ＷＳｉ₂）膜を用いてもよい。

【００３５】第３導電膜ｄ３はＡｌのスパッタリングで
３０００〜５０００Åの厚さに（この表示装置では、４
０００Å程度）形成される。Ａｌ膜はＣｒ膜に比べてス
トレスが小さく、厚い膜厚に形成することが可能で、ソ
ース電極ＳＤ１、ドレイン電極ＳＤ２および映像信号線
ＤＬの抵抗値を低減したり、ゲート電極ＧＴやｉ型半導
体層ＡＳに起因する段差乗り越えを確実にする（ステッ
プカバーレッジを良くする）働きがある。

【００３６】第２導電膜ｄ２、第３導電膜ｄ３を同じマ
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第２導電膜ｄ２、第３導電膜ｄ３をマスク
として、Ｎ(＋)型半導体層ｄ０が除去される。つまり、
ｉ型半導体層ＡＳ上に残っていたＮ(＋)型半導体層ｄ０
は第２導電膜ｄ２、第３導電膜ｄ３以外の部分がセルフ
アラインで除去される。このとき、Ｎ(＋)型半導体層ｄ
０はその厚さ分は全て除去されるようエッチングされる
ので、ｉ型半導体層ＡＳも若干その表面部分がエッチン
グされるが、その程度はエッチング時間で制御すればよ
い。

【００３７】《映像信号線ＤＬ》映像信号線ＤＬはソー
ス電極ＳＤ１、ドレイン電極ＳＤ２と同層の第２導電膜
ｄ２、第３導電膜ｄ３で構成されている。

【００３８】《保護膜ＰＳＶ１》薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜ＰＳＶ１はたとえばプラズマＣＶＤ装置で形成した酸
化Ｓｉ膜や窒化Ｓｉ膜で形成されており、１μｍ程度の
膜厚で形成する。

【００３９】保護膜ＰＳＶ１は図７に示すように、マト
リクス部ＡＲの全体を囲むように形成され、周辺部は外
部接続端子ＤＴＭ、ＧＴＭを露出するよう除去され、ま
た上部透明ガラス基板ＳＵＢ２側の共通透明画素電極Ｉ
ＴＯ２（ＣＯＭ）を下部透明ガラス基板ＳＵＢ１の外部
接続端子接続用引出配線ＩＮＴに銀ペースト材ＡＧＰで
接続する部分も除去されている。保護膜ＰＳＶ１、絶縁
膜ＧＩの厚さ関係に関しては、前者は保護効果を考え厚
くされ、後者はトランジスタの相互コンダクタンスｇｍ
を考え薄くされる。したがって、図７に示すように、保
護効果の高い保護膜ＰＳＶ１は周辺部もできるだけ広い
範囲に亘って保護するよう絶縁膜ＧＩよりも大きく形成
されている。

【００４０】《遮光膜ＢＭ》上部透明ガラス基板ＳＵＢ
２側には、外部光またはバックライト光がｉ型半導体層
ＡＳに入射しないよう遮光膜ＢＭが設けられている。図
２に示す遮光膜ＢＭの閉じた多角形の輪郭線は、その内
側が遮光膜ＢＭが形成されない開口を示している。遮光
膜ＢＭは光に対する遮蔽性が高いたとえばＡｌ膜やＣｒ
膜等で形成されており、この表示装置ではＣｒ膜がスパ
ッタリングで１３００Å程度の厚さに形成される。

【００４１】したがって、薄膜トランジスタＴＦＴ１、
ＴＦＴ２のｉ型半導体層ＡＳは上下にある遮光膜ＢＭお
よび大き目のゲート電極ＧＴによってサンドイッチにさ
れ、外部の自然光やバックライト光が当たらなくなる。
遮光膜ＢＭは各画素の周囲に格子状に形成され（いわゆ
るブラックマトリクス）、この格子で１画素の有効表示
領域が仕切られている。したがって、各画素の輪郭が遮
光膜ＢＭによってはっきりとし、コントラストが向上す
る。つまり、遮光膜ＢＭはｉ型半導体層ＡＳに対する遮
光とブラックマトリクスとの２つの機能をもつ。

【００４２】透明画素電極ＩＴＯ１のラビング方向の根
本側のエッジ部分（図２右下部分）も遮光膜ＢＭによっ
て遮光されているから、上記部分にドメインが発生した
としても、ドメインが見えないので、表示特性が劣化す
ることはない。

【００４３】遮光膜ＢＭは図６に示すように周辺部にも
額縁状に形成され、そのパターンはドット状に複数の開
口を設けた図２に示すマトリクス部のパターンと連続し
て形成されている。周辺部の遮光膜ＢＭは図６〜図９に
示すように、シールパターンＳＬの外側に延長され、パ
ソコン等の実装機に起因する反射光等の漏れ光がマトリ
クス部に入り込むのを防いでいる。他方、この遮光膜Ｂ
Ｍは上部透明ガラス基板ＳＵＢ２の縁よりも約０．３〜
１．０ｍｍ程内側に留められ、上部透明ガラス基板ＳＵ
Ｂ２の切断領域を避けて形成されている。

【００４４】《カラーフィルタＦＩＬ》カラーフィルタ
ＦＩＬは画素に対向する位置に赤、緑、青の繰り返しで
ストライプ状に形成される。カラーフィルタＦＩＬは透
明画素電極ＩＴＯ１の全てを覆うように大き目に形成さ
れ、遮光膜ＢＭはカラーフィルタＦＩＬおよび透明画素
電極ＩＴＯ１のエッジ部分と重なるよう透明画素電極Ｉ
ＴＯ１の周縁部より内側に形成されている。

【００４５】カラーフィルタＦＩＬは次のように形成す
ることができる。まず、上部透明ガラス基板ＳＵＢ２の
表面にアクリル系樹脂等の染色基材を形成し、フォトリ
ソグラフィ技術で赤色フィルタ形成領域以外の染色基材
を除去する。この後、染色基材を赤色染料で染め、固着
処理を施し、赤色フィルタＲを形成する。つぎに、同様
な工程を施すことによって、緑色フィルタＧ、青色フィ
ルタＢを順次形成する。

【００４６】《保護膜ＰＳＶ２》保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬの染料が液晶ＬＣに漏れることを防止
するために設けられている。保護膜ＰＳＶ２はたとえば
アクリル樹脂、エポキシ樹脂等の透明樹脂材料で形成さ
れている。

【００４７】《共通透明画素電極ＩＴＯ２》共通透明画
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素ごとに設けられた透明画素電極ＩＴＯ１に対向し、液
晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明
画素電極ＩＴＯ２との間の電位差（電界）に応答して変
化する。この共通透明画素電極ＩＴＯ２にはコモン電圧
Ｖcomが印加されるように構成されている。この表示装
置では、コモン電圧Ｖcomは映像信号線ＤＬに印加され
る最小レベルの駆動電圧Ｖｄminと最大レベルの駆動電
圧Ｖｄmaxとの中間直流電位に設定されるが、映像信号
駆動回路で使用される集積回路の電源電圧を約半分に低
減したい場合は、交流電圧を印加すればよい。なお、共
通透明画素電極ＩＴＯ２の平面形状は図６、図７を参照
されたい。

【００４８】《保持容量素子Ｃaddの構造》透明画素電
極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される端
部と反対側の端部において、隣りの走査信号線ＧＬと重
なるように形成されている。この重ね合わせは、図４か
らも明らかなように、透明画素電極ＩＴＯ１を一方の電
極ＰＬ２とし、隣りの走査信号線ＧＬを他方の電極ＰＬ
１とする保持容量素子（静電容量素子）Ｃaddを構成す
る。この保持容量素子Ｃaddの誘電体膜は、薄膜トラン
ジスタＴＦＴのゲート絶縁膜として使用される絶縁膜Ｇ
Ｉおよび陽極酸化膜ＡＯＦで構成されている。

【００４９】保持容量素子Ｃaddは走査信号線ＧＬの第
２導電膜ｇ２の幅を広げた部分に形成されている。な
お、映像信号線ＤＬと交差する部分の第２導電膜ｇ２は
映像信号線ＤＬとの短絡の確率を小さくするため細くさ
れている。

【００５０】保持容量素子Ｃaddの電極ＰＬ１の段差部
において透明画素電極ＩＴＯ１が断線しても、その段差
をまたがるように形成された第２導電膜ｄ２および第３
導電膜ｄ３で構成された島領域によってその不良は補償
される。

【００５１】《ゲート端子ＧＴＭ》図１０は表示マトリ
クスの走査信号線ＧＬからその外部接続端子であるゲー
ト端子ＧＴＭまでの接続構造を示す図であり、（Ａ）は
平面図、（Ｂ）は（Ａ）のＢ−Ｂ切断線における断面図
である。なお、同図は図７下方付近に対応し、斜め配線
の部分は便宜状一直線状で表した。

【００５２】ＡＯは写真処理用のマスクパターン、言い
換えれば選択的陽極酸化のホトレジストパターンであ
る。したがって、このホトレジストは陽極酸化後除去さ
れ、図に示すパターンＡＯは完成品としては残らない
が、走査信号線ＧＬには断面図に示すように酸化膜ＡＯ
Ｆが選択的に形成されるのでその軌跡が残る。平面図に
おいて、ホトレジストの境界線ＡＯを基準にして左側は
レジストで覆い陽極酸化をしない領域、右側はレジスト
から露出され陽極酸化される領域である。陽極酸化され
た第２導電膜（Ａｌ層）ｇ２は表面にその酸化物である
陽極酸化膜（Ａｌ₂Ｏ₃膜）ＡＯＦが形成され下方の導電
部は体積が減少する。もちろん、陽極酸化はその導電部
が残るように適切な時間、電圧などを設定して行なわれ
る。マスクパターンＡＯは走査信号線ＧＬに単一の直線
では交差せず、クランク状に折れ曲がって交差させてい
る。

【００５３】図中第２導電膜ｇ２は、判り易くするため
ハッチを施してあるが、陽極酸化されない領域は櫛状に
パターニングされている。これは、第２導電膜ｇ２の幅
が広いと表面にホイスカが発生するので、１本１本の幅
は狭くし、それらを複数本並列に束ねた構成とすること
により、ホイスカの発生を防ぎつつ、断線の確率や導電
率の犠牲を最低限に押さえる狙いである。したがって、
本例では櫛の根本に相当する部分もマスクパターンＡＯ
に沿ってずらしている。

【００５４】ゲート端子ＧＴＭは酸化シリコン膜ＳＩＯ
と接着性が良くＡｌ等よりも耐電触性の高い第１導電膜
（Ｃｒ層）ｇ１と、さらに第１導電膜ｇ１の表面を保護
し透明画素電極ＩＴＯ１と同レベル（同層、同時形成）
の第１（透明）導電膜ｄ１とで構成されている。なお、
絶縁膜ＧＩ上およびその側面部に形成された導電膜ｄ
２、ｄ３は、導電膜ｄ３、ｄ２のエッチング時ピンホー
ル等が原因で導電膜ｇ２、ｇ１が一緒にエッチングされ
ないようその領域をホトレジストで覆っていた結果とし
て残っているものである。また、絶縁膜ＧＩを乗り越え
て右方向に延長された第１導電膜（ＩＴＯ層）ｄ１は同
様な対策を更に万全とさせたものである。

【００５５】平面図において、絶縁膜ＧＩはその境界線
よりも右側に、保護膜ＰＳＶ１もその境界線よりも右側
に形成されており、左端に位置するゲート端子ＧＴＭ部
はそれらから露出し外部回路との電気的接触ができるよ
うになっている。図では、走査信号線ＧＬ、ゲート端子
ＧＴＭの一つの対のみが示されているが、実際はこのよ
うな対が図７に示すように上下に複数本並べられ端子群
Ｔｇ（図６、図７）が構成され、ゲート端子ＧＴＭの左
端は、製造過程では、下部透明ガラス基板ＳＵＢ１の切
断線ＣＴ１を越えて延長され、配線ＳＨｇによって短絡
される。製造過程におけるこのような短絡配線ＳＨｇは
陽極酸化時の給電と、配向膜ＯＲＩ１のラビング時等の
静電破壊防止に役立つ。

【００５６】《ドレイン端子ＤＴＭ》図１１は映像信号
線ＤＬからその外部接続端子であるドレイン端子ＤＴＭ
までの接続を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ切断線における断面図である。なお、同
図は図７右上付近に対応し、図面の向きは便宜上変えて
あるが、右端方向が下部透明ガラス基板ＳＵＢ１の上端
部（または下端部）に該当する。

【００５７】ＴＳＴｄは検査端子であり、検査端子ＴＳ
Ｔｄには外部回路は接続されないが、プローブ針等を接
触できるよう配線部より幅が広げられている。同様に、
ドレイン端子ＤＴＭも外部回路との接続ができるよう配
線部より幅が広げられている。検査端子ＴＳＴｄと外部
接続用のドレイン端子ＤＴＭは上下方向に千鳥状に複数
交互に配列され、検査端子ＴＳＴｄは図に示すとおり下
部透明ガラス基板ＳＵＢ１の端部に到達することなく終
端しているが、ドレイン端子ＤＴＭは図７に示すように
端子群Ｔｄ（添字省略）を構成し、下部透明ガラス基板
ＳＵＢ１の切断線ＣＴ１を越えて更に延長され、製造過
程中は静電破壊防止のためその全てが互いに配線ＳＨｄ
によって短絡される。検査端子ＴＳＴｄが存在する映像
信号線ＤＬのマトリクスを挟んで反対側にはドレイン端
子ＤＴＭが接続され、逆にドレイン端子ＤＴＭが存在す
る映像信号線ＤＬのマトリクスを挟んで反対側には検査
端子ＴＳＴｄが接続される。

【００５８】ドレイン端子ＤＴＭは前述したゲート端子
ＧＴＭと同様な理由で第１導電膜（Ｃｒ層）ｇ１および
第１導電膜（ＩＴＯ層）ｄ１の２層で形成されており、
絶縁膜ＧＩを除去した部分で映像信号線ＤＬと接続され
ている。絶縁膜ＧＩの端部上に形成された半導体層ＡＳ
は絶縁膜ＧＩの縁をテーパ状にエッチングするためのも
のである。ドレイン端子ＤＴＭ上では外部回路との接続
を行なうため保護膜ＰＳＶ１は勿論のこと取り除かれて
いる。ＡＯは前述した陽極酸化マスクパターンであり、
その境界線はマトリクス全体をを大きく囲むように形成
され、図ではその境界線から左側がマスクで覆われる
が、この図で覆われない部分には第２導電膜ｇ２が存在
しないので、このパターンは直接は関係しない。

【００５９】マトリクス部からドレイン端子ＤＴＭ部ま
での引出配線は図８の（ｃ）部にも示されるように、ド
レイン端子ＤＴＭ部と同じレベルの導電膜ｄ１、ｇ１の
すぐ上に映像信号線ＤＬと同じレベルの導電膜ｄ２、ｄ
３がシールパターンＳＬの途中まで積層された構造にな
っているが、これは断線の確率を最小限に押さえ、電触
し易い第３導電膜（Ａｌ層）ｄ３を保護膜ＰＳＶ１やシ
ールパターンＳＬでできるだけ保護する狙いである。

【００６０】《表示装置全体等価回路》表示マトリクス
部の等価回路とその周辺回路の結線図を図１２に示す。
同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ＡＲは複数の画素を二次元状に配列し
たマトリクス・アレイである。

【００６１】図中、Ｘは映像信号線ＤＬを意味し、添字
Ｇ、ＢおよびＲがそれぞれ緑、青および赤画素に対応し
て付加されている。Ｙは走査信号線ＧＬを意味し、添字
１，２，３，…，endは走査タイミングの順序に従って
付加されている。

【００６２】映像信号線Ｘ（添字省略）は交互に上側
（または奇数）映像信号駆動回路Ｈｅ、下側（または偶
数）映像信号駆動回路Ｈｏに接続されている。

【００６３】走査信号線Ｙ（添字省略）は垂直走査回路
Ｖに接続されている。

【００６４】ＳＵＰは１つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
ＴＦＴ液晶表示装置用の情報に交換する回路を含む回路
である。

【００６５】《保持容量素子Ｃaddの働き》保持容量素
子Ｃaddは、薄膜トランジスタＴＦＴがスイッチングす
るとき、中点電位（画素電極電位）Ｖlcに対するゲート
電位変化ΔＶgの影響を低減するように働く。この様子
を式で表すと、次のようになる。

【００６６】 ΔＶlc＝{Ｃgs／(Ｃgs＋Ｃadd＋Ｃpix)}×ΔＶg ここで、Ｃgsは薄膜トランジスタＴＦＴのゲート電極Ｇ
Ｔとソース電極ＳＤ１との間に形成される寄生容量、Ｃ
pixは透明画素電極ＩＴＯ１（ＰＩＸ）と共通透明画素
電極ＩＴＯ２（ＣＯＭ）との間に形成される液晶容量、
ΔＶlcはΔＶgによる画素電極電位の変化分を表わす。
この変化分ΔＶlcは液晶ＬＣに加わる直流成分の原因と
なるが、保持容量Ｃaddを大きくすればする程、その値
を小さくすることができる。また、保持容量素子Ｃadd
は放電時間を長くする作用もあり、薄膜トランジスタＴ
ＦＴがオフした後の映像情報を長く蓄積する。液晶ＬＣ
に印加される直流成分の低減は、液晶ＬＣの寿命を向上
し、液晶表示画面の切り替え時に前の画像が残るいわゆ
る焼き付きを低減することができる。

【００６７】前述したように、ゲート電極ＧＴはｉ型半
導体層ＡＳを完全に覆うよう大きくされている分、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面
積が増え、したがって寄生容量Ｃgsが大きくなり、中点
電位Ｖlcはゲート（走査）信号Ｖgの影響を受け易くな
るという逆効果が生じる。しかし、保持容量素子Ｃadd
を設けることによりこのデメリットも解消することがで
きる。

【００６８】保持容量素子Ｃaddの保持容量は、画素の
書込特性から、液晶容量Ｃpixに対して４〜８倍（４・Ｃ
pix＜Ｃadd＜８・Ｃpix）、寄生容量Ｃgsに対して８〜３
２倍（８・Ｃgs＜Ｃadd＜３２・Ｃgs）程度の値に設定す
る。

【００６９】保持容量電極線としてのみ使用される初段
の走査信号線ＧＬ（Ｙ₀）は共通透明画素電極ＩＴＯ２
（Ｖcom）と同じ電位にする。図７の例では、初段の走
査信号線は端子ＧＴ０、引出配線ＩＮＴ、端子ＤＴ０お
よび外部配線を通じて共通透明画素電極ＩＴＯ２（ＣＯ
Ｍ）に短絡される。あるいは、初段の保持容量電極線Ｙ
₀は最終段の走査信号線Ｙendに接続、Ｖcom以外の直流
電位点（交流接地点）に接続するかまたは垂直走査回路
Ｖから１つ余分に走査パルスＹ₀を受けるように接続し
てもよい。

【００７０】《製造方法》つぎに、上述した液晶表示装
置の下部透明ガラス基板ＳＵＢ１側の製造方法について
図１３〜図１５を参照して説明する。なお同図におい
て、中央の文字は工程名の略称であり、左側は図３に示
す画素部分、右側は図１０に示すゲート端子付近の断面
形状でみた加工の流れを示す。工程Ｄを除き工程Ａ〜工
程Ｉは各写真処理に対応して区分けしたもので、各工程
のいずれの断面図も写真処理後の加工が終わりフォトレ
ジストを除去した段階を示している。なお、写真処理と
は本説明ではフォトレジストの塗布からマスクを使用し
た選択露光を経てそれを現像するまでの一連の作業を示
すものとし、繰返しの説明は避ける。以下区分けした工
程に従って、説明する。

【００７１】工程Ａ、図１３７０５９ガラス（商品名）からなる下部透明ガラス基板
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けたのち、５００℃、６０分間のベークを行な
う。下部透明ガラス基板ＳＵＢ１上に膜厚が１１００Å
のＣｒからなる第１導電膜ｇ１をスパッタリングにより
設け、写真処理後、エッチング液として硝酸第２セリウ
ムアンモニウム溶液で第１導電膜ｇ１を選択的にエッチ
ングする。それによって、ゲート端子ＧＴＭ、ドレイン
端子ＤＴＭ、ゲート端子ＧＴＭを接続する配線（陽極酸
化バスライン）ＳＨｇ、ドレイン端子ＤＴＭを短絡する
配線（バスライン）ＳＨｄ、配線（陽極酸化バスライ
ン）ＳＨｇに接続された陽極酸化パッド（図示せず）を
形成する。

【００７２】工程Ｂ、図１３膜厚が２８００ÅのＡｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓ
ｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ等からなる第２導電膜ｇ２
をスパッタリングにより設ける。写真処理後、リン酸と
硝酸と氷酢酸との混酸液で第２導電膜ｇ２を選択的にエ
ッチングする。

【００７３】工程Ｃ、図１３写真処理後（前述した陽極酸化マスクＡＯ形成後）、３
％酒石酸をアンモニアによりｐＨ６.２５±０.０５に調
整した溶液をエチレングリコール液で１：９に稀釈した
液からなる陽極酸化液中に下部透明ガラス基板ＳＵＢ１
を浸漬し、化成電流密度が０.５ｍＡ／ｃｍ²になるよう
に調整する（定電流化成）。つぎに、所定のＡｌ₂Ｏ₃膜
厚が得られるのに必要な化成電圧１２５Ｖに達するまで
陽極酸化を行なう。その後、この状態で数１０分保持す
ることが望ましい（定電圧化成）。これは均一なＡｌ₂
Ｏ₃膜を得る上で大事なことである。それによって、第
２導電膜ｇ２が陽極酸化され、走査信号線ＧＬ、ゲート
電極ＧＴおよび電極ＰＬ１上に膜厚が１８００Åの陽極
酸化膜ＡＯＦが形成される。

【００７４】工程Ｄ、図１４プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して、膜厚が３００ÅのＮ(＋)型非晶質Ｓｉ膜を設
ける。

【００７５】工程Ｅ、図１４写真処理後、ドライエッチングガスとしてＳＦ₆、ＣＣ
ｌ₄を使用してＮ(＋)型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ
膜を選択的にエッチングすることにより、ｉ型半導体層
ＡＳの島を形成する。

【００７６】工程Ｆ、図１４写真処理後、ドライエッチングガスとしてＳＦ₆を使用
して、窒化Ｓｉ膜を選択的にエッチングする。

【００７７】工程Ｇ、図１５膜厚が１４００ÅのＩＴＯ膜からなる第１導電膜ｄ１を
スパッタリングにより設ける。写真処理後、エッチング
液として塩酸と硝酸との混酸液で第１導電膜ｄ１を選択
的にエッチングすることにより、ゲート端子ＧＴＭ、ド
レイン端子ＤＴＭの最上層および透明画素電極ＩＴＯ１
を形成する。

【００７８】工程Ｈ、図１５膜厚が６００ÅのＣｒからなる第２導電膜ｄ２をスパッ
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃ
ｕ等からなる第３導電膜ｄ３をスパッタリングにより設
ける。写真処理後、第３導電膜ｄ３を工程Ｂと同様な液
でエッチングし、第２導電膜ｄ２を工程Ａと同様な液で
エッチングし、映像信号線ＤＬ、ソース電極ＳＤ１、ド
レイン電極ＳＤ２を形成する。つぎに、ドライエッチン
グ装置にＣＣｌ₄、ＳＦ₆を導入して、Ｎ(＋)型非晶質Ｓ
ｉ膜をエッチングすることにより、ソースとドレイン間
のＮ(＋)型半導体層ｄ０を選択的に除去する。

【００７９】工程Ｉ、図１５プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が１μｍの窒化Ｓｉ膜を設け
る。写真処理後、ドライエッチングガスとしてＳＦ₆を
使用した写真蝕刻技術で窒化Ｓｉ膜を選択的にエッチン
グすることによって、保護膜ＰＳＶ１を形成する。

【００８０】《液晶表示モジュールの全体構成》図１６
は、液晶表示モジュールＭＤＬの各構成部品を示す分解
斜視図である。

【００８１】ＳＨＤは金属板からなる枠状のシールドケ
ース（メタルフレーム）、ＬＣＷはシールドケースＳＨ
Ｄの表示窓、ＰＮＬは液晶表示パネル、ＳＰＢは光拡散
板、ＭＦＲは中間フレーム、ＢＬはバックライト、ＢＬ
Ｓはバックライト支持体、ＬＣＡは下側ケースであり、
図に示すような上下の配置関係で各部材が積み重ねられ
てモジュールＭＤＬが組み立てられる。

【００８２】モジュールＭＤＬは、シールドケースＳＨ
Ｄに設けられた爪ＣＬとフックＦＫとによって全体が固
定されるようになっている。

【００８３】中間フレームＭＦＲは表示窓ＬＣＷに対応
する開口が設けられるように枠状に形成され、その枠部
分には拡散板ＳＰＢ、バックライト支持体ＢＬＳならび
に各種回路部品の形状や厚みに応じた凹凸や、放熱用の
開口が設けられている。

【００８４】下側ケースＬＣＡはバックライト光の反射
体も兼ねており、効率のよい反射ができるように、バッ
クライト（蛍光管）ＢＬに対応して反射山ＲＭが形成さ
れている。

【００８５】《表示パネルＰＮＬと駆動回路基板ＰＣＢ
１》図１７は、図５等に示した表示パネルＰＮＬに映像
信号駆動回路Ｈｅ、Ｈｏと垂直走査回路Ｖとを接続した
状態を示す上面図である。

【００８６】ＣＨＩは表示パネルＰＮＬを駆動させる駆
動集積回路チップ（下側の３個は垂直走査回路Ｖ側の駆
動集積回路チップ、左右の６個ずつは映像信号駆動回路
Ｈｅ、Ｈｏ側の駆動集積回路チップ）である。ＴＣＰは
図１８、図１９で後述するように駆動集積回路チップＣ
ＨＩがテープ・オートメイティド・ボンディング法（Ｔ
ＡＢ）により実装されたテープキャリアパッケージ、Ｐ
ＣＢ１はテープキャリアパッケージＴＣＰやコンデンサ
ＣＤＳ等が実装された駆動回路基板で、駆動回路基板Ｐ
ＣＢ１は３つに分割されている。ＦＧＰはフレームグラ
ンドパッドであり、フレームグランドパッドＦＧＰはシ
ールドケースＳＨＤに切り込んで設けられたバネ状の破
片ＦＧが半田付けされる。ＦＣは下側の駆動回路基板Ｐ
ＣＢ１と左側の駆動回路基板ＰＣＢ１とを電気的に接続
し、下側の駆動回路基板ＰＣＢ１と右側の駆動回路基板
ＰＣＢ１とを電気的に接続するフラットケーブルであ
る。フラットケーブルＦＣとしては図に示すように、複
数のリード線（りん青銅の素材にＳｎ鍍金を施したも
の）をストライプ状のポリエチレン層とポリビニルアル
コール層とでサンドイッチして支持したものを使用す
る。

【００８７】《テープキャリアパッケージＴＣＰの接続
構造》図１８は走査信号駆動回路Ｖや映像信号駆動回路
Ｈｅ、Ｈｏを構成する、集積回路チップＣＨＩがフレキ
シブル配線基板に搭載されたテープキャリアパッケージ
ＴＣＰの断面構造を示す図であり、図１９はそれを液晶
表示パネルの、本例では映像信号回路用のドレイン端子
ＤＴＭに接続した状態を示す要部断面図である。

【００８８】同図において、ＴＴＢは集積回路チップＣ
ＨＩの入力端子・配線部であり、ＴＴＭは集積回路チッ
プＣＨＩの出力端子・配線部であり、たとえばＣｕから
なり、それぞれの内側の先端部（通称インナーリード）
には集積回路チップＣＨＩのボンディングパッドＰＡＤ
がいわゆるフェースダウンボンディング法により接続さ
れる。端子ＴＴＢ、ＴＴＭの外側の先端部（通称アウタ
ーリード）はそれぞれ半導体集積回路チップＣＨＩの入
力および出力に対応し、半田付け等によりＣＲＴ／ＴＦ
Ｔ変換回路・電源回路ＳＵＰに、異方性導電膜ＡＣＦに
よって液晶表示パネルＰＮＬに接続される。テープキャ
リアパッケージＴＣＰは、その先端部がパネルＰＮＬ側
のドレイン端子ＤＴＭを露出した保護膜ＰＳＶ１を覆う
ようにパネルに接続されており、したがって外部接続端
子ＤＴＭ（ＧＴＭ）は保護膜ＰＳＶ１かテープキャリア
パッケージＴＣＰの少なくとも一方で覆われるので電触
に対して強くなる。

【００８９】ＢＦ１はポリイミド等からなるベースフィ
ルムであり、ＳＲＳは半田付けの際半田が余計なところ
へつかないようにマスクするためのソルダレジスト膜で
ある。シールパターンＳＬの外側の透明ガラス基板ＳＵ
Ｂ１、ＳＵＢ２の隙間は洗浄後エポキシ樹脂ＥＰＸ等に
より保護され、テープキャリアパッケージＴＣＰと上部
透明ガラス基板ＳＵＢ２との間には更にシリコーン樹脂
ＳＩＬが充填され保護が多重化されている。

【００９０】《駆動回路基板ＰＣＢ２》中間フレームＭ
ＦＲに保持・収納される液晶表示部ＬＣＤの駆動回路基
板ＰＣＢ２は、図２０に示すように、Ｌ字形をしてお
り、ＩＣ、コンデンサ、抵抗等の電子部品が搭載されて
いる。この駆動回路基板ＰＣＢ２には、１つの電圧源か
ら複数の分圧した安定化された電圧源を得るための電源
回路や、ホスト（上位演算処理装置）からのＣＲＴ（陰
極線管）用の情報をＴＦＴ液晶表示装置用の情報に変換
する回路を含む回路ＳＵＰが搭載されている。ＣＪは外
部と接続される図示しないコネクタが接続されるコネク
タ接続部である。駆動回路基板ＰＣＢ２とインバータ回
路基板ＰＣＢ３とはバックライトケーブルにより中間フ
レームＭＦＲに設けたコネクタ穴を介して電気的に接続
される。

【００９１】駆動回路基板ＰＣＢ１と駆動回路基板ＰＣ
Ｂ２とは折り曲げ可能なフラットケーブルＦＣにより電
気的に接続されている。組立て時、駆動回路基板ＰＣＢ
２は、フラットケーブルＦＣを１８０°折り曲げること
により駆動回路基板ＰＣＢ１の裏側に重ねられ、中間フ
レームＭＦＲの所定の凹部に嵌合される。

【００９２】なお、上述実施例においては、薄膜トラン
ジスタＴＦＴ１、ＴＦＴ２のパターンのパターン角度θ
を２２５度以下にしたが、図２１からも明らかなよう
に、薄膜トランジスタのパターンのパターン角度θを２
４０度以下にすれば、薄膜トランジスタのパターンの角
部にホトレジストが残らない。

【００９３】なお、薄膜トランジスタＴＦＴ１、ＴＦＴ
２以外のパターンのパターン角度θを２４０度以下にし
てもよい。

【００９４】

【発明の効果】以上説明したように、この発明に係る液
晶表示装置においては、薄膜トランジスタのパターンの
角部に確実に成膜することができるから、薄膜トランジ
スタの電極間等に短絡が生ずることがなく、信号線等に
断線が生ずることがない。このように、この発明の効果
は顕著である。

【図面の簡単な説明】

【図１】図２に示した液晶表示装置の薄膜トランジスタ
部を示す図である。

【図２】この発明が適用されるアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素とそ
の周辺を示す要部平面図である。

【図３】図２の３−３切断線における１画素とその周辺
を示す断面図である。

【図４】図２の４−４切断線における保持容量素子Ｃad
dの断面図である。

【図５】表示パネルのマトリクス周辺部の構成を説明す
るための平面図である。

【図６】図５の周辺部をやや誇張し、さらに具体的に説
明するためのパネル平面図である。

【図７】上下基板の電気的接続部を含む表示パネルの角
部の拡大平面図である。

【図８】マトリクスの画素部を中央に、両側にパネル角
付近と映像信号端子部付近を示す断面図である。

【図９】左側にゲート端子があるパネル縁部分を示し、
右側に外部接続端子のないパネル縁部分を示す断面図で
ある。

【図１０】ゲート端子ＧＴＭと走査信号線ＧＬとの接続
部近辺を示す平面と断面の図である。

【図１１】ドレイン端子ＤＴＭと映像信号線ＤＬとの接
続部付近を示す平面と断面の図である。

【図１２】アクティブ・マトリックス方式のカラー液晶
表示装置のマトリクス部とその周辺を含む回路図であ
る。

【図１３】下部透明ガラス基板ＳＵＢ１側の工程Ａ〜Ｃ
の製造工程を示す画素部とゲート端子部の断面図のフロ
ーチャートである。

【図１４】下部透明ガラス基板ＳＵＢ１側の工程Ｄ〜Ｆ
の製造工程を示す画素部とゲート端子部の断面図のフロ
ーチャートである。

【図１５】下部透明ガラス基板ＳＵＢ１側の工程Ｇ〜Ｉ
の製造工程を示す画素部とゲート端子部の断面図のフロ
ーチャートである。

【図１６】液晶表示モジュールの分解斜視図である。

【図１７】液晶表示パネルに周辺の駆動回路を実装した
状態を示す上面図である。

【図１８】駆動回路を構成する集積回路チップＣＨＩが
フレキシブル配線基板に搭載されたテープキャリアパッ
ケージＴＣＰの断面構造を示す図である。

【図１９】テープキャリアパッケージＴＣＰを液晶表示
パネルＰＮＬの映像信号回路用端子ＤＴＭに接続した状
態を示す要部断面図である。

【図２０】周辺駆動回路基板ＰＣＢ１（上面が見える）
と電源回路回路基板ＰＣＢ２（下面が見える）との接続
状態を示す上面図である。

【図２１】パターン角度θとレジスト残りの確率との関
係を示すグラフである。

【図２２】従来のアクティブ・マトリクス方式の液晶表
示装置の薄膜トランジスタ部を示す図である。

【符号の説明】

ＳＵＢ…透明ガラス基板、ＧＬ…走査信号線、ＤＬ…映
像信号線ＧＩ…絶縁膜、ＧＴ…ゲート電極、ＡＳ…ｉ型半導体層ＳＤ…ソース電極またはドレイン電極、ＰＳＶ…保護
膜、ＢＭ…遮光膜ＬＣ…液晶、ＴＦＴ…薄膜トランジスタ、ＩＴＯ…透明
画素電極ｇ、ｄ…導電膜、Ｃadd…保持容量素子、ＡＯＦ…陽極
酸化膜ＡＯ…陽極酸化マスクパターン、ＧＴＭ…ゲート端子、
ＤＴＭ…ドレイン端子ＳＨＤ…シールドケース、ＰＮＬ…液晶表示パネル、Ｓ
ＰＢ…光拡散板ＭＦＲ…中間フレーム、ＢＬ…バックライト、ＢＬＳ…
バックライト支持体ＬＣＡ…下側ケース、ＲＭ…バックライト光反射山、
（以上添字省略）。

フロントページの続き (72)発明者箭内雅弘千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内 (72)発明者香西甲矢夫千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内 (72)発明者堀井寿一千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内 (72)発明者松田正昭千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内 (72)発明者磯田高志千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者橋本雄一千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内

Claims

【特許請求の範囲】

【請求項１】薄膜トランジスタを有する液晶表示装置に
おいて、上記薄膜トランジスタのパターンのパターン角
度が２４０度以下であることを特徴とする液晶表示装
置。