JPH11119251A - アクティブマトリックス基板の製造方法 - Google Patents
アクティブマトリックス基板の製造方法Info
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- JPH11119251A JPH11119251A JP28077297A JP28077297A JPH11119251A JP H11119251 A JPH11119251 A JP H11119251A JP 28077297 A JP28077297 A JP 28077297A JP 28077297 A JP28077297 A JP 28077297A JP H11119251 A JPH11119251 A JP H11119251A
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- film
- pixel electrode
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 有効液晶駆動面積を最大限に広げ、画素電極
がゲート電極，ソース電極からの電界の影響を受けない
高性能なアクティブマトリックス基板の製造方法を提供
する。 【解決手段】 次の工程を具備したものである。(1)ガ
ラス基板１上に金属を堆積させ、ゲート電極２を得るた
めのレジストパターンを形成。(2)ゲート絶縁膜３とな
るＳｉＮｘ膜，半導体層４となるａ−Ｓｉ膜，エッチン
グストッパー層５となるＳｉＮｘ膜を堆積した後、Ｓｉ
Ｎｘ膜を所定の形状にパターニング。(3)オーミック層
６となる 【外１１】 を堆積し、前記ａ−Ｓｉ膜と共にパターニング。(4)ソ
ース電極８，ドレイン電極９をパターニング。(5)透明
絶縁膜10を堆積してパターニング。(6)画素電極７とな
る透明導電膜７ｐを堆積し、熱処理後ネガレジスト12を
塗布し、裏面露光によりパターニング。(7)不要の透明
導電膜７ｐをエッチング除去。
がゲート電極，ソース電極からの電界の影響を受けない
高性能なアクティブマトリックス基板の製造方法を提供
する。 【解決手段】 次の工程を具備したものである。(1)ガ
ラス基板１上に金属を堆積させ、ゲート電極２を得るた
めのレジストパターンを形成。(2)ゲート絶縁膜３とな
るＳｉＮｘ膜，半導体層４となるａ−Ｓｉ膜，エッチン
グストッパー層５となるＳｉＮｘ膜を堆積した後、Ｓｉ
Ｎｘ膜を所定の形状にパターニング。(3)オーミック層
６となる 【外１１】 を堆積し、前記ａ−Ｓｉ膜と共にパターニング。(4)ソ
ース電極８，ドレイン電極９をパターニング。(5)透明
絶縁膜10を堆積してパターニング。(6)画素電極７とな
る透明導電膜７ｐを堆積し、熱処理後ネガレジスト12を
塗布し、裏面露光によりパターニング。(7)不要の透明
導電膜７ｐをエッチング除去。
Description
【０００１】
【発明の属する技術分野】本発明はＯＡ，ＡＶ等の表示
装置として用いられるアクティブマトリックス型液晶表
示装置のアクティブマトリックス基板（以下ＡＭ基板と
いう）の製造方法に関するものである。
装置として用いられるアクティブマトリックス型液晶表
示装置のアクティブマトリックス基板（以下ＡＭ基板と
いう）の製造方法に関するものである。
【０００２】
【従来の技術】以下従来のＡＭ基板について図面を参照
しながら説明する。図６は従来のＡＭ基板の構成の一例
を示す図面であり、図６(a)は部分平面図、図６(b)は図
６(a)のＡ−Ａ’線に沿う断面図である。各図におい
て、１は透明絶縁基板、２はゲ−ト電極、３はゲ−ト絶
縁層、４は半導体層、５はエッチングストッパー層、
しながら説明する。図６は従来のＡＭ基板の構成の一例
を示す図面であり、図６(a)は部分平面図、図６(b)は図
６(a)のＡ−Ａ’線に沿う断面図である。各図におい
て、１は透明絶縁基板、２はゲ−ト電極、３はゲ−ト絶
縁層、４は半導体層、５はエッチングストッパー層、
【０００３】
【外１】
【０００４】７は画素電極、８はソ−ス電極、９はドレ
イン電極を示しており、次のように配置形成されてい
る。
イン電極を示しており、次のように配置形成されてい
る。
【０００５】即ち、透明絶縁基板１上にゲート電極２を
形成し、ゲート絶縁層３，半導体層４，エッチングスト
ッパー層５を成膜し、所定の形状にこのエッチングスト
ッパー層５をパターニングし、次にオーミック層６，画
素電極７を形成し、ソース電極８及びドレイン電極９を
順次形成することによって、ＡＭ基板を構成する画素電
極及び薄膜トランジスタ(以下ＴＦＴという)を形成して
いた。このような構成においては、画素電極とゲート電
極が交差した場合、画素電極に正常な電圧が印加されて
もゲート電極との交差部分で形成される寄生容量を介し
てゲート電位の一部が画素電極に印加されるため、正規
電位による液晶制御が乱され、画質劣化が起こるという
問題が生ずるので、これを回避するためにゲート電極端
と画素電極端の間にフォトリソグラフィにおけるマスク
と重ね合わせるパターンとのアライメントずれも考慮し
て、μｍ単位の隙間Ｘを設けており、同様にソース電極
と画素電極間でも重なりが無いよう隙間を設けている。
なお、この画素電極がゲート電極，ソース電極からの電
界の影響を受けるという現象は画素電極を最下層に設け
るようなＴＦＴ構造であっても同様に起こる。
形成し、ゲート絶縁層３，半導体層４，エッチングスト
ッパー層５を成膜し、所定の形状にこのエッチングスト
ッパー層５をパターニングし、次にオーミック層６，画
素電極７を形成し、ソース電極８及びドレイン電極９を
順次形成することによって、ＡＭ基板を構成する画素電
極及び薄膜トランジスタ(以下ＴＦＴという)を形成して
いた。このような構成においては、画素電極とゲート電
極が交差した場合、画素電極に正常な電圧が印加されて
もゲート電極との交差部分で形成される寄生容量を介し
てゲート電位の一部が画素電極に印加されるため、正規
電位による液晶制御が乱され、画質劣化が起こるという
問題が生ずるので、これを回避するためにゲート電極端
と画素電極端の間にフォトリソグラフィにおけるマスク
と重ね合わせるパターンとのアライメントずれも考慮し
て、μｍ単位の隙間Ｘを設けており、同様にソース電極
と画素電極間でも重なりが無いよう隙間を設けている。
なお、この画素電極がゲート電極，ソース電極からの電
界の影響を受けるという現象は画素電極を最下層に設け
るようなＴＦＴ構造であっても同様に起こる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな構成では、画素電極とゲート電極及びソース電極間
に隙間を設けるために有効液晶駆動面積はゲート電極，
ソース電極で囲まれた領域の面積(最大面積)に対して低
下し、さらに、画素電極とゲート電極間の隙間Ｘでは液
晶に直接的な電位が印加されないため、ノーマリィホワ
イトモードの場合では光が漏れることとなり、黒表示レ
ベルが劣化し、大幅にコントラストが低下する。そこ
で、この光漏れ領域を隠すために、カラーフィルタ等を
配備して対向基板に遮光性の層を設けなければならず、
アライメントのマージンも含めるとさらに有効液晶駆動
面積は低下することになり、画面が暗くなったりする問
題点が生じる。
うな構成では、画素電極とゲート電極及びソース電極間
に隙間を設けるために有効液晶駆動面積はゲート電極，
ソース電極で囲まれた領域の面積(最大面積)に対して低
下し、さらに、画素電極とゲート電極間の隙間Ｘでは液
晶に直接的な電位が印加されないため、ノーマリィホワ
イトモードの場合では光が漏れることとなり、黒表示レ
ベルが劣化し、大幅にコントラストが低下する。そこ
で、この光漏れ領域を隠すために、カラーフィルタ等を
配備して対向基板に遮光性の層を設けなければならず、
アライメントのマージンも含めるとさらに有効液晶駆動
面積は低下することになり、画面が暗くなったりする問
題点が生じる。
【０００７】本発明は上記従来の問題点を解決するもの
であり、有効液晶駆動面積を最大限に広げ、画素電極が
ゲート電極，ソース電極からの電界の影響を受けない高
性能なアクティブマトリックス基板の製造方法を提供す
ることを目的とする。
であり、有効液晶駆動面積を最大限に広げ、画素電極が
ゲート電極，ソース電極からの電界の影響を受けない高
性能なアクティブマトリックス基板の製造方法を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明のアクティブマト
リックス基板の製造方法は透明絶縁基板上にゲート電
極，ゲート絶縁層，半導体層，オーミックコンタクト層
を形成する工程と、ソース電極及びドレイン電極からな
る薄膜トランジスタを形成する工程と、前記薄膜トラン
ジスタに透明絶縁膜による平坦化層を設ける工程と、前
記透明絶縁膜上にドレイン電極と画素電極とを接続する
コンタクトホールを形成する工程と、画素電極となる透
明導電膜を前記透明絶縁膜のガラス転移温度Ｔｇ及び多
結晶化温度以下で被着する工程と、前記透明導電膜を多
結晶化温度以上、ガラス転移温度Ｔｇ以下で熱処理する
工程と、前記透明導電膜上にネガレジストを塗布する工
程と、前記透明絶縁基板の裏面から露光を行うことによ
り画素電極を形成する工程を具備したものである。
リックス基板の製造方法は透明絶縁基板上にゲート電
極，ゲート絶縁層，半導体層，オーミックコンタクト層
を形成する工程と、ソース電極及びドレイン電極からな
る薄膜トランジスタを形成する工程と、前記薄膜トラン
ジスタに透明絶縁膜による平坦化層を設ける工程と、前
記透明絶縁膜上にドレイン電極と画素電極とを接続する
コンタクトホールを形成する工程と、画素電極となる透
明導電膜を前記透明絶縁膜のガラス転移温度Ｔｇ及び多
結晶化温度以下で被着する工程と、前記透明導電膜を多
結晶化温度以上、ガラス転移温度Ｔｇ以下で熱処理する
工程と、前記透明導電膜上にネガレジストを塗布する工
程と、前記透明絶縁基板の裏面から露光を行うことによ
り画素電極を形成する工程を具備したものである。
【０００９】この発明によれば、有効液晶駆動面積を最
大限に広げ、画素電極がゲート電極，ソース電極からの
電界の影響を受けない高性能なアクティブマトリックス
基板を容易に製造することができる。
大限に広げ、画素電極がゲート電極，ソース電極からの
電界の影響を受けない高性能なアクティブマトリックス
基板を容易に製造することができる。
【００１０】
【発明の実施の形態】以下本発明の各実施の形態につい
て図面を参照しながら説明する。なお、前記従来のもの
及び各実施の形態において同一の部分については同一符
号を用いるものとする。
て図面を参照しながら説明する。なお、前記従来のもの
及び各実施の形態において同一の部分については同一符
号を用いるものとする。
【００１１】(実施の形態１)図１は本発明のアクティブ
マトリックス基板の製造方法を適用した実施の形態１に
おけるＡＭ基板の構成を示す図であり、図１(a)はその
部分平面図、図１(b)は図１(a)のＡ−Ａ’線に沿う断面
図である。図２は本発明のアクティブマトリックス基板
の製造方法の実施の形態１における製造工程を示す断面
図である。図１において、１は透明絶縁基板、２はゲ−
ト電極、３はゲ−ト絶縁層、４は半導体層、５はエッチ
ングストッパー層、６はオーミックコンタクト層、７は
画素電極、８はソ−ス電極、９はドレイン電極、10は透
明絶縁膜を示しており、次のような製造工程により配置
形成される。
マトリックス基板の製造方法を適用した実施の形態１に
おけるＡＭ基板の構成を示す図であり、図１(a)はその
部分平面図、図１(b)は図１(a)のＡ−Ａ’線に沿う断面
図である。図２は本発明のアクティブマトリックス基板
の製造方法の実施の形態１における製造工程を示す断面
図である。図１において、１は透明絶縁基板、２はゲ−
ト電極、３はゲ−ト絶縁層、４は半導体層、５はエッチ
ングストッパー層、６はオーミックコンタクト層、７は
画素電極、８はソ−ス電極、９はドレイン電極、10は透
明絶縁膜を示しており、次のような製造工程により配置
形成される。
【００１２】まず、図２(a)に示すようにスパッタリン
グによりガラス基板等からなる透明絶縁基板１上にゲ−
ト電極２を得るための金属薄膜(例えばＡｌ薄膜)を堆積
させ、フォトリソグラフィによりレジストパタ−ンを形
成し、ゲ−ト電極２を形成する。次に、ゲート絶縁膜３
として、例えばプラズマＣＶＤ法によりＳｉＮｘ膜を20
00Å堆積し、次いで半導体層４としてａ−Ｓｉ膜、エッ
チングストッパー層５となるＳｉＮｘ膜をそれぞれ500
Å，1500Å連続的に堆積する。次に、ポジ型フォトレジ
ストを塗布し、フォトリソグラフィにより前記ＳｉＮｘ
膜を島状にパターニングする。その後、ソース電極８，
ドレイン電極９と半導体層４とのコンタクト特性を良好
にするために、プラズマＣＶＤにより不純物(例えば燐)
をドーピングした
グによりガラス基板等からなる透明絶縁基板１上にゲ−
ト電極２を得るための金属薄膜(例えばＡｌ薄膜)を堆積
させ、フォトリソグラフィによりレジストパタ−ンを形
成し、ゲ−ト電極２を形成する。次に、ゲート絶縁膜３
として、例えばプラズマＣＶＤ法によりＳｉＮｘ膜を20
00Å堆積し、次いで半導体層４としてａ−Ｓｉ膜、エッ
チングストッパー層５となるＳｉＮｘ膜をそれぞれ500
Å，1500Å連続的に堆積する。次に、ポジ型フォトレジ
ストを塗布し、フォトリソグラフィにより前記ＳｉＮｘ
膜を島状にパターニングする。その後、ソース電極８，
ドレイン電極９と半導体層４とのコンタクト特性を良好
にするために、プラズマＣＶＤにより不純物(例えば燐)
をドーピングした
【００１３】
【外２】
【００１４】をオーミックコンタクト層６として500Å
堆積する。次に、フォトリソグラフィを用いて半導体層
４となるａ−Ｓｉ膜，
堆積する。次に、フォトリソグラフィを用いて半導体層
４となるａ−Ｓｉ膜，
【００１５】
【外３】
【００１６】を同時にエッチングし、所定の形状にパタ
ーニングする。
ーニングする。
【００１７】次に図２(b)に示すように、ソース電極
８，ドレイン電極９となる金属(例えばＴｉ等)をスパッ
タ法により全面に堆積し、フォトリソグラフィにより所
定のソース電極８及びドレイン電極９のパターンを形成
する。次に、感光性の樹脂からなる透明絶縁膜10を例え
ば２〜３μｍ全面に塗布し、通常のフォトリソグラフィ
により、ドレイン電極９と後述の画素電極とをコンタク
トするためのコンタクトホール11を形成する。このよう
にするとＴＦＴ部の段差がなくなり、透明絶縁膜10によ
る平坦化層構造となるため段差に起因する配向不良が低
減する。なお、このコンタクトホール11を形成する際、
コンタクトホール11上のドレイン金属を透明絶縁膜10を
レジストパターンとして用い除去することによって、コ
ンタクトホール11の部分はオーミックコンタクト層だけ
になり、画素電極形成での裏面露光の光が透過するた
め、新たな表面からの露光処理無しにて露光することが
できる。
８，ドレイン電極９となる金属(例えばＴｉ等)をスパッ
タ法により全面に堆積し、フォトリソグラフィにより所
定のソース電極８及びドレイン電極９のパターンを形成
する。次に、感光性の樹脂からなる透明絶縁膜10を例え
ば２〜３μｍ全面に塗布し、通常のフォトリソグラフィ
により、ドレイン電極９と後述の画素電極とをコンタク
トするためのコンタクトホール11を形成する。このよう
にするとＴＦＴ部の段差がなくなり、透明絶縁膜10によ
る平坦化層構造となるため段差に起因する配向不良が低
減する。なお、このコンタクトホール11を形成する際、
コンタクトホール11上のドレイン金属を透明絶縁膜10を
レジストパターンとして用い除去することによって、コ
ンタクトホール11の部分はオーミックコンタクト層だけ
になり、画素電極形成での裏面露光の光が透過するた
め、新たな表面からの露光処理無しにて露光することが
できる。
【００１８】次に図２(c)に示すように、透明導電膜(例
えばＩＴＯ膜)７ｐをスパッタ法により全面に堆積す
る。この時、成膜温度を透明絶縁膜10の耐熱温度よりも
低い温度、例えば透明絶縁膜10がアクリル系樹脂の場合
では約250℃が耐熱限界であるため、それ以下にて成膜
を行う。これにより透明絶縁膜10からの脱ガス、変質等
を抑制することができる。その後、空気中あるいは不活
性ガス例えばＮ2で熱処理し、同様に耐熱限界範囲にて
できるだけ高い温度で10〜30分程度の処理を行う。これ
によって、透明導電膜７ｐの光透過率の向上と抵抗率の
低減及びエッチング精度の向上を図ることができる。図
５は本発明のアクティブマトリックス基板の製造方法の
実施の形態１における熱処理温度と抵抗率との関係を示
すグラフであり、前記の熱処理はこのグラフに示すよう
な傾向となる。
えばＩＴＯ膜)７ｐをスパッタ法により全面に堆積す
る。この時、成膜温度を透明絶縁膜10の耐熱温度よりも
低い温度、例えば透明絶縁膜10がアクリル系樹脂の場合
では約250℃が耐熱限界であるため、それ以下にて成膜
を行う。これにより透明絶縁膜10からの脱ガス、変質等
を抑制することができる。その後、空気中あるいは不活
性ガス例えばＮ2で熱処理し、同様に耐熱限界範囲にて
できるだけ高い温度で10〜30分程度の処理を行う。これ
によって、透明導電膜７ｐの光透過率の向上と抵抗率の
低減及びエッチング精度の向上を図ることができる。図
５は本発明のアクティブマトリックス基板の製造方法の
実施の形態１における熱処理温度と抵抗率との関係を示
すグラフであり、前記の熱処理はこのグラフに示すよう
な傾向となる。
【００１９】このグラフにおいて約200℃で抵抗率の変
曲点が見られるが、これが非晶質と結晶との転移温度
(ガラス転移温度Ｔｇ)となる。この付近の温度で熱処理
を行なうことにより、非晶質と結晶とが混在した膜とな
り、特にパターニング精度に優れた膜となる。次に透明
導電膜７ｐ上に画素電極を形成するためのレジストを塗
布するが、従来のようにポジ型レジストを塗布し、マス
クを用いて露光を行う方法に代えて本実施の形態におい
ては透明導電膜７ｐ上にネガレジスト12を塗布し、基板
裏面からの紫外領域の波長光による光照射により露光を
行うようにしている。これにより各電極がマスクとなる
ため、通常使用するマスクが不要となって、マスクとの
重ね合わせ精度も考慮する必要が無くなり、画素電極と
して有効最大領域が得られることになる。また、ネガレ
ジスト12を用いることで、従来のポジ型レジストで課題
となっていた異物によるレジストパターン残存に伴う短
絡欠陥の発生がなくなる。しかし、このままではドレイ
ン電極９上の部分は露光されないため基板表面からマス
クを用いてドレイン電極９の部分のみ露光を行いレジス
トパターンを形成することになる。
曲点が見られるが、これが非晶質と結晶との転移温度
(ガラス転移温度Ｔｇ)となる。この付近の温度で熱処理
を行なうことにより、非晶質と結晶とが混在した膜とな
り、特にパターニング精度に優れた膜となる。次に透明
導電膜７ｐ上に画素電極を形成するためのレジストを塗
布するが、従来のようにポジ型レジストを塗布し、マス
クを用いて露光を行う方法に代えて本実施の形態におい
ては透明導電膜７ｐ上にネガレジスト12を塗布し、基板
裏面からの紫外領域の波長光による光照射により露光を
行うようにしている。これにより各電極がマスクとなる
ため、通常使用するマスクが不要となって、マスクとの
重ね合わせ精度も考慮する必要が無くなり、画素電極と
して有効最大領域が得られることになる。また、ネガレ
ジスト12を用いることで、従来のポジ型レジストで課題
となっていた異物によるレジストパターン残存に伴う短
絡欠陥の発生がなくなる。しかし、このままではドレイ
ン電極９上の部分は露光されないため基板表面からマス
クを用いてドレイン電極９の部分のみ露光を行いレジス
トパターンを形成することになる。
【００２０】次に図２(d)に示すように、前記のレジス
トパターン形成後において、透明導電膜７ｐの不要部分
をエッチャント(例えば沃化水素系溶液)でエッチングし
て画素電極７とし、ＡＭ基板として完成する。
トパターン形成後において、透明導電膜７ｐの不要部分
をエッチャント(例えば沃化水素系溶液)でエッチングし
て画素電極７とし、ＡＭ基板として完成する。
【００２１】以上のように本実施の形態によれば、透明
導電膜上にネガレジストを塗布し、基板裏面からの光照
射により露光を行うようにしているので、各電極がマス
クとなるため、通常使用するマスクが不要となり、マス
クとの重ね合わせ精度も考慮する必要が無くなり、画素
電極として有効最大領域が得られる。また、従来のポジ
型レジストではマスク上に異物が存在するとそれがマス
クとなって画素電極間がショートする場合があり、これ
に対してレーザーなどによるリペアーを行うとソース電
極にまでダメージが及ぶことがあって歩留まり低下の１
要因となっていたが、本実施の形態ではゲート電極，ソ
ース電極がマスクとなるので、基板上に異物が存在して
も画素間ショートにはならず、歩留まり向上効果があ
る。さらにまた、透明絶縁膜の膜厚分だけ画素電極がゲ
ート電極，ソース電極から離れるので画素電極がこれら
各電極からの電界の影響を受けることがなく、これに起
因する画質劣化の問題はない。
導電膜上にネガレジストを塗布し、基板裏面からの光照
射により露光を行うようにしているので、各電極がマス
クとなるため、通常使用するマスクが不要となり、マス
クとの重ね合わせ精度も考慮する必要が無くなり、画素
電極として有効最大領域が得られる。また、従来のポジ
型レジストではマスク上に異物が存在するとそれがマス
クとなって画素電極間がショートする場合があり、これ
に対してレーザーなどによるリペアーを行うとソース電
極にまでダメージが及ぶことがあって歩留まり低下の１
要因となっていたが、本実施の形態ではゲート電極，ソ
ース電極がマスクとなるので、基板上に異物が存在して
も画素間ショートにはならず、歩留まり向上効果があ
る。さらにまた、透明絶縁膜の膜厚分だけ画素電極がゲ
ート電極，ソース電極から離れるので画素電極がこれら
各電極からの電界の影響を受けることがなく、これに起
因する画質劣化の問題はない。
【００２２】(実施の形態２)図３は本発明のアクティブ
マトリックス基板の製造方法を適用した実施の形態２に
おけるＡＭ基板の構成を示す図であり、図３(a)はその
部分平面図、図３(b)は図３(a)のＡ−Ａ’線に沿う断面
図である。図４は本発明のアクティブマトリックス基板
の製造方法の実施の形態２における製造工程を示す断面
図である。この図３に示すＡＭ基板はその構成ついては
前記図１に示したものと同様であるが、製造方法に特徴
があるものであり、以下図４を参照して説明する。
マトリックス基板の製造方法を適用した実施の形態２に
おけるＡＭ基板の構成を示す図であり、図３(a)はその
部分平面図、図３(b)は図３(a)のＡ−Ａ’線に沿う断面
図である。図４は本発明のアクティブマトリックス基板
の製造方法の実施の形態２における製造工程を示す断面
図である。この図３に示すＡＭ基板はその構成ついては
前記図１に示したものと同様であるが、製造方法に特徴
があるものであり、以下図４を参照して説明する。
【００２３】まず、図４(a)に示すように、スパッタリ
ングによりガラス基板等からなる透明絶縁基板１上にゲ
−ト電極２を得るための金属薄膜(例えばＡｌ膜)を堆積
させ、フォトリソグラフィによりレジストパタ−ンを形
成し、エッチングによってゲ−ト電極２を形成する。次
に、ゲート絶縁膜３として、例えばプラズマＣＶＤ法に
よりＳｉＮｘ膜を2000Å堆積し、次いで半導体層４とし
てａ−Ｓｉ膜，エッチングストッパー層５となるＳｉＮ
ｘ膜をそれぞれ500Å，1500Å連続的に堆積する。次
に、ポジ型フォトレジストを塗布し、フォトリソグラフ
ィー及びエッチングにより前記ＳｉＮｘ膜を島状にパタ
ーニングする。
ングによりガラス基板等からなる透明絶縁基板１上にゲ
−ト電極２を得るための金属薄膜(例えばＡｌ膜)を堆積
させ、フォトリソグラフィによりレジストパタ−ンを形
成し、エッチングによってゲ−ト電極２を形成する。次
に、ゲート絶縁膜３として、例えばプラズマＣＶＤ法に
よりＳｉＮｘ膜を2000Å堆積し、次いで半導体層４とし
てａ−Ｓｉ膜，エッチングストッパー層５となるＳｉＮ
ｘ膜をそれぞれ500Å，1500Å連続的に堆積する。次
に、ポジ型フォトレジストを塗布し、フォトリソグラフ
ィー及びエッチングにより前記ＳｉＮｘ膜を島状にパタ
ーニングする。
【００２４】その後、ソース電極８，ドレイン電極９と
半導体層４とのコンタクト特性を良好にするためにプラ
ズマＣＶＤにより不純物(例えば燐)をドーピングした
半導体層４とのコンタクト特性を良好にするためにプラ
ズマＣＶＤにより不純物(例えば燐)をドーピングした
【００２５】
【外４】
【００２６】をオーミックコンタクト層13として500Å
堆積する。実施の形態１では
堆積する。実施の形態１では
【００２７】
【外５】
【００２８】はアモルファスとなるように成膜ガス，圧
力等条件設定を行っているが、本実施の形態２において
は
力等条件設定を行っているが、本実施の形態２において
は
【００２９】
【外６】
【００３０】は原料ガスであるＳｉＨ4とＨ2の比率を従
来１：５程度であったのを１：10〜１：25の範囲で成膜
を行い微結晶Ｓｉとし、光透過性半導体膜としている。
次にフォトリソグラフィを用いて半導体層４となるａ−
Ｓｉ膜，オーミックコンタクト層13となる
来１：５程度であったのを１：10〜１：25の範囲で成膜
を行い微結晶Ｓｉとし、光透過性半導体膜としている。
次にフォトリソグラフィを用いて半導体層４となるａ−
Ｓｉ膜，オーミックコンタクト層13となる
【００３１】
【外７】
【００３２】を同時にエッチングする。
【００３３】次に図４(b)に示すように、ソース電極８
となる金属(例えばＴｉ等)をスパッタ法により全面に堆
積し、フォトリソグラフィによりソース電極８，ドレイ
ン電極９のパターンを形成する。この時ドレイン電極９
の金属膜も除去し、ドレイン電極９は前記ａ−Ｓｉ膜及
び
となる金属(例えばＴｉ等)をスパッタ法により全面に堆
積し、フォトリソグラフィによりソース電極８，ドレイ
ン電極９のパターンを形成する。この時ドレイン電極９
の金属膜も除去し、ドレイン電極９は前記ａ−Ｓｉ膜及
び
【００３４】
【外８】
【００３５】となる。次に透明絶縁膜10を例えば２〜３
μｍ全面に塗布し、通常のフォトリソグラフィにより、
ドレイン電極９と後述の画素電極とをコンタクトするた
めのコンタクトホール11を形成する。このようにすると
ＴＦＴ部の段差がなくなり、透明絶縁膜10による平坦化
層構造となるため段差に起因する配向不良が低減する。
なお、このコンタクトホール11を形成する際、コンタク
トホール11上のドレイン金属を透明絶縁膜10をレジスト
パターンとして用い除去することによって、コンタクト
ホール11の部分はオーミックコンタクト層だけになり、
画素電極形成での裏面露光の光が透過するため、新たな
表面からの露光処理無しにて露光することができる。
μｍ全面に塗布し、通常のフォトリソグラフィにより、
ドレイン電極９と後述の画素電極とをコンタクトするた
めのコンタクトホール11を形成する。このようにすると
ＴＦＴ部の段差がなくなり、透明絶縁膜10による平坦化
層構造となるため段差に起因する配向不良が低減する。
なお、このコンタクトホール11を形成する際、コンタク
トホール11上のドレイン金属を透明絶縁膜10をレジスト
パターンとして用い除去することによって、コンタクト
ホール11の部分はオーミックコンタクト層だけになり、
画素電極形成での裏面露光の光が透過するため、新たな
表面からの露光処理無しにて露光することができる。
【００３６】次に図４(c)に示すように、画素電極用の
透明導電膜(例えばＩＴＯ膜)７ｐをスパッタ法により全
面に堆積する。この時、成膜温度を実施の形態１と同様
にし、且つ成膜後の熱処理を同様な温度制約条件にて処
理を行い、透明導電膜10上にネガレジスト12を塗布し、
基板裏面からの紫外領域の波長光による光照射により露
光を行う。
透明導電膜(例えばＩＴＯ膜)７ｐをスパッタ法により全
面に堆積する。この時、成膜温度を実施の形態１と同様
にし、且つ成膜後の熱処理を同様な温度制約条件にて処
理を行い、透明導電膜10上にネガレジスト12を塗布し、
基板裏面からの紫外領域の波長光による光照射により露
光を行う。
【００３７】次に図４(d)に示すように、このときのａ
−Ｓｉ膜，
−Ｓｉ膜，
【００３８】
【外９】
【００３９】は光透過性なので１回の露光で画素領域と
コンタクト領域が露光され、エッチングによって画素電
極７を形成することができ、ＡＭ基板として完成する。
コンタクト領域が露光され、エッチングによって画素電
極７を形成することができ、ＡＭ基板として完成する。
【００４０】以上のように本実施の形態によれば、透明
導電膜上にネガレジストを塗布し、基板裏面からの光照
射により露光を行うようにしているので、各電極がマス
クとなるため、通常使用するマスクが不要となる等、前
記実施の形態１と同様の特徴に加え、オーミックコンタ
クト層に
導電膜上にネガレジストを塗布し、基板裏面からの光照
射により露光を行うようにしているので、各電極がマス
クとなるため、通常使用するマスクが不要となる等、前
記実施の形態１と同様の特徴に加え、オーミックコンタ
クト層に
【００４１】
【外１０】
【００４２】を用いることにより画素電極との直接コン
タクトが可能になり一度の露光でドレイン電極部とのコ
ンタクトまで形成できるため工程が簡略化され、さらに
画素用の導電膜成膜後に熱処理をすることにより透過率
が向上し、裏面露光時の時間短縮，低抵抗化，エッチン
グ精度の向上を図ることができる。
タクトが可能になり一度の露光でドレイン電極部とのコ
ンタクトまで形成できるため工程が簡略化され、さらに
画素用の導電膜成膜後に熱処理をすることにより透過率
が向上し、裏面露光時の時間短縮，低抵抗化，エッチン
グ精度の向上を図ることができる。
【００４３】
【発明の効果】以上のように本発明によれば、透明導電
膜上にネガレジストを塗布し、基板裏面からの光照射に
より露光を行うようにしているので、各電極がマスクと
なるため、マスク合わせ精度による隙間が最小になり、
また、有効画素領域が最大となって透過率が向上し、輝
度が著しく良化するばかりでなく、画素電極がゲート電
極，ソース電極からの電界の影響を受けないという有利
な効果が得られる。
膜上にネガレジストを塗布し、基板裏面からの光照射に
より露光を行うようにしているので、各電極がマスクと
なるため、マスク合わせ精度による隙間が最小になり、
また、有効画素領域が最大となって透過率が向上し、輝
度が著しく良化するばかりでなく、画素電極がゲート電
極，ソース電極からの電界の影響を受けないという有利
な効果が得られる。
【図１】本発明のアクティブマトリックス基板の製造方
法を実施の形態１において適用したＡＭ基板の構成を示
す図
法を実施の形態１において適用したＡＭ基板の構成を示
す図
【図２】本発明のアクティブマトリックス基板の製造方
法の実施の形態１における製造工程を示す断面図
法の実施の形態１における製造工程を示す断面図
【図３】本発明のアクティブマトリックス基板の製造方
法を実施の形態２において適用したＡＭ基板の構成を示
す図
法を実施の形態２において適用したＡＭ基板の構成を示
す図
【図４】本発明のアクティブマトリックス基板の製造方
法の実施の形態２における製造工程を示す断面図
法の実施の形態２における製造工程を示す断面図
【図５】本発明のアクティブマトリックス基板の製造方
法の実施の形態１における熱処理温度と抵抗率との関係
を示すグラフ
法の実施の形態１における熱処理温度と抵抗率との関係
を示すグラフ
【図６】従来のアクティブマトリックス基板の構成の一
例を示す図
例を示す図
１ 透明絶縁基板 ２ ゲ−ト電極 ３ ゲ−ト絶縁膜 ４ 半導体層 ５ エッチングストッパー層 ６，13 オーミックコンタクト層 ７ 画素電極 ８ ソ−ス電極 ９ ドレイン電極 10 透明絶縁膜 11 コンタクトホール 12 ネガレジスト
Claims (4)
- 【請求項１】 透明絶縁基板上にゲート電極，ゲート絶
縁層，半導体層，オーミックコンタクト層を形成する工
程と、ソース電極及びドレイン電極からなる薄膜トラン
ジスタを形成する工程と、前記薄膜トランジスタに透明
絶縁膜による平坦化層を設ける工程と、前記透明絶縁膜
上にドレイン電極と画素電極とを接続するコンタクトホ
ールを形成する工程と、画素電極となる透明導電膜を前
記透明絶縁膜のガラス転移温度Ｔｇ及び多結晶化温度以
下で被着する工程と、前記透明導電膜を多結晶化温度以
上、ガラス転移温度Ｔｇ以下で熱処理する工程と、前記
透明導電膜上にネガレジストを塗布する工程と、前記透
明絶縁基板の裏面から露光を行うことにより画素電極を
形成する工程を具備したことを特徴とするアクティブマ
トリックス基板の製造方法。 - 【請求項２】 透明絶縁膜として感光性樹脂を用いるこ
とを特徴とする請求項１記載のアクティブマトリックス
基板の製造方法。 - 【請求項３】 オーミックコンタクト層は光透過性半導
体材料からなることを特徴とする請求項１または請求項
２記載のアクティブマトリックス基板の製造方法。 - 【請求項４】 光透過性半導体材料からなる層はドレイ
ン電極と直接コンタクトされることを特徴とする請求項
３記載のアクティブマトリックス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28077297A JPH11119251A (ja) | 1997-10-14 | 1997-10-14 | アクティブマトリックス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28077297A JPH11119251A (ja) | 1997-10-14 | 1997-10-14 | アクティブマトリックス基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11119251A true JPH11119251A (ja) | 1999-04-30 |
Family
ID=17629756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28077297A Pending JPH11119251A (ja) | 1997-10-14 | 1997-10-14 | アクティブマトリックス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11119251A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010082831A (ko) * | 2000-02-21 | 2001-08-31 | 구본준, 론 위라하디락사 | 액정표시장치의 제조방법 |
| JP2001281698A (ja) * | 2000-03-30 | 2001-10-10 | Advanced Display Inc | 電気光学素子の製法 |
| KR100870664B1 (ko) * | 2002-07-03 | 2008-11-26 | 엘지디스플레이 주식회사 | 횡전계방식 액정 표시소자의 제조방법 |
| US7483009B2 (en) | 2002-12-27 | 2009-01-27 | Sharp Kabushiki Kaisha | Display device substrate and liquid crystal display device having the same |
| JP2009215875A (ja) * | 2009-05-08 | 2009-09-24 | Lonseal Corp | 腰壁材 |
-
1997
- 1997-10-14 JP JP28077297A patent/JPH11119251A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010082831A (ko) * | 2000-02-21 | 2001-08-31 | 구본준, 론 위라하디락사 | 액정표시장치의 제조방법 |
| JP2001281698A (ja) * | 2000-03-30 | 2001-10-10 | Advanced Display Inc | 電気光学素子の製法 |
| KR100870664B1 (ko) * | 2002-07-03 | 2008-11-26 | 엘지디스플레이 주식회사 | 횡전계방식 액정 표시소자의 제조방법 |
| US7483009B2 (en) | 2002-12-27 | 2009-01-27 | Sharp Kabushiki Kaisha | Display device substrate and liquid crystal display device having the same |
| US7576721B2 (en) | 2002-12-27 | 2009-08-18 | Sharp Kabushiki Kaisha | Display device substrate and liquid crystal display device having the same |
| US7602358B2 (en) | 2002-12-27 | 2009-10-13 | Sharp Kabushiki Kaisha | Display device substrate and liquid crystal display device having the same |
| US8605016B2 (en) | 2002-12-27 | 2013-12-10 | Sharp Kabushiki Kaisha | Display device substrate and liquid crystal display device having the same |
| JP2009215875A (ja) * | 2009-05-08 | 2009-09-24 | Lonseal Corp | 腰壁材 |
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