JPH05196962A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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- JPH05196962A JPH05196962A JP792192A JP792192A JPH05196962A JP H05196962 A JPH05196962 A JP H05196962A JP 792192 A JP792192 A JP 792192A JP 792192 A JP792192 A JP 792192A JP H05196962 A JPH05196962 A JP H05196962A
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Abstract
(57)【要約】
【目的】液晶駆動に用いるスタガー型ＴＦＴを備えた液
晶表示装置の製造方法に関し、ゲート電極を細くする際
にドレインバスラインの縮小化を防止することを目的と
する。 【構成】透明基板１上にドレインバスライン５を形成す
る工程と、トランジスタのソース電極９と、ドレインバ
スライン５を被覆するドレイン電極８とを透明導電材に
より形成する工程と、全面にコンタクト層10、動作半導
体層11、絶縁層12及び導電層13を順に堆積する工程と、
ソース電極９からドレイン電極８に到るゲート領域をマ
スク14により覆って、導電層13からコンタクト層10まで
をエッチング除去し、マスク14の下に残存した導電膜13
をトランジスタのゲート電極となす工程と、ゲート電極
の少なくとも側方をエッチングして縮小化する工程とを
含み構成する。
晶表示装置の製造方法に関し、ゲート電極を細くする際
にドレインバスラインの縮小化を防止することを目的と
する。 【構成】透明基板１上にドレインバスライン５を形成す
る工程と、トランジスタのソース電極９と、ドレインバ
スライン５を被覆するドレイン電極８とを透明導電材に
より形成する工程と、全面にコンタクト層10、動作半導
体層11、絶縁層12及び導電層13を順に堆積する工程と、
ソース電極９からドレイン電極８に到るゲート領域をマ
スク14により覆って、導電層13からコンタクト層10まで
をエッチング除去し、マスク14の下に残存した導電膜13
をトランジスタのゲート電極となす工程と、ゲート電極
の少なくとも側方をエッチングして縮小化する工程とを
含み構成する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置の製造方
法に関し、より詳しくは、液晶駆動に用いるスタガー型
薄膜トランジスタを備えた液晶表示装置の製造方法に関
する。
法に関し、より詳しくは、液晶駆動に用いるスタガー型
薄膜トランジスタを備えた液晶表示装置の製造方法に関
する。
【０００２】液晶表示装置は、大型テレビやラップトッ
プ型パソコンのディスプレイの市場拡大に伴って需要が
見込まれている。このため、その駆動に用いられる薄膜
トランジスタ（thin film transistor ;ＴＦＴ）に関し
て構造が単純で工程数が少なく、高歩留り、低コストが
可能であるスタガー型薄膜トランジスタを開発する必要
がある。
プ型パソコンのディスプレイの市場拡大に伴って需要が
見込まれている。このため、その駆動に用いられる薄膜
トランジスタ（thin film transistor ;ＴＦＴ）に関し
て構造が単純で工程数が少なく、高歩留り、低コストが
可能であるスタガー型薄膜トランジスタを開発する必要
がある。
【０００３】
【従来の技術】液晶表示装置においてマトリクス状に接
続されるスタガー型ＴＦＴとドレインバスラインは、例
えば図３に示すような断面図となっている。
続されるスタガー型ＴＦＴとドレインバスラインは、例
えば図３に示すような断面図となっている。
【０００４】まず、図３(a) に示すように、透明基板３
１上に遮光膜３２、第一の絶縁層３３を形成し、この絶
縁層３３の上に酸化インジウム錫（ＩＴＯ）よりなるソ
ース電極３４とドレイン電極３５を形成した後に、アル
ミニウムよりなるドレインバスライン３６をドレイン電
極３５の上に形成する。この場合のソース電極３４とド
レイン電極３５の間の間隙は遮光膜３２の上方に位置す
るようにする。
１上に遮光膜３２、第一の絶縁層３３を形成し、この絶
縁層３３の上に酸化インジウム錫（ＩＴＯ）よりなるソ
ース電極３４とドレイン電極３５を形成した後に、アル
ミニウムよりなるドレインバスライン３６をドレイン電
極３５の上に形成する。この場合のソース電極３４とド
レイン電極３５の間の間隙は遮光膜３２の上方に位置す
るようにする。
【０００５】その後に、ソース電極３４とドレイン電極
３５の表面にコンタクト層３７を形成し、さらに、動作
半導体層３８及び第二の絶縁層３９を成膜し、ついで、
第二の絶縁層３９からコンタクト層３７までを連続的に
パターニングして、これらの層をソース電極３４からド
レイン電極３５にかけた領域に残存させる。
３５の表面にコンタクト層３７を形成し、さらに、動作
半導体層３８及び第二の絶縁層３９を成膜し、ついで、
第二の絶縁層３９からコンタクト層３７までを連続的に
パターニングして、これらの層をソース電極３４からド
レイン電極３５にかけた領域に残存させる。
【０００６】ついで、図３(b) に示すように、全面に第
三の絶縁層４０を成膜してから、パターニングされた動
作半導体層３８の上方にアルミニウムよりなるゲート電
極４１を形成してＴＦＴを作製していた。なお、ゲート
電極４１の下の２つの絶縁層３９，４０はゲート絶縁層
となる。
三の絶縁層４０を成膜してから、パターニングされた動
作半導体層３８の上方にアルミニウムよりなるゲート電
極４１を形成してＴＦＴを作製していた。なお、ゲート
電極４１の下の２つの絶縁層３９，４０はゲート絶縁層
となる。
【０００７】このような工程によれば、遮光膜３２、ド
レインバスライン３６、ソース／ドレイン電極３４，３
５、動作半導体層３８及びゲート電極４１を形成する工
程において別々にマスクを形成しており、合計５枚のマ
スクが必要であった。
レインバスライン３６、ソース／ドレイン電極３４，３
５、動作半導体層３８及びゲート電極４１を形成する工
程において別々にマスクを形成しており、合計５枚のマ
スクが必要であった。
【０００８】この構造からマスク数を減らすことを考え
た場合、ゲート電極４１の下の絶縁層４０を取り除いた
構造を採用して、図４に示すように、ドレイン電極３５
の上にドレインバスライン３６を形成した後に（図４
(a))、コンタクト層３７、動作半導体層３８、絶縁層３
９及びゲート電極４１を構成する膜を順に形成した後
に、これらを１枚のマスク４２でパターニングすること
が可能である（図４(b))。
た場合、ゲート電極４１の下の絶縁層４０を取り除いた
構造を採用して、図４に示すように、ドレイン電極３５
の上にドレインバスライン３６を形成した後に（図４
(a))、コンタクト層３７、動作半導体層３８、絶縁層３
９及びゲート電極４１を構成する膜を順に形成した後
に、これらを１枚のマスク４２でパターニングすること
が可能である（図４(b))。
【０００９】ところで、このままの状態では、ゲート電
極４１がその下の動作半導体層３８と同一幅であり、ゲ
ート電極４１の側方からソース層３４にリーク電流が流
れ易くなるために、リン酸やショウ酸等を用いてゲート
電極４１の幅をゲート絶縁層３９よりも縮小する必要が
ある（図４(c))。
極４１がその下の動作半導体層３８と同一幅であり、ゲ
ート電極４１の側方からソース層３４にリーク電流が流
れ易くなるために、リン酸やショウ酸等を用いてゲート
電極４１の幅をゲート絶縁層３９よりも縮小する必要が
ある（図４(c))。
【００１０】
【発明が解決しようとする課題】しかし、このような方
法ではドレイン電極３５の上に露出しているドレインバ
スライン３６も、ゲート電極４１の縮小化の際に腐食さ
れて細りが生じるため、その抵抗が増加するといった問
題がある。
法ではドレイン電極３５の上に露出しているドレインバ
スライン３６も、ゲート電極４１の縮小化の際に腐食さ
れて細りが生じるため、その抵抗が増加するといった問
題がある。
【００１１】これに対して、予めドレインバスライン３
６を太くして低抵抗化を防止することも考えられるが、
ドレインバスライン３６が縮小する分だけマージンを確
保する必要があり、高密度化の要請に反することにな
る。
６を太くして低抵抗化を防止することも考えられるが、
ドレインバスライン３６が縮小する分だけマージンを確
保する必要があり、高密度化の要請に反することにな
る。
【００１２】本発明はこのような問題に鑑みてなされた
ものであって、ゲート電極を細くする際にドレインバス
ラインの縮小化を防止することができる液晶表示装置の
製造方法を提供することを目的とする。
ものであって、ゲート電極を細くする際にドレインバス
ラインの縮小化を防止することができる液晶表示装置の
製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記した課題は、図２に
例示するように、透明基板１の上にドレインバスライン
５を形成する工程と、前記透明基板１の上に、薄膜トラ
ンジスタのソース電極９と、前記ドレインバスライン５
を被覆するドレイン電極８とを透明導電材により形成す
る工程と、全面にコンタクト層１０、動作半導体層１１
及び絶縁層１２を順に積層し、該絶縁層１２の上に導電
層１３を堆積する工程と、記ソース電極９から前記ドレ
イン電極８に到るゲート領域をマスク１４によって覆う
工程と、前記マスク１４に覆われない領域にある前記導
電層１３、前記絶縁層１２、前記動作半導体層１１及び
コンタクト層１０を連続的にエッチング除去して、前記
マスク１４の下に残存した前記導電膜１３を前記薄膜ト
ランジスタのゲート電極Ｇとし、その下の前記絶縁層１
２をゲート絶縁層となす工程と、前記ゲート電極Ｇの少
なくとも側方を選択的にエッチングして縮小化する工程
とを有することを特徴とする液晶表示装置の製造方法に
よって達成する。
例示するように、透明基板１の上にドレインバスライン
５を形成する工程と、前記透明基板１の上に、薄膜トラ
ンジスタのソース電極９と、前記ドレインバスライン５
を被覆するドレイン電極８とを透明導電材により形成す
る工程と、全面にコンタクト層１０、動作半導体層１１
及び絶縁層１２を順に積層し、該絶縁層１２の上に導電
層１３を堆積する工程と、記ソース電極９から前記ドレ
イン電極８に到るゲート領域をマスク１４によって覆う
工程と、前記マスク１４に覆われない領域にある前記導
電層１３、前記絶縁層１２、前記動作半導体層１１及び
コンタクト層１０を連続的にエッチング除去して、前記
マスク１４の下に残存した前記導電膜１３を前記薄膜ト
ランジスタのゲート電極Ｇとし、その下の前記絶縁層１
２をゲート絶縁層となす工程と、前記ゲート電極Ｇの少
なくとも側方を選択的にエッチングして縮小化する工程
とを有することを特徴とする液晶表示装置の製造方法に
よって達成する。
【００１４】または、前記ドレインバスライン５をアル
ミニウムにより形成し、かつ、前記ドレイン電極８を構
成する前記透明導電材が３００℃以下の温度で成長され
ることを特徴とする請求項１記載の液晶表示装置の製造
方法によって達成する。
ミニウムにより形成し、かつ、前記ドレイン電極８を構
成する前記透明導電材が３００℃以下の温度で成長され
ることを特徴とする請求項１記載の液晶表示装置の製造
方法によって達成する。
【００１５】
【作 用】本発明によれば、ドレインバスライン５を形
成した後にこれを被覆するドレイン電極８を形成し、そ
の後の工程でゲート電極Ｇを形成している。
成した後にこれを被覆するドレイン電極８を形成し、そ
の後の工程でゲート電極Ｇを形成している。
【００１６】このため、ゲート電極Ｇの側部を薄層化す
る際に、同一材料よりなるドレインバスラインが縮小化
することはなくなり、ドレインバスラインの高抵抗化が
防止され、しかも、無駄なマージンが必要なくなり高密
度化の障害が除かれる。
る際に、同一材料よりなるドレインバスラインが縮小化
することはなくなり、ドレインバスラインの高抵抗化が
防止され、しかも、無駄なマージンが必要なくなり高密
度化の障害が除かれる。
【００１７】また、ドレインバスライン５をアルミニウ
ムにより形成する場合に、ドレイン電極８を構成する透
明導電材を３００℃以下の温度下で形成している。この
ため、ドレインバスライン５のヒロック発生が未然に防
止される。
ムにより形成する場合に、ドレイン電極８を構成する透
明導電材を３００℃以下の温度下で形成している。この
ため、ドレインバスライン５のヒロック発生が未然に防
止される。
【００１８】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図１、２は、本発明の一実施例装置及び
その製造工程を示す断面図である。
いて説明する。図１、２は、本発明の一実施例装置及び
その製造工程を示す断面図である。
【００１９】図において符号１は、ガラス等よりなる透
明絶縁性基板ある。まず、図１(a) に示すように、透明
絶縁性基板１の上にスパッタ法によりクロム（Cr）を堆
積し、これをフォトリソグラフィー法によりパターニン
グして液晶表示装置の画素を囲む領域内に残存させ、そ
のCrを遮光膜２とする。
明絶縁性基板ある。まず、図１(a) に示すように、透明
絶縁性基板１の上にスパッタ法によりクロム（Cr）を堆
積し、これをフォトリソグラフィー法によりパターニン
グして液晶表示装置の画素を囲む領域内に残存させ、そ
のCrを遮光膜２とする。
【００２０】さらに、プラズマＣＶＤ法により２０％Si
H4、N2O を含むガスを用いて、全面にSiO2よりなる絶縁
膜３を６０００Åの厚さに形成する。この後に、スパッ
タ法により膜厚１０００Åのアルミニウム（Al）膜４を
形成し、フォトレジスト等のマスクを用いてアルミニウ
ム膜４をパターニングしてドレインバスライン５を形成
する。
H4、N2O を含むガスを用いて、全面にSiO2よりなる絶縁
膜３を６０００Åの厚さに形成する。この後に、スパッ
タ法により膜厚１０００Åのアルミニウム（Al）膜４を
形成し、フォトレジスト等のマスクを用いてアルミニウ
ム膜４をパターニングしてドレインバスライン５を形成
する。
【００２１】次に、図１(b) に示すように、ＤＣスパッ
タ法又はイオンプレーティング法によって酸化インジウ
ム錫（ＩＴＯ）よりなる透明導電膜６を例えば５００Å
程度の厚さに成膜する。この場合、３００℃以下の低温
で成膜すれば、ドレインバスライン５を構成するアルミ
ニウム膜４にヒロックが発生することを防止できる。
タ法又はイオンプレーティング法によって酸化インジウ
ム錫（ＩＴＯ）よりなる透明導電膜６を例えば５００Å
程度の厚さに成膜する。この場合、３００℃以下の低温
で成膜すれば、ドレインバスライン５を構成するアルミ
ニウム膜４にヒロックが発生することを防止できる。
【００２２】この後に、フォトレジストを塗布してこれ
を露光、現像し、少なくともソース／ドレイン領域及び
その周囲を覆うとともにソース領域とドレイン領域を露
出するマスク７を形成する。
を露光、現像し、少なくともソース／ドレイン領域及び
その周囲を覆うとともにソース領域とドレイン領域を露
出するマスク７を形成する。
【００２３】そして、マスク７から露出した透明導電膜
６を塩素系エッチング液等により除去して、少なくとも
薄膜トランジスタのドレイン電極８とソース電極９とを
形成し、ついでマスク７を剥離する（図１(c))。この状
態では、ドレインバスライン５がドレイン電極８に被覆
される。
６を塩素系エッチング液等により除去して、少なくとも
薄膜トランジスタのドレイン電極８とソース電極９とを
形成し、ついでマスク７を剥離する（図１(c))。この状
態では、ドレインバスライン５がドレイン電極８に被覆
される。
【００２４】ついで、フォスフィン(PH3）を透明絶縁性
基板１に供給し、プラズマＣＶＤ法によりPH3 をプラズ
マ処理してドレイン電極８とソース電極９の表面に燐
（Ｐ）を付着させる。
基板１に供給し、プラズマＣＶＤ法によりPH3 をプラズ
マ処理してドレイン電極８とソース電極９の表面に燐
（Ｐ）を付着させる。
【００２５】次に、図２(d) に示すように、２０％SiH4
を含むガスを用いてプラズマＣＶＤ法によりa-Siの動作
半導体層１１を全面に３００Å形成する。この場合、ソ
ース／ドレイン電極８，９と動作半導体層１１の間に
は、燐の拡散によりa-Siよりなるｎ型コンタクト層１０
が均一に形成される。
を含むガスを用いてプラズマＣＶＤ法によりa-Siの動作
半導体層１１を全面に３００Å形成する。この場合、ソ
ース／ドレイン電極８，９と動作半導体層１１の間に
は、燐の拡散によりa-Siよりなるｎ型コンタクト層１０
が均一に形成される。
【００２６】そして、コンタクト層１０を形成した後
に、２０％SiH4、NH3 を含むガスを使用してプラズマＣ
ＶＤ法により SiNx 膜１２を３０００Åの厚さに成長す
る。さらに、アルミニウム膜１３をスパッタ法により例
えば４０００Åの厚さに堆積する。
に、２０％SiH4、NH3 を含むガスを使用してプラズマＣ
ＶＤ法により SiNx 膜１２を３０００Åの厚さに成長す
る。さらに、アルミニウム膜１３をスパッタ法により例
えば４０００Åの厚さに堆積する。
【００２７】この後に、フォトレジストを塗布し、これ
を露光、現像してドレイン電極８とソース電極９の間を
含むゲート領域にフォトレジストを残存させ、これをマ
スク１４とする。
を露光、現像してドレイン電極８とソース電極９の間を
含むゲート領域にフォトレジストを残存させ、これをマ
スク１４とする。
【００２８】次に、マスク１４に覆われない領域にある
アルミニウム膜１３、 SiNx 膜12、動作半導体層１１、
コンタクト層１０までをエッチング除去する。この場合
のエッチングは反応性イオンエッチング法を用い、エッ
チングガスとしては、アルミニウム膜１３に塩素系ガス
を用い、その下のコンタクト層１０まではCF4 系のガス
を用いる。この連続したエッチングによりマスクの数が
減少する。
アルミニウム膜１３、 SiNx 膜12、動作半導体層１１、
コンタクト層１０までをエッチング除去する。この場合
のエッチングは反応性イオンエッチング法を用い、エッ
チングガスとしては、アルミニウム膜１３に塩素系ガス
を用い、その下のコンタクト層１０まではCF4 系のガス
を用いる。この連続したエッチングによりマスクの数が
減少する。
【００２９】このエッチング後の状態を示すと図２(e)
のようになり、これによりパターニングされたアルミニ
ウム層１３をゲート電極Ｇとなし、その下の SiNx 膜１
２をゲート絶縁膜とする。
のようになり、これによりパターニングされたアルミニ
ウム層１３をゲート電極Ｇとなし、その下の SiNx 膜１
２をゲート絶縁膜とする。
【００３０】次に、図２(f) に示すように、リン酸やシ
ョウ酸を用いたウェットエッチングによって、アルミニ
ウム製のゲート電極Ｇを僅かに縮小してリーク電流の発
生を抑えることになり、この後にマスク１４を剥離す
る。
ョウ酸を用いたウェットエッチングによって、アルミニ
ウム製のゲート電極Ｇを僅かに縮小してリーク電流の発
生を抑えることになり、この後にマスク１４を剥離す
る。
【００３１】この場合、ドレインバスライン５は、ドレ
イン電極８に覆われているのでエッチングされず、しか
も、ドレイン電極８を構成するＩＴＯのリン酸等による
エッチングレートは小さいので、殆ど薄層化されない。
イン電極８に覆われているのでエッチングされず、しか
も、ドレイン電極８を構成するＩＴＯのリン酸等による
エッチングレートは小さいので、殆ど薄層化されない。
【００３２】なお、ゲート絶縁膜は SiNx 膜以外の絶縁
膜を用いてもよい。また、ゲート電極とドレインバスラ
インは、アルミニウム以外の同一の導電膜で形成する場
合でも同様な工程で形成すれば、ドレインバスラインの
縮小化は防止される。
膜を用いてもよい。また、ゲート電極とドレインバスラ
インは、アルミニウム以外の同一の導電膜で形成する場
合でも同様な工程で形成すれば、ドレインバスラインの
縮小化は防止される。
【００３３】
【発明の効果】以上述べたように本発明によれば、ドレ
インバスラインを形成した後にこれを被覆するドレイン
電極を形成し、その後の工程でゲート電極を形成したの
で、ゲート電極の側部を薄層化する際に、ドレインバス
ラインが縮小化せず、ドレインバスラインの高抵抗化を
防止できる。しかも、ドレインバスラインの縮小化の際
に生じる無駄な領域が発生せず、高密度化を促進するこ
とができる。
インバスラインを形成した後にこれを被覆するドレイン
電極を形成し、その後の工程でゲート電極を形成したの
で、ゲート電極の側部を薄層化する際に、ドレインバス
ラインが縮小化せず、ドレインバスラインの高抵抗化を
防止できる。しかも、ドレインバスラインの縮小化の際
に生じる無駄な領域が発生せず、高密度化を促進するこ
とができる。
【００３４】また、ドレインバスラインをアルミニウム
により形成する場合に、ドレイン電極を構成する透明導
電材を３００℃以下の温度下で形成したので、ドレイン
バスラインのヒロック発生を未然に防止できる。
により形成する場合に、ドレイン電極を構成する透明導
電材を３００℃以下の温度下で形成したので、ドレイン
バスラインのヒロック発生を未然に防止できる。
【図１】本発明の一実施例を示す断面図（その１）であ
る。
る。
【図２】本発明の一実施例を示す断面図（その２）であ
る。
る。
【図３】従来技術の第１例を示す断面図である。
【図４】従来技術の第２例を示す断面図である。
１ 透明絶縁性基板 ２ 遮光膜 ３ 絶縁膜 ４ アルミニウム膜 ５ ドレインバスライン ６、７、１４ マスク ８ ドレイン電極 ９ ソース電極 １０ コンタクト層 １１ 動作半導体層 １２ SiN x 膜（絶縁層） １３ アルミニウム膜（導電層） Ｇ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 21/336
Claims (2)
- 【請求項１】 透明基板（１）の上にドレインバスライ
ン（５）を形成する工程と、 前記透明基板（１）の上に、薄膜トランジスタのソース
電極（９）と、前記ドレインバスライン（５）を被覆す
るドレイン電極（８）とを透明導電材により形成する工
程と、 全面にコンタクト層（１０）、動作半導体層（１１）及
び絶縁層（１２）を順に積層し、該絶縁層（１２）の上
に導電層（１３）を堆積する工程と、 前記ソース電極（９）から前記ドレイン電極（８）に到
るゲート領域をマスク（１４）によって覆う工程と、 前記マスク（１４）に覆われない領域にある前記導電層
（１３）、前記絶縁層（１２）、前記動作半導体層（１
１）及びコンタクト層（１０）を連続的にエッチング除
去して、前記マスク（１４）の下に残存した前記導電膜
（１３）を前記薄膜トランジスタのゲート電極（Ｇ）と
し、その下の前記絶縁層（１２）をゲート絶縁層となす
工程と、 前記ゲート電極（Ｇ）の少なくとも側方を選択的にエッ
チングして縮小化する工程とを有することを特徴とする
液晶表示装置の製造方法。 - 【請求項２】 前記ドレインバスライン（５）をアルミ
ニウムにより形成し、かつ、前記ドレイン電極（８）を
構成する前記透明導電材が３００℃以下の温度で成長さ
れることを特徴とする請求項１記載の液晶表示装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP792192A JPH05196962A (ja) | 1992-01-20 | 1992-01-20 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP792192A JPH05196962A (ja) | 1992-01-20 | 1992-01-20 | 液晶表示装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05196962A true JPH05196962A (ja) | 1993-08-06 |
Family
ID=11678995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP792192A Withdrawn JPH05196962A (ja) | 1992-01-20 | 1992-01-20 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05196962A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0990427A (ja) * | 1995-09-26 | 1997-04-04 | Nec Corp | 薄膜トランジスタおよび薄膜トランジスタの製造方法 |
| JP2011155250A (ja) * | 2009-12-28 | 2011-08-11 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法 |
-
1992
- 1992-01-20 JP JP792192A patent/JPH05196962A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0990427A (ja) * | 1995-09-26 | 1997-04-04 | Nec Corp | 薄膜トランジスタおよび薄膜トランジスタの製造方法 |
| JP2011155250A (ja) * | 2009-12-28 | 2011-08-11 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法 |
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