JPH11149091A - 横方向電界方式アクティブマトリクス型液晶表示装置およびその製造方法 - Google Patents
横方向電界方式アクティブマトリクス型液晶表示装置およびその製造方法Info
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- JPH11149091A JPH11149091A JP9317344A JP31734497A JPH11149091A JP H11149091 A JPH11149091 A JP H11149091A JP 9317344 A JP9317344 A JP 9317344A JP 31734497 A JP31734497 A JP 31734497A JP H11149091 A JPH11149091 A JP H11149091A
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Abstract
(57)【要約】
【課題】 横方向電界方式アクティブマトリクス型液晶
表示装置の製造工程におけるフォトリソグラフィ工程を
削減し、低コスト化を実現する。 【解決手段】 スイッチング素子としての薄膜トランジ
スタを有する絶縁基板１に、第１の低抵抗導電膜３で形
成されたドレイン電極３１、ドレインバスライン３２、
ソース電極３３、画素電極３４を有し、かつその上に半
導体膜７で形成されたアイランド７１を有し、さらにそ
の上に透明絶縁膜５を介して第２の低抵抗導電膜６で形
成されたゲート電極６１、ゲートバスライン６２、対向
電極６３を有する。前記アイランド７１は前記ゲート電
極６１、ゲートバスライン６２及び対向電極６３と同じ
パターン形成に形成されている。ゲート電極６１、ゲー
トバスライン６２、対向電極６３およびアイランド７１
を一回のフォトグラフイ工程で形成することが可能とな
り、フォトグラフイ工程数が削減でき、コストの低減が
可能となる。
表示装置の製造工程におけるフォトリソグラフィ工程を
削減し、低コスト化を実現する。 【解決手段】 スイッチング素子としての薄膜トランジ
スタを有する絶縁基板１に、第１の低抵抗導電膜３で形
成されたドレイン電極３１、ドレインバスライン３２、
ソース電極３３、画素電極３４を有し、かつその上に半
導体膜７で形成されたアイランド７１を有し、さらにそ
の上に透明絶縁膜５を介して第２の低抵抗導電膜６で形
成されたゲート電極６１、ゲートバスライン６２、対向
電極６３を有する。前記アイランド７１は前記ゲート電
極６１、ゲートバスライン６２及び対向電極６３と同じ
パターン形成に形成されている。ゲート電極６１、ゲー
トバスライン６２、対向電極６３およびアイランド７１
を一回のフォトグラフイ工程で形成することが可能とな
り、フォトグラフイ工程数が削減でき、コストの低減が
可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタを
スイッチング素子としたアクティブマトリクス型液晶表
示装置に関し、特に横方向電界方式アクティブマトリク
ス型液晶表示装置およびその製造方法に関する。
スイッチング素子としたアクティブマトリクス型液晶表
示装置に関し、特に横方向電界方式アクティブマトリク
ス型液晶表示装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、アクティブマトリクス型液晶表示
装置の液晶セルのスイッチング素子として、非結晶シリ
コン、多結晶シリコン、ＣｄＳｅ等の半導体膜を用いた
薄膜トランジスタが用いられている。図４〜図６は従来
のこの種の液晶表示装置（第１の従来例）を製造工程順
に示す図であり、特開平３−４９２３７号公報にて提案
された技術である。なお、各図において、（ａ）は平面
図を、同じく（ｂ）はＡＡ線断面図を示している。先
ず、図４のように、絶縁基板１上にスパッタリングにて
酸化インジウム錫（以下、ＩＴＯ）等の透明導電膜８を
成膜し、これをフォトリソグラフィ工程とウェットエッ
チングまたはドライエッチングによりパターン形成し
て、ドレイン電極８１、前記ドレイン電極８１に接続さ
れたドレインバスライン８２、ソース電極８３、ならび
に前記ソース電極８３に接続された画素電極８４をそれ
ぞれ形成する。
装置の液晶セルのスイッチング素子として、非結晶シリ
コン、多結晶シリコン、ＣｄＳｅ等の半導体膜を用いた
薄膜トランジスタが用いられている。図４〜図６は従来
のこの種の液晶表示装置（第１の従来例）を製造工程順
に示す図であり、特開平３−４９２３７号公報にて提案
された技術である。なお、各図において、（ａ）は平面
図を、同じく（ｂ）はＡＡ線断面図を示している。先
ず、図４のように、絶縁基板１上にスパッタリングにて
酸化インジウム錫（以下、ＩＴＯ）等の透明導電膜８を
成膜し、これをフォトリソグラフィ工程とウェットエッ
チングまたはドライエッチングによりパターン形成し
て、ドレイン電極８１、前記ドレイン電極８１に接続さ
れたドレインバスライン８２、ソース電極８３、ならび
に前記ソース電極８３に接続された画素電極８４をそれ
ぞれ形成する。
【０００３】次いで、図５のように、前記工程で形成し
た前記絶縁基板１上の前記ドレイン電極８１および前記
ドレインバスライン８２に電流を流し、電気ニッケルメ
ッキを行い、低抵抗のメッキ層３’を形成する。さら
に、図６に示すように、前記絶縁基板１上に、プラズマ
ＣＶＤ法にて非晶質シリコン（以下、ａ−Ｓｉ）等の半
導体膜４、窒化シリコン（以下、ＳｉＮ）等の絶縁膜
５、スパッタリングにてクロム（以下、Ｃｒ）等の低抵
抗金属膜６を成膜し、これをフォトリソグラフィ工程と
ウェットエッチングおよびドライエッチングによりパタ
ーン形成し、ゲート電極６１、前記ゲート電極６１に接
続されたゲートバスライン６２、ならびに前記ゲート電
極６１およびゲートバスライン６２と同形状の前記半導
体膜４からなるアイランド４１を形成する。
た前記絶縁基板１上の前記ドレイン電極８１および前記
ドレインバスライン８２に電流を流し、電気ニッケルメ
ッキを行い、低抵抗のメッキ層３’を形成する。さら
に、図６に示すように、前記絶縁基板１上に、プラズマ
ＣＶＤ法にて非晶質シリコン（以下、ａ−Ｓｉ）等の半
導体膜４、窒化シリコン（以下、ＳｉＮ）等の絶縁膜
５、スパッタリングにてクロム（以下、Ｃｒ）等の低抵
抗金属膜６を成膜し、これをフォトリソグラフィ工程と
ウェットエッチングおよびドライエッチングによりパタ
ーン形成し、ゲート電極６１、前記ゲート電極６１に接
続されたゲートバスライン６２、ならびに前記ゲート電
極６１およびゲートバスライン６２と同形状の前記半導
体膜４からなるアイランド４１を形成する。
【０００４】この第１の従来例では、基板の平面方向に
対して直交する方向に電界を形成する、縦方向電界方式
であるために、前記絶縁基板１と所要の間隔を置いて対
向配置される図には現れない対向基板の全面に前記画素
電極８４に対向される対向電極を形成する必要があり、
そのためにドレイン電極８１及びゲート電極６１も必然
的に対向電極と対向されることになり、ドレイン電極８
１及びソース電極８３と対向電極の間に寄生容量が生じ
てしまう。この寄生容量は消費電力に大きな影響を及ぼ
し、表示を行うのに画素電極と対向電極間の容量を充放
電するための電力が、実際に表示に必要とされる電力の
数十から数百倍の電力を必要とすることになる。また、
ドレインバスライン８２と画素電極８４を同時に形成し
ているため、ドレインバスライン８２を高抵抗である透
明導電膜で形成する必要があり、配線抵抗を下げるため
に金属メッキ等の工程でメッキ膜３’を形成する必要が
あり、製造工程の煩雑化と構造の複雑化をまねくことに
なる。
対して直交する方向に電界を形成する、縦方向電界方式
であるために、前記絶縁基板１と所要の間隔を置いて対
向配置される図には現れない対向基板の全面に前記画素
電極８４に対向される対向電極を形成する必要があり、
そのためにドレイン電極８１及びゲート電極６１も必然
的に対向電極と対向されることになり、ドレイン電極８
１及びソース電極８３と対向電極の間に寄生容量が生じ
てしまう。この寄生容量は消費電力に大きな影響を及ぼ
し、表示を行うのに画素電極と対向電極間の容量を充放
電するための電力が、実際に表示に必要とされる電力の
数十から数百倍の電力を必要とすることになる。また、
ドレインバスライン８２と画素電極８４を同時に形成し
ているため、ドレインバスライン８２を高抵抗である透
明導電膜で形成する必要があり、配線抵抗を下げるため
に金属メッキ等の工程でメッキ膜３’を形成する必要が
あり、製造工程の煩雑化と構造の複雑化をまねくことに
なる。
【０００５】一方、図７〜図１０は特開昭６３−２１９
０７号公報にて提案された薄膜トランジスタをスイッチ
ング素子とした横電界方式アクティブマトリクス型液晶
表示装置（第２の従来例）を製造工程順に示す図であ
る。なお、各図の（ａ）は平面図を、同じく（ｂ）はＡ
Ａ線の断面図を示している。先ず、図７のように、絶縁
基板１上に透明絶縁膜２を形成した上でスパッタリング
にてＣｒ等の低抵抗金属膜３を成膜し、これをフォトリ
ソグラフィ工程とウェットエッチングまたはドライエッ
チングによりパターン形成し、ドレイン電極３１、前記
ドレイン電極３１に接続されたドレインバスライン３
２、ソース電極３３、前記ソース電極３３に接続された
画素電極３４を形成する。次いで、図８のように、前記
絶縁基板１上に、プラズマＣＶＤ法にてｎ+ ａ−Ｓｉ等
のｎ型半導体膜７を成膜し、これをフォトリソグラフイ
工程とドライエッチングによりパターン形成し、前記ド
レイン電極３１およびソース電極３３にオーミックコン
タクト領域７ａを形成する。
０７号公報にて提案された薄膜トランジスタをスイッチ
ング素子とした横電界方式アクティブマトリクス型液晶
表示装置（第２の従来例）を製造工程順に示す図であ
る。なお、各図の（ａ）は平面図を、同じく（ｂ）はＡ
Ａ線の断面図を示している。先ず、図７のように、絶縁
基板１上に透明絶縁膜２を形成した上でスパッタリング
にてＣｒ等の低抵抗金属膜３を成膜し、これをフォトリ
ソグラフィ工程とウェットエッチングまたはドライエッ
チングによりパターン形成し、ドレイン電極３１、前記
ドレイン電極３１に接続されたドレインバスライン３
２、ソース電極３３、前記ソース電極３３に接続された
画素電極３４を形成する。次いで、図８のように、前記
絶縁基板１上に、プラズマＣＶＤ法にてｎ+ ａ−Ｓｉ等
のｎ型半導体膜７を成膜し、これをフォトリソグラフイ
工程とドライエッチングによりパターン形成し、前記ド
レイン電極３１およびソース電極３３にオーミックコン
タクト領域７ａを形成する。
【０００６】次いで、図９のように、前記絶縁基板上
に、プラズマＣＶＤ法にてａ−Ｓｉ等の半導体膜４を成
膜し、これをフォトリソグラフィ工程とドライエッチン
グによりパターン形成し、アイランド４１を形成する。
次いで、図１０のように、前記絶縁基板１上に、ＣＶＤ
法にてＳｉＮを堆積して透明絶縁膜５を形成し、さらに
スパッタリングにてＣｒからなる低抵抗金属膜６を形成
し、この低抵抗金属膜６をフォトリソグラフィ工程とウ
ェットまたはドライエッチングによりパターン形成し、
ゲート電極６１、前記ゲート電極６１に接続されたゲー
トバスライン６２、対向電極６３をそれぞれ形成する。
に、プラズマＣＶＤ法にてａ−Ｓｉ等の半導体膜４を成
膜し、これをフォトリソグラフィ工程とドライエッチン
グによりパターン形成し、アイランド４１を形成する。
次いで、図１０のように、前記絶縁基板１上に、ＣＶＤ
法にてＳｉＮを堆積して透明絶縁膜５を形成し、さらに
スパッタリングにてＣｒからなる低抵抗金属膜６を形成
し、この低抵抗金属膜６をフォトリソグラフィ工程とウ
ェットまたはドライエッチングによりパターン形成し、
ゲート電極６１、前記ゲート電極６１に接続されたゲー
トバスライン６２、対向電極６３をそれぞれ形成する。
【０００７】この第２の従来例では、１枚の絶縁基板１
上に画素電極３４と対向電極６３が形成された横電界方
式であるため、ドレイン電極３１やゲート電極６１と対
向電極６３との寄生容量が大幅に低減でき、この点では
前記第１の従来例に比較して有利である。また、第２の
従来例では液晶を横方向に配向し、駆動時も液晶を横方
向に回転させるため、液晶分子が基板に対し垂直になる
ことがなく、液晶分子が斜め方向の光を遮断し難いた
め、第１の従来例に比較して視野角が広がるという利点
もある。
上に画素電極３４と対向電極６３が形成された横電界方
式であるため、ドレイン電極３１やゲート電極６１と対
向電極６３との寄生容量が大幅に低減でき、この点では
前記第１の従来例に比較して有利である。また、第２の
従来例では液晶を横方向に配向し、駆動時も液晶を横方
向に回転させるため、液晶分子が基板に対し垂直になる
ことがなく、液晶分子が斜め方向の光を遮断し難いた
め、第１の従来例に比較して視野角が広がるという利点
もある。
【０００８】
【発明が解決しようとする課題】しかしながら、第２の
従来例ではコストが高くなるという問題がある。その理
由は、第２の従来例ではトランジスタを形成するには合
計４回のフォトリソグラフイ工程を必要とし、第１の従
来例での２回に比べて工程数が多くなる。特に、フォト
リソグラフィ工程数が多くなると、単に使用部材が多く
なるだけではなく、パーティクル等による不良が増加す
るため歩留まりが低下し、総合的なコストが上がること
になる。
従来例ではコストが高くなるという問題がある。その理
由は、第２の従来例ではトランジスタを形成するには合
計４回のフォトリソグラフイ工程を必要とし、第１の従
来例での２回に比べて工程数が多くなる。特に、フォト
リソグラフィ工程数が多くなると、単に使用部材が多く
なるだけではなく、パーティクル等による不良が増加す
るため歩留まりが低下し、総合的なコストが上がること
になる。
【０００９】本発明の目的は、製造工程数を削減するこ
とが可能な薄膜トランジスタをスイッチング素子とした
横電界方式アクティブマトリクス型液晶表示装置とその
製造方法を提供することにある。
とが可能な薄膜トランジスタをスイッチング素子とした
横電界方式アクティブマトリクス型液晶表示装置とその
製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、薄膜トランジ
スタをスイッチング素子とし、前記薄膜トランジスタを
形成した絶縁基板には、第１の低抵抗導電膜で形成され
たドレイン電極、前記ドレイン電極に接続されたドレイ
ンバスライン、ソース電極、前記ソース電極に接続され
た画素電極を有し、かつその上に半導体膜で形成された
アイランドを有し、さらにその上に透明絶縁膜を介して
第２の低抵抗導電膜で形成されて前記ドレイン電極とソ
ース電極の少なくとも一部と重なるゲート電極、前記ゲ
ート電極に接続されたゲートバスライン、前記画素電極
に対し櫛歯を曖み合わせた形状の対向電極を有する横方
向電界方式アクティブマトリクス型液晶表示装置におい
て、前記アイランドは前記ゲート電極、前記ゲートバス
ライン及び前記対向電極と同じパターン形成に形成され
ていることを特徴とする。
スタをスイッチング素子とし、前記薄膜トランジスタを
形成した絶縁基板には、第１の低抵抗導電膜で形成され
たドレイン電極、前記ドレイン電極に接続されたドレイ
ンバスライン、ソース電極、前記ソース電極に接続され
た画素電極を有し、かつその上に半導体膜で形成された
アイランドを有し、さらにその上に透明絶縁膜を介して
第２の低抵抗導電膜で形成されて前記ドレイン電極とソ
ース電極の少なくとも一部と重なるゲート電極、前記ゲ
ート電極に接続されたゲートバスライン、前記画素電極
に対し櫛歯を曖み合わせた形状の対向電極を有する横方
向電界方式アクティブマトリクス型液晶表示装置におい
て、前記アイランドは前記ゲート電極、前記ゲートバス
ライン及び前記対向電極と同じパターン形成に形成され
ていることを特徴とする。
【００１１】また、本発明の製造方法は、絶縁基板上に
透明絶縁膜、第１の低抵抗導電膜をこの順に成膜する工
程と、前記第１の低抵抗導電膜をパターニングしてドレ
イン電極、前記ドレイン電極に接続されたドレインバス
ライン、ソース電極、前記ソース電極に接続された画素
電極をそれぞれ形成する工程と、前記絶縁基板上に半導
体膜、透明絶縁膜、第２の低抵抗導電膜をこの順に成膜
する工程と、前記第２の低抵抗導電膜、透明絶縁膜、半
導体装膜を同一形状にパターニングして前記第２の低抵
抗導電膜でゲート電極、前記ゲート電極に接続されたゲ
ートバスライン、対向電極を形成し、前記半導体膜でア
イランドを形成する工程を含むことを特徴とする。
透明絶縁膜、第１の低抵抗導電膜をこの順に成膜する工
程と、前記第１の低抵抗導電膜をパターニングしてドレ
イン電極、前記ドレイン電極に接続されたドレインバス
ライン、ソース電極、前記ソース電極に接続された画素
電極をそれぞれ形成する工程と、前記絶縁基板上に半導
体膜、透明絶縁膜、第２の低抵抗導電膜をこの順に成膜
する工程と、前記第２の低抵抗導電膜、透明絶縁膜、半
導体装膜を同一形状にパターニングして前記第２の低抵
抗導電膜でゲート電極、前記ゲート電極に接続されたゲ
ートバスライン、対向電極を形成し、前記半導体膜でア
イランドを形成する工程を含むことを特徴とする。
【００１２】この液晶表示装置では、アイランドがゲー
ト電極、ゲートバスライン、対向電極と同形状に形成さ
れているので、ゲート電極、ゲートバスライン、対向電
極を形成する際のエッチング工程と、その後のアイラン
ドのエッチング工程とを、同じフォトレジストを利用し
た１回のフォトリソグラフィ工程で形成することが可能
となり、結果として合計２回のフォトグラフィ工程で低
抵抗配線の横方向電界方式アクティブマトリクス液晶表
示装置を形成することができる。また、横方向電界方式
をとっているため、画素電極を高抵抗である透明導電膜
で形成する必要がなく、第１の従来例のように、配線抵
抗を下げるための金属メッキ等の余分な工程を追加する
必要もない。
ト電極、ゲートバスライン、対向電極と同形状に形成さ
れているので、ゲート電極、ゲートバスライン、対向電
極を形成する際のエッチング工程と、その後のアイラン
ドのエッチング工程とを、同じフォトレジストを利用し
た１回のフォトリソグラフィ工程で形成することが可能
となり、結果として合計２回のフォトグラフィ工程で低
抵抗配線の横方向電界方式アクティブマトリクス液晶表
示装置を形成することができる。また、横方向電界方式
をとっているため、画素電極を高抵抗である透明導電膜
で形成する必要がなく、第１の従来例のように、配線抵
抗を下げるための金属メッキ等の余分な工程を追加する
必要もない。
【００１３】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１ないし図３は本発明の横電界方
式アクティブマトリクス型液晶表示装置を製造工程順に
示す断面図である。なお、図１及び図２において、
（ａ）は平面図、（ｂ）はＡＡ線断面図を示している。
先ず、図１に示すように、ガラス基板等の絶縁基板１の
表面に、スパッタリングにて酸化シリコン（ＳｉＯ2 ）
等の透明絶縁膜２（厚さ１０００Å）とＣｒ等の低抵抗
金属膜３（厚さ１４００Å）を順次成膜し、その上で前
記低抵抗金属膜３を図外のフォトレジストを用いたフォ
トリソグラフイ工程と塩素（Ｃｌ2 ）、酸素（Ｏ2 ）を
用いたＣｒドライエッチングによりパターン形成し、ド
レイン電極３１、前記ドレイン電極３１に接線されたド
レインバスライン３２、ソース電極３３、前記ソース電
極３３に接続された画素電極３４をそれぞれ形成する。
そして、前記エッチングを行った後、７０℃のジメチル
スルホキシド（（ＣＨ3 ）2 ＳＯ）７０％、モノエタノ
ールアミン（Ｃ2 Ｈ4 ＯＨＮＨ2 ）３０％溶液に浸漬
し、前記したフォトレジスト膜を剥離する。
参照して説明する。図１ないし図３は本発明の横電界方
式アクティブマトリクス型液晶表示装置を製造工程順に
示す断面図である。なお、図１及び図２において、
（ａ）は平面図、（ｂ）はＡＡ線断面図を示している。
先ず、図１に示すように、ガラス基板等の絶縁基板１の
表面に、スパッタリングにて酸化シリコン（ＳｉＯ2 ）
等の透明絶縁膜２（厚さ１０００Å）とＣｒ等の低抵抗
金属膜３（厚さ１４００Å）を順次成膜し、その上で前
記低抵抗金属膜３を図外のフォトレジストを用いたフォ
トリソグラフイ工程と塩素（Ｃｌ2 ）、酸素（Ｏ2 ）を
用いたＣｒドライエッチングによりパターン形成し、ド
レイン電極３１、前記ドレイン電極３１に接線されたド
レインバスライン３２、ソース電極３３、前記ソース電
極３３に接続された画素電極３４をそれぞれ形成する。
そして、前記エッチングを行った後、７０℃のジメチル
スルホキシド（（ＣＨ3 ）2 ＳＯ）７０％、モノエタノ
ールアミン（Ｃ2 Ｈ4 ＯＨＮＨ2 ）３０％溶液に浸漬
し、前記したフォトレジスト膜を剥離する。
【００１４】次いで、図２に示すように、前記絶縁基板
１上に例えばｐＨ3 プラズマ処理（圧力：１５０Ｐａ，
ＰＨ3 ／Ａｒ混合ガス（ＰＨ3 ：５０００ｐｐｍ），流
量：１０００ｓｃｃｍ，ＲＦパワー：５０Ｗ，放電時
間：６０ｓｅｃ）を実施し、選択的に前記低抵抗金属膜
上のみにｎ型半導体層７を形成する。さらに、その上に
プラズマＣＶＤ法によりａ−Ｓｉ等の半導体膜４（厚さ
５００Å）、ＳｉＮ等の絶縁膜５（厚さ３０００Å）、
スパッタリングによりＣｒ等の低抵抗金属膜６（厚さ１
４００Å）の成膜を行なう。そして、この低抵抗膜６を
フォトリソグラフイ工程とＣｒドライエッチング（プラ
ズマエッチングモード，圧力：４０Ｐａ，Ｃｌ2 流量：
２５０ｓｃｃｍ，０2 流量：１５０ｓｃｃｍ，Ｈｅ流
量：１５０ｓｃｃｍ，ＲＦパワー：１４００Ｗ）により
パターン形成し、ゲート電極６１、前記ゲート電極６１
に接続されたゲートバスライン６２および対向電極６３
を形成する。その後、六弗化硫責（ＳＦ6 ）を用いたＳ
ｉＮ／ａ−Ｓｉドライエッチング（プラズマエッチング
モード，圧力：４０Ｐａ，ＳＦ6 流量：６０ｓｃｃｍ，
Ｏ2 流量：４０ｓｃｃｍ，Ｈｅ流量：１５０ｓｃｃｍ，
ＲＦパワー：１２００Ｗ）により前記絶縁膜５とともに
前記半導体膜４，７をパターン形成し、前記ゲート電極
６１、ゲートバスライン６２および対向電極６３と同形
状のアイランド７１を形成する。なお、前記画素電極３
４と対向電極６３は、それぞれ櫛歯状に形成され、かつ
画素電極３４と対向電極６３の各櫛歯は配列方向にずれ
て互いに咬み合わせた形状に形成されている。
１上に例えばｐＨ3 プラズマ処理（圧力：１５０Ｐａ，
ＰＨ3 ／Ａｒ混合ガス（ＰＨ3 ：５０００ｐｐｍ），流
量：１０００ｓｃｃｍ，ＲＦパワー：５０Ｗ，放電時
間：６０ｓｅｃ）を実施し、選択的に前記低抵抗金属膜
上のみにｎ型半導体層７を形成する。さらに、その上に
プラズマＣＶＤ法によりａ−Ｓｉ等の半導体膜４（厚さ
５００Å）、ＳｉＮ等の絶縁膜５（厚さ３０００Å）、
スパッタリングによりＣｒ等の低抵抗金属膜６（厚さ１
４００Å）の成膜を行なう。そして、この低抵抗膜６を
フォトリソグラフイ工程とＣｒドライエッチング（プラ
ズマエッチングモード，圧力：４０Ｐａ，Ｃｌ2 流量：
２５０ｓｃｃｍ，０2 流量：１５０ｓｃｃｍ，Ｈｅ流
量：１５０ｓｃｃｍ，ＲＦパワー：１４００Ｗ）により
パターン形成し、ゲート電極６１、前記ゲート電極６１
に接続されたゲートバスライン６２および対向電極６３
を形成する。その後、六弗化硫責（ＳＦ6 ）を用いたＳ
ｉＮ／ａ−Ｓｉドライエッチング（プラズマエッチング
モード，圧力：４０Ｐａ，ＳＦ6 流量：６０ｓｃｃｍ，
Ｏ2 流量：４０ｓｃｃｍ，Ｈｅ流量：１５０ｓｃｃｍ，
ＲＦパワー：１２００Ｗ）により前記絶縁膜５とともに
前記半導体膜４，７をパターン形成し、前記ゲート電極
６１、ゲートバスライン６２および対向電極６３と同形
状のアイランド７１を形成する。なお、前記画素電極３
４と対向電極６３は、それぞれ櫛歯状に形成され、かつ
画素電極３４と対向電極６３の各櫛歯は配列方向にずれ
て互いに咬み合わせた形状に形成されている。
【００１５】このように形成された絶縁基板は、図３に
示す横方向電界方式アクティブマトリクス型液晶表示装
置に組み込まれる。すなわち、前記絶縁基板１の前記各
電極が形成された側の表面には配向膜９が形成される。
また、前記絶縁基板１に所要の間隔で対向配置される対
向側の基板は、絶縁基板１０の対向面側に赤、緑、青の
光透過特性のアクリル樹脂１０１Ｒ，１０１Ｇ，１０１
Ｂ及びブラックマトリクス１１Ｘがパターニングされ、
かつ配向膜１０２が形成される。前記各配向膜９，１０
２はそれぞれ各絶縁基板１，１０の表面に塗布形成され
た後、ドレインバスライン３２に対して１５度の角度に
ラビング処理を行っている。そして、前記両絶縁基板
１，１０の周辺部を封止した上で、両基板の間隔内に液
晶１０３を注入する。また、前記両絶縁基板１，１０の
外面にはそれぞれ偏光板１０４，１０５を貼り付けてい
る。
示す横方向電界方式アクティブマトリクス型液晶表示装
置に組み込まれる。すなわち、前記絶縁基板１の前記各
電極が形成された側の表面には配向膜９が形成される。
また、前記絶縁基板１に所要の間隔で対向配置される対
向側の基板は、絶縁基板１０の対向面側に赤、緑、青の
光透過特性のアクリル樹脂１０１Ｒ，１０１Ｇ，１０１
Ｂ及びブラックマトリクス１１Ｘがパターニングされ、
かつ配向膜１０２が形成される。前記各配向膜９，１０
２はそれぞれ各絶縁基板１，１０の表面に塗布形成され
た後、ドレインバスライン３２に対して１５度の角度に
ラビング処理を行っている。そして、前記両絶縁基板
１，１０の周辺部を封止した上で、両基板の間隔内に液
晶１０３を注入する。また、前記両絶縁基板１，１０の
外面にはそれぞれ偏光板１０４，１０５を貼り付けてい
る。
【００１６】したがって、この実施形態の液晶表示装置
では、横方向電界方式アクティブマトリクス液晶表示装
置において、順スタガ溝造をとり、アイランド７１がゲ
ート電極６１、ゲートバスライン６２、対向電極６３と
同形状として形成されているので、これらのゲート電極
６１、ゲートバスライン６２、対向電極６３を形成する
際のエッチング工程と、その後のアイランド７１のエッ
チング工程とを、同じフォトレジストを利用した１回の
フォトリソグラフィ工程で形成することが可能となる。
このため、前記第２の従来例における、オーミックコン
タクト層の形成とアイランドの形成の都合２回のフォト
リソグラフィ工程を独立して設けることが不要となり、
合計２回のフォトグラフィ工程で低抵抗配線の横方向電
界方式アクティブマトリクス液晶表示装置を形成するこ
とができる。また、横方向電界方式をとっているため、
画素電極３４を高抵抗である透明導電膜で形成する必要
がなく、第１の従来例のように、配線抵抗を下げるため
の金属メッキ等の余分な工程を追加する必要もない。
では、横方向電界方式アクティブマトリクス液晶表示装
置において、順スタガ溝造をとり、アイランド７１がゲ
ート電極６１、ゲートバスライン６２、対向電極６３と
同形状として形成されているので、これらのゲート電極
６１、ゲートバスライン６２、対向電極６３を形成する
際のエッチング工程と、その後のアイランド７１のエッ
チング工程とを、同じフォトレジストを利用した１回の
フォトリソグラフィ工程で形成することが可能となる。
このため、前記第２の従来例における、オーミックコン
タクト層の形成とアイランドの形成の都合２回のフォト
リソグラフィ工程を独立して設けることが不要となり、
合計２回のフォトグラフィ工程で低抵抗配線の横方向電
界方式アクティブマトリクス液晶表示装置を形成するこ
とができる。また、横方向電界方式をとっているため、
画素電極３４を高抵抗である透明導電膜で形成する必要
がなく、第１の従来例のように、配線抵抗を下げるため
の金属メッキ等の余分な工程を追加する必要もない。
【００１７】ここで、全実施形態の対向電極および画素
電極の開口部において、駆動時の電界方向と平行な辺
を、ラビング方向と約９０度にすることにより、対向電
極および画索電極の開口部の角における、液晶を逆方向
に回転させる電界が無くなり、ディスクリを無くするこ
とが可能である。
電極の開口部において、駆動時の電界方向と平行な辺
を、ラビング方向と約９０度にすることにより、対向電
極および画索電極の開口部の角における、液晶を逆方向
に回転させる電界が無くなり、ディスクリを無くするこ
とが可能である。
【００１８】
【発明の効果】以上説明したように本発明は、アイラン
ドをゲート電極、ゲートバスライン、対向電極と同形状
にすることにより、ゲート電極、ゲートバスライン、対
向電極およびアイランドを一回のフォトグラフイ工程で
形成することが可能となり、合計二回のフォトグラフイ
工程で横電界方式アクティブマトリクス回路を作成可能
となる。これにより、横方向電界方式アクティブマトリ
クス液晶表示装置の製造においてフォトグラフイ工程数
が削減でき、コストの低減が可能となる。
ドをゲート電極、ゲートバスライン、対向電極と同形状
にすることにより、ゲート電極、ゲートバスライン、対
向電極およびアイランドを一回のフォトグラフイ工程で
形成することが可能となり、合計二回のフォトグラフイ
工程で横電界方式アクティブマトリクス回路を作成可能
となる。これにより、横方向電界方式アクティブマトリ
クス液晶表示装置の製造においてフォトグラフイ工程数
が削減でき、コストの低減が可能となる。
【図１】本発明の実施形態の製造工程のその１を示す平
面図とそのＡＡ線断面図である。
面図とそのＡＡ線断面図である。
【図２】本発明の実施形態の製造工程のその２を示す平
面図とそのＡＡ線断面図である。
面図とそのＡＡ線断面図である。
【図３】本発明の実施形態で製造された液晶表示装置の
断面図である。
断面図である。
【図４】第１の従来例の製造工程のその１を示す平面図
とＡＡ線断面図である。
とＡＡ線断面図である。
【図５】第１の従来例の製造工程のその２を示す平面図
とＡＡ線断面図である。
とＡＡ線断面図である。
【図６】第１の従来例の製造工程のその３を示す平面図
とＡＡ線断面図である。
とＡＡ線断面図である。
【図７】第２の従来例の製造工程のその１を示す平面図
とＡＡ線断面図である。
とＡＡ線断面図である。
【図８】第２の従来例の製造工程のその２を示す平面図
とＡＡ線断面図である。
とＡＡ線断面図である。
【図９】第２の従来例の製造工程のその３を示す平面図
とＡＡ線断面図である。
とＡＡ線断面図である。
【図１０】第２の従来例の製造工程のその４を示す平面
図とＡＡ線断面図である。
図とＡＡ線断面図である。
１ 絶縁基板 ２ 透明絶縁膜 ３ 低抵抗金属膜 ３１ ドレイン電極 ３２ ドレインバスライン ３３ ソース電極 ３４ 画素電極 ４ 半導体膜 ５ 透明絶縁膜 ６ 低抵抗金属膜 ６１ ゲート電極 ６２ ゲートバスライン ６３ 対向電極 ７ ｎ型半導体膜 ７１ アイランド
Claims (4)
- 【請求項１】 薄膜トランジスタをスイッチング素子と
し、前記薄膜トランジスタを形成した絶縁基板には、第
１の低抵抗導電膜で形成されたドレイン電極、前記ドレ
イン電極に接続されたドレインバスライン、ソース電
極、前記ソース電極に接続された画素電極を有し、かつ
その上に半導体膜で形成されたアイランドを有し、さら
にその上に透明絶縁膜を介して第２の低抵抗導電膜で形
成されて前記ドレイン電極とソース電極の少なくとも一
部と重なるゲート電極、前記ゲート電極に接続されたゲ
ートバスライン、前記画素電極に対し櫛歯を曖み合わせ
た形状の対向電極を有する横方向電界方式アクティブマ
トリクス型液晶表示装置において、前記アイランドは前
記ゲート電極、前記ゲートバスライン及び前記対向電極
と同じパターン形成に形成されていることを特徴とする
横方向電界方式アクティブマトリクス型液晶表示装置。 - 【請求項２】 前記第１の低抵抗導電膜で形成された前
記ドレイン電極、ドレインバスライン、ソース電極、画
素電極の各表面には選択的に下層半導体膜が形成されて
おり、この下層半導体膜上に前記アイランドの半導体膜
が形成されている請求項１に記載の横方向電界方式アク
ティブマトリクス型液晶表示装置。 - 【請求項３】 絶縁基板上に透明絶縁膜、第１の低抵抗
導電膜をこの順に成膜する工程と、前記第１の低抵抗導
電膜をパターニングしてドレイン電極、前記ドレイン電
極に接続されたドレインバスライン、ソース電極、前記
ソース電極に接続された画素電極をそれぞれ形成する工
程と、前記絶縁基板上に半導体膜、透明絶縁膜、第２の
低抵抗導電膜をこの順に成膜する工程と、前記第２の低
抵抗導電膜、透明絶縁膜、半導体装膜を同一形状にパタ
ーニングして前記第２の低抵抗導電膜でゲート電極、前
記ゲート電極に接続されたゲートバスライン、対向電極
を形成し、前記半導体膜でアイランドを形成する工程を
含むことを特徴とする横方向電界方式アクティブマトリ
クス型液晶表示装置の製造方法。 - 【請求項４】 前記第１の低抵抗導電膜で形成された前
記ドレイン電極、ドレインバスライン、ソース電極、画
素電極の表面上に下層の半導体膜を形成する工程を含
み、この下層の半導体膜上に前記アイランドを形成する
前記半導体膜を形成する請求項３に記載の横方向電界方
式アクティブマトリクス型液晶表示装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31734497A JP3228202B2 (ja) | 1997-11-18 | 1997-11-18 | 横方向電界方式アクティブマトリクス型液晶表示装置およびその製造方法 |
| EP98121605A EP0922991B1 (en) | 1997-11-18 | 1998-11-12 | Transverse electrical field type active matrix liquid crystal display apparatus and method for producing same |
| DE69833717T DE69833717T2 (de) | 1997-11-18 | 1998-11-12 | Flüssigkristall-Anzeigevorrichtung mit aktiver Matrix mit querelektrischem Feld und Verfahren zu ihrer Herstellung |
| TW087118913A TW428120B (en) | 1997-11-18 | 1998-11-13 | Transverse electrical field type active matrix liquid crystal display apparatus and method for producing same |
| KR1019980049338A KR100316036B1 (ko) | 1997-11-18 | 1998-11-17 | 횡방향전계형액티브매트릭스액정디스플레이장치및그제조방법 |
| US09/192,535 US5990987A (en) | 1997-11-18 | 1998-11-17 | Transverse electrical field LCD with islands having a pattern the same as the combined pattern of gate electrodes, gate bus lines and counter electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31734497A JP3228202B2 (ja) | 1997-11-18 | 1997-11-18 | 横方向電界方式アクティブマトリクス型液晶表示装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11149091A true JPH11149091A (ja) | 1999-06-02 |
| JP3228202B2 JP3228202B2 (ja) | 2001-11-12 |
Family
ID=18087183
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31734497A Expired - Fee Related JP3228202B2 (ja) | 1997-11-18 | 1997-11-18 | 横方向電界方式アクティブマトリクス型液晶表示装置およびその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5990987A (ja) |
| EP (1) | EP0922991B1 (ja) |
| JP (1) | JP3228202B2 (ja) |
| KR (1) | KR100316036B1 (ja) |
| DE (1) | DE69833717T2 (ja) |
| TW (1) | TW428120B (ja) |
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|---|---|---|---|---|
| JP3674953B2 (ja) * | 1997-04-11 | 2005-07-27 | 株式会社日立製作所 | 液晶表示装置 |
| JPH1152403A (ja) * | 1997-07-31 | 1999-02-26 | Mitsubishi Electric Corp | 液晶表示装置 |
| KR100623982B1 (ko) * | 1999-07-16 | 2006-09-13 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 |
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