JP2778133B2 - 薄膜トランジスタアレイおよびその製造方法 - Google Patents
薄膜トランジスタアレイおよびその製造方法Info
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- JP2778133B2 JP2778133B2 JP18438189A JP18438189A JP2778133B2 JP 2778133 B2 JP2778133 B2 JP 2778133B2 JP 18438189 A JP18438189 A JP 18438189A JP 18438189 A JP18438189 A JP 18438189A JP 2778133 B2 JP2778133 B2 JP 2778133B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、例えば液晶表示装置のスイッチング素子，
フォトセンサー素子等に用いられる薄膜トランジスタア
レイに係わり、特に大面積の液晶表示装置に用いる薄膜
トランジスタアレイに関するものである。
フォトセンサー素子等に用いられる薄膜トランジスタア
レイに係わり、特に大面積の液晶表示装置に用いる薄膜
トランジスタアレイに関するものである。
＜従来技術＞ 得晶表示素子等の駆動に用いられる薄膜トランジスタ
アレイは、ラップトップパソコン，ワードプロセッサ等
の液晶表示のOA機器，液晶テレビの普及に伴い、低コス
ト化，大面積化，高密度化へ向けて活発な開発が行なわ
れている。
アレイは、ラップトップパソコン，ワードプロセッサ等
の液晶表示のOA機器，液晶テレビの普及に伴い、低コス
ト化，大面積化，高密度化へ向けて活発な開発が行なわ
れている。
薄膜トランジスタアレイは、その構造から、トップゲ
ート構造（スタガード構造とも言う）と逆スタガート構
造に大別されるが、トランジスタ特性に影響を与える各
層の界面を重視する非晶質シリコン薄膜トランジスタア
レイは、逆スタガート構造を採用している。しかし、ト
ップゲート構造の薄膜トランジスタアレイは、逆スタガ
ート構造と比べて、製造工程は簡略化できるため、特性
の優れたトップゲート構造の薄膜トランジスタアレイの
素材の選択と製造方法の開発が望まれる。
ート構造（スタガード構造とも言う）と逆スタガート構
造に大別されるが、トランジスタ特性に影響を与える各
層の界面を重視する非晶質シリコン薄膜トランジスタア
レイは、逆スタガート構造を採用している。しかし、ト
ップゲート構造の薄膜トランジスタアレイは、逆スタガ
ート構造と比べて、製造工程は簡略化できるため、特性
の優れたトップゲート構造の薄膜トランジスタアレイの
素材の選択と製造方法の開発が望まれる。
また、従来の薄膜トランジスタアレイは、ソース電極
・ソース電極配線部およびドレイン・画素電極に透明導
電膜を使用し、製造工程の簡略化を図っているが、大面
積の薄膜トランジスタアレイの際は、配線部の抵抗が薄
膜トランジスタアレイの駆動の大きな障害となってい
る。
・ソース電極配線部およびドレイン・画素電極に透明導
電膜を使用し、製造工程の簡略化を図っているが、大面
積の薄膜トランジスタアレイの際は、配線部の抵抗が薄
膜トランジスタアレイの駆動の大きな障害となってい
る。
＜発明が解決しようとする課題＞ 本発明は、上記の問題点に鑑み、工程が容易で、大面
積が製造可能なトップゲート構造の薄膜トランジスタア
レイを提供する目的でなされたものである。
積が製造可能なトップゲート構造の薄膜トランジスタア
レイを提供する目的でなされたものである。
＜課題を解決するための手段＞ 本発明の薄膜トランジスタアレイは、ドレイン・画素
電極、ソース電極・ソース電極配線部およびゲート電極
・ゲート電極配線部を有するトップゲート構造の薄膜ト
ランジスタアレイであって、ソース電極・ソース電極配
線部はNi、CuおよびAuからなる群から選択された金属で
電気メッキされた透明導電膜で形成されており、薄膜ト
ランジスタアレイが大型化した際のソース電極配線部の
低抵抗化に対応している。さらに、半導体層は非晶質シ
リコン、多結晶シリコン、微結晶シリコン、セレン化カ
ドミウムおよび硫化カドミウムからなる群から選択され
た材料で構成されており、半導体層とドレイン電極との
接触部位にn+半導体層を介在させ、半導体層が非晶質シ
リコンの場合、チャネル部をレーザーアニールで結晶化
させる。さらに、絶縁層は窒化シリコンまたは酸化シリ
コンのいずれかで形成されているか、窒化シリコンまた
は酸化シリコンのいずれかで形成された第１層とTa2O5
で形成された第２層を積層した２重構造からなってい
る。
電極、ソース電極・ソース電極配線部およびゲート電極
・ゲート電極配線部を有するトップゲート構造の薄膜ト
ランジスタアレイであって、ソース電極・ソース電極配
線部はNi、CuおよびAuからなる群から選択された金属で
電気メッキされた透明導電膜で形成されており、薄膜ト
ランジスタアレイが大型化した際のソース電極配線部の
低抵抗化に対応している。さらに、半導体層は非晶質シ
リコン、多結晶シリコン、微結晶シリコン、セレン化カ
ドミウムおよび硫化カドミウムからなる群から選択され
た材料で構成されており、半導体層とドレイン電極との
接触部位にn+半導体層を介在させ、半導体層が非晶質シ
リコンの場合、チャネル部をレーザーアニールで結晶化
させる。さらに、絶縁層は窒化シリコンまたは酸化シリ
コンのいずれかで形成されているか、窒化シリコンまた
は酸化シリコンのいずれかで形成された第１層とTa2O5
で形成された第２層を積層した２重構造からなってい
る。
透明導電膜をガラス基板上に成膜した後に、薄膜トラ
ンジスタアレイのドレイン・画素電極，ソース電極・ソ
ース電極配線部のパターンのレジスト膜を印刷し、エッ
チングすることによりパターニングし、該ソース電極・
ソース電極配線部に、Ni,CuまたはAuである金属膜をメ
ッキし、その後、非晶質シリコン，多結晶シリコン，微
結晶シリコン，セレン化カドミウムもしくは硫化カドミ
ウムから選択された半導体層、および窒化シリコン，酸
化シリコンもしくは窒化シリコンまたは酸化シリコンで
ある第１層と、Ta2O5の第２層を積層した２重構造から
なる絶縁層、およびAlもしくはＷ−Siの導電膜を形成
し、該導電膜上にゲート電極・ゲート電極配線部のパタ
ーンからなるレジスト膜を印刷し、エッチングすること
により、ゲート電極・ゲート電極配線部を形成し、該ゲ
ート電極・ゲート電極配線部をマスクとして、絶縁層，
半導体層をエッチングしてパターニングすることを特徴
とする薄膜トランジスタアレイの製造方法であり、 また、透明導電膜からなるソース電極・ソース電極配
線部，ドレイン・画素電極に、無電解メッキにより、50
Å〜1000ÅのNiメッキの被覆を施し、ソース電極・ソー
ス電極配線部に電流を流し、該ソース電極・ソース電極
配線部に電気メッキにより500Å〜10,000ÅのNi,Cuまた
はAuによるメッキ金属膜を形成し、後にドレイン・画素
電極上のNiメッキをエッチングにより除去する製造方法
である。
ンジスタアレイのドレイン・画素電極，ソース電極・ソ
ース電極配線部のパターンのレジスト膜を印刷し、エッ
チングすることによりパターニングし、該ソース電極・
ソース電極配線部に、Ni,CuまたはAuである金属膜をメ
ッキし、その後、非晶質シリコン，多結晶シリコン，微
結晶シリコン，セレン化カドミウムもしくは硫化カドミ
ウムから選択された半導体層、および窒化シリコン，酸
化シリコンもしくは窒化シリコンまたは酸化シリコンで
ある第１層と、Ta2O5の第２層を積層した２重構造から
なる絶縁層、およびAlもしくはＷ−Siの導電膜を形成
し、該導電膜上にゲート電極・ゲート電極配線部のパタ
ーンからなるレジスト膜を印刷し、エッチングすること
により、ゲート電極・ゲート電極配線部を形成し、該ゲ
ート電極・ゲート電極配線部をマスクとして、絶縁層，
半導体層をエッチングしてパターニングすることを特徴
とする薄膜トランジスタアレイの製造方法であり、 また、透明導電膜からなるソース電極・ソース電極配
線部，ドレイン・画素電極に、無電解メッキにより、50
Å〜1000ÅのNiメッキの被覆を施し、ソース電極・ソー
ス電極配線部に電流を流し、該ソース電極・ソース電極
配線部に電気メッキにより500Å〜10,000ÅのNi,Cuまた
はAuによるメッキ金属膜を形成し、後にドレイン・画素
電極上のNiメッキをエッチングにより除去する製造方法
である。
さらにいえば、半導体層とソース電極，ドレイン電極
との接触部位にn+半導体層を介在させて、半導体層と電
極との界面抵抗を低下させること、あるいは、半導体層
が非晶質シリコンからなる場合、チャネル部をレーザー
アニールで結晶化させ、電界効果移動度を向上させるこ
とも含まれる。
との接触部位にn+半導体層を介在させて、半導体層と電
極との界面抵抗を低下させること、あるいは、半導体層
が非晶質シリコンからなる場合、チャネル部をレーザー
アニールで結晶化させ、電界効果移動度を向上させるこ
とも含まれる。
本発明の薄膜トランジスタアレイを、第１図および第
２図を用いて詳細に説明する。
２図を用いて詳細に説明する。
構造は、第１図に示したようなトップゲート構造の薄
膜トランジスタアレイであり、ドレイン・画素電極２お
よびソース電極３を同時にパターニングした後に、外部
端子まで配線されているソース電極３にメッキ処理を行
い、メッキ金属膜４を被覆する。この被覆された金属膜
により、ソース電極配線部を低抵抗化し、大面積での駆
動を可能とする。また、本発明の薄膜トランジスタアレ
イの平面図を第２図に示す。
膜トランジスタアレイであり、ドレイン・画素電極２お
よびソース電極３を同時にパターニングした後に、外部
端子まで配線されているソース電極３にメッキ処理を行
い、メッキ金属膜４を被覆する。この被覆された金属膜
により、ソース電極配線部を低抵抗化し、大面積での駆
動を可能とする。また、本発明の薄膜トランジスタアレ
イの平面図を第２図に示す。
さらに、第３図（ａ）〜（ｅ）を用いて、本発明の薄
膜トランジスタアレイの製造方法の一実施例を工程順に
説明する。
膜トランジスタアレイの製造方法の一実施例を工程順に
説明する。
ガラス基板等の透明基板21上に、スパッタリング法あ
るいはEB蒸着法等の薄膜形成法で透明導電膜22を成膜
後、スクリーン印刷あるいはオフセット印刷等、印刷法
にてドレイン・画素電極24およびソース電極25のパター
ンからなるレジスト膜23を印刷する〔第３図（ａ）参
照〕。その後、透明導電膜22をエッチングすることによ
り、ドレイン・画素電極24およびソース電極25をパター
ニングし、ソース電極25および第２図に示したような、
ソース電極・ソース電極配線部12にメッキ金属膜26を被
覆する〔第３図（ｂ）参照〕。その後半導体，絶縁体，
導電膜を連続的に成膜する〔第３図（ｃ）参照〕。導電
膜上にゲート電極のパターンからなるレジスト膜30を印
刷し〔第３図（ｄ）参照〕、導電膜をエッチングするこ
とによりゲート電極29をパターニングする。そして該ゲ
ート電極29をマスクとして、半導体層27,絶縁層28をエ
ッチングしてパターニングする〔第３図（ｄ）参照〕。
るいはEB蒸着法等の薄膜形成法で透明導電膜22を成膜
後、スクリーン印刷あるいはオフセット印刷等、印刷法
にてドレイン・画素電極24およびソース電極25のパター
ンからなるレジスト膜23を印刷する〔第３図（ａ）参
照〕。その後、透明導電膜22をエッチングすることによ
り、ドレイン・画素電極24およびソース電極25をパター
ニングし、ソース電極25および第２図に示したような、
ソース電極・ソース電極配線部12にメッキ金属膜26を被
覆する〔第３図（ｂ）参照〕。その後半導体，絶縁体，
導電膜を連続的に成膜する〔第３図（ｃ）参照〕。導電
膜上にゲート電極のパターンからなるレジスト膜30を印
刷し〔第３図（ｄ）参照〕、導電膜をエッチングするこ
とによりゲート電極29をパターニングする。そして該ゲ
ート電極29をマスクとして、半導体層27,絶縁層28をエ
ッチングしてパターニングする〔第３図（ｄ）参照〕。
以上により、本発明の薄膜トランジスタアレイが製造
される。
される。
また、本発明の薄膜トランジスタアレイは、ソース電
極・ソース電極配線部，ドレイン・画素電極およびゲー
ト電極・ゲート電極配線部のパターンを印刷法にて形成
するため、微細な位置合せが困難であるが、多少アライ
メントがずれても、チャネル長，チャネル幅が変化しな
い第２図のような構造であれば問題とならない。また、
印刷法では、50μ以下の微細なパターン形成は困難であ
るため、半導体層が電界効果移動度が低い非晶質シリコ
ンの場合は、チャネル長が50μ以上では作動は不可能に
近いが、チャネル部にレーザーアニールを行い、非晶質
シリコンを結晶化させて、電界効果移動度を高くするこ
とで作動する。
極・ソース電極配線部，ドレイン・画素電極およびゲー
ト電極・ゲート電極配線部のパターンを印刷法にて形成
するため、微細な位置合せが困難であるが、多少アライ
メントがずれても、チャネル長，チャネル幅が変化しな
い第２図のような構造であれば問題とならない。また、
印刷法では、50μ以下の微細なパターン形成は困難であ
るため、半導体層が電界効果移動度が低い非晶質シリコ
ンの場合は、チャネル長が50μ以上では作動は不可能に
近いが、チャネル部にレーザーアニールを行い、非晶質
シリコンを結晶化させて、電界効果移動度を高くするこ
とで作動する。
＜作用＞ 本発明の構造を有する薄膜トランジスタアレイを本発
明の製造方法で製作すると、マスク，露光，現像等のリ
ソグラフィー工程を必要とせず、レジスト膜の印刷とエ
ッチングのみで、各層のパターニングができる。
明の製造方法で製作すると、マスク，露光，現像等のリ
ソグラフィー工程を必要とせず、レジスト膜の印刷とエ
ッチングのみで、各層のパターニングができる。
また、透明導電膜からなるソース電極・ソース電極配
線部に金属をメッキすることにより、配線抵抗を十分に
低減でき、大面積の薄膜トランジスタアレイの駆動が可
能である。
線部に金属をメッキすることにより、配線抵抗を十分に
低減でき、大面積の薄膜トランジスタアレイの駆動が可
能である。
＜実施例１＞ 低膨張ガラス（コーニング7059米国コーニング社製）
基板上に、スパッタリング法を用いて透明導電膜として
ITO（日本鉱業社製）を2,000Å成膜し、その後スクリー
ン印刷によりドレイン・画素電極およびソース電極・ソ
ース電極配線部のパターンからなるレジスト膜（MR−50
0アサヒ化学（株）製）を印刷した。その後、塩化第二
鉄と塩酸の混合溶液でITOをエッチングして、ドレイン
・画素電極およびソース電極・ソース電極配線部を作製
した。その後、ソース電極配線部に電流を流し、電気ニ
ッケルメッキを行い、ソース電極・ソース電極配線部に
ニッケルを被覆した。
基板上に、スパッタリング法を用いて透明導電膜として
ITO（日本鉱業社製）を2,000Å成膜し、その後スクリー
ン印刷によりドレイン・画素電極およびソース電極・ソ
ース電極配線部のパターンからなるレジスト膜（MR−50
0アサヒ化学（株）製）を印刷した。その後、塩化第二
鉄と塩酸の混合溶液でITOをエッチングして、ドレイン
・画素電極およびソース電極・ソース電極配線部を作製
した。その後、ソース電極配線部に電流を流し、電気ニ
ッケルメッキを行い、ソース電極・ソース電極配線部に
ニッケルを被覆した。
次に、絶縁層の窒化シリコン，半導体層の多結晶シリ
コンをＰ−CVD法を用いて成膜し、続いてEB蒸着法によ
りAlを蒸着した。そしてスクリーン印刷によりゲート電
極・ゲート電極配線部のパターンをレジスト膜（MR−50
0アサヒ化学（株）製）を印刷し、Alをリン酸，酢酸，
硝酸の混合溶液でエッチングすることにより、ゲート電
極・ゲート電極配線部をパターニングした。このAlのゲ
ート電極・ゲート電極配線部をマスクとして、絶縁層，
半導体層をSF6,H2を用いたドライエッチングにてパター
ニングすることにより、薄膜トランジスタアレイを作製
した。
コンをＰ−CVD法を用いて成膜し、続いてEB蒸着法によ
りAlを蒸着した。そしてスクリーン印刷によりゲート電
極・ゲート電極配線部のパターンをレジスト膜（MR−50
0アサヒ化学（株）製）を印刷し、Alをリン酸，酢酸，
硝酸の混合溶液でエッチングすることにより、ゲート電
極・ゲート電極配線部をパターニングした。このAlのゲ
ート電極・ゲート電極配線部をマスクとして、絶縁層，
半導体層をSF6,H2を用いたドライエッチングにてパター
ニングすることにより、薄膜トランジスタアレイを作製
した。
本薄膜トランジスタアレイは、良好なトランジスタ特
性を示した。このようにマスクおよび露光等のリソグラ
フィー工程なしに良好な特性を示す薄膜トランジスタア
レイの作製が可能となった。
性を示した。このようにマスクおよび露光等のリソグラ
フィー工程なしに良好な特性を示す薄膜トランジスタア
レイの作製が可能となった。
＜実施例２＞ ガラス基板上に、EB蒸着法を用いて、ITOを1,500Å成
膜し、その後水なしオフセット印刷により、レジスト膜
（フラッシュドライ 東洋インキ（株）製）を印刷し
た。このレジスト膜をマスクとして、ITOをエッチング
し、ドレイン電極・画素電極およびソース電極・ソース
電極配線部を形成した。その後、実施例１と同様にソー
ス電極・ソース電極配線部にニッケルをメッキし被覆し
た。
膜し、その後水なしオフセット印刷により、レジスト膜
（フラッシュドライ 東洋インキ（株）製）を印刷し
た。このレジスト膜をマスクとして、ITOをエッチング
し、ドレイン電極・画素電極およびソース電極・ソース
電極配線部を形成した。その後、実施例１と同様にソー
ス電極・ソース電極配線部にニッケルをメッキし被覆し
た。
次に絶縁層の窒化シリコン、半導体層の非晶質シリコ
ンを連続してＰ−CVD法を用いて成膜した。成膜した非
晶質シリコンのトランジスタのチャネル部をレーザーア
ニールし、粒径の大きい多結晶シリコンとし、その後Ｗ
−SiをEB蒸着した。次に、水なしオフセット印刷によ
り、ゲート電極・ゲート電極配線部のパターンをレジス
ト膜（フラッシュドライ 東洋インキ（株）製）を印刷
し、CF4,O2を用いたドライエッチングにて、ゲート電極
・ゲート電極配線部、半導体層、絶縁層をエッチングし
て、薄膜トランジスタアレイを作製した。
ンを連続してＰ−CVD法を用いて成膜した。成膜した非
晶質シリコンのトランジスタのチャネル部をレーザーア
ニールし、粒径の大きい多結晶シリコンとし、その後Ｗ
−SiをEB蒸着した。次に、水なしオフセット印刷によ
り、ゲート電極・ゲート電極配線部のパターンをレジス
ト膜（フラッシュドライ 東洋インキ（株）製）を印刷
し、CF4,O2を用いたドライエッチングにて、ゲート電極
・ゲート電極配線部、半導体層、絶縁層をエッチングし
て、薄膜トランジスタアレイを作製した。
本薄膜トランジスタアレイは、チャネル長、チャネル
幅共に50μｍで、電界効果移動度が100cm2/V・Ｓと良好
なトランジスタ特性を示した。
幅共に50μｍで、電界効果移動度が100cm2/V・Ｓと良好
なトランジスタ特性を示した。
＜実施例３＞ 実施例１と同様な工程で、ガラス基板上にITOからな
るドレイン・画素電極およびソース電極・ソース電極配
線部を形成した。その後、パターニングされたITOをITO
リダクター（オクノ化学工業製）により、活性化処理を
行い、ITO−SAL（オクノ化学工業製）によりプリデイプ
後、ITOキャタリスト（オクノ化学工業製）,ITO−SAL,3
5％塩酸の溶液に浸漬し、触媒付与を行い、ITOアクセレ
ーター（オクノ化学工業製）により触媒活性化した後
に、ITO−70（オクノ化学工業製）溶液に浸漬し、ITO上
のみに無電解ニッケルメッキによりNiを500Åの厚さで
メッキした。その後、ワット浴を用いて、ソース電極・
ソース電極配線部に電流を流し、Niを3,000Å電気メッ
キした。そして、ドレイン・画素電極上のNiをNH4OH,NH
4cl,NaclO2との混合溶液でエッチング除去した。
るドレイン・画素電極およびソース電極・ソース電極配
線部を形成した。その後、パターニングされたITOをITO
リダクター（オクノ化学工業製）により、活性化処理を
行い、ITO−SAL（オクノ化学工業製）によりプリデイプ
後、ITOキャタリスト（オクノ化学工業製）,ITO−SAL,3
5％塩酸の溶液に浸漬し、触媒付与を行い、ITOアクセレ
ーター（オクノ化学工業製）により触媒活性化した後
に、ITO−70（オクノ化学工業製）溶液に浸漬し、ITO上
のみに無電解ニッケルメッキによりNiを500Åの厚さで
メッキした。その後、ワット浴を用いて、ソース電極・
ソース電極配線部に電流を流し、Niを3,000Å電気メッ
キした。そして、ドレイン・画素電極上のNiをNH4OH,NH
4cl,NaclO2との混合溶液でエッチング除去した。
その後は実施例１と同様な工程で、薄膜トランジスタ
アレイを作製した。
アレイを作製した。
本薄膜トランジスタアレイのソース電極・ソース電極
配線部の抵抗は、ITOのみの時に比較して、十分に低
く、大面積の薄膜トランジスタアレイの駆動が可能であ
った。
配線部の抵抗は、ITOのみの時に比較して、十分に低
く、大面積の薄膜トランジスタアレイの駆動が可能であ
った。
＜実施例４＞ 実施例２と同様な工程で、ガラス基板上にITOからな
るドレイン・画素電極およびソース電極・ソース電極配
線部を形成した。その後パターニングされたITO上に、N
iメッキの接着性を向上させるためにメルプレートITOコ
ンディショナー478A,B（メルテックス社製）の容液に浸
漬した。次にメルプレートITOセンシタイザー450（メル
テックス社製）溶液に浸漬し、触媒付与し、エンプレー
トアクチベータ440（メルテックス社製）、IN−NaOH溶
液に浸漬し、活性化処理した後にメルプレートITO NI
−866A,メルプレートITO NI−866B（メルテックス社
製）の混合溶液により、無電解ニッケルメッキを500Å
の厚さをITO上に選択的に行った。その後、ピロリン酸
銅浴を用いて、液温55℃、陽極、陰極の電流密度を、4A
/dm2として、ソース電極・ソース電極配線部に電流を流
し、Cuを2,000Åメッキした。そしてドレイン・画素電
極上のNiをエッチングにより除去した。
るドレイン・画素電極およびソース電極・ソース電極配
線部を形成した。その後パターニングされたITO上に、N
iメッキの接着性を向上させるためにメルプレートITOコ
ンディショナー478A,B（メルテックス社製）の容液に浸
漬した。次にメルプレートITOセンシタイザー450（メル
テックス社製）溶液に浸漬し、触媒付与し、エンプレー
トアクチベータ440（メルテックス社製）、IN−NaOH溶
液に浸漬し、活性化処理した後にメルプレートITO NI
−866A,メルプレートITO NI−866B（メルテックス社
製）の混合溶液により、無電解ニッケルメッキを500Å
の厚さをITO上に選択的に行った。その後、ピロリン酸
銅浴を用いて、液温55℃、陽極、陰極の電流密度を、4A
/dm2として、ソース電極・ソース電極配線部に電流を流
し、Cuを2,000Åメッキした。そしてドレイン・画素電
極上のNiをエッチングにより除去した。
その後、実施例２と同様な工程を取り、薄膜トランジ
スタアレイを作製した。
スタアレイを作製した。
本薄膜トランジスタアレイのソース電極・ソース電極
配線部の抵抗は低く、大面積での駆動に適したものであ
った。
配線部の抵抗は低く、大面積での駆動に適したものであ
った。
＜実施例５＞ 実施例１と同様な工程で、ガラス基板上にITOからな
るドレイン・画素電極およびソース電極・ソース電極配
線部を形成した。その後、実施例４と同様に無電解ニッ
ケルメッキをITO上に選択的に行い、500ÅのNiをITO上
に積層した。そして、ソース電極・ソース電極配線部に
電流を流し、Auを1,000Åメッキした。その後、ドレイ
ン・画素電極上のNiをエッチングした。Auの被覆され
た、ソース電極・ソース電極配線部は、前記のエッチン
グでは、侵食されない。
るドレイン・画素電極およびソース電極・ソース電極配
線部を形成した。その後、実施例４と同様に無電解ニッ
ケルメッキをITO上に選択的に行い、500ÅのNiをITO上
に積層した。そして、ソース電極・ソース電極配線部に
電流を流し、Auを1,000Åメッキした。その後、ドレイ
ン・画素電極上のNiをエッチングした。Auの被覆され
た、ソース電極・ソース電極配線部は、前記のエッチン
グでは、侵食されない。
次に、絶縁層のTa2O5をスパッタリング法で、また、
酸化シリコンをＰ−CVD法で各々2,000Å成膜し、その
後、半導体層の微結晶シリコンをＰ−CVD法を用いて成
膜した。続いてEB蒸着法によりAlを蒸着した。そしてス
クリーン印刷により、レジスト膜を印刷し、Alをエッチ
ングすることにより、ゲート電極・ゲート電極配線部を
パターニングした。このAlのゲート電極・ゲート電極配
線部をマスクとして、絶縁層、半導体層をドライエッチ
ングでパターニングすることにより、薄膜トランジスタ
アレイを作製した。
酸化シリコンをＰ−CVD法で各々2,000Å成膜し、その
後、半導体層の微結晶シリコンをＰ−CVD法を用いて成
膜した。続いてEB蒸着法によりAlを蒸着した。そしてス
クリーン印刷により、レジスト膜を印刷し、Alをエッチ
ングすることにより、ゲート電極・ゲート電極配線部を
パターニングした。このAlのゲート電極・ゲート電極配
線部をマスクとして、絶縁層、半導体層をドライエッチ
ングでパターニングすることにより、薄膜トランジスタ
アレイを作製した。
本薄膜トランジスタアレイは、良好なトランジスタ特
性を示し、欠陥の少ないものであった。
性を示し、欠陥の少ないものであった。
＜実施例６＞ ガラス基板上に、EB蒸着法を用いて、ITOを成膜し、
その後、スクリーン印刷により、レジスト膜を印刷し
た。その後、ITOをエッチングし、ドレイン・画素電極
およびソース電極・ソース電極配線部を形成した。その
後、実施例４と同様に、ソース電極・ソース電極配線部
にNiおよびCuをメッキした。
その後、スクリーン印刷により、レジスト膜を印刷し
た。その後、ITOをエッチングし、ドレイン・画素電極
およびソース電極・ソース電極配線部を形成した。その
後、実施例４と同様に、ソース電極・ソース電極配線部
にNiおよびCuをメッキした。
その後、常圧CVD法で酸化シリコンからなる絶縁層
を、また、EB蒸着法で、硫化カドミウムからなる半導体
層を作製した。その後、EB蒸着法にてＷ−Siを成膜し
た。次に、スクリーン印刷により、レジスト膜を印刷
し、このレジスト膜をマスクとして、CF4,O2を用いたド
ライエッチングによりＷ−Si,硫化カドミウム，酸化シ
リコンをパターニングして、薄膜トランジスタアレイを
作製した。
を、また、EB蒸着法で、硫化カドミウムからなる半導体
層を作製した。その後、EB蒸着法にてＷ−Siを成膜し
た。次に、スクリーン印刷により、レジスト膜を印刷
し、このレジスト膜をマスクとして、CF4,O2を用いたド
ライエッチングによりＷ−Si,硫化カドミウム，酸化シ
リコンをパターニングして、薄膜トランジスタアレイを
作製した。
本薄膜トランジスタアレイは、欠陥が少なく、良好な
トランジスタ特性を示した。
トランジスタ特性を示した。
＜発明の効果＞ 以上述べたように、本発明の薄膜トランジスタアレイ
は、ソース電極・ソース電極配線部の低抵抗化により、
大面積のトランジスタアレイの駆動が可能となる。ま
た、印刷法によりレジスト膜のパターンを形成するた
め、リソグラフィー等の煩雑な工程や、大面積の露光装
置の必要がないので、大面積で欠陥の少ない薄膜トラン
ジスタアレイの作製が容易にできる。
は、ソース電極・ソース電極配線部の低抵抗化により、
大面積のトランジスタアレイの駆動が可能となる。ま
た、印刷法によりレジスト膜のパターンを形成するた
め、リソグラフィー等の煩雑な工程や、大面積の露光装
置の必要がないので、大面積で欠陥の少ない薄膜トラン
ジスタアレイの作製が容易にできる。
以上の大面積の薄膜トランジスタアレイを使用して、
大画面の液晶パネルの作製が実現できる。
大画面の液晶パネルの作製が実現できる。
第１図は本発明による薄膜トランジスタアレイの一実施
例を示す断面図であり、第２図は本発明による薄膜トラ
ンジスタアレイの一実施例を示す平面図である。第３図
（ａ）〜（ｅ）は、本発明の薄膜トランジスタアレイの
製造方法の一実施例を工程順に示す説明図である。 １……透明基板、２……ドレイン・画素電極 ３……ソース電極、４……メッキ金属膜 ５……半導体層、６……絶縁層 ７……ゲート電極、８……液晶 ９……対向電極、10……ガラス基板 11……ドレイン・画素電極 12……ソース電極・ソース電極配線部 13……ゲート電極・ゲート電極配線部 21……ガラス基板、22……透明導電膜 23,30……レジスト膜、24……ドレイン・画素電極 25……ソース電極、26……メッキ金属膜 27……半導体層、28……絶縁層、29……ゲート電極
例を示す断面図であり、第２図は本発明による薄膜トラ
ンジスタアレイの一実施例を示す平面図である。第３図
（ａ）〜（ｅ）は、本発明の薄膜トランジスタアレイの
製造方法の一実施例を工程順に示す説明図である。 １……透明基板、２……ドレイン・画素電極 ３……ソース電極、４……メッキ金属膜 ５……半導体層、６……絶縁層 ７……ゲート電極、８……液晶 ９……対向電極、10……ガラス基板 11……ドレイン・画素電極 12……ソース電極・ソース電極配線部 13……ゲート電極・ゲート電極配線部 21……ガラス基板、22……透明導電膜 23,30……レジスト膜、24……ドレイン・画素電極 25……ソース電極、26……メッキ金属膜 27……半導体層、28……絶縁層、29……ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長瀬 俊郎 東京都台東区台東１丁目５番１号 凸版 印刷株式会社内 審査官 河本 充雄 (56)参考文献 特開 平２−223924（ＪＰ，Ａ) 特開 平２−237039（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336 G02F 1/136 500
Claims (13)
- 【請求項１】ドレイン・画素電極、ソース電極・ソース
電極配線部を透明導電膜で形成した後に、半導体層、絶
縁層を順次構築し、上部にゲート電極・ゲート電極配線
部を形成するトップゲート構造の薄膜トランジスタアレ
イにおいて、ソース電極・ソース電極配線部が金属で表
面をメッキした透明導電膜であることを特徴とする薄膜
トランジスタアレイ。 - 【請求項２】半導体層が非晶質シリコン、多結晶シリコ
ン、微結晶シリコン、セレン化カドミウムもしくは硫化
カドミウムである請求項（１）に記載の薄膜トランジス
タアレイ。 - 【請求項３】絶縁層が窒化シリコンまたは酸化シリコン
である請求項（１）に記載の薄膜トランジスタアレイ。 - 【請求項４】絶縁層が窒化シリコンまたは酸化シリコン
である第１層と、Ta2O5の第２層を積層した２重構造で
ある請求項（１）に記載の薄膜トランジスタアレイ。 - 【請求項５】半導体層とソース電極、ドレイン電極との
接触部位にn+半導体層を介在した請求項（１）または
（２）に記載の薄膜トランジスタアレイ。 - 【請求項６】半導体層が非晶質シリコンの場合、チャネ
ル部をレーザーアニールで結晶化させる請求項（１）ま
たは（２）に記載の薄膜トランジスタアレイ。 - 【請求項７】透明導電膜をガラス基板上に成膜した後
に、ドレイン・画素電極、ソース電極・ソース電極配線
部のパターンからなるレジスト膜を印刷し、エッチング
することによりパターニングし、該ソース電極・ソース
電極配線部に、Ni、CuまたはAuであるメッキ金属膜を設
け、その後半導体層、絶縁層およびAlもしくはＷ−Siの
導電膜を形成し、該導電膜上にゲート電極・ゲート電極
配線部のパターンからなるレジスト膜を印刷し、エッチ
ングすることによりゲート電極・ゲート電極配線部を形
成し、該ゲート電極・ゲート電極配線部をマスクとして
絶縁層、半導体層をエッチングによりパターニングする
ことを特徴とする薄膜トランジスタアレイの製造方法。 - 【請求項８】半導体層が非晶質シリコン、多結晶シリコ
ン、微結晶シリコン、セレン化カドミウムもしくは硫化
カドミウムである請求項（７）に記載の薄膜トランジス
タアレイの製造方法。 - 【請求項９】絶縁層が窒化シリコンまたは酸化シリコン
である請求項（７）に記載の薄膜トランジスタアレイの
製造方法。 - 【請求項１０】絶縁層が窒化シリコンまたは酸化シリコ
ンである第１層と、Ta2O5の第２層を積層した２重構造
である請求項（７）に記載の薄膜トランジスタアレイの
製造方法。 - 【請求項１１】半導体層とソース電極、ドレイン電極と
の接触部位にn+半導体層を介在した請求項（７）または
（８）に記載の薄膜トランジスタアレイの製造方法。 - 【請求項１２】半導体層が非晶質シリコンの場合、チャ
ネル部をレーザーアニールで結晶化させる請求項（７）
または（８）に記載の薄膜トランジスタアレイの製造方
法。 - 【請求項１３】透明導電膜であるソース電極・ソース電
極配線部、ドレイン・画素電極に無電解メッキにより、
50Å〜1000ÅのNiメッキの被覆を施し、ソース電極・ソ
ース電極配線部に電流を流し、該ソース電極・ソース電
極配線部に電気めっきにより500Å〜10,000ÅのNi,Cuま
たはAuであるメッキ金属膜を形成し、後にドレイン・画
素電極上のNiメッキをエッチングにより除去する請求項
（７）に記載の薄膜トランジスタアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18438189A JP2778133B2 (ja) | 1989-07-17 | 1989-07-17 | 薄膜トランジスタアレイおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18438189A JP2778133B2 (ja) | 1989-07-17 | 1989-07-17 | 薄膜トランジスタアレイおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0349237A JPH0349237A (ja) | 1991-03-04 |
| JP2778133B2 true JP2778133B2 (ja) | 1998-07-23 |
Family
ID=16152198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18438189A Expired - Lifetime JP2778133B2 (ja) | 1989-07-17 | 1989-07-17 | 薄膜トランジスタアレイおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2778133B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3387981B2 (ja) * | 1992-10-09 | 2003-03-17 | 富士通株式会社 | 薄膜トランジスタマトリクス装置の製造方法 |
| JP3228202B2 (ja) * | 1997-11-18 | 2001-11-12 | 日本電気株式会社 | 横方向電界方式アクティブマトリクス型液晶表示装置およびその製造方法 |
| KR100495701B1 (ko) * | 2001-03-07 | 2005-06-14 | 삼성에스디아이 주식회사 | 유기 전계 발광 표시장치의 제조방법 |
| KR100959989B1 (ko) * | 2003-06-28 | 2010-05-27 | 엘지디스플레이 주식회사 | 액정표시패널 및 그 제조 방법 |
| JP4325802B2 (ja) | 2004-08-02 | 2009-09-02 | Ｎｅｃ液晶テクノロジー株式会社 | Ｔｆｔアレイパターン形成方法 |
-
1989
- 1989-07-17 JP JP18438189A patent/JP2778133B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0349237A (ja) | 1991-03-04 |
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