JP3387981B2 - 薄膜トランジスタマトリクス装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画素毎に設けられた薄
膜トランジスタにより、表示制御を行うアクティブマト
リクス型液晶表示装置に用いられる薄膜トランジスタマ
トリクス装置の製造方法に関する。アクティブマトリク
ス型液晶表示装置は、単純マトリクス型液晶表示装置と
共に薄形の情報端末用表示装置として使用されている。
アクティブマトリクス型液晶表示装置はマトリクス状に
配置された多数ある画素をそれぞれ独立に駆動させるこ
とができる。このため、画素数の増大に伴い、駆動すべ
きライン数が増大しても、単純マトリクス型液晶表示装
置のように駆動信号のデューティ比が低下したり、コン
トラストが低下したり、視野角の減少をきたしたりする
等の問題が生じないという利点を有している。このた
め、アクティブマトリクス型液晶表示装置は、陰極線管
（ＣＲＴ）並みのカラー表示を得ることが可能であり、
薄型のフラットディスプレイとして用途を拡げつつあ
る。

【０００２】しかし、アクティブマトリクス型液晶表示
装置に用いる薄膜トランジスタマトリクス基板では、画
素毎にスイッチング素子として薄膜トランジスタを設け
るという複雑な構造をとる必要があり、その製造工程も
複雑である。このため、特に大型のアクティブマトリク
ス型液晶表示装置の場合には、製造歩留りが非常に低下
し、コスト高となるという問題がある。そこで、アクテ
ィブマトリクス型液晶表示装置の構造を簡略化して、そ
の製造コストを低減させる試みが行われている。

【０００３】また、アクティブマトリクス型表示装置の
大画面化に伴って、外部の駆動回路からの信号を伝える
バスラインの配線長が長くなり、バスラインの負荷とな
る液晶容量や寄生容量も増大する。このため、バスライ
ンの抵抗と負荷容量により決定される信号遅延が大きく
なり、この信号遅延により表示品質の低下を招いてい
る。したがって、表示品質の低下を抑えるために、バス
ライン抵抗を低減し、信号遅延の発生を小さくすること
が必要となってきている。

【０００４】本発明は、かかるアクティブマトリクス型
液晶表示装置に用いる薄膜トランジスタマトリクス装置
を簡略な工程により高い歩留まりで製造できるように
し、同時にバスライン抵抗の低減を可能とし高い表示品
質を得られるようにした薄膜トランジスタマトリクス装
置の製造方法を提供しようとするものである。

【０００５】

【従来の技術】従来のアクティブマトリクス型液晶表示
装置に用いる薄膜トランジスタマトリクス装置を図２１
乃至図２３を用いて説明する。図２１（ａ）、（ｂ）
は、公表特許昭５９−５０１５６２号公報、公表特許昭
６２−５００７４５号公報等に開示されている簡略な形
成方法によって作製した薄膜トランジスタマトリクス装
置を示したものである。

【０００６】この簡略な形成方法による薄膜トランジス
タマトリクス装置では、絶縁基板４０上に、第１のマス
クを用いて、透明導電膜５からなるソース電極１、ドレ
イン電極２、ドレインバスライン２１、画素電極４の各
部分をパターン形成し、その上に半導体層６、絶縁体層
７、ゲート電極層８を積層した後、第２のマスクを用い
て、ゲート電極層８、絶縁体層７、半導体層６をエッチ
ング除去し、ゲート電極３を兼ねたゲートバスライン３
１のパターン形成および薄膜トランジスタの素子分離を
行っている。

【０００７】図２１（ｂ）は、図２１（ａ）の平面図に
おけるＬ−Ｌ′線に沿うドレインバスライン２１の断面
を示している。図２１（ｂ）に示すように、ドレインバ
スライン２１は、画素電極４と同一の透明導電膜５によ
って構成されている。また、図２２（ａ）、（ｂ）は、
図２１に示す従来例におけるドレインバスラインの抵抗
を低減させた薄膜トランジスタマトリクス装置を示した
ものである。

【０００８】この薄膜トランジスタマトリクス装置で
は、第１のマスクによってパターン形成を行う電極層
を、透明導電膜５と金属膜９からなる積層膜としてい
る。そして、図２１の場合と同様に、第２のマスクを用
いてゲート電極３を兼ねたゲートバスライン３１ａ、３
１ｂのパターン形成と、絶縁体層７、半導体層６のエッ
チングによる素子分離を行った後に、画素電極４上の金
属膜９をエッチングすることによって画素電極４の透明
化を行う。

【０００９】ドレインバスラインの低抵抗化を行うため
に、ゲートバスライン３１ａ、３１ｂ間のドレインバス
ライン２１上の領域２４にゲート電極層８を残すことに
よって、その下に位置する金属膜９を残す構造としてい
る。図２１、図２２に示した従来の簡略化された工程に
よる薄膜トランジスタマトリクス装置では、ドレインバ
スラインの抵抗が高くなるという問題が有った。

【００１０】すなわち、図２１に示す従来例では、ドレ
インバスライン２１が金属膜に較べて比抵抗の高い透明
導電膜により構成されているため、ドレインバスライン
の抵抗が高くなる。低抵抗化のために透明導電膜の膜厚
を厚くすると、透明電極膜上に形成される半導体層６の
被覆性が低下し、ＴＦＴのオン特性に悪影響を及ぼすた
めにその膜厚は２００ｎｍ厚程度に制限され、その結
果、ドレインバスライン２１の抵抗は高くならざるを得
ない。

【００１１】また、図２２に示す従来例では、ドレイン
バスライン２１が、ゲートバスライン３１ａ、３１ｂ間
のドレインバスライン２１上の領域２４と、ゲートバス
ライン３１ａ、３１ｂと重なる領域２３ａ、２３ｂで
は、透明導電膜５と金属膜９からなる積層構造となり、
図２１の従来例に較べ抵抗値が低くなる。しかし、ゲー
トバスライン３１ａ、３１ｂ間のドレインバスライン２
１上の領域２４にゲート電極層８が残されており、この
ゲート電極層８と少なくとも一本のゲートバスライン３
１ａ又は３１ｂが電気的に接続されると、バスライン間
の容量結合が増大して駆動波形の歪みが生じたり、バス
ライン間の短絡が生じ易くなるなどの問題がある。この
ため、ドレインバスライン２１上の領域２４とゲートバ
スライン３１ａ、３１ｂとの間にはゲート電極層８を残
さない領域２５、２６を存在させる必要があった。

【００１２】ゲート電極層８を残さない領域２５、２６
を設けると、透明導電膜５上に積層した金属膜９を除去
して画素電極４の透明化を図る工程で、これら領域２
５、２６上の金属層９も同時にエッチング除去されてし
まう。このため、図２２（ｂ）に示すように、ゲート電
極層８を残さない領域２５、２６では、ドレインバスラ
イン２１が透明導電膜５のみとなり、この部分の透明導
電膜５の抵抗によりドレインバスライン３１ａ、３１ｂ
の抵抗値が増大することは避けられなかった。

【００１３】また、他の従来の薄膜トランジスタマトリ
クス装置の製造方法について、図２３を用いて説明す
る。薄膜トランジスタマトリクス装置には、通常、明る
い表示を得るための透明な画素電極部と、低い抵抗を得
るためのドレインバスライン部とが設けられる。そのた
め、画素電極を透明導電膜により形成し、ドレインバス
ラインを透明導電膜上に金属膜を積層して形成する。

【００１４】まず、絶縁基板５０全面に透明導電膜５２
を形成し、第１のレジスト５４を画素電極とドレインバ
スラインを形成するようにパターニングする。続いて、
この第１のレジスト５４をマスクとして透明導電膜５２
をエッチングし、画素電極５６とドレインバスライン５
８を形成する（図２３（ａ））。次に、全面に金属膜６
０を形成し（図２３（ｂ））、第２のレジスト６２をド
レインバスラインを形成するようにパターニングする。
続いて、この第２のレジスト６２をマスクとして金属膜
６０をエッチングし、ドレインバスライン５８を形成す
る（図２３（ｃ））。

【００１５】このように画素電極５６を透明導電膜５２
のみにより形成することにより画素電極の透明性を確保
すると共に、ドレインバスライン５８に金属膜６０を積
層することによりドレインバスラインの抵抗値を低くし
ている。しかしながら、図２３に示す従来の製造方法で
は、異なるレジスト５４、６２を用いて２回のフォトリ
ソグラフィ工程により、画素電極とドレインバスライン
を形成するため、第１のレジスト５４と第２のレジスト
６２の合せマージンを考慮して設計する必要があり、バ
スラインに必要な面積が大きくなり、開口率が減少する
という問題があった。

【００１６】

【発明が解決しようとする課題】このように、図２１、
図２２に示す従来例では、簡略化された製造工程により
簡単に製造することができるものの、ドレインバスライ
ンの抵抗が高くなるという問題があった。また、図２３
に示す従来例では、画素電極の透明性を確保し、ドレイ
ンバスラインの抵抗値を低くすることができるものの、
ドレインバスラインの形成に必要な面積が大きくなり、
画素電極の面積が小さくなって、開口率が減少するとい
う問題があった。

【００１７】本発明の目的は、ドレインバスラインの抵
抗値が低く、簡単に製造することができる薄膜トランジ
スタマトリクス装置の製造方法を提供することにある。
本発明の他の目的は、ドレインバスラインの形成に必要
な面積を小さくして、画素電極の面積を増大させること
ができる薄膜トランジスタマトリクス装置の製造方法を
提供することにある。

【００１８】

【課題を解決するための手段】上記目的は、絶縁基板
と、前記絶縁基板上にマトリクス状に配置された複数の
画素電極と、前記各画素電極にソース電極が接続された
複数の薄膜トランジスタと、前記画素電極間に第１の方
向に配線され、前記薄膜トランジスタのドレイン電極を
共通接続するドレインバスラインと、前記画素電極間に
前記第１の方向と直交する第２の方向に前記ドレインバ
スラインと交差して配線され、前記薄膜トランジスタの
ゲート電極を共通接続するゲートバスラインとを有する
薄膜トランジスタマトリクス装置の製造方法において、
前記絶縁基板上に透明導電膜及び金属膜を積層し、前記
透明導電膜及び金属膜を、少なくとも前記ドレインバス
ライン又は前記ゲートバスラインと前記画素電極とを含
む形状にパターニングする工程と、電解溶液中で前記ド
レインバスライン又は前記ゲートバスラインに通電する
ことにより、前記ドレインバスライン又は前記ゲートバ
スラインと前記ドレインバスライン又は前記ゲートバス
ラインに電気的に接続されたパターンにのみ膜を形成す
る工程と、前記ドレインバスライン又は前記ゲートバス
ライン及び前記ドレインバスライン又は前記ゲートバス
ラインと電気的に接続されたパターンにのみ形成された
膜をマスクとして前記画素電極上の前記金属膜をエッチ
ング除去する工程とを有することを特徴とする薄膜トラ
ンジスタマトリクス装置の製造方法によって達成され
る。

【００１９】

【００２０】上記目的は、前記絶縁基板上に透明導電膜
を形成し、前記透明導電膜を、前記画素電極と、前記薄
膜トランジスタのソース電極及びドレイン電極と、前記
ドレインバスラインの形状にパターニングする工程と、
電解溶液中で前記ドレインバスラインに通電することに
より、前記ドレインバスラインの前記透明導電膜表面に
選択的に金属膜を電着する工程と、半導体層、ゲート絶
縁層及びゲート電極層を積層し、前記半導体層、ゲート
絶縁層及びゲート電極層を、前記ドレインバスラインに
交差する前記ゲートバスラインの形状にパターニングす
ると共に、前記画素電極の前記透明導電膜を露出させる
工程とを有することを特徴とする薄膜トランジスタマト
リクス装置の製造方法によって達成される。

【００２１】上記目的は、前記絶縁基板上に透明導電膜
と第１の金属膜を形成し、前記透明導電膜及び第１の金
属膜を、前記画素電極と、前記薄膜トランジスタのソー
ス電極及びドレイン電極と、前記ドレインバスラインの
形状にパターニングする工程と、電解溶液中で前記ドレ
インバスラインに通電することにより、前記ドレインバ
スラインの前記第１の金属膜表面に選択的に保護膜を電
着する工程と、電着された保護膜をマスクとして、前記
画素電極上の前記第１の金属膜をエッチング除去して前
記透明導電膜を露出させる工程と、半導体層、ゲート絶
縁層及びゲート電極層を積層し、前記半導体層、ゲート
絶縁層及びゲート電極層を、前記ドレインバスラインに
交差する前記ゲートバスラインの形状にパターニングす
ると共に、前記画素電極の前記透明導電膜を露出させる
工程とを有することを特徴とする薄膜トランジスタマト
リクス装置の製造方法によって達成される。

【００２２】上記目的は、前記絶縁基板上に透明導電膜
と第１の金属膜を形成し、前記透明導電膜及び第１の金
属膜を、前記画素電極と、前記薄膜トランジスタのソー
ス電極及びドレイン電極と、前記ドレインバスラインの
形状にパターニングする工程と、電解溶液中で前記ドレ
インバスラインに通電することにより、前記ドレインバ
スラインの前記第１の金属膜表面に選択的に第２の金属
膜を電着する工程と、半導体層、ゲート絶縁層及びゲー
ト電極層を積層し、前記半導体層、ゲート絶縁層及びゲ
ート電極層を、前記ドレインバスラインに交差する前記
ゲートバスラインの形状にパターニングする工程と、前
記ゲートバスラインの前記ゲート電極層をマスクとし
て、前記画素電極上の前記第１の金属膜を選択的にエッ
チング除去して前記透明導電膜を露出させる工程とを有
することを特徴とする薄膜トランジスタマトリクス装置
の製造方法によって達成される。

【００２３】上記薄膜トランジスタマトリクス装置の製
造方法において、電界溶液中における前記ドレインバス
ラインの通電時に、前記ゲートバスラインにも通電する
ことが望ましい。上記目的は、前記絶縁基板上に前記ゲ
ートバスラインを形成する工程と、ゲート絶縁層及び半
導体層を積層し、前記半導体層を前記薄膜トランジスタ
のゲート電極及び前記ゲートバスラインの形状にパター
ニングする工程と、透明導電膜と第１の金属膜を形成
し、前記透明導電膜及び前記第１の金属膜を、前記画素
電極と、前記薄膜トランジスタのソース電極及びドレイ
ン電極と、前記ドレインバスラインの形状にパターニン
グする工程と、電解溶液中で前記ドレインバスラインに
通電することにより、前記ドレインバスラインの前記第
１の金属膜表面に選択的にレジストを電着する工程と、
前記レジストをマスクとして、前記画素電極上の前記第
１の金属膜を選択的にエッチング除去して前記透明導電
膜を露出させる工程とを有することを特徴とする薄膜ト
ランジスタマトリクス装置の製造方法によって達成され
る。

【００２４】上記目的は、前記絶縁基板上に透明導電膜
と第１の金属膜を形成し、前記透明導電膜、前記第１の
金属膜を、前記画素電極と、前記薄膜トランジスタのゲ
ート電極と、前記ゲートバスラインの形状にパターニン
グする工程と、電解溶液中で前記ゲートバスラインに通
電することにより、前記ゲートバスラインの前記第１の
金属膜表面に選択的にレジストを電着する工程と、ゲー
ト絶縁層及び半導体層を積層し、前記ゲート絶縁膜及び
前記半導体層を前記薄膜トランジスタの形状にパターニ
ングして素子分離する工程と、第２の金属膜を形成し、
前期第２の金属膜を前記ドレインバスライン及び前記ソ
ース電極の形状になるようにパターニングする工程とを
有することを特徴とする薄膜トランジスタマトリクス装
置の製造方法によって達成される。

【００２５】上記目的は、前記絶縁基板上に第１の金属
膜を形成し、前記第１の金属膜を、前記ドレインバスラ
インと、前記薄膜トランジスタのドレイン電極及びソー
ス電極の形状にパターニングする工程と、半導体層、ゲ
ート絶縁層及びゲート電極層を積層し、前記半導体層、
ゲート絶縁層及びゲート電極層を、前記ゲートバスライ
ンと、前記ゲート電極の形状にパターニングする工程
と、透明導電膜及び第２の金属膜を形成し、前記透明導
電膜及び第２の金属膜を、前記画素電極と、前記ゲート
バスラインの形状にパターニングする工程と、電解溶液
中で前記ゲートバスラインに通電することにより、前記
ゲートバスラインの前記第２の金属膜及び前記ゲート電
極表面に選択的にレジストを電着する工程と、前記レジ
ストをマスクとして、前記画素電極上の前記第２の金属
膜を選択的にエッチング除去して前記透明導電膜を露出
させる工程とを有することを特徴とする薄膜トランジス
タマトリクス装置の製造方法によって達成される。

【００２６】上記薄膜トランジスタマトリクス装置の製
造方法において、前記ドレインバスライン又は前記ゲー
トバスラインのバスライン端子部を遮蔽しながら、電着
された前記レジストを紫外線を照射し、現像時に前記バ
スライン端子部上の前記レジストを除去し、前記レジス
トをマスクとして、前記バスライン端子部上の前記第２
の金属膜をも選択的にエッチング除去して前記透明導電
膜を露出させることが望ましい。

【００２７】上記薄膜トランジスタマトリクス装置の製
造方法において、前記レジストを電着する電着電圧を約
３Ｖ〜５０Ｖの範囲内にすることが望ましい。また、電
着された前記レジストを約４０℃〜７５℃の範囲内で乾
燥することが望ましい。さらに、電着時の前記電界溶液
の温度を約５℃〜２０℃の範囲内にすることが望まし
い。

【００２８】

【作用】本発明によれば、ドレインバスライン抵抗を低
減でき、大面積表示におけるクロストークの発生やコン
トラストの低下等の表示品質の低下の無い、高画質のア
クティブマトリクス型表示装置が実現できる。また、簡
略な工程で、高い歩留まりによって製造出来るようにな
るため、低コストのアクティブマトリクス型表示装置の
実現が可能となる。

【００２９】さらに、表示電極部の金属層をエッチング
除去するレジストをバスライン部のみに選択的に自己整
合的に形成することができるため、ステッパなどを使っ
た高い精度の合わせを必要とするフォトリソ工程を減少
させることができ、製造工程を簡素化できる。また、パ
ターン設計に際し前記合わせのマージンを考慮する必要
がないので表示電極パターンの面積を大きくでき、開口
率を増大させることができる。

【００３０】

【実施例】

［第１の実施例］本発明の第１の実施例による薄膜トラ
ンジスタマトリクス装置を図１及び図２に基づいて説明
する。図１は本実施例による薄膜トランジスタマトリク
ス装置の構造を示し、図１（ａ）はその平面図、図１
（ｂ）は図１（ａ）のＬ−Ｌ′線での断面図、図１
（ｃ）は図１（ａ）のｌ−ｌ′線での断面図を示してい
る。

【００３１】絶縁基板４０上に複数の画素電極４がマト
リクス状に配置されている。各画素電極４間には、図１
（ａ）に示すように、縦方向にドレインバスライン２１
が配線され、横方向にゲートバスライン３１が配線さ
れ、ドレインバスライン２１とゲートバスライン３１の
交差する位置に薄膜トランジスタが配置されている。薄
膜トランジスタのソース電極１は、ゲートバスライン３
１下に、画素電極４の左上部から突出するように形成さ
れている。薄膜トランジスタのドレイン電極２は、ソー
ス電極１の左右両側のゲートバスライン３１下に形成さ
れている。ソース電極１の左側のドレイン電極２はドレ
インバスライン２１に連続して形成され、右側のドレイ
ン電極はドレインバスライン２１に接続されている。

【００３２】ドレインバスライン２１は、図１（ｂ）の
Ｌ−Ｌ′線断面図に示すように、ゲートバスライン３１
との交差部において、透明導電膜５上に、第１の金属膜
１０ａ、１０ｂ、半導体膜６、ゲート絶縁膜７、ゲート
電極膜８が積層されており、これら交差部間では、透明
導電膜５上に第２の金属膜１１が積層されている。交差
部間に形成された第２の金属膜１１は、交差部の第１の
金属膜１０ａ、１０ｂに連結している。

【００３３】薄膜トランジスタのソース電極１上には、
図１（ｃ）に示すように、第１の金属膜１０、半導体膜
６、ゲート絶縁膜７、ゲート電極膜８が積層されたゲー
トバスライン３１が交差している。一方、ドレイン電極
２を接続する透明導電膜５は第２の金属膜１１により覆
われている。このように、本実施例によれば、ドレイン
バスライン２１上の、ゲートバスライン３１との交差部
間にも透明導電膜５上に第２の金属膜１１が形成され、
この第２の金属膜１１は交差部の第１の金属膜１０ａ、
１０ｂに連結しているので、ドレインバスライン２１の
抵抗値を低くすることができる。

【００３４】次に、本実施例の薄膜トランジスタマトリ
クス装置の製造方法を図２を用いて説明する。図２
（ａ）〜（ｅ）は、各製造工程における図１（ａ）のｌ
−ｌ′線断面を示す工程断面図である。まず、絶縁基板
４０上に、スパッタ法により、膜厚５０ｎｍのＩＴＯか
らなる透明導電膜５と、膜厚１５０ｎｍのＣｒからなる
第１の金属膜１０を積層し、続いて、この積層膜をパタ
ーニングして、ソース電極部、ドレイン電極部、ドレイ
ンバスライン部及び画素電極部を形成する（図２
（ａ））。

【００３５】次に、絶縁基板４０及び第１の金属膜１０
上に、プラズマＣＶＤ法により、膜厚３０ｎｍのアモル
ファスシリコン（ａ−Ｓｉ）からなる半導体膜６と、膜
厚４００ｎｍの窒化シリコン（ＳｉＮ）からなるゲート
絶縁膜７を積層し、更に、スパッタ法により、膜厚２０
０ｎｍのＣｒからなるゲート電極膜８を形成する（図２
（ｂ））。

【００３６】次に、全面にレジストを形成し、ゲート電
極を含むゲートバスラインを形成すべき領域上に残存す
るようにパターニングして、レジスト１５を形成する
（図２（ｃ））。次に、このレジスト１５をマスクとし
て選択的にゲート電極膜８、ゲート絶縁膜７、半導体膜
６をエッチング除去し、続いて、レジスト１５をマスク
として第１の金属膜１０もエッチング除去する（図２
（ｄ））。

【００３７】次に、レジスト１５を除去した後、Ｃｒイ
オンを含む電解溶液中で、薄膜トランジスタマトリクス
装置のドレインバスライン２１を陰極とし、Ｃｒ板を陽
極として電着を行うことにより、Ｃｒからなる膜厚２０
０ｎｍの第２の金属膜１１をドレインバスライン２１の
露出した部分のみに形成し、透明電極膜５周囲に第２の
金属膜１１を形成する（図２（ｅ））と共に、ゲートバ
スライン３１との交差部間のドレインバスライン２１の
透明導電膜５上に第２の金属膜１１を形成する（図１
（ｂ））。この第２の金属膜１１により、交差部の第１
の金属膜１０ａ、１０ｂが電気的に連結される。

【００３８】このようにして薄膜トランジスタマトリク
ス装置が完成する。その後、液晶の配向制御のための薄
膜トランジスタマトリクス装置の全面にポリイミド膜
（図示せず）を塗布し、対向電極基板（図示せず）を張
り合わせ、薄膜トランジスタマトリクス装置と対向電極
基板間に液晶（図示せず）を封入するとＴＦＴアクティ
ブマトリクス型液晶表示装置が完成する。

【００３９】なお、上述した製造方法において、第２の
金属膜１１を電着する際に、ゲートバスライン３１にも
電流を残すことにより、ゲートバスライン３１上に第２
の金属膜１１を被覆し、ゲートバスライン３１の保護や
低抵抗化を行うことができる。また、上述した製造方法
においては、第２の金属膜１１を電着する前にレジスト
１５を除去したが、レジスト１５を残した状態で第２の
金属膜１１を電着するようにすれば、電着時の電解液と
の接触によるゲート電極膜８の汚染等を防止することが
できる。

【００４０】このように、本実施例の製造方法によれ
ば、電解溶液中でドレインバスライン２１を陰極として
金属を電着することにより、ドレインバスライン２１と
ゲートバスライン３１の交差部間のドレインバスライン
上に選択的に第２の金属膜１１を堆積することができ
る。したがって、第２の金属膜１１を形成するためのレ
ジストを形成することなく、簡単な製造工程により自己
整合的に第２の金属膜１１を形成することができる。 ［第２の実施例］本発明の第２の実施例による薄膜トラ
ンジスタマトリクス装置を図３に基づいて説明する。図
１及び図２に示す第１の実施例と同一の構成要素には同
一の符号を付して説明を省略又は簡略にする。

【００４１】本実施例の薄膜トランジスタマトリクス装
置の平面図は図１（ａ）と同一であり、図３（ａ）〜
（ｄ）は各製造工程における図１（ａ）のｌ−ｌ′線断
面を示す工程断面図であり、図３（ｅ）は図１（ａ）の
Ｌ−Ｌ′線での断面図である。最初に、本実施例の薄膜
トランジスタマトリクス装置の構造について、図１
（ａ）、図３（ｄ）、図３（ｅ）を用いて説明する。

【００４２】絶縁基板４０上に縦方向に配線されたドレ
インバスライン２１として、図３（ｅ）のＬ−Ｌ′線断
面図に示すように、透明導電膜５上にＡｌからなる膜厚
１５０ｎｍの第１の金属膜１０が形成されている。ゲー
トバスライン３１との交差部上には、半導体膜６、ゲー
ト絶縁膜７、ゲート電極膜８が積層されており、これら
交差部間では、透明導電膜５上の第１の金属膜１０表面
が陽極酸化膜１２により覆われている。第１の金属膜１
０はドレインバスライン２１全体にわたって連続的に形
成されている。

【００４３】薄膜トランジスタのソース電極１上には、
図３（ｄ）に示すように、第１の金属膜１０、半導体膜
６、ゲート絶縁膜７、ゲート電極膜８が積層されたゲー
トバスライン３１が交差している。一方、ドレイン電極
２を接続する透明導電膜５上には第１の金属膜１０が形
成され、第１の金属膜１０表面が陽極酸化膜１２により
覆われている。

【００４４】このように、本実施例によれば、ドレイン
バスライン２１全体にわたって連続的に第１の金属膜１
０が形成されているので、ドレインバスライン２１の抵
抗値を低くすることができる。また、本実施例によれ
ば、ドレインバスライン２１やゲートバスライン３１が
陽極酸化膜１２により被覆された構造となるため、陽極
酸化膜１２を、ドレインバスライン２１やゲートバスラ
イン３１を液晶の影響から保護するパッシベーション膜
として機能させることができ、液晶表示パネルの表示動
作中に電流が流れて表示不良が発生したり、液晶の寿命
が短縮したりする等の影響を防止することができ、液晶
表示装置の信頼性を高めることができる。

【００４５】次に、本実施例の薄膜トランジスタマトリ
クス装置の製造方法について図３を用いて説明する。ま
ず、第１の実施例における図２（ａ）乃至（ｃ）の工程
と同様にして、ゲート電極膜８上の、ゲート電極を含む
ゲートバスラインを形成すべき領域上に残存するように
パターニングされたレジスト１５を形成する（図３
（ａ））。

【００４６】次に、このレジスト１５をマスクとして選
択的にゲート電極膜８、ゲート絶縁膜７、半導体膜６を
エッチング除去する（図３（ｂ））。次に、レジスト１
５を除去した後、第１の実施例のように第１の金属膜１
０をエッチング除去することなく、電解溶液中でドレイ
ンバスライン２１を陽極として第１の金属膜１０を陽極
酸化する。これにより、ドレインバスライン２１の第１
の金属膜１０表面に選択的に陽極酸化膜１２が形成され
る。ソース電極１及び画素電極４上の第１の金属膜１０
表面には陽極酸化膜が形成されない（図３（ｃ））。本
実施例では第１の金属膜１０の材料としてＡｌを用いた
ので、その表面に緻密な膜質の陽極酸化膜１２が形成さ
れる。

【００４７】次に、陽極酸化膜１２をマスクとしてドレ
インバスライン２１上以外の第１の金属膜１０をエッチ
ング除去する。ソース電極１及び画素電極４上の第１の
金属膜１０がエッチング除去される（図３（ｄ））。ド
レインバスライン２１の第１の金属膜１０表面には陽極
酸化膜１２が形成されているので、エッチング除去され
ることなく、ドレインバスライン２１全体にわたって第
１の金属膜１０が連続的に形成され、ドレインバスライ
ン２１の低抵抗化を実現できる。

【００４８】なお、上述した製造方法において、第１の
金属膜１０を陽極酸化する際に、ゲートバスライン３１
にも電流を残すことにより、ゲートバスライン３１表面
にも陽極酸化膜を形成してもよい。その後の第１の金属
膜１０のエッチング除去の際のゲートバスライン３１の
浸食を防ぐことができる。また、上述した製造方法にお
いては、第１の金属膜１０を陽極酸化する前にレジスト
１５を除去したが、レジスト１５を残した状態で第１の
金属膜１０を陽極酸化するようにすれば、陽極酸化時の
電解液との接触によるゲート電極膜８の汚染等を防止す
ることができる。

【００４９】このように、本実施例の製造方法によれ
ば、ドレインバスライン２１を陽極として第１の金属膜
１０を陽極酸化し、第１の金属膜１０表面に形成された
陽極酸化膜１２をマスクとして、ドレインバスライン２
１上以外の第１の金属膜１０を選択的にエッチング除去
したので、簡単な製造工程により、ドレインバスライン
２１全体にわたって第１の金属膜１０を自己整合的に連
続的に形成することができる。 ［第３の実施例］本発明の第３の実施例による薄膜トラ
ンジスタマトリクス装置を図４に基づいて説明する。図
３に示す第２の実施例と同一の構成要素には同一の符号
を付して説明を省略又は簡略にする。

【００５０】本実施例の薄膜トランジスタマトリクス装
置の平面図は図１（ａ）と同一であり、図４（ａ）〜
（ｃ）は各製造工程における図１（ａ）のｌ−ｌ′線断
面を示す工程断面図であり、図４（ｄ）は図１（ａ）の
Ｌ−Ｌ′線での断面図である。最初に、本実施例の薄膜
トランジスタマトリクス装置の構造について、図１
（ａ）、図４（ｃ）、図４（ｄ）を用いて説明する。

【００５１】絶縁基板４０上に縦方向に配線されたドレ
インバスライン２１として、図４（ｄ）のＬ−Ｌ′線断
面図に示すように、透明導電膜５上に第１の金属膜１０
が形成されている。ゲートバスライン３１との交差部上
には、半導体膜６、ゲート絶縁膜７、ゲート電極膜８が
積層されており、これら交差部間では、第１の金属膜１
０表面が樹脂膜１３により覆われている。第１の金属膜
１０はドレインバスライン２１全体にわたって連続的に
形成されている。

【００５２】薄膜トランジスタのソース電極１上には、
図４（ｃ）に示すように、第１の金属膜１０、半導体膜
６、ゲート絶縁膜７、ゲート電極膜８が積層されたゲー
トバスライン３１が交差している。一方、ドレイン電極
２を接続する透明導電膜５上には第１の金属膜１０が形
成され、第１の金属膜１０表面が樹脂膜１３により覆わ
れている。

【００５３】このように、本実施例によれば、ドレイン
バスライン２１全体にわたって連続的に第１の金属膜１
０が形成されているので、ドレインバスライン２１の抵
抗値を低くすることができる。また、本実施例によれ
ば、ドレインバスライン２１やゲートバスライン３１が
樹脂膜１３により被覆された構造となるため、樹脂膜１
３を、ドレインバスライン２１やゲートバスライン３１
を液晶の影響から保護するパッシベーション膜として機
能させることができ、液晶表示パネルの表示動作中に電
流が流れて表示不良が発生したり、液晶の寿命が短縮し
たりする等の影響を防止することができ、液晶表示装置
の信頼性を高めることができる。

【００５４】次に、本実施例の薄膜トランジスタマトリ
クス装置の製造方法について図４を用いて説明する。ま
ず、第２の実施例における図４（ａ）及び（ｂ）の工程
と同様にして、ゲート電極膜８上にゲート電極を含むゲ
ートバスライン３１として、積層されたゲート電極膜
８、ゲート絶縁膜７、半導体膜６がパターニングされて
いる（図４（ａ））。この状態で、樹脂のエマルジョン
溶液中でドレインバスライン２１に電圧を印加して、第
１の金属膜１０上に樹脂を電着する。これにより、ドレ
インバスライン２１の第１の金属膜１０表面に選択的に
樹脂膜１３が形成される。ソース電極１及び画素電極４
上の第１の金属膜１０表面には樹脂膜が形成されない
（図４（ｂ））。

【００５５】次に、樹脂膜１３をマスクとしてドレイン
バスライン２１上以外の第１の金属膜１０をエッチング
除去する。ソース電極１及び画素電極４上の第１の金属
膜１０がエッチング除去される（図４（ｃ））。ドレイ
ンバスライン２１の第１の金属膜１０表面には樹脂膜１
３が形成されているので、エッチング除去されることな
く、ドレインバスライン２１全体にわたって第１の金属
膜１０が連続的に形成され、ドレインバスライン２１の
低抵抗化を実現できる（図４（ｄ））。

【００５６】なお、上述した製造方法において、第１の
金属膜１０に樹脂を電着する際に、ゲートバスライン３
１にも電圧を印加することにより、ゲートバスライン３
１表面に樹脂膜１３を形成してもよい。その後の第１の
金属膜１０のエッチング除去の際のゲートバスライン３
１の浸食を防ぐことができる。また、上述した製造方法
においては、第１の金属膜１０に樹脂膜１３を電着する
前にレジスト１５を除去したが、レジスト１５を残した
状態で第１の金属膜１０に樹脂膜１３を電着するように
すれば、樹脂のエマルジョン溶液との接触によるゲート
電極膜８の汚染等を防止することができる。

【００５７】このように、本実施例の製造方法によれ
ば、ドレインバスライン２１に電圧を印加して第１の金
属膜１０に樹脂膜１３を電着し、第１の金属膜１０表面
に形成された樹脂膜１３をマスクとして、ドレインバス
ライン２１上以外の第１の金属膜１０を選択的にエッチ
ング除去したので、簡単な製造工程により、ドレインバ
スライン２１全体にわたって第１の金属膜１０を自己整
合的に連続的に形成することができる。 ［第４の実施例］本発明の第４の実施例による薄膜トラ
ンジスタマトリクス装置を図５に基づいて説明する。図
１及び図２に示す第１の実施例と同一の構成要素には同
一の符号を付して説明を省略又は簡略にする。

【００５８】本実施例の薄膜トランジスタマトリクス装
置の平面図は図１（ａ）と同一であり、図５（ａ）〜
（ｅ）は各製造工程における図１（ａ）のｌ−ｌ′線断
面を示す工程断面図であり、図５（ｆ）は図１（ａ）の
Ｌ−Ｌ′線での断面図である。最初に、本実施例の薄膜
トランジスタマトリクス装置の構造について、図１
（ａ）、図５（ｅ）、図５（ｆ）を用いて説明する。

【００５９】絶縁基板４０上に縦方向に配線されたドレ
インバスライン２１として、図５（ｆ）のＬ−Ｌ′線断
面図に示すように、透明導電膜５上に第３の金属膜１６
が形成されている。ゲートバスライン３１との交差部上
には、半導体膜６、ゲート絶縁膜７、ゲート電極膜８が
積層されている。第３の金属膜１６はドレインバスライ
ン２１全体にわたって連続的に形成されている。

【００６０】薄膜トランジスタのソース電極１上には、
図５（ｅ）に示すように、半導体膜６、ゲート絶縁膜
７、ゲート電極膜８が積層されたゲートバスライン３１
が交差している。一方、ドレイン電極２を接続する透明
導電膜５上には第３の金属膜１６が形成されている。こ
のように、本実施例によれば、ドレインバスライン２１
全体にわたって連続的に第３の金属膜１６が形成されて
いるので、ドレインバスライン２１の抵抗値を低くする
ことができる。

【００６１】次に、本実施例の薄膜トランジスタマトリ
クス装置の製造方法を図５を用いて説明する。上述した
第１乃至第３の実施例では、電気化学的方法による皮膜
の選択形成を、ゲート電極層８のパターン形成の後に行
っていたが、本実施例では、電気化学的な皮膜の選択形
成を、ゲート電極層８のパターン形成の前であって、ソ
ース電極部、ドレイン電極部、ドレインバスライン部お
よび画素電極部のパターン形成の後に行う点に特徴があ
る。

【００６２】まず、絶縁基板４０上に、スパッタ法によ
り、膜厚５０ｎｍのＩＴＯからなる透明導電膜５を形成
し、続いて、この透明導電膜５をパターニングして、ソ
ース電極１、ドレイン電極２、ドレインバスライン２１
及び画素電極４を形成する（図５（ａ）、図１
（ａ））。次に、Ｃｒイオンを含む電解溶液中で、薄膜
トランジスタマトリクス装置のドレインバスライン２１
を陰極とし、Ｃｒ板を陽極として電着を行うことによ
り、Ｃｒからなる膜厚２００ｎｍの第３の金属膜１６を
ドレインバスライン２１の露出した部分のみに電着し、
ドレインバスライン２１の透明電極膜５上に第３の金属
膜１６を形成する（図５（ｂ）、図５（ｅ））。

【００６３】次に、絶縁基板４０、第１の金属膜１０、
第３の金属膜１６上に、プラズマＣＶＤ法により、膜厚
３０ｎｍのアモルファスシリコン（ａ−Ｓｉ）からなる
半導体膜６と、膜厚４００ｎｍの窒化シリコン（Ｓｉ
Ｎ）からなるゲート絶縁膜７を積層し、更に、スパッタ
法により、膜厚２００ｎｍのＣｒからなるゲート電極膜
８を形成する（図５（ｃ））。

【００６４】次に、全面にレジストを形成し、ゲート電
極を含むゲートバスラインを形成すべき領域上に残存す
るようにパターニングして、レジスト１５を形成する
（図５（ｄ））。次に、このレジスト１５をマスクとし
て選択的にゲート電極膜８、ゲート絶縁膜７、半導体膜
６をエッチング除去する（図５（ｅ））。

【００６５】このようにして薄膜トランジスタマトリク
ス装置が完成する。このように、本実施例の製造方法に
よれば、電解溶液中でドレインバスライン２１を陰極と
して金属を電着することにより、ドレインバスライン２
１の透明電極膜５上に第３の金属膜１６を選択的に形成
することができる。したがって、第３の金属膜１６を形
成するためのレジストを形成することなく、簡単な製造
工程により自己整合的に第３の金属膜１６を形成するこ
とができる。 ［第５の実施例］本発明の第５の実施例による薄膜トラ
ンジスタマトリクス装置を図６に基づいて説明する。図
５に示す第４の実施例と同一の構成要素には同一の符号
を付して説明を省略又は簡略にする。

【００６６】本実施例の薄膜トランジスタマトリクス装
置の平面図は図１（ａ）と同一であり、図６（ａ）〜
（ｅ）は各製造工程における図１（ａ）のｌ−ｌ′線断
面を示す工程断面図であり、図６（ｆ）は図１（ａ）の
Ｌ−Ｌ′線での断面図である。最初に、本実施例の薄膜
トランジスタマトリクス装置の構造について、図１
（ａ）、図６（ｅ）、図６（ｆ）を用いて説明する。

【００６７】絶縁基板４０上に縦方向に配線されたドレ
インバスライン２１として、図６（ｆ）のＬ−Ｌ′線断
面図に示すように、透明導電膜５上に膜厚２００ｎｍの
Ｃｒからなる第１の金属膜１０と、膜厚２００ｎｍのＮ
ｉからなる第３の金属膜１６が積層されている。ゲート
バスライン３１との交差部上には、更に、半導体膜６、
ゲート絶縁膜７、ゲート電極膜８が積層されている。第
１の金属膜１０、第３の金属膜１６はドレインバスライ
ン２１全体にわたって連続的に形成されている。

【００６８】薄膜トランジスタのソース電極１上には、
図６（ｅ）に示すように、半導体膜６、ゲート絶縁膜
７、ゲート電極膜８が積層されたゲートバスライン３１
が交差している。一方、ドレイン電極２を接続する透明
導電膜５上には第１の金属膜１０が形成され、第１の金
属膜１０表面が第３の金属膜１６により覆われている。
このように、本実施例によれば、ドレインバスライン２
１全体にわたって連続的に第１の金属膜１０と第３の金
属膜１６が形成されているので、ドレインバスライン２
１の抵抗値を低くすることができる。

【００６９】次に、本実施例の薄膜トランジスタマトリ
クス装置の製造方法を図６を用いて説明する。まず、絶
縁基板４０上に、スパッタ法により、膜厚５０ｎｍのＩ
ＴＯからなる透明導電膜５、第１の金属膜１０を積層
し、続いて、この積層膜をパターニングして、ソース電
極１、ドレイン電極２、ドレインバスライン２１及び画
素電極４を形成する（図６（ａ）、図１（ａ））。

【００７０】次に、Ｎｉイオンを含む電解溶液中で、薄
膜トランジスタマトリクス装置のドレインバスライン２
１を陰極とし、Ｎｉ板を陽極として電着を行うことによ
り、Ｎｉからなる膜厚２００ｎｍの第３の金属膜１６を
ドレインバスライン２１の露出した部分のみに電着し、
ドレインバスライン２１の第１の金属膜１０上に第３の
金属膜１６を形成する（図６（ａ）、図６（ｅ））。

【００７１】次に、Ｎｉからなる第３の金属膜１６をマ
スクとして、Ｃｒからなる第１の金属膜１０を選択的に
エッチングする。ソース電極部１及び画素電極部４の第
１の金属膜１０がエッチング除去される（図６
（ｂ））。次に、絶縁基板４０、第１の金属膜１０、第
３の金属膜１６上に、プラズマＣＶＤ法により、膜厚３
０ｎｍのアモルファスシリコン（ａ−Ｓｉ）からなる半
導体膜６と、膜厚４００ｎｍの窒化シリコン（ＳｉＮ）
からなるゲート絶縁膜７を積層し、更に、スパッタ法に
より、膜厚２００ｎｍのＣｒからなるゲート電極膜８を
形成する（図６（ｃ））。

【００７２】次に、全面にレジストを形成し、ゲート電
極を含むゲートバスラインを形成すべき領域上に残存す
るようにパターニングして、レジスト１５を形成する
（図６（ｄ））。次に、このレジスト１５をマスクとし
て選択的にゲート電極膜８、ゲート絶縁膜７、半導体膜
６をエッチング除去する（図６（ｅ））。

【００７３】このようにして薄膜トランジスタマトリク
ス装置が完成する。このように、本実施例の製造方法に
よれば、電解溶液中でドレインバスライン２１を陰極と
して金属を電着することにより、ドレインバスライン２
１の第１の金属膜１０上に第３の金属膜１６を選択的に
形成することができる。したがって、第３の金属膜１６
を形成するためのレジストを形成することなく、簡単な
製造工程により自己整合的に第３の金属膜１６を形成す
ることができる。 ［第６の実施例］本発明の第６の実施例による薄膜トラ
ンジスタマトリクス装置を図７に基づいて説明する。図
６に示す第５の実施例と同一の構成要素には同一の符号
を付して説明を省略又は簡略にする。

【００７４】本実施例の薄膜トランジスタマトリクス装
置の平面図は図１（ａ）と同一であり、図７（ａ）〜
（ｄ）は各製造工程における図１（ａ）のｌ−ｌ′線断
面を示す工程断面図であり、図６（ｅ）は図１（ａ）の
Ｌ−Ｌ′線での断面図である。最初に、本実施例の薄膜
トランジスタマトリクス装置の構造について、図１
（ａ）、図７（ｄ）、図６（ｅ）を用いて説明する。

【００７５】絶縁基板４０上に縦方向に配線されたドレ
インバスライン２１として、図７（ｅ）のＬ−Ｌ′線断
面図に示すように、透明導電膜５上に膜厚２００ｎｍの
Ｃｒからなる第１の金属膜１０と、膜厚２００ｎｍのＮ
ｉからなる第３の金属膜１６が積層されている。ゲート
バスライン３１との交差部上には、更に、半導体膜６、
ゲート絶縁膜７、ゲート電極膜８が積層されている。第
１の金属膜１０、第３の金属膜１６はドレインバスライ
ン２１全体にわたって連続的に形成されている。

【００７６】薄膜トランジスタのソース電極１上には、
図６（ｄ）に示すように、第１の金属膜１０、半導体膜
６、ゲート絶縁膜７、ゲート電極膜８が積層されたゲー
トバスライン３１が交差している。一方、ドレイン電極
２を接続する透明導電膜５上には第１の金属膜１０が形
成され、第１の金属膜１０表面が第３の金属膜１６によ
り覆われている。

【００７７】このように、本実施例によれば、ドレイン
バスライン２１全体にわたって連続的に第１の金属膜１
０と第３の金属膜１６が形成されているので、ドレイン
バスライン２１の抵抗値を低くすることができる。次
に、本実施例の薄膜トランジスタマトリクス装置の製造
方法を図６を用いて説明する。

【００７８】まず、絶縁基板４０上に、スパッタ法によ
り積層した透明導電膜５及び第１の金属膜１０をパター
ニングして、ソース電極１、ドレイン電極２、ドレイン
バスライン２１及び画素電極４を形成する。続いて、Ｎ
ｉイオンを含む電解溶液中で、薄膜トランジスタマトリ
クス装置のドレインバスライン２１を陰極とし、Ｎｉ板
を陽極として電着を行うことにより、Ｎｉからなる第３
の金属膜１６をドレインバスライン２１の露出した部分
のみに電着し、ドレインバスライン２１の第１の金属膜
１０上に第３の金属膜１６を形成する（図７（ａ））。
ここまでの工程は第５の実施例と同様である。

【００７９】次に、Ｃｒからなる第１の金属膜１０を選
択的にエッチングすることなく、絶縁基板４０、第１の
金属膜１０、第３の金属膜１６上に、プラズマＣＶＤ法
により、膜厚３０ｎｍのアモルファスシリコン（ａ−Ｓ
ｉ）からなる半導体膜６と、膜厚４００ｎｍの窒化シリ
コン（ＳｉＮ）からなるゲート絶縁膜７を積層し、更
に、スパッタ法により、膜厚２００ｎｍのＣｒからなる
ゲート電極膜８を形成する（図７（ｂ））。

【００８０】次に、全面にレジストを形成し、ゲート電
極を含むゲートバスラインを形成すべき領域上に残存す
るようにパターニングして、レジスト１５を形成する
（図７（ｃ））。次に、このレジスト１５をマスクとし
て選択的にゲート電極膜８、ゲート絶縁膜７、半導体膜
６をエッチング除去する（図７（ｃ））。

【００８１】次に、レジスト１５と、Ｎｉからなる第３
の金属膜１６をマスクとして、Ｃｒからなる第１の金属
膜１０をエッチング除去する（図７（ｄ））。このよう
にして薄膜トランジスタマトリクス装置が完成する。こ
のように、本実施例の製造方法によれば、電解溶液中で
ドレインバスライン２１を陰極として金属を電着するこ
とにより、ドレインバスライン２１の第１の金属膜１０
上に第３の金属膜１６を選択的に形成することができ
る。したがって、第３の金属膜１６を形成するためのレ
ジストを形成することなく、簡単な製造工程により自己
整合的に第３の金属膜１６を形成することができる。 ［第１乃至第６の実施例の変形例］上述した第１乃至第
６の実施例では、ａ−Ｓｉ膜６を、下地となるソース電
極１、ドレイン電極２上に直接形成した構造および製造
方法について述べたが、薄膜トランジスタの特性の観点
からは半導体膜６とソース電極１およびドレイン電極２
との間には、３族又は５族の不純物（例えばリン（Ｐ）
やボロン（Ｂ））を高濃度に含むコンタクト層を介在さ
せることが望ましい。

【００８２】例えば、ソース電極１、ドレイン電極２を
形成したのち、ＰＨ₃ ガスを含むプラズマ中で処理を行
い、引き続いてａ−Ｓｉ膜６を形成することにより、ソ
ース電極１及びドレイン電極２上に選択的にリン（Ｐ）
を高濃度に含むｎ+ ａ−Ｓｉ層を形成する方法が適用で
きる。 ［第７の実施例］本発明の第７の実施例による薄膜トラ
ンジスタマトリクス装置の製造方法について、図８を用
いて説明する。

【００８３】まず、絶縁基板５０全面に透明導電膜５
２、金属膜６０を順次積層する。続いて、レジスト（図
示せず）を画素電極とドレインバスラインを形成するよ
うにパターニングし、このレジストをマスクとして透明
導電膜５２と金属膜６０をエッチングし、画素電極５６
とドレインバスライン５８を形成する（図８（ａ））。
次に、図８（ａ）に示すように、電着レジスト液（日本
石油化学製：オリゴＥＤ−ＵＶ）中で、薄膜トランジス
タマトリクス装置のドレインバスライン５８を陽極とし
て、正の電圧を印加する（図８（ｂ２））。ドレインバ
スライン５８の金属膜６０のみにレジスト６４が電着す
る（図８（ｂ１））。

【００８４】次に、電着したレジスト６４をマスクとし
て、画素電極５６の金属膜６０を選択的にエッチング除
去する（図８（ｃ））。その後、ドレインバスライン５
８上のレジスト６４を除去する。このように、本実施例
の製造方法によれば、ドレインバスライン部をマスクす
るレジストを電着して自己整合的に形成したので、マス
ク合せのためのマージンを考慮する必要がなく、画素電
極部の面積を大きくして、開口率を増大させることがで
きる。 ［第８の実施例］本発明の第８の実施例による薄膜トラ
ンジスタマトリクス装置の製造方法について、図９を用
いて説明する。図９（ａ）は平面図、図９（ｂ）〜
（ｄ）は各製造工程におけるＡ−Ａ′線断面を示す工程
断面図である。

【００８５】本実施例は、アクティブ素子としてスタガ
ー型薄膜トランジスタを用いた薄膜トランジスタマトリ
クス装置の製造方法である。ガラス基板である絶縁基板
５０上に複数の画素電極５６がマトリクス状に配置され
ている。各画素電極５６間には、図９（ａ）に示すよう
に、縦方向にドレインバスライン５８が配線され、横方
向にゲートバスライン６６が配線され、ドレインバスラ
イン５８とゲートバスライン６６の交差する位置に薄膜
トランジスタ（ＴＦＴ）６８が配置されている。

【００８６】絶縁基板５０上に、例えばスパッタ法によ
り、ＩＴＯからなる約５０ｎｍ厚の透明導電膜５２を形
成し、続いて、透明導電膜５２上に、Ｃｒからなる約１
５０ｎｍ厚の金属膜６０を積層する。次に、通常のフォ
トリソグラフィ技術により、積層された金属膜６０と透
明導電膜５２をエッチングし、画素電極５６とドレイン
バスライン５８を形成する（図９（ｂ））。

【００８７】次に、電着レジスト液（日本石油化学製：
オリゴＥＤ−ＵＶ）中で、薄膜トランジスタマトリクス
装置のドレインバスライン５８を陽極として５Ｖの直流
電圧を２０秒間印加すると、ドレインバスライン５８の
金属膜６０に選択的に約１μｍ厚のレジスト６４が電着
する。約８０℃でベーキングを行った後、紫外光を照射
してレジスト６４を硬化させる（図９（ｃ））。

【００８８】次に、硬化したレジスト６４をマスクとし
て、Ｃｒをエッチングすることにより、画素電極５６上
の金属膜６０を選択的にエッチング除去して、画素電極
５６を透明化する（図９（ｃ））。その後、ドレインバ
スライン５８上のレジスト６４を除去する。次に、プラ
ズマＣＶＤ法により、オーミックコンタクト層としてＰ
（燐）をドープした約３０ｎｍ厚のａ−Ｓｉ層７０を、
透明導電膜５２と金属膜６０上に選択的に形成する。次
に、プラズマＣＶＤ法により、全面に動作半導体層であ
る約５０ｎｍ厚のａ−Ｓｉ層７２、ゲート絶縁層である
約３００ｎｍ厚の窒化シリコン層７４を形成する。続い
て、スパッタ法により、ゲートバスライン６６となる約
２００ｎｍ厚のアルミニウム層７６を形成する。

【００８９】次に、通常のフォトリソグラフィ技術によ
り、ゲートバスライン６６の形状にパターニングされた
レジスト（図示せず）を形成し、このレジストをマスク
として、アルミニウム層７６、窒化シリコン層７４、ａ
−Ｓｉ層７２、ａ−Ｓｉ層７０を順次エッチング除去す
る（図９（ｄ））。このようにして薄膜トランジスタマ
トリクス装置が完成する。

【００９０】このように、本実施例の製造方法によれ
ば、ドレインバスライン部をマスクするレジストを電着
して自己整合的に形成したので、マスク合せのためのマ
ージンを考慮する必要がなく、画素電極部の面積を大き
くして、開口率を増大させた、スタガー型薄膜トランジ
スタを用いた薄膜トランジスタマトリクス装置を製造す
ることができる。 ［第９の実施例］本発明の第９の実施例による薄膜トラ
ンジスタマトリクス装置の製造方法について、図１０を
用いて説明する。図９に示す第８の実施例の薄膜トラン
ジスタマトリクス装置と同一の構成要素には同一の符号
を付して説明を省略又は簡略にする。図１０（ａ）は平
面図、図１０（ｂ）〜（ｄ）は各製造工程におけるＡ−
Ａ′線断面を示す工程断面図である。

【００９１】本実施例は、アクティブ素子として逆スタ
ガー型薄膜トランジスタを用いた薄膜トランジスタマト
リクス装置の製造方法である。ガラス基板である絶縁基
板５０上に複数の画素電極５６がマトリクス状に配置さ
れている。各画素電極５６間には、図１０（ａ）に示す
ように、縦方向にドレインバスライン５８が配線され、
横方向にゲートバスライン６６が配線されている。ゲー
トバスライン６６からゲート６６ａが突出し、ゲート６
６ａ上でドレインバスライン５８の突出部と画素電極５
６の突出部とが相対し、逆スタガー型の薄膜トランジス
タ（ＴＦＴ）が設けられている。

【００９２】まず、ガラス基板である絶縁基板５０上
に、スパッタ法により約１００ｎｍ厚のアルミニウム層
７８と約５０ｎｍ厚のチタン層８０とを積層し、通常の
フォトリソグラフィ技術により、ゲート６６ａを含むゲ
ートバスライン６６の形状になるようにパターニングす
る。次に、プラズマＣＶＤ法により、ゲート絶縁層であ
る約３００ｎｍ厚の窒化シリコン層８２、半導体動作層
である約１００ｎｍ厚のａ−Ｓｉ層８４、オーミックコ
ンタクト層であるＰをドープした約３０ｎｍ厚のａ−Ｓ
ｉ層８６を連続して順番に積層する。

【００９３】次に、通常のフォトリソグラフィ技術によ
り、ａ−Ｓｉ層８４とａ−Ｓｉ層８６とをパターニング
し、半導体動作層であるａ−Ｓｉ層８４を素子分離する
（図１０（ａ））。次に、スパッタ法により、ＩＴＯか
らなる約１５０ｎｍ厚の透明導電層５２、Ｃｒからなる
約１５０ｎｍ厚の金属膜６０により順番に積層する。続
いて、通常のフォトリソグラフィ技術により、ドレイン
バスライン５８、画素電極５６の形状になるようにパタ
ーニングする（図１０（ｃ））。

【００９４】次に、薄膜トランジスタマトリクス装置を
電着レジスト液（日本石油化学製：オリゴＥＤ−ＵＶ）
に浸し、ドレインバスライン５８を陽極として５Ｖの直
流電圧を約２０秒間印加する。ドレインバスライン５８
の金属膜６０に選択的に約１μｍ厚のレジスト８８が電
着する。約８０℃でベーキングを行った後、紫外光を照
射してレジスト８８を硬化させる（図１０（ｃ））。

【００９５】次に、硬化したレジスト８８をマスクとし
て、Ｃｒをエッチングすることにより、画素電極５６上
の金属膜６０を選択的にエッチング除去して、画素電極
５６を透明化する（図１０（ｄ））。その後、ドレイン
バスライン５８上のレジスト８８を除去する。このよう
にして逆スタガー型薄膜トランジスタマトリクス装置が
完成する。

【００９６】このように、本実施例の製造方法によれ
ば、ドレインバスライン部をマスクするレジストを電着
して自己整合的に形成したので、マスク合せのためのマ
ージンを考慮する必要がなく、画素電極部の面積を大き
くして、開口率を増大させた、逆スタガー型薄膜トラン
ジスタを用いた薄膜トランジスタマトリクス装置を製造
することができる。 ［第１０の実施例］本発明の第１０の実施例による薄膜
トランジスタマトリクス装置の製造方法について、図１
１を用いて説明する。図１０に示す第９の実施例の薄膜
トランジスタマトリクス装置と同一の構成要素には同一
の符号を付して説明を省略又は簡略にする。図１１
（ａ）〜（ｄ）は各製造工程における図１０（ａ）のＡ
−Ａ′線断面を示す工程断面図である。

【００９７】本実施例は、アクティブ素子として逆スタ
ガー型薄膜トランジスタを用いた薄膜トランジスタマト
リクス装置の製造方法である。本実施例の逆スタガー型
薄膜トランジスタはいわゆるチャネルエッチングストッ
パ型といわれるものである。第９の実施例と同様にし
て、ガラス基板である絶縁基板５０上にパターニングさ
れたアルミニウム層７８とチタン層８０とを形成する。
続いて、プラズマＣＶＤ法により、ゲート絶縁層である
窒化シリコン層８２、半導体動作層であるａ−Ｓｉ層８
４、チャネルエッチングストッパ層である約１００ｎｍ
厚の窒化シリコン層９０を連続して順番に積層する。

【００９８】次に、窒化シリコン層９０上にポジ型レジ
スト９２をスピンコートする。続いて、絶縁基板５０の
裏面からレジスト９２を露光することにより、ゲート６
６ａを含むゲートバスライン６６の形状にポジ型レジス
ト９２を自己整合的にパターニングする（図１１
（ａ））。次に、レジスト９２をマスクとしてフッ酸を
含むエッチャント液により、窒化シリコン層９０をオー
バーエッチングする。窒化シリコン層９０はレジスト９
２端から０．５〜１．０μｍ程度サイドエッチングされ
る。続いて、レジスト９２をマスクとして、ＢＣｌ₃ ガ
スとＣｌ₂ ガスを用いた反応性イオンエッチング（ＲＩ
Ｅ）によりａ−Ｓｉ層８４を異方的エッチングする（図
１１（ｂ））。

【００９９】次に、レジスト９２を剥離した後、オーミ
ックコンタクト層であるＰをドープした約３０ｎｍ厚の
ａ−Ｓｉ層８６をプラズマＣＶＤによりａ−Ｓｉ層８４
上にのみ選択的に形成する。続いて、スパッタ法によ
り、ＩＴＯからなる約１００ｎｍ厚の透明導電層５２、
Ｃｒからなる約１５０ｎｍ厚の金属膜６０により順番に
積層する。続いて、通常のフォトリソグラフィ技術によ
り、ドレインバスライン５８、画素電極５６の形状にな
るようにパターニングする（図１１（ｃ））。

【０１００】次に、薄膜トランジスタマトリクス装置を
電着レジスト液（日本石油化学製：オリゴＥＤ−ＵＶ）
に浸し、ドレインバスライン５８を陽極として５Ｖの直
流電圧を約２０秒間印加する。ドレインバスライン５８
の金属膜６０に選択的に約１μｍ厚のレジスト８８が電
着する。約８０℃でベーキングを行った後、紫外光を照
射してレジスト８８を硬化させる（図１１（ｄ））。

【０１０１】次に、硬化したレジスト８８をマスクとし
て、Ｃｒをエッチングすることにより、画素電極５６上
の金属膜６０を選択的にエッチング除去して、画素電極
５６を透明化する（図１１（ｄ））。その後、ドレイン
バスライン５８上のレジスト８８を除去する。このよう
にして逆スタガー型薄膜トランジスタマトリクス装置が
完成する。

【０１０２】このように、本実施例の製造方法によれ
ば、ドレインバスライン部をマスクするレジストを電着
して自己整合的に形成したので、マスク合せのためのマ
ージンを考慮する必要がなく、画素電極部の面積を大き
くして、開口率を増大させた、逆スタガー型薄膜トラン
ジスタ（チャネルエッチングストッパ型）を用いた薄膜
トランジスタマトリクス装置を製造することができる。 ［第１１の実施例］本発明の第１１の実施例による薄膜
トランジスタマトリクス装置の製造方法について、図１
２を用いて説明する。図１０に示す第９の実施例の薄膜
トランジスタマトリクス装置と同一の構成要素には同一
の符号を付して説明を省略又は簡略にする。図１２
（ａ）は平面図、図１２（ｂ）〜（ｄ）は各製造工程に
おけるＡ−Ａ′線断面を示す工程断面図である。

【０１０３】本実施例は、アクティブ素子として逆スタ
ガー型薄膜トランジスタを用いた薄膜トランジスタマト
リクス装置の製造方法であって、ゲートバスラインにレ
ジストを電着させることを特徴としている。ガラス基板
である絶縁基板５０上に、例えばスパッタ法により、Ｉ
ＴＯからなる約５０ｎｍ厚の透明導電膜５２を形成し、
続いて、透明導電膜５２上に、Ｃｒからなる約１５０ｎ
ｍ厚の金属膜６０を積層する。

【０１０４】次に、通常のフォトリソグラフィ技術によ
り、積層された金属膜６０と透明導電膜５２をエッチン
グし、画素電極５６とゲート６６ａを含むゲートバスラ
イン６６を形成する（図１２（ｂ））。次に、電着レジ
スト液（日本石油化学製：オリゴＥＤ−ＵＶ）中で、薄
膜トランジスタマトリクス装置のゲートバスライン６６
を陽極とし、５Ｖの直流電圧を２０秒間印加すると、ゲ
ート６６ａを含むゲートバスライン６６の金属膜６０に
選択的に約１μｍ厚のレジスト９４が電着する。約８０
℃でベーキングを行った後、紫外光を照射してレジスト
９４を硬化させる（図１２（ｂ））。

【０１０５】次に、硬化したレジスト９４をマスクとし
て、Ｃｒをエッチングすることにより、画素電極５６上
の金属膜６０を選択的にエッチング除去して、画素電極
５６が透明化する（図１２（ｂ））。その後、ゲートバ
スライン６６上のレジスト９４を除去する。次に、プラ
ズマＣＶＤ法により、ゲート絶縁層である約３００ｎｍ
厚の窒化シリコン層８２、半導体動作層である約１００
ｎｍ厚のａ−Ｓｉ層８４、オーミックコンタクト層であ
るＰをドープした約３０ｎｍ厚のａ−Ｓｉ層８６を連続
して順番に積層する。

【０１０６】次に、通常のフォトリソグラフィ技術によ
り、窒化シリコン層８２とａ−Ｓｉ層８４とａ−Ｓｉ層
８６とをパターニングし、半導体動作層であるａ−Ｓｉ
層８４を素子分離する（図１２（ｃ））。次に、スパッ
タ法により、Ｍｏからなる約３００ｎｍ厚の金属膜９６
を形成する。続いて、通常のフォトリソグラフィ技術に
より、ドレインバスライン５８とソース９８の形状にな
るようにパターニングする（図１２（ｄ））。

【０１０７】このようにして逆スタガー型薄膜トランジ
スタマトリクス装置が完成する。このように、本実施例
の製造方法によれば、ゲートバスラインをマスクするレ
ジストを電着して自己整合的に形成したので、マスク合
せのためのマージンを考慮する必要がなく、画素電極部
の面積を大きくして、開口率を増大させた、逆スタガー
型薄膜トランジスタを用いた薄膜トランジスタマトリク
ス装置を製造することができる。 ［第１２の実施例］本発明の第１２の実施例による薄膜
トランジスタマトリクス装置の製造方法について、図１
３乃至図１６を用いて説明する。図１３は平面図、図１
４（ａ１）、（ｂ１）、図１５（ａ１）、（ｂ１）は各
製造工程におけるＡ−Ａ′線断面を示し、図１４（ａ
２）、（ｂ２）、図１５（ａ２）、（ｂ２）は各製造工
程におけるＢ−Ｂ′線断面を示す工程断面図である。

【０１０８】本実施例は、アクティブ素子としてスタガ
ー型薄膜トランジスタを用いた薄膜トランジスタマトリ
クス装置の製造方法であって、ゲートバスラインにレジ
ストを電着させることを特徴としている。まず、ガラス
基板である絶縁基板５０上に、例えばスパッタ法によ
り、Ｃｒからなる約１５０ｎｍ厚の金属膜１００を形成
する。続いて、通常のフォトリソグラフィ法によりドレ
インバスライン５８とソース９８の形状になるように金
属膜１００をパターニングする（図１４（ａ１））。

【０１０９】次に、プラズマＣＶＤ法により、オーミッ
クコンタクト層であるＰをドープした約３０ｎｍ厚のａ
−Ｓｉ層１０１をＣｒからなる金属膜１００上に選択的
に堆積する（図１４（ａ１））。次に、プラズマＣＶＤ
法により、半導体動作層である約５０ｎｍ厚のａ−Ｓｉ
層１０２、ゲート絶縁層である約３００ｎｍ厚の窒化シ
リコン層１０４を堆積し、続いて、スパッタ法により、
ゲート層となるＰをドープした約５０ｎｍ厚の多結晶Ｓ
ｉ層１０６を積層する（図１４（ａ１）（ａ２））。

【０１１０】次に、多結晶Ｓｉ層１０６上にネガ型レジ
スト１０８をスピンコートする。続いて、ゲート６６ａ
を含むゲートバスライン６６の部分が開口したフォトマ
スク１０９を用いて絶縁基板５０の表面側からレジスト
１０８を露光すると共に、絶縁基板５０の裏面側からレ
ジスト１０８を露光する。レジスト１０８は、ドレイン
バスライン５８とソース９８の形状に自己整合的に露光
光のまわり込みによる重なり幅０．５〜１μｍの部分だ
け太くなった形状にパターニングされる（図１４（ａ
１）（ａ２））。

【０１１１】次に、レジスト１０８をマスクとして、多
結晶Ｓｉ層１０６、窒化シリコン層１０４、ａ−Ｓｉ層
１０２、ａ−Ｓｉ層１０１をエッチングする（図１４
（ｂ１）（ｂ２））。次に、スパッタ法により、ＩＴＯ
からなる約１００ｎｍ厚の透明導電膜１１０、Ｍｏから
なる約２００ｎｍ厚の金属膜１１２を順次積層する。続
いて、通常のフォトリソグラフィ法により、画素電極５
６とゲートバスライン６６の形状に透明導電膜１１０と
金属膜１１２をパターニングする（図１５（ａ１）、
（ａ２））。

【０１１２】次に、電着レジスト液（日本石油化学製：
オリゴＥＤ−ＵＶ）中で、薄膜トランジスタマトリクス
装置のゲートバスライン６６を陽極とし、５Ｖの直流電
圧を２０秒間印加すると、ゲート６６ａを含むゲートバ
スライン６６の多結晶Ｓｉ層１０６及び金属膜１１２に
選択的に約１μｍ厚のレジスト１１４が電着する。約８
０℃でベーキングを行った後、紫外光を照射してレジス
ト１１４を硬化させる（図１５（ｂ１）、（ｂ２））。

【０１１３】次に、レジスト１１４をマスクとして、Ｍ
ｏをエッチングすることにより、画素電極５６上の金属
膜１１２を選択的にエッチング除去して、画素電極５６
が透明化する（図１５（ｂ１）、（ｂ２））。その後、
多結晶Ｓｉ層１０６及び金属膜１１２上のレジスト１１
４を除去する。このようにしてスタガー型薄膜トランジ
スタマトリクス装置が完成する。

【０１１４】なお、図１６に示すように、図１５（ａ
１）、（ａ２）の工程において、ドレインバスライン５
８にも透明導電膜１１０と金属膜１１２を残してドレイ
ンバスライン５８を低抵抗化するようにしてもよい。レ
ジスト電着時には、ドレインバスライン５８にも直流電
圧を印加して、ドレインバスライン５８の金属膜１１２
にも選択的にレジスト１１４を電着させる。レジスト１
１４をマスクとしてＭｏをエッチングして、画素電極５
６上の金属膜１１２を選択的にエッチング除去する。ゲ
ートバスライン６６との交差部以外では、ドレインバス
ライン５８に透明導電膜１１０と金属膜１１２の積層膜
が形成され低抵抗化されるので、Ｃｒからなる金属膜１
００を薄くすることができる。

【０１１５】このように、本実施例の製造方法によれ
ば、ゲートバスラインをマスクするレジストを電着して
自己整合的に形成したので、マスク合せのためのマージ
ンを考慮する必要がなく、画素電極部の面積を大きくし
て、開口率を増大させた、スタガー型薄膜トランジスタ
を用いた薄膜トランジスタマトリクス装置を製造するこ
とができる。 ［第７乃至第１２の実施例の変形例］上述した第７乃至
第１２の実施例においては、レジストを電着させた後、
ベーキングし、紫外光を照射して電着レジストを硬化さ
せたが、紫外光照射時に、図１７（ａ）に示すように、
バスライン端子部１２０を遮蔽するマスク１２２を用い
て電着レジスト１２４に紫外光を照射し、紫外光照射後
に現像することにより、図１７（ｂ）に示すように、バ
スライン端子部１２０上の電着レジストを除去して、バ
スライン端子部１２０をＩＴＯからなる透明導電膜のみ
にすることができる。 ［第１３の実施例］本発明の第１３の実施例による薄膜
トランジスタマトリクス装置の製造方法について図１８
及び図２０を用いて説明する。

【０１１６】上記第１乃至第１２の実施例において詳述
したように電着レジストを用いることにより、フォトリ
ソグラフィ工程におけるフォトマスク数を減らすことが
でき、ドレインバスライン抵抗を低減したり、表示電極
パターンの面積を大きくして開口率を増大させたりする
ことができる。しかし、その電着条件によっては所望の
レジストが形成されないことがある。そこで、本実施例
では、最適な電着条件について具体的に検討した。

【０１１７】本実施例において電着条件を検討した製造
工程を図１８に示す。この製造工程は、図９に示す薄膜
トランジスタマトリクス装置の製造工程である。図１８
（ａ）〜（ｄ）は、図９（ａ）のＡ−Ａ′線の断面図で
ある。まず、絶縁基板１３０上に、スパッタ法により、
ＩＴＯからなる約５０ｎｍ厚の透明導電膜１３２、Ｃｒ
からなる約１００ｎｍ厚の金属膜１３４を順番に堆積す
る（図１８（ａ））。

【０１１８】次に、通常のフォトリソグラフィ技術によ
り、積層された透明導電膜１３２と金属膜１３４をエッ
チングし、ソース電極を含む画素電極５６と、ドレイン
電極を含むドレインバスライン５８の形状にパターニン
グする（図１８（ａ））。次に、電着レジスト液（日本
石油化学製：オリゴＥＤ−ＵＶ）中で、薄膜トランジス
タマトリクス装置のドレインバスライン５８を陽極と
し、所定の直流電圧を所定時間だけ印加すると、ドレイ
ンバスライン５８の金属膜１３４に選択的にレジスト１
３６が電着する。所定温度でベーキングを行った後、紫
外光を照射してレジスト１３６を硬化させる（図１８
（ｂ））。

【０１１９】次に、硬化したレジスト１３６をマスクと
して、Ｃｒをエッチングすることにより、画素電極５６
の金属膜１３４を選択的にエッチング除去して、画素電
極５６を透明化する（図１８（ｂ））。その後、ドレイ
ンバスライン５８上のレジスト１３６を除去する。次
に、プラズマＣＶＤ法により、全面に動作半導体層であ
る約３０ｎｍ厚のａ−Ｓｉ層１３８、ゲート絶縁層であ
る約４００ｎｍ厚の窒化シリコン層１４０を形成する
し、続いて、スパッタ法により、ゲートバスライン６６
となる約２００ｎｍ厚のクロム層１４２を堆積する（図
１８（ｃ））。

【０１２０】次に、通常のフォトリソグラフィ技術によ
り、ゲートバスライン６６の形状にパターニングされた
レジスト１４４を形成し、このレジスト１４４をマスク
として、クロム層１４２、窒化シリコン層１４０、ａ−
Ｓｉ層１３８を順次エッチング除去する（図１８
（ｄ））。このようにして薄膜トランジスタマトリクス
装置が完成する。

【０１２１】上述した製造方法において電着条件によっ
てレジスト１３６の電着状態が異なる。種々の電着状態
を図１９（ａ）〜（ｃ）に示す。適切な電着条件で電着
されると図１９（ａ）に示すようにドレインバスライン
５８の金属膜１３４周囲にのみ電着するが、電着条件に
よっては、図１９（ｂ）に示すようにレジスト１３６が
厚くなってゲート部分にもはみだしてくる。さらに、レ
ジスト１３６が厚くなると、図１９（ｃ）に示すよう
に、はみだしたレジスト１３６が画素電極５６にまで達
してしまう。このようになると、ドレインバスライン５
８と画素電極５６間のレジストの電着選択性がとれなく
なり、画素電極５６の金属膜１３４の選択的エッチング
ができなくなる。

【０１２２】本実施例では、電着条件のうち、電着レジ
スト溶液の温度と、電着時に印加する電着電圧と、電着
後の乾燥温度について検討した。例えば、１５℃の温度
に維持した電着レジスト溶液中に、薄膜トランジスタマ
トリクス装置を浸し、電着電圧を１０Ｖとすると、約１
〜２μｍ厚と薄いレジストが電着され、通電されたドレ
インバスラインからのレジストのはみだしが殆ど無く、
ドレインバスラインと画素電極の選択性を向上させるこ
とができた。

【０１２３】図２０（ａ）のグラフは、電着電圧を１０
Ｖから７０Ｖまで変化させた場合に、レジストが付着し
た画素電極の比率を示すものである。なお、ドレインバ
スラインと画素電極の間隔は５μｍであった。電着電圧
が７０Ｖであると、ほぼ全ての画素にレジストが付着し
ているのに対し、電着電圧が１０〜２０Ｖではレジスト
が付着した画素電極の比率が非常に小さく良好な選択性
が得られることがわかった。

【０１２４】また、電着レジスト溶液の温度を５℃〜２
０℃と低めに設定することにより電着時のレジスト電気
抵抗を上げることができ、他の電着条件が同一であれば
電着するレジストの膜厚を薄くすることができることが
わかった。電着後にはレジストをオーブン中で５分程度
乾燥するが、通常の乾燥温度よりも低い温度で行うこと
により、電着したレジストが必要以上にパターンサイド
方向に流れ出す現象（リフロー）が小さくなり電着精度
をさらに向上させることができることがわかった。

【０１２５】図２０（ｂ）のグラフは、電着レジスト溶
液の温度が１５℃で電着電圧が１５Ｖの同じ条件で電着
した場合の、レジストの乾燥温度による、設計パターン
からのレジストのリフロー幅を示すものである。レジス
トの乾燥温度を８０℃から４０℃に下げることによりリ
フロー幅が５μｍから１μｍに減少させることができる
ことがわかった。

【０１２６】本実施例によれば、薄膜トランジスタマト
リクス装置における微細な電極パターンに対し選択的に
電着レジストの電着を行う際、電着電圧を３〜５０Ｖと
低くすることで電着レジストの膜厚を薄くでき、通電パ
ターンに対し精度のよい電着を行なうことができる。ま
た、電着時の電着レジスト溶液の温度を５℃〜２０℃と
することによりレジスト抵抗が上がり電着レジスト膜厚
を薄くすることができる。さらに、電着後の乾燥温度を
４０℃〜７５℃に下げることにより、熱による通電パタ
ーンからのレジストのはみ出し（リフロー）の幅を小さ
くすることができる。

【０１２７】

【発明の効果】以上の通り、本発明によれば、ドレイン
バスライン抵抗を低減でき、大面積表示におけるクロス
トークの発生やコントラストの低下等の表示品質の低下
の無い、高画質のアクティブマトリクス型表示装置が実
現できる。また、簡略な工程で、高い歩留まりによって
製造出来るようになるため、低コストのアクティブマト
リクス型表示装置の実現が可能となる。

【０１２８】また、本発明によれば、表示電極部の金属
層をエッチング除去するレジストをバスライン部のみに
選択的に自己整合的に形成することができるため、ステ
ッパなどを使った高い精度の合わせを必要とするフォト
リソ工程を減少させることができ、製造工程を簡素化で
きる。また、パターン設計に際し前記合わせのマージン
を考慮する必要がないので表示電極パターンの面積を大
きくでき、開口率を増大させることができる。したがっ
て、簡略化されたプロセスでしかも明るい表示が得ら
れ、アクティブマトリクス型液晶ディスプレイのコスト
低減、表示品質向上に寄与することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による薄膜トランジスタ
マトリクス装置を示す図である。

【図２】本発明の第１の実施例による薄膜トランジスタ
マトリクス装置の製造方法の工程断面図である。

【図３】本発明の第２の実施例による薄膜トランジスタ
マトリクス装置を示す図である。

【図４】本発明の第３の実施例による薄膜トランジスタ
マトリクス装置を示す図である。

【図５】本発明の第４の実施例による薄膜トランジスタ
マトリクス装置を示す図である。

【図６】本発明の第５の実施例による薄膜トランジスタ
マトリクス装置を示す図である。

【図７】本発明の第６の実施例による薄膜トランジスタ
マトリクス装置を示す図である。

【図８】本発明の第７の実施例による薄膜トランジスタ
マトリクス装置の製造方法を示す図である。

【図９】本発明の第８の実施例による薄膜トランジスタ
マトリクス装置の製造方法を示す図である。

【図１０】本発明の第９の実施例による薄膜トランジス
タマトリクス装置の製造方法を示す図である。

【図１１】本発明の第１０の実施例による薄膜トランジ
スタマトリクス装置の製造方法を示す図である。

【図１２】本発明の第１１の実施例による薄膜トランジ
スタマトリクス装置の製造方法を示す図である。

【図１３】本発明の第１２の実施例による薄膜トランジ
スタマトリクス装置の製造方法を示す図（その１）であ
る。

【図１４】本発明の第１２の実施例による薄膜トランジ
スタマトリクス装置の製造方法を示す図（その２）であ
る。

【図１５】本発明の第１２の実施例による薄膜トランジ
スタマトリクス装置の製造方法を示す図（その３）であ
る。

【図１６】本発明の第１２の実施例による薄膜トランジ
スタマトリクス装置の製造方法を示す図（その４）であ
る。

【図１７】本発明の第７乃至第１２の実施例の変形例の
説明図である。

【図１８】本発明の第１３の実施例による薄膜トランジ
スタマトリクス装置の製造方法を示す図である。

【図１９】本発明の第１３の実施例による薄膜トランジ
スタマトリクス装置の種々の電着状態を示す図である。

【図２０】本発明の第１３の実施例による薄膜トランジ
スタマトリクス装置の電着条件による電着状態を示すグ
ラフである。

【図２１】従来の薄膜トランジスタマトリクス装置を示
す図である。

【図２２】従来の薄膜トランジスタマトリクス装置を示
す図である。

【図２３】従来の薄膜トランジスタマトリクス装置の製
造方法を示す図である。

【符号の説明】

１…ソース電極 ２…ドレイン電極 ３…ゲート電極 ４…画素電極 ５…透明導電膜 ６…半導体膜 ７…ゲート絶縁膜 ８…ゲート電極膜 １０、１０ａ、１０ｂ…第１の金属膜 １１…第２の金属膜 １２…陽極酸化膜 １３…樹脂膜 １５…レジスト １６…第３の金属膜 ２１…ドレインバスライン ２３，２３ａ，２３ｂ…交差部 ３１、３１ａ、３１ｂ…ゲートバスライン ４０…絶縁基板 ５０…絶縁基板 ５２…透明導電膜 ５４…第１のレジスト ５６…画素電極 ５８…ドレインバスライン ６０…金属膜 ６２…第２のレジスト ６４…電着レジスト ６６…ゲートバスライン ６６ａ…ゲート ６８…薄膜トランジスタ（ＴＦＴ） ７０…ａ−Ｓｉ層 ７２…ａ−Ｓｉ層 ７４…窒化シリコン層 ７６…アルミニウム層 ７８…アルミニウム層 ８０…チタン層 ８２…窒化シリコン層 ８４…ａ−Ｓｉ層 ８６…ａ−Ｓｉ層 ８８…電着レジスト ９０…窒化シリコン層 ９２…ポジ型レジスト ９４…電着レジスト ９６…金属膜 ９８…ソース １００…金属膜 １０１…ａ−Ｓｉ層 １０２…ａ−Ｓｉ層 １０４…窒化シリコン層 １０６…多結晶Ｓｉ層 １０８…ネガ型レジスト １０９…フォトマスク １１０…透明導電膜 １１２…金属膜 １１４…電着レジスト １２０…バスライン端子部 １２２…マスク １２４…電着レジスト １３０…絶縁基板 １３２…透明導電膜 １３４…金属膜 １３６…電着レジスト １３８…ａ−Ｓｉ層 １４０…窒化シリコン層 １４２…クロム層 １４４…レジスト

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大形 公士 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 瀧沢 裕 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 岡部 正博 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平２−2523（ＪＰ，Ａ) 特開 昭61−179486（ＪＰ，Ａ) 特開 平３−49237（ＪＰ，Ａ) 特開 平２−44318（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1362 G02F 1/1343 H01L 29/78

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】 絶縁基板と、前記絶縁基板上にマトリク
   ス状に配置された複数の画素電極と、前記各画素電極に
   ソース電極が接続された複数の薄膜トランジスタと、前
   記画素電極間に第１の方向に配線され、前記薄膜トラン
   ジスタのドレイン電極を共通接続するドレインバスライ
   ンと、前記画素電極間に前記第１の方向と直交する第２
   の方向に前記ドレインバスラインと交差して配線され、
   前記薄膜トランジスタのゲート電極を共通接続するゲー
   トバスラインとを有する薄膜トランジスタマトリクス装
   置の製造方法において、 前記絶縁基板上に透明導電膜及び金属膜を積層し、前記
   透明導電膜及び金属膜を、少なくとも前記ドレインバス
   ライン又は前記ゲートバスラインと前記画素電極とを含
   む形状にパターニングする工程と、 電解溶液中で前記ドレインバスライン又は前記ゲートバ
   スラインに通電することにより、前記ドレインバスライ
   ン又は前記ゲートバスラインと前記ドレインバスライン
   又は前記ゲートバスラインに電気的に接続されたパター
   ンにのみ膜を形成する工程と、 前記ドレインバスライン又は前記ゲートバスライン及び
   前記ドレインバスライン又は前記ゲートバスラインと電
   気的に接続されたパターンにのみ形成された膜をマスク
   として前記画素電極上の前記金属膜をエッチング除去す
   る工程とを有することを特徴とする薄膜トランジスタマ
   トリクス装置の製造方法。
2. 【請求項２】 請求項１記載の薄膜トランジスタマトリ
   クス装置の製造方法において、 前記ドレインバスライン又は前記ゲートバスライン及び
   前記ドレインバスライン又は前記ゲートバスラインと電
   気的に接続されたパターンにのみ形成された膜は、電着
   された樹脂膜又は電着されたレジスト膜であることを特
   徴とする薄膜トランジスタマトリクス装置の製造方法。
3. 【請求項３】 請求項１記載の薄膜トランジスタマトリ
   クス装置の製造方法において、 前記ドレインバスライン又は前記ゲートバスライン及び
   前記ドレインバスライン又は前記ゲートバスラインと電
   気的に接続されたパターンにのみ形成された膜は、前記
   金属膜の陽極酸化膜であることを特徴とする薄膜トラン
   ジスタマトリクス装置の製造方法。
4. 【請求項４】 請求項１記載の薄膜トランジスタマトリ
   クス装置の製造方法において、 前記ドレインバスライン又は前記ゲートバスライン及び
   前記ドレインバスライン又は前記ゲートバスラインと電
   気的に接続されたパターンにのみ形成された膜は、電着
   された金属膜であることを特徴とする薄膜トランジスタ
   マトリクス装置の製造方法。
5. 【請求項５】 絶縁基板と、前記絶縁基板上にマトリク
   ス状に配置された複数の画素電極と、前記各画素電極に
   ソース電極が接続された複数の薄膜トランジスタと、前
   記画素電極間に第１の方向に配線され、前記薄膜トラン
   ジスタのドレイン電極を共通接続するドレインバスライ
   ンと、前記画素電極間に前記第１の方向と直交する第２
   の方向に前記ドレインバスラインと交差して配線され、
   前記薄膜トランジスタのゲート電極を共通接続するゲー
   トバスラインとを有する薄膜トランジスタマトリクス装
   置の製造方法において、 前記絶縁基板上に透明導電膜と第１の金属膜を形成し、
   前記透明導電膜及び第１の金属膜を、前記画素電極と、
   前記薄膜トランジスタのソース電極及びドレイン電極
   と、前記ドレインバスラインの形状にパターニングする
   工程と、 電解溶液中で前記ドレインバスラインに通電することに
   より、前記ドレインバスラインの前記第１の金属膜表面
   に選択的に保護膜を電着する工程と、 電着された保護膜をマスクとして、前記画素電極上の前
   記第１の金属膜をエッチング除去して前記透明導電膜を
   露出させる工程と、 半導体層、ゲート絶縁層及びゲート電極層を積層し、前
   記半導体層、ゲート絶縁層及びゲート電極層を、前記ド
   レインバスラインに交差する前記ゲートバスラインの形
   状にパターニングすると共に、前記画素電極の前記透明
   導電膜を露出させる工程とを有することを特徴とする薄
   膜トランジスタマトリクス装置の製造方法。
6. 【請求項６】 請求項５記載の薄膜トランジスタマトリ
   クス装置の製造方法において、 前記保護膜は、電着された第２の金属膜であることを特
   徴とする薄膜トランジスタマトリクス装置の製造方法。
7. 【請求項７】 請求項５記載の薄膜トランジスタマトリ
   クス装置の製造方法において、 前記保護膜は、電着されたレジストであることを特徴と
   する薄膜トランジスタマトリクス装置の製造方法。
8. 【請求項８】 絶縁基板と、前記絶縁基板上にマトリク
   ス状に配置された複数の画素電極と、前記各画素電極に
   ソース電極が接続された複数の薄膜トランジスタと、前
   記画素電極間に第１の方向に配線され、前記薄膜トラン
   ジスタのドレイン電極を共通接続するドレインバスライ
   ンと、前記画素電極間に前記第１の方向と直交する第２
   の方向に前記ドレインバスラインと交差して配線され、
   前記薄膜トランジスタのゲート電極を共通接続するゲー
   トバスラインとを有する薄膜トランジスタマトリクス装
   置の製造方法において、 前記絶縁基板上に透明導電膜と第１の金属膜を形成し、
   前記透明導電膜及び第１の金属膜を、前記画素電極と、
   前記薄膜トランジスタのソース電極及びドレイン電極
   と、前記ドレインバスラインの形状にパターニングする
   工程と、 電解溶液中で前記ドレインバスラインに通電することに
   より、前記ドレインバスラインの前記第１の金属膜表面
   に選択的に第２の金属膜を電着する工程と、 半導体層、ゲート絶縁層及びゲート電極層を積層し、前
   記半導体層、ゲート絶縁層及びゲート電極層を、前記ド
   レインバスラインに交差する前記ゲートバスラインの形
   状にパターニングする工程と、 前記ゲートバスラインの前記ゲート電極層をマスクとし
   て、前記画素電極上の前記第１の金属膜を選択的にエッ
   チング除去して前記透明導電膜を露出させる工程とを有
   することを特徴とする薄膜トランジスタマトリクス装置
   の製造方法。
9. 【請求項９】 請求項１乃至４のいずれかに記載の薄膜
   トランジスタマトリクス装置の製造方法において、 電界溶液中における前記ドレインバスラインの通電時
   に、前記ゲートバスラインにも通電することを特徴とす
   る薄膜トランジスタマトリクス装置の製造方法。
10. 【請求項１０】 絶縁基板と、前記絶縁基板上にマトリ
    クス状に配置された複数の画素電極と、前記各画素電極
    にソース電極が接続された複数の薄膜トランジスタと、
    前記画素電極間に第１の方向に配線され、前記薄膜トラ
    ンジスタのドレイン電極を共通接続するドレインバスラ
    インと、前記画素電極間に前記第１の方向と直交する第
    ２の方向に前記ドレインバスラインと交差して配線さ
    れ、前記薄膜トランジスタのゲート電極を共通接続する
    ゲートバスラインとを有する薄膜トランジスタマトリク
    ス装置の製造方法において、 前記絶縁基板上に前記ゲートバスラインを形成する工程
    と、 ゲート絶縁層及び半導体層を積層し、前記半導体層を前
    記薄膜トランジスタの形状にパターニングして素子分離
    する工程と、 透明導電膜と第１の金属膜を形成し、前記透明導電膜及
    び前記第１の金属膜を、前記画素電極と、前記薄膜トラ
    ンジスタのソース電極及びドレイン電極と、前記ドレイ
    ンバスラインの形状にパターニングする工程と、 電解溶液中で前記ドレインバスラインに通電することに
    より、前記ドレインバスラインの前記第１の金属膜表面
    に選択的にレジストを電着する工程と、 前記レジストをマスクとして、前記画素電極上の前記第
    １の金属膜を選択的にエッチング除去して前記透明導電
    膜を露出させる工程と を有することを特徴とする薄膜トランジスタマトリクス
    装置の製造方法。
11. 【請求項１１】 絶縁基板と、前記絶縁基板上にマトリ
    クス状に配置された複数の画素電極と、前記各画素電極
    にソース電極が接続された複数の薄膜トランジスタと、
    前記画素電極間に第１の方向に配線され、前記薄膜トラ
    ンジスタのドレイン電極を共通接続するドレインバスラ
    インと、前記画素電極間に前記第１の方向と直交する第
    ２の方向に前記ドレインバスラインと交差して配線さ
    れ、前記薄膜トランジスタのゲート電極を共通接続する
    ゲートバスラインとを有する薄膜トランジスタマトリク
    ス装置の製造方法において、 前記絶縁基板上に透明導電膜と第１の金属膜を形成し、
    前記透明導電膜、前記第１の金属膜を、前記画素電極
    と、前記薄膜トランジスタのゲート電極と、前記ゲート
    バスラインの形状にパターニングする工程と、 電解溶液中で前記ゲートバスラインに通電することによ
    り、前記ゲートバスラインの前記第１の金属膜表面に選
    択的にレジストを電着する工程と、 前記選択的に電着されたレジストをマスクとして、前記
    画素電極上の前記第１の金属を選択的にエッチング除去
    して前記透明導電膜を露出させる工程と、 ゲート絶縁層及び半導体層を積層し、前記ゲート絶縁膜
    及び前記半導体層を前記薄膜トランジスタの形状にパタ
    ーニングして素子分離する工程と、 第２の金属膜を形成し、前期第２の金属膜を前記ドレイ
    ンバスライン及び前記ソース電極の形状になるようにパ
    ターニングする工程とを有することを特徴とする薄膜ト
    ランジスタマトリクス装置の製造方法。
12. 【請求項１２】 絶縁基板と、前記絶縁基板上にマトリ
    クス状に配置された複数の画素電極と、前記各画素電極
    にソース電極が接続された複数の薄膜トランジスタと、
    前記画素電極間に第１の方向に配線され、前記薄膜トラ
    ンジスタのドレイン電極を共通接続するドレインバスラ
    インと、前記画素電極間に前記第１の方向と直交する第
    ２の方向に前記ドレインバスラインと交差して配線さ
    れ、前記薄膜トランジスタのゲート電極を共通接続する
    ゲートバスラインとを有する薄膜トランジスタマトリク
    ス装置の製造方法において、 前記絶縁基板上に第１の金属膜を形成し、前記第１の金
    属膜を、前記ドレインバスラインと、前記薄膜トランジ
    スタのドレイン電極及びソース電極の形状にパターニン
    グする工程と、 半導体層、ゲート絶縁層及びゲート電極層を積層し、前
    記半導体層、ゲート絶縁層及びゲート電極層を、前記ゲ
    ートバスラインと、前記ゲート電極の形状にパターニン
    グする工程と、 透明導電膜及び第２の金属膜を形成し、前記透明導電膜
    及び第２の金属膜を、前記画素電極と、前記ゲートバス
    ラインの形状にパターニングする工程と、 電解溶液中で前記ゲートバスラインに通電することによ
    り、前記ゲートバスラインの前記第２の金属膜及び前記
    ゲート電極表面に選択的にレジストを電着する工程と、 前記レジストをマスクとして、前記画素電極上の前記第
    ２の金属膜を選択的にエッチング除去して前記透明導電
    膜を露出させる工程とを有することを特徴とする薄膜ト
    ランジスタマトリクス装置の製造方法。
13. 【請求項１３】 請求項１２記載の薄膜トランジスタマ
    トリクス装置の製造方法において、 前記透明導電膜及び第２の金属膜を、前記ドレインバス
    ラインを含めた形状にパターニングし、 電界溶液中における前記ゲートバスラインの通電時に、
    前記ドレインバスラインにも通電して、前記ドレインバ
    スラインの前記第２の金属膜表面にも選択的に前記レジ
    ストを電着することを特徴とする薄膜トランジスタマト
    リクス装置の製造方法。
14. 【請求項１４】 請求項４、７、９、１０、１１、１
    ２、又は１３いずれかに記載の薄膜トランジスタマトリ
    クス装置の製造方法において、 前記ドレインバスライン又は前記ゲートバスラインのバ
    スライン端子部を遮蔽しながら、電着された前記レジス
    トを紫外線を照射し、 現像時に前記バスライン端子部上の前記レジストを除去
    し、 前記レジストをマスクとして、前記バスライン端子部上
    の前記第２の金属膜をも選択的にエッチング除去して前
    記透明導電膜を露出させることを特徴とする薄膜トラン
    ジスタマトリクス装置の製造方法。
15. 【請求項１５】 請求項７、９、１０、１１、１２、１
    ３、又は１４のいずれかに記載の薄膜トランジスタマト
    リクス装置の製造方法において、 前記レジストを電着する電着電圧を約３Ｖ〜５０Ｖの範
    囲内にすることを特徴とする薄膜トランジスタマトリク
    ス装置の製造方法。
16. 【請求項１６】 請求項１５記載の薄膜トランジスタマ
    トリクス装置の製造方法において、 電着された前記レジストを約４０℃〜７５℃の範囲内で
    乾燥することを特徴とする薄膜トランジスタマトリクス
    装置の製造方法。
17. 【請求項１７】 請求項１５又は１６記載の薄膜トラン
    ジスタマトリクス装置の製造方法において、 電着時の前記電界溶液の温度を約５℃〜２０℃の範囲内
    にすることを特徴とする薄膜トランジスタマトリクス装
    置の製造方法。