JPH05150268A - 薄膜トランジスタパネルの製造方法 - Google Patents
薄膜トランジスタパネルの製造方法Info
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- JPH05150268A JPH05150268A JP33555391A JP33555391A JPH05150268A JP H05150268 A JPH05150268 A JP H05150268A JP 33555391 A JP33555391 A JP 33555391A JP 33555391 A JP33555391 A JP 33555391A JP H05150268 A JPH05150268 A JP H05150268A
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- semiconductor layer
- drain
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- gate
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Abstract
(57)【要約】
【目的】ｉ型半導体層のチャンネル領域にダメージを与
えることなく、しかも少ないレジストマスク形成回数で
高能率にかつ低コストにＴＦＴパネルを製造する。 【構成】ｎ型半導体層１４のソース，ドレイン電極Ｓ，
Ｄ間の部分を陽極酸化処理により酸化絶縁層として電気
的に分離することにより、ｎ型半導体層をエッチングし
て分離する場合に必要とされるブロッキング層の形成を
不要とした。
えることなく、しかも少ないレジストマスク形成回数で
高能率にかつ低コストにＴＦＴパネルを製造する。 【構成】ｎ型半導体層１４のソース，ドレイン電極Ｓ，
Ｄ間の部分を陽極酸化処理により酸化絶縁層として電気
的に分離することにより、ｎ型半導体層をエッチングし
て分離する場合に必要とされるブロッキング層の形成を
不要とした。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス液晶表示素子に用いられる薄膜トランジスタパネルの
製造方法に関するものである。
ス液晶表示素子に用いられる薄膜トランジスタパネルの
製造方法に関するものである。
【０００２】
【従来の技術】アクティブマトリックス液晶表示素子に
用いられる薄膜トランジスタパネル（以下、ＴＦＴパネ
ルという）は次のような構成となっている。
用いられる薄膜トランジスタパネル（以下、ＴＦＴパネ
ルという）は次のような構成となっている。
【０００３】図３〜図６は従来のＴＦＴパネルを示して
おり、図３はＴＦＴパネルの一部分の平面図、図４、図
５および図６は図３のIV−IV線、V−V 線およびVI−VI
線に沿う拡大断面図である。
おり、図３はＴＦＴパネルの一部分の平面図、図４、図
５および図６は図３のIV−IV線、V−V 線およびVI−VI
線に沿う拡大断面図である。
【０００４】このＴＦＴパネルは、ガラス等からなる透
明な基板１の上に、多数の画素電極２と、その能動素子
である多数の薄膜トランジスタ（ＴＦＴ）３と、各薄膜
トランジスタ３のゲート電極Ｇにつながるゲートライン
ＧＬと、各薄膜トランジスタ３のドレイン電極Ｄにつな
がるドレインライン（データライン）ＤＬとを形成した
ものである。
明な基板１の上に、多数の画素電極２と、その能動素子
である多数の薄膜トランジスタ（ＴＦＴ）３と、各薄膜
トランジスタ３のゲート電極Ｇにつながるゲートライン
ＧＬと、各薄膜トランジスタ３のドレイン電極Ｄにつな
がるドレインライン（データライン）ＤＬとを形成した
ものである。
【０００５】上記薄膜トランジスタ３は、一般に逆スタ
ガー構造とされている。この逆スタガー構造の薄膜トラ
ンジスタ３は、図３および図４に示すように、基板１上
に形成したゲート電極Ｇと、このゲート電極Ｇを覆うゲ
ート絶縁膜４と、このゲート絶縁膜４の上に前記ゲート
電極Ｇに対向させて形成されたｉ型半導体層５と、この
ｉ型半導体層５の上にｎ型半導体層６を介して形成され
たソース電極Ｓおよびドレイン電極Ｄとで構成されてお
り、上記ｎ型半導体層６は、ｉ型半導体層５のチャンネ
ル領域（ソース電極Ｓとドレイン電極Ｄとの間の領域）
に対応する部分において分離されている。
ガー構造とされている。この逆スタガー構造の薄膜トラ
ンジスタ３は、図３および図４に示すように、基板１上
に形成したゲート電極Ｇと、このゲート電極Ｇを覆うゲ
ート絶縁膜４と、このゲート絶縁膜４の上に前記ゲート
電極Ｇに対向させて形成されたｉ型半導体層５と、この
ｉ型半導体層５の上にｎ型半導体層６を介して形成され
たソース電極Ｓおよびドレイン電極Ｄとで構成されてお
り、上記ｎ型半導体層６は、ｉ型半導体層５のチャンネ
ル領域（ソース電極Ｓとドレイン電極Ｄとの間の領域）
に対応する部分において分離されている。
【０００６】上記ゲート電極Ｇは、基板１上に形成した
ゲートラインＧＬに一体に形成されており、このゲート
ラインＧＬおよびゲート電極Ｇは、Ａl （アルミニウ
ム）またはＡl 合金、Ｃr （クロム）、Ｔa （タンタ
ル）等の金属で形成されている。また、ゲート絶縁膜４
はＳi Ｎ（窒化シリコン）等で形成されており、ｉ型半
導体層５はａ−Ｓi （アモルファスシリコン）で形成さ
れ、ｎ型半導体層６はｎ型不純物をドープしたａ−Ｓi
で形成されている。
ゲートラインＧＬに一体に形成されており、このゲート
ラインＧＬおよびゲート電極Ｇは、Ａl （アルミニウ
ム）またはＡl 合金、Ｃr （クロム）、Ｔa （タンタ
ル）等の金属で形成されている。また、ゲート絶縁膜４
はＳi Ｎ（窒化シリコン）等で形成されており、ｉ型半
導体層５はａ−Ｓi （アモルファスシリコン）で形成さ
れ、ｎ型半導体層６はｎ型不純物をドープしたａ−Ｓi
で形成されている。
【０００７】また、ｉ型半導体層４のチャンネル領域の
上にはＳi Ｎ等からなるブロッキング層７が形成されて
いる。このブロッキング層７は、薄膜トランジスタ３の
製造に際してｉ型半導体層５の上に成膜したｎ型半導体
層６のチャンネル領域に対応する部分をエッチングによ
り分離するときに、ｉ型半導体層５のチャンネル領域も
エッチングされるのを防ぐために形成されている。
上にはＳi Ｎ等からなるブロッキング層７が形成されて
いる。このブロッキング層７は、薄膜トランジスタ３の
製造に際してｉ型半導体層５の上に成膜したｎ型半導体
層６のチャンネル領域に対応する部分をエッチングによ
り分離するときに、ｉ型半導体層５のチャンネル領域も
エッチングされるのを防ぐために形成されている。
【０００８】上記薄膜トランジスタ３のゲート絶縁膜４
は、ゲート配線ＧＬを覆って基板１のほぼ全面に形成さ
れており、画素電極２とドレインラインＤＬは、前記ゲ
ート絶縁膜（透明膜）４の上に形成されている。
は、ゲート配線ＧＬを覆って基板１のほぼ全面に形成さ
れており、画素電極２とドレインラインＤＬは、前記ゲ
ート絶縁膜（透明膜）４の上に形成されている。
【０００９】上記ドレインラインＤＬは、上記薄膜トラ
ンジスタ３のドレイン電極Ｄと一体に形成されており、
このドレインラインＤＬおよびドレイン電極Ｄとソース
電極Ｓは、Ａl またはＡl 合金、Ｃr 、Ｔa 等の金属で
形成されている。
ンジスタ３のドレイン電極Ｄと一体に形成されており、
このドレインラインＤＬおよびドレイン電極Ｄとソース
電極Ｓは、Ａl またはＡl 合金、Ｃr 、Ｔa 等の金属で
形成されている。
【００１０】また、上記画素電極２は、ＩＴＯ等からな
る透明導電膜で形成されており、この画素電極２は、そ
の一端部を上記薄膜トランジスタ３のソース電極Ｓの上
に重ねて形成することによって、このソース電極Ｓに接
続されている。
る透明導電膜で形成されており、この画素電極２は、そ
の一端部を上記薄膜トランジスタ３のソース電極Ｓの上
に重ねて形成することによって、このソース電極Ｓに接
続されている。
【００１１】さらに、上記薄膜トランジスタ３と、ゲー
ト絶縁膜４上に形成されたドレインラインＤＬは、Ｓi
Ｎ等からなる保護絶縁膜８で覆われている。この保護絶
縁膜８は、画素電極２上の部分を除いて基板１のほぼ全
面に形成されており、ドレインラインＤＬの端子部ＤＬ
ａは、図３および図５に示すように、その上の保護絶縁
膜８を除去することによって露出され、またゲートライ
ンＧＬの端子部ＧＬａは、図３および図６に示すよう
に、その上のゲート絶縁膜４および保護絶縁膜８を除去
することによって露出されている。
ト絶縁膜４上に形成されたドレインラインＤＬは、Ｓi
Ｎ等からなる保護絶縁膜８で覆われている。この保護絶
縁膜８は、画素電極２上の部分を除いて基板１のほぼ全
面に形成されており、ドレインラインＤＬの端子部ＤＬ
ａは、図３および図５に示すように、その上の保護絶縁
膜８を除去することによって露出され、またゲートライ
ンＧＬの端子部ＧＬａは、図３および図６に示すよう
に、その上のゲート絶縁膜４および保護絶縁膜８を除去
することによって露出されている。
【００１２】上記ＴＦＴパネルは、次のような工程で製
造されている。
造されている。
【００１３】［工程１］まず、基板１上に、ゲート用金
属膜を成膜し、この金属膜をフォトリソグラフィ法によ
りパターニングしてゲートラインＧＬおよびゲート電極
Ｇを形成する。
属膜を成膜し、この金属膜をフォトリソグラフィ法によ
りパターニングしてゲートラインＧＬおよびゲート電極
Ｇを形成する。
【００１４】［工程２］次に、基板１上に、上記ゲート
ラインＧＬおよびゲート電極Ｇを覆って、ゲート絶縁膜
４と、ｉ型半導体層５と、ブロッキング層７とを順次成
膜する。
ラインＧＬおよびゲート電極Ｇを覆って、ゲート絶縁膜
４と、ｉ型半導体層５と、ブロッキング層７とを順次成
膜する。
【００１５】［工程３］次に、上記ブロッキング層７
を、フォトリソグラフィ法によって、ｉ型半導体層５の
チャンネル領域を覆う形状にパターニングする。
を、フォトリソグラフィ法によって、ｉ型半導体層５の
チャンネル領域を覆う形状にパターニングする。
【００１６】［工程４］次に、ｎ型半導体層６を成膜
し、その上にソース，ドレイン用金属膜を成膜する。
し、その上にソース，ドレイン用金属膜を成膜する。
【００１７】［工程５］次に、上記ソース，ドレイン用
金属膜とｎ型半導体層６とをフォトリソグラフィ法によ
りソース，ドレイン電極Ｓ，ＤおよびドレインラインＤ
Ｌの形状にパターニングし、同時に、ｉ型半導体層５を
トランジスタ素子領域の外形にパターニングする。
金属膜とｎ型半導体層６とをフォトリソグラフィ法によ
りソース，ドレイン電極Ｓ，ＤおよびドレインラインＤ
Ｌの形状にパターニングし、同時に、ｉ型半導体層５を
トランジスタ素子領域の外形にパターニングする。
【００１８】この場合、上記ｎ型半導体層６のチャンネ
ル領域に対応する部分は、ｉ型半導体層４の上に形成し
たブロッキング層７の上において分離されるため、この
ｎ型半導体層６のチャンネル領域対応部分をエッチング
するときに、ｉ型半導体層５のチャンネル領域がエッチ
ングされてダメージを受けることはない。なお、このｉ
型半導体層５は、トランジスタ素子領域だけでなく、ド
レインラインＤＬの下にもその全域にわたって残され
る。
ル領域に対応する部分は、ｉ型半導体層４の上に形成し
たブロッキング層７の上において分離されるため、この
ｎ型半導体層６のチャンネル領域対応部分をエッチング
するときに、ｉ型半導体層５のチャンネル領域がエッチ
ングされてダメージを受けることはない。なお、このｉ
型半導体層５は、トランジスタ素子領域だけでなく、ド
レインラインＤＬの下にもその全域にわたって残され
る。
【００１９】［工程６］次に、上記ゲート絶縁膜の上
に、パターニングしたソース，ドレイン用金属膜（ソー
ス，ドレイン電極Ｓ，ＤおよびドレインラインＤＬ）を
覆って透明導電膜（ＩＴＯ膜等）を成膜する。
に、パターニングしたソース，ドレイン用金属膜（ソー
ス，ドレイン電極Ｓ，ＤおよびドレインラインＤＬ）を
覆って透明導電膜（ＩＴＯ膜等）を成膜する。
【００２０】［工程７］次に、上記透明導電膜をフォト
リソグラフィ法によりパターニングして画素電極２を形
成する。
リソグラフィ法によりパターニングして画素電極２を形
成する。
【００２１】［工程８］次に、保護絶縁膜８を成膜す
る。
る。
【００２２】［工程９］次に、上記保護絶縁膜８を、フ
ォトリソグラフィ法により、画素電極２の上の部分とド
レインラインＤＬの端子部ＤＬａおよびゲートラインＧ
Ｌの端子部ＧＬａの上の部分を除去した形状にパターニ
ングするとともに、同時に、ゲート絶縁膜４のゲートラ
インＧＬの端子部ＧＬａ上の部分を除去して、上記端子
部ＧＬａ，ＧＬａを露出させ、ＴＦＴパネルを完成す
る。
ォトリソグラフィ法により、画素電極２の上の部分とド
レインラインＤＬの端子部ＤＬａおよびゲートラインＧ
Ｌの端子部ＧＬａの上の部分を除去した形状にパターニ
ングするとともに、同時に、ゲート絶縁膜４のゲートラ
インＧＬの端子部ＧＬａ上の部分を除去して、上記端子
部ＧＬａ，ＧＬａを露出させ、ＴＦＴパネルを完成す
る。
【００２３】
【発明が解決しようとする課題】しかしながら、上記従
来のＴＦＴパネルの製造方法は、ＴＦＴパネルを完成す
るまでのレジストマスクの形成回数が多く、したがっ
て、ＴＦＴパネルの製造能率が悪いし、また製造コスト
も高いという問題をもっていた。
来のＴＦＴパネルの製造方法は、ＴＦＴパネルを完成す
るまでのレジストマスクの形成回数が多く、したがっ
て、ＴＦＴパネルの製造能率が悪いし、また製造コスト
も高いという問題をもっていた。
【００２４】すなわち、上記従来の製造方法において
は、 (1) ゲート用金属膜のパターニング時 (2) ブロッキング層７のパターニング時 (3) ソース，ドレイン用金属膜とｎ型半導体層６および
ｉ型半導体層５のパターニング時 (4) 透明導電膜のパターニング時 (5) 保護絶縁膜８のパターニング時 の計５回レジストマスクを形成しなければならず、した
がって、ＴＦＴパネルの製造能率が悪くまた製造コスト
も高くなるし、さらに、これらレジストマスクの形成に
おいてフォトレジストの露光処理に使用する露光マスク
を５種類製作しなければならないため、この露光マスク
の製作費がかさんで、これもＴＦＴパネルの製造コスト
を上昇させる要因となる。
は、 (1) ゲート用金属膜のパターニング時 (2) ブロッキング層７のパターニング時 (3) ソース，ドレイン用金属膜とｎ型半導体層６および
ｉ型半導体層５のパターニング時 (4) 透明導電膜のパターニング時 (5) 保護絶縁膜８のパターニング時 の計５回レジストマスクを形成しなければならず、した
がって、ＴＦＴパネルの製造能率が悪くまた製造コスト
も高くなるし、さらに、これらレジストマスクの形成に
おいてフォトレジストの露光処理に使用する露光マスク
を５種類製作しなければならないため、この露光マスク
の製作費がかさんで、これもＴＦＴパネルの製造コスト
を上昇させる要因となる。
【００２５】本発明の目的は、ｉ型半導体層のチャンネ
ル領域にダメージを与えることなく、しかも少ないレジ
ストマスク形成回数で高能率にかつ低コストにＴＦＴパ
ネルを製造できる方法を提供することにある。
ル領域にダメージを与えることなく、しかも少ないレジ
ストマスク形成回数で高能率にかつ低コストにＴＦＴパ
ネルを製造できる方法を提供することにある。
【００２６】
【課題を解決するための手段】本発明のＴＦＴパネルの
製造方法は、基板上にゲート用金属膜を成膜し、この金
属膜をパターニングしてゲートラインおよびゲート電極
を形成する第１の工程と、前記基板上に、前記ゲートラ
インおよびゲート電極を覆ってゲート絶縁膜とｉ型半導
体層とｎ型半導体層とソース，ドレイン用金属膜とを順
次成膜する第２の工程と、前記ソース，ドレイン用金属
膜とｎ型半導体層とｉ型半導体層とを、ドレインライン
の形状およびトランジスタ素子領域の外形にパターニン
グする第３の工程と、前記ゲート絶縁膜の上に、パター
ニングした前記ソース，ドレイン用金属膜を覆って透明
導電膜を成膜する第４の工程と、前記透明導電膜を、画
素電極とソース，ドレイン電極およびドレインラインの
形状にパターニングするとともに、この透明導電膜のパ
ターニングに用いたレジストマスクを利用して、前記ト
ランジスタ素子領域の前記ソース，ドレイン用金属膜を
ソース電極部とドレイン電極部とに分離する第４の工程
と、前記透明導電膜のパターニングに用いた前記レジス
トマスクを残したまま前記ｎ型半導体層の陽極酸化処理
を行ない、このｎ型半導体層のソース，ドレイン電極間
の部分を酸化絶縁層とする第５の工程と、保護絶縁膜を
成膜する第６の工程と、前記保護絶縁膜を画素電極上の
部分とドレインラインの端子部およびゲートラインの端
子部の上の部分を除去した形状にパターニングするとと
もに、前記ゲート絶縁膜のゲートライン端子部上の部分
を除去する第７の工程と、からなることを特徴とするも
のである。
製造方法は、基板上にゲート用金属膜を成膜し、この金
属膜をパターニングしてゲートラインおよびゲート電極
を形成する第１の工程と、前記基板上に、前記ゲートラ
インおよびゲート電極を覆ってゲート絶縁膜とｉ型半導
体層とｎ型半導体層とソース，ドレイン用金属膜とを順
次成膜する第２の工程と、前記ソース，ドレイン用金属
膜とｎ型半導体層とｉ型半導体層とを、ドレインライン
の形状およびトランジスタ素子領域の外形にパターニン
グする第３の工程と、前記ゲート絶縁膜の上に、パター
ニングした前記ソース，ドレイン用金属膜を覆って透明
導電膜を成膜する第４の工程と、前記透明導電膜を、画
素電極とソース，ドレイン電極およびドレインラインの
形状にパターニングするとともに、この透明導電膜のパ
ターニングに用いたレジストマスクを利用して、前記ト
ランジスタ素子領域の前記ソース，ドレイン用金属膜を
ソース電極部とドレイン電極部とに分離する第４の工程
と、前記透明導電膜のパターニングに用いた前記レジス
トマスクを残したまま前記ｎ型半導体層の陽極酸化処理
を行ない、このｎ型半導体層のソース，ドレイン電極間
の部分を酸化絶縁層とする第５の工程と、保護絶縁膜を
成膜する第６の工程と、前記保護絶縁膜を画素電極上の
部分とドレインラインの端子部およびゲートラインの端
子部の上の部分を除去した形状にパターニングするとと
もに、前記ゲート絶縁膜のゲートライン端子部上の部分
を除去する第７の工程と、からなることを特徴とするも
のである。
【００２７】
【作用】すなわち、本発明の製造方法は、ｎ型半導体層
のソース，ドレイン電極間の部分を陽極酸化処理により
酸化絶縁層として電気的に分離するものであり、この製
造方法は、ｎ型半導体層をエッチングして分離するもの
ではないため、ｉ型半導体層のチャンネル領域の上にブ
ロッキング層を形成しておかなくても、製造過程でｉ型
半導体層にダメージを与えることはないから、ブロッキ
ング層の形成工程は不要である。
のソース，ドレイン電極間の部分を陽極酸化処理により
酸化絶縁層として電気的に分離するものであり、この製
造方法は、ｎ型半導体層をエッチングして分離するもの
ではないため、ｉ型半導体層のチャンネル領域の上にブ
ロッキング層を形成しておかなくても、製造過程でｉ型
半導体層にダメージを与えることはないから、ブロッキ
ング層の形成工程は不要である。
【００２８】そして、この製造方法においては、上記の
ような工程でＴＦＴパネルを製造しているため、レジス
トマスクの形成回数は、 (1) ゲート用金属膜のパターニング時 (2) ソース，ドレイン用金属膜とｎ型半導体層およびｉ
型半導体層の、ドレインライン形状およびトランジスタ
素子領域外形へのパターニング時 (3) 透明導電膜のパターニングおよびソース，ドレイン
用金属膜の分離とｎ型半導体層の陽極酸化時 (4) 保護絶縁膜のパターニング時 の計４回でよい。
ような工程でＴＦＴパネルを製造しているため、レジス
トマスクの形成回数は、 (1) ゲート用金属膜のパターニング時 (2) ソース，ドレイン用金属膜とｎ型半導体層およびｉ
型半導体層の、ドレインライン形状およびトランジスタ
素子領域外形へのパターニング時 (3) 透明導電膜のパターニングおよびソース，ドレイン
用金属膜の分離とｎ型半導体層の陽極酸化時 (4) 保護絶縁膜のパターニング時 の計４回でよい。
【００２９】
【実施例】以下、本発明の一実施例を図１および図２を
参照して説明する。図１はＴＦＴパネルの製造工程図、
図２は完成されたＴＦＴパネルの一部分の断面図であ
る。なお、図１の（ａ）〜（ｅ）はそれぞれ、ＴＦＴパ
ネルの薄膜トランジスタ部分とドレインラインの端子部
およびドレインラインの端子部の断面を示している。
参照して説明する。図１はＴＦＴパネルの製造工程図、
図２は完成されたＴＦＴパネルの一部分の断面図であ
る。なお、図１の（ａ）〜（ｅ）はそれぞれ、ＴＦＴパ
ネルの薄膜トランジスタ部分とドレインラインの端子部
およびドレインラインの端子部の断面を示している。
【００３０】［工程１］まず、図１（ａ）に示すよう
に、ガラス等からなる透明な基板１１上に、Ａlまたは
Ａl 合金、Ｃr 、Ｔa 等からなるゲート用金属膜を成膜
し、この金属膜をフォトリソグラフィ法によりパターニ
ングして、ゲートラインＧＬ（図２参照）およびゲート
電極Ｇを形成する。なお、図１（ａ）において、ＧＬａ
は、ゲートラインＧＬの端子部である。
に、ガラス等からなる透明な基板１１上に、Ａlまたは
Ａl 合金、Ｃr 、Ｔa 等からなるゲート用金属膜を成膜
し、この金属膜をフォトリソグラフィ法によりパターニ
ングして、ゲートラインＧＬ（図２参照）およびゲート
電極Ｇを形成する。なお、図１（ａ）において、ＧＬａ
は、ゲートラインＧＬの端子部である。
【００３１】［工程２］次に、上記図１（ａ）に示した
ように、上記基板１１上に、上記ゲートラインＧＬおよ
びゲート電極Ｇを覆って、Ｓi Ｎ等からなるゲート絶縁
膜１２と、ａ−Ｓi からなるｉ型半導体層１３と、ｎ型
不純物をドープしたａ−Ｓi からなるｎ型半導体層１４
と、Ａl またはＡl 合金、Ｃr 、Ｔa 等からなるソー
ス，ドレイン用金属膜１５とを順次成膜する。
ように、上記基板１１上に、上記ゲートラインＧＬおよ
びゲート電極Ｇを覆って、Ｓi Ｎ等からなるゲート絶縁
膜１２と、ａ−Ｓi からなるｉ型半導体層１３と、ｎ型
不純物をドープしたａ−Ｓi からなるｎ型半導体層１４
と、Ａl またはＡl 合金、Ｃr 、Ｔa 等からなるソー
ス，ドレイン用金属膜１５とを順次成膜する。
【００３２】［工程３］次に、図１（ｂ）に示すよう
に、上記ソース，ドレイン用金属膜１５とｎ型半導体層
１４とｉ型半導体層１３とを、フォトリソグラフィ法に
よって、ドレインラインＤＬ（図２参照）の形状および
トランジスタ素子領域の外形にパターニングする。な
お、図１（ｂ）において、ＤＬａは、ドレインラインＤ
Ｌの端子部である。
に、上記ソース，ドレイン用金属膜１５とｎ型半導体層
１４とｉ型半導体層１３とを、フォトリソグラフィ法に
よって、ドレインラインＤＬ（図２参照）の形状および
トランジスタ素子領域の外形にパターニングする。な
お、図１（ｂ）において、ＤＬａは、ドレインラインＤ
Ｌの端子部である。
【００３３】［工程４］次に、上記図１（ｂ）に示した
ように、上記ゲート絶縁膜１２の上に、パターニングし
たソース，ドレイン用金属膜１５を覆ってＩＴＯ等から
なる透明導電膜１６を成膜する。
ように、上記ゲート絶縁膜１２の上に、パターニングし
たソース，ドレイン用金属膜１５を覆ってＩＴＯ等から
なる透明導電膜１６を成膜する。
【００３４】［工程５］次に、図１（ｃ）に示すよう
に、上記透明導電膜１６を、フォトリソグラフィ法によ
って、画素電極１６ａとソース，ドレイン電極Ｓ，Ｄお
よびドレインラインＤＬの形状にパターニングするとと
もに、この透明導電膜１６のパターニングに用いたレジ
ストマスク１８を利用して、上記トランジスタ素子領域
のソース，ドレイン用金属膜１５をエッチングし、この
ソース，ドレイン用金属膜１５をソース電極Ｓ部とドレ
イン電極Ｄ部とに分離する。
に、上記透明導電膜１６を、フォトリソグラフィ法によ
って、画素電極１６ａとソース，ドレイン電極Ｓ，Ｄお
よびドレインラインＤＬの形状にパターニングするとと
もに、この透明導電膜１６のパターニングに用いたレジ
ストマスク１８を利用して、上記トランジスタ素子領域
のソース，ドレイン用金属膜１５をエッチングし、この
ソース，ドレイン用金属膜１５をソース電極Ｓ部とドレ
イン電極Ｄ部とに分離する。
【００３５】上記［工程３］〜［工程５］によって形成
されたソース，ドレイン電極Ｓ，Ｄおよびドレインライ
ンＤＬは、ソース，ドレイン用金属膜１５とその上の透
明導電膜１６とからなる二層膜構造であり、また上記ｎ
型半導体層１４とｉ型半導体層１３は、ドレインライン
ＤＬの下にもその端子部ＤＬａを含む全域にわたって残
されている。
されたソース，ドレイン電極Ｓ，Ｄおよびドレインライ
ンＤＬは、ソース，ドレイン用金属膜１５とその上の透
明導電膜１６とからなる二層膜構造であり、また上記ｎ
型半導体層１４とｉ型半導体層１３は、ドレインライン
ＤＬの下にもその端子部ＤＬａを含む全域にわたって残
されている。
【００３６】なお、この実施例では、上記透明導電膜１
６のソース，ドレイン電極Ｓ，Ｄ部およびドレインライ
ンＤＬ部を、上記ソース，ドレイン用金属膜１５のパタ
ーニング幅より若干広くパターニングしており、したが
って、ソース，ドレイン電極Ｓ，Ｄのチャンネル領域側
の縁部を除く部分およびドレインラインＤＬは、ソー
ス，ドレイン用金属膜１５の側面も透明導電膜１６で覆
った構造となる。
６のソース，ドレイン電極Ｓ，Ｄ部およびドレインライ
ンＤＬ部を、上記ソース，ドレイン用金属膜１５のパタ
ーニング幅より若干広くパターニングしており、したが
って、ソース，ドレイン電極Ｓ，Ｄのチャンネル領域側
の縁部を除く部分およびドレインラインＤＬは、ソー
ス，ドレイン用金属膜１５の側面も透明導電膜１６で覆
った構造となる。
【００３７】［工程６］次に、上記図１（ｃ）に示した
ように、上記透明導電膜１６のパターニングに用いたレ
ジストマスク１８を残したまま、前記ｎ型半導体層１４
の陽極酸化処理を行ない、このｎ型半導体層１４のソー
ス電極Ｓ下の部分とドレイン電極Ｄ下の部分とを電気的
に分離して薄膜トランジスタ２０を完成する。
ように、上記透明導電膜１６のパターニングに用いたレ
ジストマスク１８を残したまま、前記ｎ型半導体層１４
の陽極酸化処理を行ない、このｎ型半導体層１４のソー
ス電極Ｓ下の部分とドレイン電極Ｄ下の部分とを電気的
に分離して薄膜トランジスタ２０を完成する。
【００３８】このｎ型半導体層１４の陽極酸化処理は、
基板１１を電解液中に浸漬して前記ｎ型半導体層１４を
電解液中において対向電極（白金電極）と対向させ、ｎ
型半導体層１４を陽極とし、対向電極を陰極として、こ
の両極間に電圧を印加して行なう。このように電解液中
においてｎ型半導体層１４と対向電極の間に電圧を印加
すると、陽極であるｎ型半導体層１４のレジストマスク
１８で覆われていない領域（電解液中に接する領域）が
化成反応を起して陽極酸化され、このｎ型半導体層１４
の酸化領域が酸化絶縁層１４ａとなる。
基板１１を電解液中に浸漬して前記ｎ型半導体層１４を
電解液中において対向電極（白金電極）と対向させ、ｎ
型半導体層１４を陽極とし、対向電極を陰極として、こ
の両極間に電圧を印加して行なう。このように電解液中
においてｎ型半導体層１４と対向電極の間に電圧を印加
すると、陽極であるｎ型半導体層１４のレジストマスク
１８で覆われていない領域（電解液中に接する領域）が
化成反応を起して陽極酸化され、このｎ型半導体層１４
の酸化領域が酸化絶縁層１４ａとなる。
【００３９】なお、この場合、ｎ型半導体層１４はその
表面側から酸化されて行くが、その酸化深さは主に印加
電圧によって決まるから、ｎ型半導体層１４の層厚に応
じては印加電圧を設定すれば、ｎ型半導体層１４の酸化
領域をその全厚にわたって陽極酸化することができる。
このようにｎ型半導体層１４の酸化領域をその全厚にわ
たって陽極酸化すると、このｎ型半導体層１４のソース
電極Ｓ下の部分とドレイン電極Ｄ下の部分とが電気的に
分離される。
表面側から酸化されて行くが、その酸化深さは主に印加
電圧によって決まるから、ｎ型半導体層１４の層厚に応
じては印加電圧を設定すれば、ｎ型半導体層１４の酸化
領域をその全厚にわたって陽極酸化することができる。
このようにｎ型半導体層１４の酸化領域をその全厚にわ
たって陽極酸化すると、このｎ型半導体層１４のソース
電極Ｓ下の部分とドレイン電極Ｄ下の部分とが電気的に
分離される。
【００４０】また、上記陽極酸化処理におけるｎ型半導
体層１４への通電は、その上に積層したソース，ドレイ
ン用金属膜１５とその上の透明導電膜１６とからなるド
レインラインＤＬおよびドレイン電極Ｄを電流経路とし
て行なうことができるから、ドレインラインＤＬに沿っ
て形成される全ての薄膜トランジスタ２０のｎ型半導体
層１４を均一に陽極酸化することができる。
体層１４への通電は、その上に積層したソース，ドレイ
ン用金属膜１５とその上の透明導電膜１６とからなるド
レインラインＤＬおよびドレイン電極Ｄを電流経路とし
て行なうことができるから、ドレインラインＤＬに沿っ
て形成される全ての薄膜トランジスタ２０のｎ型半導体
層１４を均一に陽極酸化することができる。
【００４１】［工程７］次に、上記レジストマスク１８
を剥離した後、図１（ｄ）に示すように、基板１１上に
Ｓi Ｎ等からなる保護絶縁膜１７を成膜する。
を剥離した後、図１（ｄ）に示すように、基板１１上に
Ｓi Ｎ等からなる保護絶縁膜１７を成膜する。
【００４２】［工程８］次に、図１（ｅ）に示すよう
に、上記保護絶縁膜１７を、フォトリソグラフィ法によ
り、画素電極１６ａ上の部分とドレインラインＤＬの端
子部ＤＬａおよびゲートラインＧＬの端子部ＧＬａの上
の部分を除去した形状にパターニングするとともに、同
時に、ゲート絶縁膜１２のゲートライン端子部ＧＬａ上
の部分をエッチングにより除去して、画素電極１６ａと
ドレインライン端子部ＤＬａおよびゲートライン端子部
ＧＬａを露出させ、ＴＦＴパネルを完成する。
に、上記保護絶縁膜１７を、フォトリソグラフィ法によ
り、画素電極１６ａ上の部分とドレインラインＤＬの端
子部ＤＬａおよびゲートラインＧＬの端子部ＧＬａの上
の部分を除去した形状にパターニングするとともに、同
時に、ゲート絶縁膜１２のゲートライン端子部ＧＬａ上
の部分をエッチングにより除去して、画素電極１６ａと
ドレインライン端子部ＤＬａおよびゲートライン端子部
ＧＬａを露出させ、ＴＦＴパネルを完成する。
【００４３】すなわち、上記ＴＦＴパネルの製造方法
は、ｎ型半導体層１４のソース，ドレイン電極Ｓ，Ｄ間
の部分を陽極酸化処理により酸化絶縁層１４ａとして電
気的に分離するものであり、この製造方法は、従来の製
造方法のようにｎ型半導体層をエッチングして分離する
ものではないため、ｉ型半導体層１３のチャンネル領域
の上にブロッキング層を形成しておかなくても、製造過
程でｉ型半導体層１３にダメージを与えることはなく、
したがって、ブロッキング層の形成工程は不要である。
は、ｎ型半導体層１４のソース，ドレイン電極Ｓ，Ｄ間
の部分を陽極酸化処理により酸化絶縁層１４ａとして電
気的に分離するものであり、この製造方法は、従来の製
造方法のようにｎ型半導体層をエッチングして分離する
ものではないため、ｉ型半導体層１３のチャンネル領域
の上にブロッキング層を形成しておかなくても、製造過
程でｉ型半導体層１３にダメージを与えることはなく、
したがって、ブロッキング層の形成工程は不要である。
【００４４】そして、上記実施例の製造方法において
は、上記のような工程でＴＦＴパネルを製造しているた
め、レジストマスクの形成回数は、 (1) ゲート用金属膜のパターニング時 (2) ソース，ドレイン用金属膜１５とｎ型半導体層１４
およびｉ型半導体層１３の、ドレインラインＤＬ形状お
よびトランジスタ素子領域外形へのパターニング時 (3) 透明導電膜１６のパターニングおよびソース，ドレ
イン用金属膜１５の分離とｎ型半導体層１４の陽極酸化
時 (4) 保護絶縁膜１７のパターニング時 の計４回（従来の製造方法では５回）でよい。
は、上記のような工程でＴＦＴパネルを製造しているた
め、レジストマスクの形成回数は、 (1) ゲート用金属膜のパターニング時 (2) ソース，ドレイン用金属膜１５とｎ型半導体層１４
およびｉ型半導体層１３の、ドレインラインＤＬ形状お
よびトランジスタ素子領域外形へのパターニング時 (3) 透明導電膜１６のパターニングおよびソース，ドレ
イン用金属膜１５の分離とｎ型半導体層１４の陽極酸化
時 (4) 保護絶縁膜１７のパターニング時 の計４回（従来の製造方法では５回）でよい。
【００４５】したがって、上記製造方法によれば、ｉ型
半導体層１３のチャンネル領域にダメージを与えること
なく、しかも少ないレジストマスク形成回数で高能率に
かつ低コストにＴＦＴパネルを製造することができる。
半導体層１３のチャンネル領域にダメージを与えること
なく、しかも少ないレジストマスク形成回数で高能率に
かつ低コストにＴＦＴパネルを製造することができる。
【００４６】しかも、上記製造方法は、ｉ型半導体層１
３のチャンネル領域の上にブロッキング層を形成するも
のではないため、従来の製造方法に比べて、ＴＦＴパネ
ルの製造歩留を向上させることができる。
３のチャンネル領域の上にブロッキング層を形成するも
のではないため、従来の製造方法に比べて、ＴＦＴパネ
ルの製造歩留を向上させることができる。
【００４７】すなわち、従来の製造方法では、ｉ型半導
体層にピンホールがあると、このｉ型半導体層の上に成
膜したブロッキング層をフォトリソグラフィ法によりパ
ターニングする際のエッチング時に、ブロッキング層の
エッチング液がｉ型半導体層のピンホールを通ってゲー
ト絶縁膜に達し、このゲート絶縁膜もエッチングしてピ
ンホール欠陥を発生させてしまう。そして、このように
ゲート絶縁膜にピンホール欠陥が発生すると、薄膜トラ
ンジスタ部分やライン交差部に層間短絡（ゲート電極と
ソース，ドレイン電極との短絡や、ゲートラインとドレ
インラインとの短絡）が発生し、ＴＦＴパネルの製造歩
留が悪くなる。
体層にピンホールがあると、このｉ型半導体層の上に成
膜したブロッキング層をフォトリソグラフィ法によりパ
ターニングする際のエッチング時に、ブロッキング層の
エッチング液がｉ型半導体層のピンホールを通ってゲー
ト絶縁膜に達し、このゲート絶縁膜もエッチングしてピ
ンホール欠陥を発生させてしまう。そして、このように
ゲート絶縁膜にピンホール欠陥が発生すると、薄膜トラ
ンジスタ部分やライン交差部に層間短絡（ゲート電極と
ソース，ドレイン電極との短絡や、ゲートラインとドレ
インラインとの短絡）が発生し、ＴＦＴパネルの製造歩
留が悪くなる。
【００４８】これに対して、上記実施例の製造方法は、
ｉ型半導体層の上にブロッキング層を形成するものでは
ないため、従来の製造方法のようにブロッキング層のパ
ターニング時にゲート絶縁膜もエッチングされることは
なく、したがって、上記層間短絡の発生をなくして、Ｔ
ＦＴパネルの製造歩留を向上させることができる。
ｉ型半導体層の上にブロッキング層を形成するものでは
ないため、従来の製造方法のようにブロッキング層のパ
ターニング時にゲート絶縁膜もエッチングされることは
なく、したがって、上記層間短絡の発生をなくして、Ｔ
ＦＴパネルの製造歩留を向上させることができる。
【００４９】
【発明の効果】本発明の製造方法は、ｎ型半導体層のソ
ース，ドレイン電極間の部分を陽極酸化処理により酸化
絶縁層として電気的に分離するものであり、この製造方
法は、ｎ型半導体層をエッチングして分離するものでは
ないため、ｉ型半導体層のチャンネル領域の上にブロッ
キング層を形成しておかなくても、製造過程でｉ型半導
体層にダメージを与えることはないから、ブロッキング
層の形成工程は不要である。
ース，ドレイン電極間の部分を陽極酸化処理により酸化
絶縁層として電気的に分離するものであり、この製造方
法は、ｎ型半導体層をエッチングして分離するものでは
ないため、ｉ型半導体層のチャンネル領域の上にブロッ
キング層を形成しておかなくても、製造過程でｉ型半導
体層にダメージを与えることはないから、ブロッキング
層の形成工程は不要である。
【００５０】そして、この製造方法によれば、ＴＦＴパ
ネルを製造工程におけるレジストマスクの形成回数は４
回でよいため、５回のレジストマスク形成を必要とする
従来の製造方法に比べて、少ないレジストマスク形成回
数で高能率にかつ低コストにＴＦＴパネルを製造するこ
とができる。
ネルを製造工程におけるレジストマスクの形成回数は４
回でよいため、５回のレジストマスク形成を必要とする
従来の製造方法に比べて、少ないレジストマスク形成回
数で高能率にかつ低コストにＴＦＴパネルを製造するこ
とができる。
【図１】本発明の一実施例を示すＴＦＴパネルの製造工
程図。
程図。
【図２】完成されたＴＦＴパネルの一部分の平面図。
【図３】従来のＴＦＴパネルの一部分の平面図。
【図４】図３のIV−IV線に沿う拡大断面図。
【図５】図３の V−V 線に沿う拡大断面図。
【図６】図３のVI−VI線に沿う拡大断面図。
１１…基板、ＧＬ…ゲートライン、ＧＬａ…端子部、Ｇ
…ゲート電極、１２…ゲート絶縁膜、１３…ｉ型半導体
層、１４…ｎ型半導体層、１４ａ…酸化絶縁層、１５…
ソース，ドレイン用金属膜、１６…透明導電膜、１６ａ
…画素電極、Ｓ…ソース電極、ＤＬ…ドレインライン、
ＤＬａ…端子部、Ｄ…ドレイン電極、１７…保護絶縁
膜、１８…レジストマスク、２０…薄膜トランジスタ。
…ゲート電極、１２…ゲート絶縁膜、１３…ｉ型半導体
層、１４…ｎ型半導体層、１４ａ…酸化絶縁層、１５…
ソース，ドレイン用金属膜、１６…透明導電膜、１６ａ
…画素電極、Ｓ…ソース電極、ＤＬ…ドレインライン、
ＤＬａ…端子部、Ｄ…ドレイン電極、１７…保護絶縁
膜、１８…レジストマスク、２０…薄膜トランジスタ。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (1)
- 【請求項１】基板上に、ゲートラインと、このゲートラ
インに形成されたゲート電極とゲート絶縁膜とｉ型半導
体層とｎ型半導体層およびソース，ドレイン電極とから
なる薄膜トランジスタと、この薄膜トランジスタのドレ
イン電極につながるドレインラインと、前記薄膜トラン
ジスタのソース電極につながる画素電極と、前記薄膜ト
ランジスタおよびドレインラインを覆う保護絶縁膜とを
形成した薄膜トランジスタパネルの製造方法において、 前記基板上にゲート用金属膜を成膜し、この金属膜をパ
ターニングしてゲートラインおよびゲート電極を形成す
る第１の工程と、 前記基板上に、前記ゲートラインおよびゲート電極を覆
ってゲート絶縁膜とｉ型半導体層とｎ型半導体層とソー
ス，ドレイン用金属膜とを順次成膜する第２の工程と、 前記ソース，ドレイン用金属膜とｎ型半導体層とｉ型半
導体層とを、ドレインラインの形状およびトランジスタ
素子領域の外形にパターニングする第３の工程と、 前記ゲート絶縁膜の上に、パターニングした前記ソー
ス，ドレイン用金属膜を覆って透明導電膜を成膜する第
４の工程と、 前記透明導電膜を、画素電極とソース，ドレイン電極お
よびドレインラインの形状にパターニングするととも
に、この透明導電膜のパターニングに用いたレジストマ
スクを利用して、前記トランジスタ素子領域の前記ソー
ス，ドレイン用金属膜をソース電極部とドレイン電極部
とに分離する第４の工程と、 前記透明導電膜のパターニングに用いた前記レジストマ
スクを残したまま前記ｎ型半導体層の陽極酸化処理を行
ない、このｎ型半導体層のソース，ドレイン電極間の部
分を酸化絶縁層とする第５の工程と、 保護絶縁膜を成膜する第６の工程と、 前記保護絶縁膜を画素電極上の部分とドレインラインの
端子部およびゲートラインの端子部の上の部分を除去し
た形状にパターニングするとともに、前記ゲート絶縁膜
のゲートライン端子部上の部分を除去する第７の工程
と、からなることを特徴とする薄膜トランジスタパネル
の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33555391A JP3114303B2 (ja) | 1991-11-26 | 1991-11-26 | 薄膜トランジスタパネル及びその製造方法 |
| US07/939,458 US5334859A (en) | 1991-09-05 | 1992-09-02 | Thin-film transistor having source and drain electrodes insulated by an anodically oxidized film |
| DE69223118T DE69223118T2 (de) | 1991-11-26 | 1992-09-04 | Dünnschicht-Transistor-Panel und dessen Herstellungsmethode |
| KR1019920016164A KR970003741B1 (ko) | 1991-09-05 | 1992-09-04 | 박막 트랜지스터 및 그 제조방법 |
| EP92115194A EP0544069B1 (en) | 1991-11-26 | 1992-09-04 | Thin-film transistor panel and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33555391A JP3114303B2 (ja) | 1991-11-26 | 1991-11-26 | 薄膜トランジスタパネル及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000234527A Division JP2001117510A (ja) | 1991-11-26 | 2000-08-02 | 薄膜トランジスタパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05150268A true JPH05150268A (ja) | 1993-06-18 |
| JP3114303B2 JP3114303B2 (ja) | 2000-12-04 |
Family
ID=18289872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33555391A Expired - Fee Related JP3114303B2 (ja) | 1991-09-05 | 1991-11-26 | 薄膜トランジスタパネル及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114303B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010017422A (ko) * | 1999-08-11 | 2001-03-05 | 박종섭 | 박막 트랜지스터-액정 표시 장치의 제조방법 |
| JP2009025803A (ja) * | 2007-07-18 | 2009-02-05 | Samsung Electronics Co Ltd | 表示基板及びその製造方法 |
| JP2011035407A (ja) * | 2010-08-20 | 2011-02-17 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8934066B2 (en) | 2000-03-13 | 2015-01-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having stick drivers and a method of manufacturing the same |
| JP2015127814A (ja) * | 2015-01-15 | 2015-07-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-11-26 JP JP33555391A patent/JP3114303B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010017422A (ko) * | 1999-08-11 | 2001-03-05 | 박종섭 | 박막 트랜지스터-액정 표시 장치의 제조방법 |
| US8934066B2 (en) | 2000-03-13 | 2015-01-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having stick drivers and a method of manufacturing the same |
| JP2009025803A (ja) * | 2007-07-18 | 2009-02-05 | Samsung Electronics Co Ltd | 表示基板及びその製造方法 |
| JP2011035407A (ja) * | 2010-08-20 | 2011-02-17 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015127814A (ja) * | 2015-01-15 | 2015-07-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP3114303B2 (ja) | 2000-12-04 |
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