JP3663743B2 - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法 Download PDFInfo
- Publication number
- JP3663743B2 JP3663743B2 JP13419196A JP13419196A JP3663743B2 JP 3663743 B2 JP3663743 B2 JP 3663743B2 JP 13419196 A JP13419196 A JP 13419196A JP 13419196 A JP13419196 A JP 13419196A JP 3663743 B2 JP3663743 B2 JP 3663743B2
- Authority
- JP
- Japan
- Prior art keywords
- resist pattern
- layer
- thin film
- gate
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【発明の属する技術分野】
この発明は液晶表示装置の製造方法に関し、特にアクティブマトリクス型の液晶表示装置の製造方法に関する。
【0002】
【従来の技術】
一般に、アクティブマトリクス型の液晶表示装置は、表示駆動パネルとその上に配置された共通電極パネルとの間に液晶が封入された構造となっている。このうち表示駆動パネルには、ドレインライン(信号電極)とゲートライン(走査電極)とが格子状に形成され、それらの交点の近傍には薄膜トランジスタが形成され、各格子内の薄膜トランジスタを除く残りの部分には画素電極が形成されている。また、表示駆動パネルの所定の箇所には共通電極パネルと電気的に接続するためのコンタクトホール導通部が形成されている。
【0003】
図17〜図24はこのような液晶表示装置の製造工程のうち薄膜トランジスタおよびコンタクトホール導通部の製造工程を示したものである。この場合の薄膜トランジスタは、アモルファスシリコンを能動層に利用した逆スタガ方式・チャネル保護膜型である。これら薄膜トランジスタおよびコンタクトホール導通部を製造するに際しては、まず図17に示すように、ガラス基板1の上面にゲートメタル層2を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第1レジストパターン3を形成し、この第1レジストパターン3をマスクとしてゲートメタル層2をエッチングすると、ゲート電極(配線パターン)4およびゲートライン(配線パターン)に接続されたゲート端子5が形成される。次に、第1レジストパターン3を剥離した後、図18に示すように、ゲート電極4、ゲートラインおよびゲート端子5を含むガラス基板1の上面にフォトレジスト層を成膜して、露光、現像することによりゲート端子5の上面の所定の箇所に第2レジストパターン6を形成し、この第2レジストパターン6をマスクとしてゲート電極4およびゲートライン5を陽極酸化すると、ゲート電極4の表面およびゲート端子5の上面の所定の箇所を除くゲート端子5の表面に陽極酸化膜7、7が形成される。この場合、ゲートライン5の上面の所定の箇所は第2レジストパターン6に覆われているので陽極酸化されない。
【0004】
次に、第2レジストパターン6を剥離した後、図19に示すように、陽極酸化膜7、7およびゲート端子5の上面の所定の箇所を含むガラス基板1の上面に窒化シリコン(SiNx)等からなるゲート絶縁膜8、真性アモルファスシリコン(a−Si)からなる半導体薄膜9、窒化シリコン等からなるチャネル保護膜形成層10を連続して成膜する。次に、チャネル保護膜形成層10の上面にフォトレジスト層を成膜して、露光、現像することにより第3レジストパターン11を形成し、この第3レジストパターン11をマスクとしてチャネル保護膜形成層10をエッチングすると、ゲート電極4に対応する半導体薄膜9の上面にチャネル保護膜12が形成される。この場合、チャネル保護膜12の幅はゲート電極4の幅よりも狭くなっている。次に、第3レジストパターン11を剥離した後、図20に示すように、チャネル保護膜12を含む半導体薄膜9の上面にリン等が混入されたn+型アモルファスシリコン(n+a−Si)からなるオーミック層13を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第4レジストパターン14を形成し、この第4レジストパターン14をマスクとしてオーミック層13および半導体薄膜9をエッチングすると、オーミック層13のうち不要な部分が除去されてソース・ドレイン領域15、15が島状に形成されると共に、半導体薄膜9のうち不要な部分が除去されてチャネル領域16が島状に形成される。
【0005】
次に、第4レジストパターン14を剥離した後、図21に示すように、ソース・ドレイン領域15、15およびチャネル保護膜12を含むゲート絶縁膜8の上面に透明導電層17を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第5レジストパターン18を形成し、この第5レジストパターン18をマスクとして透明導電層17をエッチングすると、ゲート絶縁膜8の上面の所定の箇所に画素電極19が形成される。次に、第5レジストパターン18を剥離した後、図22に示すように、ソース・ドレイン領域15、15、チャネル保護膜12および画素電極19を含むゲート絶縁膜8の上面にフォトレジスト層を成膜して、露光、現像することにより第6レジストパターン20を形成し、この第6レジストパターン20をマスクとしてゲート絶縁膜8をエッチングすると、ゲート絶縁膜8におけるゲート端子5の所定の箇所に対応する部分にコンタクトホール8aが形成される。
【0006】
次に、第6レジストパターン20を剥離した後、図23に示すように、ソース・ドレイン領域15、15、チャネル保護膜12、画素電極19およびゲートライン5の上面の所定の箇所を含むゲート絶縁膜8の上面にソース・ドレインメタル層21を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第7レジストパターン22を形成し、この第7レジストパターン22をマスクとしてソース・ドレインメタル層21をエッチングすると、ソース・ドレイン領域15、15および画素電極19等の上面にソース・ドレイン電極23、23が形成されると共に、ドレインライン24が形成され、ゲート端子5の所定の箇所にコンタクト部25が形成される。この場合、ソース電極23は画素電極19に電気的に接続され、コンタクト部25はコンタクトホール8aを介してゲート端子5に電気的に接続される。次に、第7レジストパターン22を剥離した後、図24に示すように、上面全体にパッシベーション膜(オーバーコート膜)26を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第8レジストパターン27を形成し、この第8レジストパターン27をマスクとしてパッシベーション膜26をエッチングすると、パッシベーション膜26における画素電極19およびコンタクト部25の各中央部に対応する部分に開口部26a、26bが形成される。その後、第8レジストパターン27を剥離する。かくして、逆スタガ式・チャネル保護膜型の薄膜トランジスタおよびコンタクトホール導通部が完成する。
【0007】
【発明が解決しようとする課題】
このように、従来の液晶表示装置の製造方法では、レジスト成膜、露光、現像によるレジストパターンの形成、レジストパターンをマスクとするエッチングまたは陽極酸化、およびレジストパターンの剥離というフォトリソグラフィ法を用いた一連のパターン形成工程が合計8回必要である。すなわち、ゲート電極4、ゲートラインおよびゲート端子5の形成工程、陽極酸化膜7、7の形成工程、チャネル保護膜12の形成工程、ソース・ドレイン領域15、15およびチャネル領域16の形成工程、画素電極19の形成工程、コンタクトホール8aの形成工程、ソース・ドレイン電極23、23およびドレインライン24の形成工程、およびパッシベーション膜26の開口部26a、26bの形成工程の合計8回の形成工程が必要である。しかしながら、フォトリソグラフィ法を用いた一連のパターン形成工程は手間と時間が掛かり、回数が多くなるとその分生産性が上がらないという問題があった。
この発明の課題は、生産性を向上させることができるようにすることである。
【0008】
【課題を解決するための手段】
請求項1記載の発明は、基板上に配線パターンを形成し、この配線パターンを含む前記基板上に導電層を形成し、この導電層上にレジストパターンを形成し、このレジストパターンをマスクとして前記導電層をエッチングすることにより画素電極および陽極酸化防止層を形成し、前記陽極酸化防止層をマスクとして前記配線パターンを陽極酸化するようにしたものである。
請求項2記載の発明は、前記導電層および前記レジストパターンとの間には電池反応防止層が形成され、前記レジストパターンをマスクとして前記電池反応防止層および前記導電層をエッチングし、前記導電層からなる前記画素電極および前記陽極酸化防止層を形成し、前記陽極酸化防止層あるいは前記レジストパターンをマスクとして前記配線パターンを陽極酸化するようにしたものである。
【0009】
請求項1記載の発明によれば、レジストパターンをマスクとして導電層をエッチングすることにより画素電極および陽極酸化防止層を形成し、この陽極酸化防止層をマスクとして配線パターンを陽極酸化するので、画素電極の形成工程と陽極酸化膜の形成工程とを従来は別々のフォトリソグラフィ工程で行なっていたものを同一のフォトリソグラフィ工程で行なうことができ、フォトリソグラフィ工程を従来よりも1回少なくすることができ、生産性を向上させることができる。
請求項2記載の発明によれば、導電層およびレジストパターンとの間に電池反応防止層が形成されているので、レジストパターンを現像液を用いてパターニング形成する際に配線パターンと導電層との間で電池反応が発生するのを防止することができる。
【0010】
【発明の実施の形態】
図1〜図8はそれぞれこの発明の第1実施形態を適用した薄膜トランジスタおよびコンタクトホール導通部の製造工程を示したものである。この場合の薄膜トランジスタはアモルファスシリコンを能動層に利用した逆スタガ方式・チャネル保護膜型である。この薄膜トランジスタおよびコンタクトホール導通部の製造に際しては、まず図1に示すように、ガラス基板31の上面にスパッタ法によりアルミニウム(Al)またはタンタル(Ta)等からなるゲートメタル層32を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第1レジストパターン33を形成し、この第1レジストパターン33をマスクとしてゲートメタル層32をエッチングすると、ゲート電極(配線パターン)34、ゲートライン(配線パターン)およびゲート端子35が形成される。
【0011】
次に、第1レジストパターン33を剥離した後、図2に示すように、ゲート電極34、ゲートラインおよびゲート端子35を含むガラス基板31の上面にスパッタ法によりITOからなる透明導電層36を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第2レジストパターン37を形成し、この第2レジストパターン37をマスクとして透明導電層36をドライエッチングすると、ガラス基板31の上面の所定の箇所における第2レジストパターン37下に画素電極38が形成されると共に、ゲート端子35の上面の所定の箇所における第2レジストパターン37下に陽極酸化防止層39が形成される。次に、図3に示すように、第2レジストパターン37、画素電極38および陽極酸化防止層39をマスクとしてゲート電極34およびゲート端子35を陽極酸化すると、ゲート電極34の表面およびゲート端子35の上面の所定の箇所を除くゲート端子35の表面に酸化アルミニウム(AlOX)または酸化タンタル(TaOX)等からなる陽極酸化膜40が形成される。この場合、ゲート端子35の上面の所定の箇所は第2レジストパターン37および陽極酸化防止層39に覆われているので陽極酸化されない。
【0012】
次に、第2レジストパターン37を剥離する。この場合、ガラス基板31の上面の所定の箇所には画素電極38が残存され、ゲートライン35の上面の所定の箇所には陽極酸化防止層39が残存される。次に、図4に示すように、陽極酸化膜40、画素電極38および陽極酸化防止層39を含むガラス基板31の上面にプラズマCVD法により窒化シリコン(SiNx)等からなるゲート絶縁膜41、真性アモルファスシリコ(a−Si)からなる半導体薄膜42、窒化シリコン等からなるチャネル保護膜形成層43を連続して成膜する。次に、チャネル保護膜形成層43の上面にフォトレジスト層を成膜して、露光、現像することにより第3レジストパターン44を形成し、この第3レジストパターン44をマスクとしてチャネル保護膜形成層43をエッチングすると、ゲート電極34に対応する半導体薄膜42の上面にチャネル保護膜45が形成される。この場合、チャネル保護膜45の幅はゲート電極34の幅と実質的に一致するように設定されている。次に、第3レジストパターン44を剥離した後、図5に示すように、チャネル保護膜45を含む半導体薄膜42の上面にプラズマCVD法によりリン等が混入されたn+型アモルファスシリコン(n+a−Si)からなるオーミック層46を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第4レジストパターン47を形成し、この第4レジストパターン47をマスクとしてオーミック層46および半導体薄膜42をエッチングすると、オーミック層46のうち不要な部分が除去されてソース・ドレイン領域48、48が島状に形成されると共に、半導体薄膜42のうち不要な部分が除去されてチャネル領域49が島状に形成される。
【0013】
次に、第4レジストパターン47を剥離した後、図6に示すように、チャネル保護膜45およびソース・ドレイン領域48、48を含むゲート絶縁膜41の上面にフォトレジスト層を成膜して、露光、現像することにより第5レジストパターン50を形成し、この第5レジストパターン50をマスクとしてゲート絶縁膜41をエッチングすると、ゲート絶縁膜41における画素電極38の中央部に対応する部分に開口部41aが形成されると共に、ゲート絶縁膜41における陽極酸化防止層39の中央部に対応する部分にコンタクトホール41bが形成される。この場合、画素電極38の中央部が開口部41aを介して露出され、陽極酸化防止層39の中央部がコンタクトホール41bを介して露出される。次に、第5レジストパターン50を剥離した後、図7に示すように、チャネル保護膜45、ソース・ドレイン領域48、48、画素電極38および陽極酸化防止層39を含むゲート絶縁膜41の上面にスパッタ法によりアルミニウム(Al)またはクロム(Cr)等からなるソース・ドレインメタル層51を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第6レジストパターン52を形成し、この第6レジストパターン52をマスクとしてソース・ドレインメタル層51をエッチングすると、ソース・ドレイン領域48、48の上面および画素電極38の一部上面にソース・ドレイン電極53、53が形成されると共に、ドレインライン54が形成され、ゲートライン35上の所定の箇所にコンタクト部55が形成される。この場合、ソース電極53は画素電極38に電気的に接続され、コンタクト部55は陽極酸化防止層39を介してゲート端子35に電気的に接続される。
【0014】
次に、第6レジストパターン52を剥離した後、図8に示すように、上面全体にプラズマCVD法により窒化シリコン等からなるパッシベーション膜(オーバーコート膜)56を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第7レジストパターン57を形成し、この第7レジストパターン57をマスクとしてパッシベーション膜56をエッチングすると、パッシベーション膜56における画素電極38およびコンタクト部55の各中央部に対応する部分に開口部56a、56bが形成される。その後、第7レジストパターン57を剥離する。かくして、逆スタガ式・チャネル保護膜型の薄膜トランジスタおよびコンタクトホール導通部が完成する。コンタクトホール導通部は図示しない走査信号を出力するゲート駆動回路と接続される。
【0015】
このように、この薄膜トランジスタおよびコンタクトホール導通部の製造方法では、図2に示すように、第2レジストパターン37をマスクとして透明導電層36をエッチングすることにより画素電極38および陽極酸化防止層39を形成し、図3に示すように、これら画素電極38および陽極酸化防止層39をマスクとしてゲート電極34およびゲートライン35を陽極酸化するので、図17〜図24に示す従来の薄膜トランジスタおよびコンタクトホール導通部の製造方法では画素電極19の形成工程と陽極酸化膜7、7の形成工程とを別々のフォトリソグラフィ工程で行なっていたものを同一のフォトリソグラフィ工程で行なうことができ、フォトリソグラフィ工程を従来よりも1回少なくすることができ、生産性を向上させることができる。
【0016】
図9〜図16はそれぞれこの発明の第2実施形態を適用した薄膜トランジスタおよびコンタクトホール導通部の製造工程を示したものである。この場合の薄膜トランジスタもアモルファスシリコンを能動層に利用した逆スタガ方式・チャネル保護膜型である。なお、これらの図において、図1〜図8に示す第1実施形態と同一部分には同一の符号を付して説明する。この薄膜トランジスタおよびコンタクトホール導通部の製造に際しては、まず図9に示すように、ガラス基板31の上面にスパッタ法によりアルミニウム、アルミニウム合金またはタンタル等からなるゲートメタル層32を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第1レジストパターン33を形成し、この第1レジストパターン33をマスクとしてゲートメタル層32をエッチングすると、ゲート電極(配線パターン)34、ゲートライン(配線パターン)およびゲート端子35が形成される。
【0017】
次に、第1レジストパターン33を剥離した後、図10に示すように、ゲート電極34およびゲート端子35を含むガラス基板31の上面にスパッタ法によりITOからなる透明導電層36を成膜し、その上面にプラズマCVD法により窒化シリコン(SiNx)等からなる電池反応防止層61を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第2レジストパターン37を形成する。この場合、フォトレジスト層と透明導電層36との間に電池反応防止層61が介在されるので、フォトレジスト層を現像する際に現像液がゲート電極34またはゲート端子35と透明導電層36との間にしみこむことがなく、Al−ITO系の電池反応が発生しない。次に、第2レジストパターン37をマスクとして電池反応防止層61および透明導電層36をドライエッチングすると、電池反応防止層61の不要な部分が除去されると共に、ガラス基板31の上面の所定の箇所における第2レジストパターン37下に電池反応防止層61を介して画素電極38が形成され、ゲート端子35の上面の所定の箇所における第2レジストパターン37下に電池反応防止層61を介して陽極酸化防止層39が形成される。次に、図11に示すように、第2レジストパターン37、電池反応防止層61および陽極酸化防止層39をマスクとしてゲート電極34、ゲートラインおよびゲート端子35を陽極酸化すると、ゲート電極34およびゲートラインの表面、ゲート端子35の上面の所定の箇所を除くゲート端子35の表面に酸化アルミニウム(AlOX)からなる陽極酸化膜40が形成される。この場合、ゲートライン35の上面の所定の箇所は第2レジストパターン37、電池反応防止層61および陽極酸化防止層39に覆われているので陽極酸化されない。
【0018】
次に、第2レジストパターン37を剥離し、次いで電池反応防止層61をエッチング除去する。この場合、ガラス基板31の上面の所定の箇所には画素電極38が残存され、ゲート端子35の上面の所定の箇所には陽極酸化防止層39が残存される。次に、図12に示すように、陽極酸化膜40、画素電極38および陽極酸化防止層39を含むガラス基板31の上面にプラズマCVD法により窒化シリコン等からなるゲート絶縁膜41、真性アモルファスシリコン(a−Si)からなる半導体薄膜42、窒化シリコン等からなるチャネル保護膜形成層43を連続して成膜する。次に、チャネル保護膜形成層43の上面にフォトレジスト層を成膜して、露光、現像することにより第3レジストパターン44を形成し、この第3レジストパターン44をマスクとしてチャネル保護膜形成層43をエッチングすると、ゲート電極34に対応する半導体薄膜42の上面にチャネル保護膜45が形成される。この場合、チャネル保護膜45の幅はゲート電極34の幅と実質的に一致するように設定されている。次に、第3レジストパターン44を剥離した後、図13に示すように、チャネル保護膜45を含む半導体薄膜42の上面にプラズマCVD法によりリン等が混入されたn+型アモルファスシリコン(n+a−Si)からなるオーミック層46を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第4レジストパターン47を形成し、この第4レジストパターン47をマスクとしてオーミック層46および半導体薄膜42をエッチングすると、オーミック層46のうち不要な部分が除去されてソース・ドレイン領域48、48が島状に形成されると共に、半導体薄膜42のうち不要な部分が除去されてチャネル領域49が島状に形成される。
【0019】
次に、第4レジストパターン47を剥離した後、図14に示すように、チャネル保護膜45およびソース・ドレイン領域48、48を含むゲート絶縁膜41の上面にフォトレジスト層を成膜して、露光、現像することにより第5レジストパターン50を形成し、この第5レジストパターン50をマスクとしてゲート絶縁膜41をエッチングすると、ゲート絶縁膜41における画素電極38の中央部に開口部41aが形成されると共に、ゲート絶縁膜41における陽極酸化防止層39の中央部にコンタクトホール41bが形成される。この場合、画素電極38の中央部が開口部41aを介して露出され、陽極酸化防止層39の中央部がコンタクトホール41bを介して露出される。次に、第5レジストパターン50を剥離した後、図15に示すように、チャネル保護膜45、ソース・ドレイン領域48、48、画素電極38および陽極酸化防止層39を含むゲート絶縁膜41の上面にスパッタ法によりクロム等からなるソース・ドレインメタル層51を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第6レジストパターン52を形成し、この第6レジストパターン52をマスクとしてソース・ドレインメタル層51をエッチングすると、ソース・ドレイン領域48、48および画素電極38等の上面にソース・ドレイン電極53、53が形成されると共に、ドレインライン54が形成され、ゲート端子35上の所定の箇所にコンタクト部55が形成される。この場合、ソース電極53は画素電極38に電気的に接続され、コンタクト部55は陽極酸化防止層39を介してゲートライン35に電気的に接続される。
【0020】
次に、第6レジストパターン52を剥離した後、図16に示すように、上面全体にプラズマCVD法により窒化シリコン等からなるパッシベーション膜(オーバーコート膜)56を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第7レジストパターン57を形成し、この第7レジストパターン57をマスクとしてパッシベーション膜56をエッチングすると、パッシベーション膜56における画素電極38およびコンタクト部55の各中央部に対応する部分にそれぞれ開口部56a、56bが形成される。その後、第7レジストパターン57を剥離する。かくして、逆スタガ式・チャネル保護膜型の薄膜トランジスタおよびコンタクトホール導通部が完成する。
【0021】
このように、この薄膜トランジスタおよびコンタクトホール導通部の製造方法では、図10に示すように、第2レジストパターン37をマスクとして電池反応防止層61をエッチングして不要な部分を除去すると共に、透明導電層36をエッチングすることにより画素電極38および陽極酸化防止層39を形成し、図11に示すように、これら電池反応防止層61および陽極酸化防止層39をマスクとしてゲート電極34、ゲートラインおよびゲート端子35の周囲を陽極酸化するので、図17〜図24に示す従来の薄膜トランジスタおよびコンタクトホール導通部の製造方法では画素電極19の形成工程と陽極酸化膜7、7の形成工程とを別々のフォトリソグラフィ工程で行なっていたものを同一のフォトリソグラフィ工程で行なうことができ、フォトリソグラフィ工程を従来よりも1回少なくすることができ、生産性を向上させることができる。
【0022】
なお、上記第1および第2実施形態では、陽極酸化した後に第2レジストパターン37を剥離したが、これに限らず、第2レジストパターン37を剥離した後に陽極酸化をしてもよい。
また、上記第1および第2実施形態では、ソース・ドレイン領域48、48としてn+型アモルファスシリコンからなるオーミック層46を成膜したが、これに限らず、チャネル保護膜45またはチャネル保護膜45の第3レジストパターン44をマスクとして不純物をイオン注入し、チャネル保護膜45の下方の半導体薄膜42の両側に不純物イオンを含んだソース・ドレイン領域を形成し、この上にソース・ドレイン電極53、53を形成してもよい。
また、上記第1および第2実施形態では、非セルフアライメント型の薄膜トランジスタとしたが、これに限らず、セルフアライメント型の薄膜トランジスタとしてもよい。すなわち、チャネル保護膜45のパターン形成をゲート電極34をマスクとした裏面露光法によって行なってもよい。
また、上記第1および第2実施形態では、ドレインメタル層51を単層としたが、これに限らず、アルミニウム層とクロム層の多層にしてもよい。
また、上記第1および第2実施形態では、パッシベーション膜56を用いたが、これを省略してもよい。この場合、パッシベーション膜56を成膜する工程と、パッシベーション膜56における画素電極38およびコンタクト部55に対応する部分に開口部56a、56bを形成する工程とを省略することができる。
また上記第1および第2実施形態では、補助容量ラインを省略したが、ドレインメタル層51から補助容量ラインをパターン形成するようにしてもよい。この場合、補助容量ラインをソース・ドレイン電極53、53およびドレインライン54と同時に形成することができる。
さらに、上記第1および第2実施形態では、この発明をチャネル保護型の薄膜トランジスタに適用したが、これに限らず、チャネルエッチ型の薄膜トランジスタに適用することができる。
【0023】
【発明の効果】
以上説明したように、請求項1記載の発明によれば、レジストパターンをマスクとして導電層をエッチングすることにより画素電極および陽極酸化防止層を形成し、この陽極酸化防止層をマスクとして配線パターンを陽極酸化するので、画素電極の形成工程と陽極酸化膜の形成工程とを従来は別々のフォトリソグラフィ工程で行なっていたものを同一のフォトリソグラフィ工程で行なうことができ、フォトリソグラフィ工程を従来よりも1回少なくすることができ、生産性を向上させることができる。請求項2記載の発明によれば、導電層およびレジストパターンとの間に電池反応防止層が形成されているので、レジストパターンを現像液を用いてパターニング形成する際に配線パターンと導電層との間で電池反応が発生するのを防止することができる。
【図面の簡単な説明】
【図1】この発明の第1実施形態を適用した薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ゲート電極およびゲートラインの形成工程を示す断面図。
【図2】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、画素電極および陽極酸化防止層の各形成工程を示す断面図。
【図3】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、陽極酸化膜の形成工程を示す断面図。
【図4】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、チャネル保護膜の形成工程を示す断面図。
【図5】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ソース・ドレイン領域およびチャネル領域の各形成工程を示す断面図。
【図6】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、コンタクトホールの形成工程を示す断面図。
【図7】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ソース・ドレイン電極およびドレインラインの各形成工程を示す断面図。
【図8】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、パッシベーション膜の開口部の形成工程を示す断面図。
【図9】この発明の第2実施形態を適用した薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ゲート電極およびゲートラインの形成工程を示す断面図。
【図10】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、画素電極および陽極酸化防止膜の各形成工程を示す断面図。
【図11】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、陽極酸化膜の形成工程を示す断面図。
【図12】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、チャネル保護膜の形成工程を示す断面図。
【図13】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ソース・ドレイン領域およびチャネル領域の各形成工程を示す断面図。
【図14】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、コンタクトホールの形成工程を示す断面図。
【図15】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ソース・ドレイン電極およびドレインラインの各形成工程を示す断面図。
【図16】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、パッシベーション膜の開口部の形成工程を示す断面図。
【図17】従来の薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ゲート電極およびゲートラインの形成工程を示す断面図。
【図18】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、陽極酸化膜の形成工程を示す断面図。
【図19】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、チャネル保護膜の形成工程を示す断面図。
【図20】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ソース・ドレイン領域およびチャネル領域の各形成工程を示す断面図。
【図21】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、画素電極の形成工程を示す断面図。
【図22】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、コンタクトホールの形成工程を示す断面図。
【図23】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ソース・ドレイン電極およびドレインラインの各形成工程を示す断面図。
【図24】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、パッシベーション膜の開口部の形成工程を示す断面図。
【符号の説明】
31 ガラス基板
34 ゲート電極
35 ゲート端子
36 透明導電層
37 レジストパターン
38 画素電極
39 陽極酸化防止層
Claims (3)
- 基板上に配線パターンを形成し、この配線パターンを含む前記基板上に導電層を形成し、この導電層上にレジストパターンを形成し、このレジストパターンをマスクとして前記導電層をエッチングすることにより画素電極および陽極酸化防止層を形成し、前記陽極酸化防止層をマスクとして前記配線パターンを陽極酸化することを特徴とする液晶表示装置の製造方法。
- 前記導電層および前記レジストパターンとの間には電池反応防止層が形成され、前記レジストパターンをマスクとして前記電池反応防止層および前記導電層をエッチングし、前記導電層からなる前記画素電極および前記陽極酸化防止層を形成し、前記陽極酸化防止層あるいは前記レジストパターンをマスクとして前記配線パターンを陽極酸化することを特徴とする請求項1記載の液晶表示装置の製造方法。
- 前記配線パターンは前記画素電極に接続される薄膜トランジスタのゲート電極および前記ゲート電極に接続されるゲート端子であり、前記ゲート端子上方には前記陽極酸化防止層が形成されていることを特徴とする請求項1または2記載の液晶表示装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13419196A JP3663743B2 (ja) | 1996-05-02 | 1996-05-02 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13419196A JP3663743B2 (ja) | 1996-05-02 | 1996-05-02 | 液晶表示装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09297320A JPH09297320A (ja) | 1997-11-18 |
JP3663743B2 true JP3663743B2 (ja) | 2005-06-22 |
Family
ID=15122570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13419196A Expired - Fee Related JP3663743B2 (ja) | 1996-05-02 | 1996-05-02 | 液晶表示装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3663743B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102301431B (zh) * | 2008-12-23 | 2014-12-17 | 3M创新有限公司 | 阳极化薄膜结构的电连接 |
JP6039150B2 (ja) * | 2015-08-18 | 2016-12-07 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法及び半導体装置 |
CN114672863A (zh) * | 2021-12-28 | 2022-06-28 | 杭州安费诺飞凤通信部品有限公司 | 一种铝合金表面制作镜面图案的阳极氧化工艺 |
-
1996
- 1996-05-02 JP JP13419196A patent/JP3663743B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09297320A (ja) | 1997-11-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6927105B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
JP3717078B2 (ja) | 液晶表示装置の製造方法及び液晶表示装置 | |
JP4354542B2 (ja) | 液晶表示装置及びその製造方法 | |
JP4169896B2 (ja) | 薄膜トランジスタとその製造方法 | |
US7894009B2 (en) | Liquid crystal display device and a manufacturing method of the same | |
US5555112A (en) | Liquid crystal display device having multilayer gate busline composed of metal oxide and semiconductor | |
US5427962A (en) | Method of making a thin film transistor | |
KR20000033047A (ko) | 박막트랜지스터의제조방법 | |
JP4166300B2 (ja) | 液晶表示装置の製造方法 | |
US7492418B2 (en) | Liquid crystal display device with particular metal layer configuration of TFT and fabricating method thereof | |
JP2000002886A (ja) | 液晶表示装置の製造方法 | |
JP2873119B2 (ja) | アクティブマトリックス基板の製造方法 | |
JPH04171767A (ja) | 薄膜トランジスタ及びその製造方法 | |
JP3663743B2 (ja) | 液晶表示装置の製造方法 | |
JP2004518173A (ja) | アクティブマトリクス液晶ディスプレイのようなピクセル化されたデバイスおよびその製作方法 | |
JP3200639B2 (ja) | 薄膜トランジスタパネルの製造方法 | |
JP4034376B2 (ja) | アクティブマトリクス方式液晶表示装置の製造方法 | |
JP3114303B2 (ja) | 薄膜トランジスタパネル及びその製造方法 | |
JP3168648B2 (ja) | 薄膜トランジスタパネルの製造方法 | |
KR100663288B1 (ko) | 박막 트랜지스터 액정표시장치의 제조방법 | |
JP3424618B2 (ja) | 薄膜トランジスタアレイ基板の製造方法 | |
KR0183757B1 (ko) | 박막 트랜지스터-액정 표시장치의 제조방법 | |
JP3104356B2 (ja) | 薄膜トランジスタパネルおよびその製造方法 | |
US7238556B2 (en) | Thin film transistor structure and method of manufacturing the same | |
JPH01236655A (ja) | 薄膜電界効果トランジスタとその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040709 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040713 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040910 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050308 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050321 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100408 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110408 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120408 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120408 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130408 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130408 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |