JP3663743B2

JP3663743B2 - 液晶表示装置の製造方法

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Publication number: JP3663743B2
Application number: JP13419196A
Authority: JP
Inventors: 栄一尾中
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1996-05-02
Filing date: 1996-05-02
Publication date: 2005-06-22
Anticipated expiration: 2016-05-02
Also published as: JPH09297320A

Description

【０００１】
【発明の属する技術分野】
この発明は液晶表示装置の製造方法に関し、特にアクティブマトリクス型の液晶表示装置の製造方法に関する。
【０００２】
【従来の技術】
一般に、アクティブマトリクス型の液晶表示装置は、表示駆動パネルとその上に配置された共通電極パネルとの間に液晶が封入された構造となっている。このうち表示駆動パネルには、ドレインライン（信号電極）とゲートライン（走査電極）とが格子状に形成され、それらの交点の近傍には薄膜トランジスタが形成され、各格子内の薄膜トランジスタを除く残りの部分には画素電極が形成されている。また、表示駆動パネルの所定の箇所には共通電極パネルと電気的に接続するためのコンタクトホール導通部が形成されている。
【０００３】
図１７〜図２４はこのような液晶表示装置の製造工程のうち薄膜トランジスタおよびコンタクトホール導通部の製造工程を示したものである。この場合の薄膜トランジスタは、アモルファスシリコンを能動層に利用した逆スタガ方式・チャネル保護膜型である。これら薄膜トランジスタおよびコンタクトホール導通部を製造するに際しては、まず図１７に示すように、ガラス基板１の上面にゲートメタル層２を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第１レジストパターン３を形成し、この第１レジストパターン３をマスクとしてゲートメタル層２をエッチングすると、ゲート電極（配線パターン）４およびゲートライン（配線パターン）に接続されたゲート端子５が形成される。次に、第１レジストパターン３を剥離した後、図１８に示すように、ゲート電極４、ゲートラインおよびゲート端子５を含むガラス基板１の上面にフォトレジスト層を成膜して、露光、現像することによりゲート端子５の上面の所定の箇所に第２レジストパターン６を形成し、この第２レジストパターン６をマスクとしてゲート電極４およびゲートライン５を陽極酸化すると、ゲート電極４の表面およびゲート端子５の上面の所定の箇所を除くゲート端子５の表面に陽極酸化膜７、７が形成される。この場合、ゲートライン５の上面の所定の箇所は第２レジストパターン６に覆われているので陽極酸化されない。
【０００４】
次に、第２レジストパターン６を剥離した後、図１９に示すように、陽極酸化膜７、７およびゲート端子５の上面の所定の箇所を含むガラス基板１の上面に窒化シリコン（ＳｉＮ_x）等からなるゲート絶縁膜８、真性アモルファスシリコン（ａ−Ｓｉ）からなる半導体薄膜９、窒化シリコン等からなるチャネル保護膜形成層１０を連続して成膜する。次に、チャネル保護膜形成層１０の上面にフォトレジスト層を成膜して、露光、現像することにより第３レジストパターン１１を形成し、この第３レジストパターン１１をマスクとしてチャネル保護膜形成層１０をエッチングすると、ゲート電極４に対応する半導体薄膜９の上面にチャネル保護膜１２が形成される。この場合、チャネル保護膜１２の幅はゲート電極４の幅よりも狭くなっている。次に、第３レジストパターン１１を剥離した後、図２０に示すように、チャネル保護膜１２を含む半導体薄膜９の上面にリン等が混入されたｎ⁺型アモルファスシリコン（ｎ⁺ａ−Ｓｉ）からなるオーミック層１３を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第４レジストパターン１４を形成し、この第４レジストパターン１４をマスクとしてオーミック層１３および半導体薄膜９をエッチングすると、オーミック層１３のうち不要な部分が除去されてソース・ドレイン領域１５、１５が島状に形成されると共に、半導体薄膜９のうち不要な部分が除去されてチャネル領域１６が島状に形成される。
【０００５】
次に、第４レジストパターン１４を剥離した後、図２１に示すように、ソース・ドレイン領域１５、１５およびチャネル保護膜１２を含むゲート絶縁膜８の上面に透明導電層１７を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第５レジストパターン１８を形成し、この第５レジストパターン１８をマスクとして透明導電層１７をエッチングすると、ゲート絶縁膜８の上面の所定の箇所に画素電極１９が形成される。次に、第５レジストパターン１８を剥離した後、図２２に示すように、ソース・ドレイン領域１５、１５、チャネル保護膜１２および画素電極１９を含むゲート絶縁膜８の上面にフォトレジスト層を成膜して、露光、現像することにより第６レジストパターン２０を形成し、この第６レジストパターン２０をマスクとしてゲート絶縁膜８をエッチングすると、ゲート絶縁膜８におけるゲート端子５の所定の箇所に対応する部分にコンタクトホール８ａが形成される。
【０００６】
次に、第６レジストパターン２０を剥離した後、図２３に示すように、ソース・ドレイン領域１５、１５、チャネル保護膜１２、画素電極１９およびゲートライン５の上面の所定の箇所を含むゲート絶縁膜８の上面にソース・ドレインメタル層２１を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第７レジストパターン２２を形成し、この第７レジストパターン２２をマスクとしてソース・ドレインメタル層２１をエッチングすると、ソース・ドレイン領域１５、１５および画素電極１９等の上面にソース・ドレイン電極２３、２３が形成されると共に、ドレインライン２４が形成され、ゲート端子５の所定の箇所にコンタクト部２５が形成される。この場合、ソース電極２３は画素電極１９に電気的に接続され、コンタクト部２５はコンタクトホール８ａを介してゲート端子５に電気的に接続される。次に、第７レジストパターン２２を剥離した後、図２４に示すように、上面全体にパッシベーション膜（オーバーコート膜）２６を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第８レジストパターン２７を形成し、この第８レジストパターン２７をマスクとしてパッシベーション膜２６をエッチングすると、パッシベーション膜２６における画素電極１９およびコンタクト部２５の各中央部に対応する部分に開口部２６ａ、２６ｂが形成される。その後、第８レジストパターン２７を剥離する。かくして、逆スタガ式・チャネル保護膜型の薄膜トランジスタおよびコンタクトホール導通部が完成する。
【０００７】
【発明が解決しようとする課題】
このように、従来の液晶表示装置の製造方法では、レジスト成膜、露光、現像によるレジストパターンの形成、レジストパターンをマスクとするエッチングまたは陽極酸化、およびレジストパターンの剥離というフォトリソグラフィ法を用いた一連のパターン形成工程が合計８回必要である。すなわち、ゲート電極４、ゲートラインおよびゲート端子５の形成工程、陽極酸化膜７、７の形成工程、チャネル保護膜１２の形成工程、ソース・ドレイン領域１５、１５およびチャネル領域１６の形成工程、画素電極１９の形成工程、コンタクトホール８ａの形成工程、ソース・ドレイン電極２３、２３およびドレインライン２４の形成工程、およびパッシベーション膜２６の開口部２６ａ、２６ｂの形成工程の合計８回の形成工程が必要である。しかしながら、フォトリソグラフィ法を用いた一連のパターン形成工程は手間と時間が掛かり、回数が多くなるとその分生産性が上がらないという問題があった。
この発明の課題は、生産性を向上させることができるようにすることである。
【０００８】
【課題を解決するための手段】
請求項１記載の発明は、基板上に配線パターンを形成し、この配線パターンを含む前記基板上に導電層を形成し、この導電層上にレジストパターンを形成し、このレジストパターンをマスクとして前記導電層をエッチングすることにより画素電極および陽極酸化防止層を形成し、前記陽極酸化防止層をマスクとして前記配線パターンを陽極酸化するようにしたものである。
請求項２記載の発明は、前記導電層および前記レジストパターンとの間には電池反応防止層が形成され、前記レジストパターンをマスクとして前記電池反応防止層および前記導電層をエッチングし、前記導電層からなる前記画素電極および前記陽極酸化防止層を形成し、前記陽極酸化防止層あるいは前記レジストパターンをマスクとして前記配線パターンを陽極酸化するようにしたものである。
【０００９】
請求項１記載の発明によれば、レジストパターンをマスクとして導電層をエッチングすることにより画素電極および陽極酸化防止層を形成し、この陽極酸化防止層をマスクとして配線パターンを陽極酸化するので、画素電極の形成工程と陽極酸化膜の形成工程とを従来は別々のフォトリソグラフィ工程で行なっていたものを同一のフォトリソグラフィ工程で行なうことができ、フォトリソグラフィ工程を従来よりも１回少なくすることができ、生産性を向上させることができる。
請求項２記載の発明によれば、導電層およびレジストパターンとの間に電池反応防止層が形成されているので、レジストパターンを現像液を用いてパターニング形成する際に配線パターンと導電層との間で電池反応が発生するのを防止することができる。
【００１０】
【発明の実施の形態】
図１〜図８はそれぞれこの発明の第１実施形態を適用した薄膜トランジスタおよびコンタクトホール導通部の製造工程を示したものである。この場合の薄膜トランジスタはアモルファスシリコンを能動層に利用した逆スタガ方式・チャネル保護膜型である。この薄膜トランジスタおよびコンタクトホール導通部の製造に際しては、まず図１に示すように、ガラス基板３１の上面にスパッタ法によりアルミニウム（Ａｌ）またはタンタル（Ｔａ）等からなるゲートメタル層３２を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第１レジストパターン３３を形成し、この第１レジストパターン３３をマスクとしてゲートメタル層３２をエッチングすると、ゲート電極（配線パターン）３４、ゲートライン（配線パターン）およびゲート端子３５が形成される。
【００１１】
次に、第１レジストパターン３３を剥離した後、図２に示すように、ゲート電極３４、ゲートラインおよびゲート端子３５を含むガラス基板３１の上面にスパッタ法によりＩＴＯからなる透明導電層３６を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第２レジストパターン３７を形成し、この第２レジストパターン３７をマスクとして透明導電層３６をドライエッチングすると、ガラス基板３１の上面の所定の箇所における第２レジストパターン３７下に画素電極３８が形成されると共に、ゲート端子３５の上面の所定の箇所における第２レジストパターン３７下に陽極酸化防止層３９が形成される。次に、図３に示すように、第２レジストパターン３７、画素電極３８および陽極酸化防止層３９をマスクとしてゲート電極３４およびゲート端子３５を陽極酸化すると、ゲート電極３４の表面およびゲート端子３５の上面の所定の箇所を除くゲート端子３５の表面に酸化アルミニウム（ＡｌＯ_X）または酸化タンタル（ＴａＯ_X）等からなる陽極酸化膜４０が形成される。この場合、ゲート端子３５の上面の所定の箇所は第２レジストパターン３７および陽極酸化防止層３９に覆われているので陽極酸化されない。
【００１２】
次に、第２レジストパターン３７を剥離する。この場合、ガラス基板３１の上面の所定の箇所には画素電極３８が残存され、ゲートライン３５の上面の所定の箇所には陽極酸化防止層３９が残存される。次に、図４に示すように、陽極酸化膜４０、画素電極３８および陽極酸化防止層３９を含むガラス基板３１の上面にプラズマＣＶＤ法により窒化シリコン（ＳｉＮ_x）等からなるゲート絶縁膜４１、真性アモルファスシリコ（ａ−Ｓｉ）からなる半導体薄膜４２、窒化シリコン等からなるチャネル保護膜形成層４３を連続して成膜する。次に、チャネル保護膜形成層４３の上面にフォトレジスト層を成膜して、露光、現像することにより第３レジストパターン４４を形成し、この第３レジストパターン４４をマスクとしてチャネル保護膜形成層４３をエッチングすると、ゲート電極３４に対応する半導体薄膜４２の上面にチャネル保護膜４５が形成される。この場合、チャネル保護膜４５の幅はゲート電極３４の幅と実質的に一致するように設定されている。次に、第３レジストパターン４４を剥離した後、図５に示すように、チャネル保護膜４５を含む半導体薄膜４２の上面にプラズマＣＶＤ法によりリン等が混入されたｎ⁺型アモルファスシリコン（ｎ⁺ａ−Ｓｉ）からなるオーミック層４６を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第４レジストパターン４７を形成し、この第４レジストパターン４７をマスクとしてオーミック層４６および半導体薄膜４２をエッチングすると、オーミック層４６のうち不要な部分が除去されてソース・ドレイン領域４８、４８が島状に形成されると共に、半導体薄膜４２のうち不要な部分が除去されてチャネル領域４９が島状に形成される。
【００１３】
次に、第４レジストパターン４７を剥離した後、図６に示すように、チャネル保護膜４５およびソース・ドレイン領域４８、４８を含むゲート絶縁膜４１の上面にフォトレジスト層を成膜して、露光、現像することにより第５レジストパターン５０を形成し、この第５レジストパターン５０をマスクとしてゲート絶縁膜４１をエッチングすると、ゲート絶縁膜４１における画素電極３８の中央部に対応する部分に開口部４１ａが形成されると共に、ゲート絶縁膜４１における陽極酸化防止層３９の中央部に対応する部分にコンタクトホール４１ｂが形成される。この場合、画素電極３８の中央部が開口部４１ａを介して露出され、陽極酸化防止層３９の中央部がコンタクトホール４１ｂを介して露出される。次に、第５レジストパターン５０を剥離した後、図７に示すように、チャネル保護膜４５、ソース・ドレイン領域４８、４８、画素電極３８および陽極酸化防止層３９を含むゲート絶縁膜４１の上面にスパッタ法によりアルミニウム（Ａｌ）またはクロム（Ｃｒ）等からなるソース・ドレインメタル層５１を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第６レジストパターン５２を形成し、この第６レジストパターン５２をマスクとしてソース・ドレインメタル層５１をエッチングすると、ソース・ドレイン領域４８、４８の上面および画素電極３８の一部上面にソース・ドレイン電極５３、５３が形成されると共に、ドレインライン５４が形成され、ゲートライン３５上の所定の箇所にコンタクト部５５が形成される。この場合、ソース電極５３は画素電極３８に電気的に接続され、コンタクト部５５は陽極酸化防止層３９を介してゲート端子３５に電気的に接続される。
【００１４】
次に、第６レジストパターン５２を剥離した後、図８に示すように、上面全体にプラズマＣＶＤ法により窒化シリコン等からなるパッシベーション膜（オーバーコート膜）５６を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第７レジストパターン５７を形成し、この第７レジストパターン５７をマスクとしてパッシベーション膜５６をエッチングすると、パッシベーション膜５６における画素電極３８およびコンタクト部５５の各中央部に対応する部分に開口部５６ａ、５６ｂが形成される。その後、第７レジストパターン５７を剥離する。かくして、逆スタガ式・チャネル保護膜型の薄膜トランジスタおよびコンタクトホール導通部が完成する。コンタクトホール導通部は図示しない走査信号を出力するゲート駆動回路と接続される。
【００１５】
このように、この薄膜トランジスタおよびコンタクトホール導通部の製造方法では、図２に示すように、第２レジストパターン３７をマスクとして透明導電層３６をエッチングすることにより画素電極３８および陽極酸化防止層３９を形成し、図３に示すように、これら画素電極３８および陽極酸化防止層３９をマスクとしてゲート電極３４およびゲートライン３５を陽極酸化するので、図１７〜図２４に示す従来の薄膜トランジスタおよびコンタクトホール導通部の製造方法では画素電極１９の形成工程と陽極酸化膜７、７の形成工程とを別々のフォトリソグラフィ工程で行なっていたものを同一のフォトリソグラフィ工程で行なうことができ、フォトリソグラフィ工程を従来よりも１回少なくすることができ、生産性を向上させることができる。
【００１６】
図９〜図１６はそれぞれこの発明の第２実施形態を適用した薄膜トランジスタおよびコンタクトホール導通部の製造工程を示したものである。この場合の薄膜トランジスタもアモルファスシリコンを能動層に利用した逆スタガ方式・チャネル保護膜型である。なお、これらの図において、図１〜図８に示す第１実施形態と同一部分には同一の符号を付して説明する。この薄膜トランジスタおよびコンタクトホール導通部の製造に際しては、まず図９に示すように、ガラス基板３１の上面にスパッタ法によりアルミニウム、アルミニウム合金またはタンタル等からなるゲートメタル層３２を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第１レジストパターン３３を形成し、この第１レジストパターン３３をマスクとしてゲートメタル層３２をエッチングすると、ゲート電極（配線パターン）３４、ゲートライン（配線パターン）およびゲート端子３５が形成される。
【００１７】
次に、第１レジストパターン３３を剥離した後、図１０に示すように、ゲート電極３４およびゲート端子３５を含むガラス基板３１の上面にスパッタ法によりＩＴＯからなる透明導電層３６を成膜し、その上面にプラズマＣＶＤ法により窒化シリコン（ＳｉＮ_x）等からなる電池反応防止層６１を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第２レジストパターン３７を形成する。この場合、フォトレジスト層と透明導電層３６との間に電池反応防止層６１が介在されるので、フォトレジスト層を現像する際に現像液がゲート電極３４またはゲート端子３５と透明導電層３６との間にしみこむことがなく、Ａｌ−ＩＴＯ系の電池反応が発生しない。次に、第２レジストパターン３７をマスクとして電池反応防止層６１および透明導電層３６をドライエッチングすると、電池反応防止層６１の不要な部分が除去されると共に、ガラス基板３１の上面の所定の箇所における第２レジストパターン３７下に電池反応防止層６１を介して画素電極３８が形成され、ゲート端子３５の上面の所定の箇所における第２レジストパターン３７下に電池反応防止層６１を介して陽極酸化防止層３９が形成される。次に、図１１に示すように、第２レジストパターン３７、電池反応防止層６１および陽極酸化防止層３９をマスクとしてゲート電極３４、ゲートラインおよびゲート端子３５を陽極酸化すると、ゲート電極３４およびゲートラインの表面、ゲート端子３５の上面の所定の箇所を除くゲート端子３５の表面に酸化アルミニウム（ＡｌＯ_X）からなる陽極酸化膜４０が形成される。この場合、ゲートライン３５の上面の所定の箇所は第２レジストパターン３７、電池反応防止層６１および陽極酸化防止層３９に覆われているので陽極酸化されない。
【００１８】
次に、第２レジストパターン３７を剥離し、次いで電池反応防止層６１をエッチング除去する。この場合、ガラス基板３１の上面の所定の箇所には画素電極３８が残存され、ゲート端子３５の上面の所定の箇所には陽極酸化防止層３９が残存される。次に、図１２に示すように、陽極酸化膜４０、画素電極３８および陽極酸化防止層３９を含むガラス基板３１の上面にプラズマＣＶＤ法により窒化シリコン等からなるゲート絶縁膜４１、真性アモルファスシリコン（ａ−Ｓｉ）からなる半導体薄膜４２、窒化シリコン等からなるチャネル保護膜形成層４３を連続して成膜する。次に、チャネル保護膜形成層４３の上面にフォトレジスト層を成膜して、露光、現像することにより第３レジストパターン４４を形成し、この第３レジストパターン４４をマスクとしてチャネル保護膜形成層４３をエッチングすると、ゲート電極３４に対応する半導体薄膜４２の上面にチャネル保護膜４５が形成される。この場合、チャネル保護膜４５の幅はゲート電極３４の幅と実質的に一致するように設定されている。次に、第３レジストパターン４４を剥離した後、図１３に示すように、チャネル保護膜４５を含む半導体薄膜４２の上面にプラズマＣＶＤ法によりリン等が混入されたｎ⁺型アモルファスシリコン（ｎ⁺ａ−Ｓｉ）からなるオーミック層４６を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第４レジストパターン４７を形成し、この第４レジストパターン４７をマスクとしてオーミック層４６および半導体薄膜４２をエッチングすると、オーミック層４６のうち不要な部分が除去されてソース・ドレイン領域４８、４８が島状に形成されると共に、半導体薄膜４２のうち不要な部分が除去されてチャネル領域４９が島状に形成される。
【００１９】
次に、第４レジストパターン４７を剥離した後、図１４に示すように、チャネル保護膜４５およびソース・ドレイン領域４８、４８を含むゲート絶縁膜４１の上面にフォトレジスト層を成膜して、露光、現像することにより第５レジストパターン５０を形成し、この第５レジストパターン５０をマスクとしてゲート絶縁膜４１をエッチングすると、ゲート絶縁膜４１における画素電極３８の中央部に開口部４１ａが形成されると共に、ゲート絶縁膜４１における陽極酸化防止層３９の中央部にコンタクトホール４１ｂが形成される。この場合、画素電極３８の中央部が開口部４１ａを介して露出され、陽極酸化防止層３９の中央部がコンタクトホール４１ｂを介して露出される。次に、第５レジストパターン５０を剥離した後、図１５に示すように、チャネル保護膜４５、ソース・ドレイン領域４８、４８、画素電極３８および陽極酸化防止層３９を含むゲート絶縁膜４１の上面にスパッタ法によりクロム等からなるソース・ドレインメタル層５１を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第６レジストパターン５２を形成し、この第６レジストパターン５２をマスクとしてソース・ドレインメタル層５１をエッチングすると、ソース・ドレイン領域４８、４８および画素電極３８等の上面にソース・ドレイン電極５３、５３が形成されると共に、ドレインライン５４が形成され、ゲート端子３５上の所定の箇所にコンタクト部５５が形成される。この場合、ソース電極５３は画素電極３８に電気的に接続され、コンタクト部５５は陽極酸化防止層３９を介してゲートライン３５に電気的に接続される。
【００２０】
次に、第６レジストパターン５２を剥離した後、図１６に示すように、上面全体にプラズマＣＶＤ法により窒化シリコン等からなるパッシベーション膜（オーバーコート膜）５６を成膜し、その上面にフォトレジスト層を成膜して、露光、現像することにより第７レジストパターン５７を形成し、この第７レジストパターン５７をマスクとしてパッシベーション膜５６をエッチングすると、パッシベーション膜５６における画素電極３８およびコンタクト部５５の各中央部に対応する部分にそれぞれ開口部５６ａ、５６ｂが形成される。その後、第７レジストパターン５７を剥離する。かくして、逆スタガ式・チャネル保護膜型の薄膜トランジスタおよびコンタクトホール導通部が完成する。
【００２１】
このように、この薄膜トランジスタおよびコンタクトホール導通部の製造方法では、図１０に示すように、第２レジストパターン３７をマスクとして電池反応防止層６１をエッチングして不要な部分を除去すると共に、透明導電層３６をエッチングすることにより画素電極３８および陽極酸化防止層３９を形成し、図１１に示すように、これら電池反応防止層６１および陽極酸化防止層３９をマスクとしてゲート電極３４、ゲートラインおよびゲート端子３５の周囲を陽極酸化するので、図１７〜図２４に示す従来の薄膜トランジスタおよびコンタクトホール導通部の製造方法では画素電極１９の形成工程と陽極酸化膜７、７の形成工程とを別々のフォトリソグラフィ工程で行なっていたものを同一のフォトリソグラフィ工程で行なうことができ、フォトリソグラフィ工程を従来よりも１回少なくすることができ、生産性を向上させることができる。
【００２２】
なお、上記第１および第２実施形態では、陽極酸化した後に第２レジストパターン３７を剥離したが、これに限らず、第２レジストパターン３７を剥離した後に陽極酸化をしてもよい。
また、上記第１および第２実施形態では、ソース・ドレイン領域４８、４８としてｎ⁺型アモルファスシリコンからなるオーミック層４６を成膜したが、これに限らず、チャネル保護膜４５またはチャネル保護膜４５の第３レジストパターン４４をマスクとして不純物をイオン注入し、チャネル保護膜４５の下方の半導体薄膜４２の両側に不純物イオンを含んだソース・ドレイン領域を形成し、この上にソース・ドレイン電極５３、５３を形成してもよい。
また、上記第１および第２実施形態では、非セルフアライメント型の薄膜トランジスタとしたが、これに限らず、セルフアライメント型の薄膜トランジスタとしてもよい。すなわち、チャネル保護膜４５のパターン形成をゲート電極３４をマスクとした裏面露光法によって行なってもよい。
また、上記第１および第２実施形態では、ドレインメタル層５１を単層としたが、これに限らず、アルミニウム層とクロム層の多層にしてもよい。
また、上記第１および第２実施形態では、パッシベーション膜５６を用いたが、これを省略してもよい。この場合、パッシベーション膜５６を成膜する工程と、パッシベーション膜５６における画素電極３８およびコンタクト部５５に対応する部分に開口部５６ａ、５６ｂを形成する工程とを省略することができる。
また上記第１および第２実施形態では、補助容量ラインを省略したが、ドレインメタル層５１から補助容量ラインをパターン形成するようにしてもよい。この場合、補助容量ラインをソース・ドレイン電極５３、５３およびドレインライン５４と同時に形成することができる。
さらに、上記第１および第２実施形態では、この発明をチャネル保護型の薄膜トランジスタに適用したが、これに限らず、チャネルエッチ型の薄膜トランジスタに適用することができる。
【００２３】
【発明の効果】
以上説明したように、請求項１記載の発明によれば、レジストパターンをマスクとして導電層をエッチングすることにより画素電極および陽極酸化防止層を形成し、この陽極酸化防止層をマスクとして配線パターンを陽極酸化するので、画素電極の形成工程と陽極酸化膜の形成工程とを従来は別々のフォトリソグラフィ工程で行なっていたものを同一のフォトリソグラフィ工程で行なうことができ、フォトリソグラフィ工程を従来よりも１回少なくすることができ、生産性を向上させることができる。請求項２記載の発明によれば、導電層およびレジストパターンとの間に電池反応防止層が形成されているので、レジストパターンを現像液を用いてパターニング形成する際に配線パターンと導電層との間で電池反応が発生するのを防止することができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態を適用した薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ゲート電極およびゲートラインの形成工程を示す断面図。
【図２】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、画素電極および陽極酸化防止層の各形成工程を示す断面図。
【図３】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、陽極酸化膜の形成工程を示す断面図。
【図４】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、チャネル保護膜の形成工程を示す断面図。
【図５】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ソース・ドレイン領域およびチャネル領域の各形成工程を示す断面図。
【図６】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、コンタクトホールの形成工程を示す断面図。
【図７】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ソース・ドレイン電極およびドレインラインの各形成工程を示す断面図。
【図８】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、パッシベーション膜の開口部の形成工程を示す断面図。
【図９】この発明の第２実施形態を適用した薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ゲート電極およびゲートラインの形成工程を示す断面図。
【図１０】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、画素電極および陽極酸化防止膜の各形成工程を示す断面図。
【図１１】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、陽極酸化膜の形成工程を示す断面図。
【図１２】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、チャネル保護膜の形成工程を示す断面図。
【図１３】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ソース・ドレイン領域およびチャネル領域の各形成工程を示す断面図。
【図１４】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、コンタクトホールの形成工程を示す断面図。
【図１５】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ソース・ドレイン電極およびドレインラインの各形成工程を示す断面図。
【図１６】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、パッシベーション膜の開口部の形成工程を示す断面図。
【図１７】従来の薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ゲート電極およびゲートラインの形成工程を示す断面図。
【図１８】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、陽極酸化膜の形成工程を示す断面図。
【図１９】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、チャネル保護膜の形成工程を示す断面図。
【図２０】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ソース・ドレイン領域およびチャネル領域の各形成工程を示す断面図。
【図２１】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、画素電極の形成工程を示す断面図。
【図２２】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、コンタクトホールの形成工程を示す断面図。
【図２３】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、ソース・ドレイン電極およびドレインラインの各形成工程を示す断面図。
【図２４】同薄膜トランジスタおよびコンタクトホール導通部の製造工程において、パッシベーション膜の開口部の形成工程を示す断面図。
【符号の説明】
３１ガラス基板
３４ゲート電極
３５ゲート端子
３６透明導電層
３７レジストパターン
３８画素電極
３９陽極酸化防止層

Claims

基板上に配線パターンを形成し、この配線パターンを含む前記基板上に導電層を形成し、この導電層上にレジストパターンを形成し、このレジストパターンをマスクとして前記導電層をエッチングすることにより画素電極および陽極酸化防止層を形成し、前記陽極酸化防止層をマスクとして前記配線パターンを陽極酸化することを特徴とする液晶表示装置の製造方法。
前記導電層および前記レジストパターンとの間には電池反応防止層が形成され、前記レジストパターンをマスクとして前記電池反応防止層および前記導電層をエッチングし、前記導電層からなる前記画素電極および前記陽極酸化防止層を形成し、前記陽極酸化防止層あるいは前記レジストパターンをマスクとして前記配線パターンを陽極酸化することを特徴とする請求項１記載の液晶表示装置の製造方法。
前記配線パターンは前記画素電極に接続される薄膜トランジスタのゲート電極および前記ゲート電極に接続されるゲート端子であり、前記ゲート端子上方には前記陽極酸化防止層が形成されていることを特徴とする請求項１または２記載の液晶表示装置の製造方法。