JP6039150B2 - 半導体装置の作製方法及び半導体装置 - Google Patents

Description

半導体装置および半導体装置の作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置
全般をいい、電気光学装置、半導体回路および電子機器は全て半導体装置である。

近年、情報化社会がますます発展し、例えばパーソナルコンピュータまたは携帯電話など
に対し、高速化、大容量化、小型化、または軽量化などの要求が高まっている。このため
、大規模集積回路（ＬＳＩ：Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎともいう
）や中央演算処理装置（ＣＰＵ）などの半導体装置において、高集積化、動作速度の高速
化、低消費電力化が求められている。

半導体装置の動作速度を高速化させるために、微細加工技術が開発されている。しかし、
半導体装置の微細加工が進むと、トランジスタのチャネル長は短く、ゲート絶縁層などに
代表される各種の絶縁層は薄くなる。そのため、トランジスタのリーク電流は増えつつあ
り、動的な待機電力は増加の傾向にある。

半導体装置の微細化が進むと、ゲート電極や配線の加工は困難となり、エッチングはＩＣ
Ｐ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）装
置などによるドライエッチングを用いることが望ましい。しかし、トップゲート型トラン
ジスタのゲート電極をドライエッチングにより加工する際、ゲート絶縁膜とエッチング選
択比のある条件で行われたとしても、少なからずゲート絶縁膜の膜減りが生じてしまう。
微細なトランジスタに用いられる極薄膜のゲート絶縁膜においては、ゲート電極の加工時
におけるゲート絶縁膜の膜減りは、トランジスタ特性にとって致命的な不良となる。

ゲート絶縁膜を露出させずにゲート電極を加工する方法として、２層の金属膜からなるゲ
ート電極の上層の金属膜を加工し、その後陽極酸化によって下層の金属膜を酸化させる方
法がある（特許文献１参照。）。しかし、陽極酸化処理によってトランジスタを作製する
には、電圧供給線を形成するスペースが必要であり、回路の集積化、微細化には適してい
ない。

ところで、酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタ
と比較して、高い電界効果移動度を有することが知られている。また、酸化物半導体膜は
スパッタリング法などにより、大面積であるマザーガラスへの成膜が容易であるため、表
示装置への応用の検討が盛んになっている（特許文献２及び特許文献３参照。）。

さらに、酸化物半導体はシリコンに比べてバンドギャップが広いワイドバンドギャップ材
料である。そのため、酸化物半導体をトランジスタの活性層に用いることによって、トラ
ンジスタのオフ電流を低減させることができ、該トランジスタを用いた半導体装置の消費
電力を低減させることができる。

特開２０００−４９３５３号公報 特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報

上記のように、トランジスタの微細化及び低消費電力化が求められる。

本発明の一態様は、トップゲート型トランジスタにおいて、ゲート電極加工時におけるゲ
ート絶縁膜の膜減り及びダメージを抑え、それによりリーク電流を低減させることを目的
の一とする。

また、本発明の一態様は、微細なトランジスタを歩留まり良く作製することを目的の一と
する。

本発明の一態様は、絶縁表面上の半導体膜と、半導体膜上のゲート絶縁膜と、ゲート絶縁
膜上の、第１の金属膜および第１の金属膜上の第２の金属膜を有するゲート電極と、ゲー
ト絶縁膜上に形成され、かつ第１の金属膜の側面と接し、第１の金属膜と同一の金属元素
を有する金属酸化物膜と、を有し、第２の金属膜より第１の金属膜のほうが、イオン化傾
向が大きい半導体装置である。

本発明の一態様は、絶縁表面上に半導体膜を形成し、半導体膜上にゲート絶縁膜を形成し
、ゲート絶縁膜上に第１の金属膜および第１の金属膜上の第２の金属膜を形成し、第２の
金属膜を加工して、第３の金属膜を形成すると共に、第１の金属膜の一部を露出し、第３
の金属膜をマスクにして露出された第１の金属膜の一部を酸化することによって金属酸化
物膜を形成して、第１の金属膜において第３の金属膜と重畳する第４の金属膜を形成する
ことで、第３の金属膜及び第４の金属膜が積層されたゲート電極を形成し、第２の金属膜
より第１の金属膜のほうが、イオン化傾向が大きい半導体装置の作製方法である。

金属酸化物膜の抵抗率は、１×１０^３Ω・ｃｍ以上であり、絶縁性を示すことが好ましい
。

半導体膜は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた一種以上の元素を含む酸化物半導
体膜を用いることができる。

第２の金属膜は、単層の金属膜であってもよく、積層した複数の金属膜を有してもよい。

本発明の一態様において、第１の金属膜の膜厚は薄いことが好ましい。第１の金属膜の膜
厚は、１ｎｍ以上３０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下である。このように第
１の金属膜の膜厚が小さいことによって、露出した第１の金属膜を酸化させるのが容易と
なる。

さらに、本発明の一態様において、第２の金属膜より第１の金属膜のほうが、イオン化傾
向が大きい材料を用いる。そのため、第２の金属膜を加工して形成される第３の金属膜が
、該加工によって露出した第１の金属膜を酸化する際に酸化されるのを抑制することがで
きる。

本発明の一態様は、第１の金属膜の一部を酸化する処理は、酸素を含む雰囲気におけるプ
ラズマ処理によって行うことができる。酸素を含む雰囲気として、例えば酸素、一酸化二
窒素、オゾンガスなどを用いることができる。プラズマ処理は、ＩＣＰ装置などを用いる
ことができる。また、高密度プラズマ装置を用いると、被処理物へのプラズマによるダメ
ージが低減されるため好ましい。

本発明の一態様に係る半導体装置におけるトランジスタ構造は、トップゲート型のトラン
ジスタである。活性層の一部を低抵抗化することによってソース領域およびドレイン領域
とするプレーナ構造、活性層上面とソース電極およびドレイン電極が接するトップコンタ
クト構造、または活性層下面とソース電極およびドレイン電極が接するボトムコンタクト
構造などを用いることができる。

本発明の一態様により、トップゲート型トランジスタにおいて、ゲート絶縁膜上に第１の
金属膜と同一の金属元素を有する金属酸化物膜が絶縁膜として作用するため、ゲート電極
の外側領域においても絶縁膜を保持することができる。それによりゲート絶縁膜を介した
リーク電流を低減させることができる。

本発明の一態様により、トップゲート型トランジスタにおいて、ゲート電極を形成する第
２の金属膜の下層に第１の金属膜を形成しておくことにより、第２の金属膜を加工すると
きに第１の金属膜がエッチングストッパーとして作用する。それによりゲート電極の加工
時におけるゲート絶縁膜の膜減り及びダメージを抑え、ゲート絶縁膜を介したリーク電流
を低減させることができる。

また本発明の一態様により、ゲート電極の加工時におけるゲート絶縁膜への影響を無くす
ことができるため、微細なトランジスタを歩留まり良く作製することができる。

本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。 本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。 本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気特性を示す図。 本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気特性を示す図。 本発明の一態様に係るトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様に係るトランジスタを有する電子機器の一例を示す斜視図。

本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細
を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示
す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図
面間で共通して用い、その繰り返しの説明は省略する。

なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。

また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるため
に付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「
第２の」または「第３の」などと適宜置き換えて説明することができる。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置であるトランジスタおよびその作製
方法について図１乃至図３を用いて説明する。

図１は、本発明の一態様に係る半導体装置であるトランジスタの上面図および断面図であ
る。図１（Ａ）に示すトランジスタの上面図に示す一点鎖線Ａ−Ｂに対応するＡ−Ｂ断面
を図１（Ｂ）に示す。なお、図１（Ａ）は、煩雑になるのを防ぐため、層間絶縁膜１１２
およびゲート絶縁膜１０８などを省略して示す。

図１（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜
１０２と、下地絶縁膜１０２上に設けられた半導体膜１０６と、半導体膜１０６上のゲー
ト絶縁膜１０８と、ゲート絶縁膜１０８上の、第１の金属膜１１０ａおよび第１の金属膜
１１０ａ上の第２の金属膜１１０ｂを有するゲート電極１１０と、ゲート絶縁膜１０８上
に形成され、かつ第１の金属膜１１０ａの側面と接し、第１の金属膜１１０ａと同一の金
属元素を有する金属酸化物膜１１４と、第２の金属膜１１０ｂ及び金属酸化物膜１１４上
に設けられた層間絶縁膜１１２と、層間絶縁膜を介して半導体膜１０６と接する配線１０
４と、を有する。なお、下地絶縁膜１０２を設けない構造としても構わない。

第２の金属膜１１０ｂは、Ｓｉ、Ｇｅ、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ
、Ｍｏ、Ａｇ、Ｔａ、ＳｎもしくはＷ、またはそれらの窒化物、酸化物ならびに合金を用
いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用いても
構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。

第２の金属膜１１０ｂは、上記材料から一種以上選択し、単層でまたは積層で用いればよ
い。

第１の金属膜１１０ａは、Ｓｉ、Ｇｅ、Ａｌ、Ｃｏ、Ｙ、Ｚｒ、ＴａもしくはＷ、または
それらの合金であって、かつ第２の金属膜１１０ｂよりイオン化傾向が大きい材料を用い
ればよい。それにより、第１の金属膜１１０ａを酸化処理する際に、第２の金属膜１１０
ｂが酸化されるのを抑制することができる。

金属酸化物膜１１４は、第１の金属膜１１０ａを酸化させることによって形成される。第
１の金属膜１１０ａを酸化して金属酸化物膜１１４を形成する際、未酸化領域が残ってし
まうのを防ぐために、第１の金属膜１１０ａの膜厚は薄いことが好ましい。第１の金属膜
１１０ａの膜厚は、１ｎｍ以上３０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下である。
このように第１の金属膜１１０ａの膜厚が小さいことによって、金属酸化物膜１１４の形
成を容易に行うことができる。

また、金属酸化物膜１１４が形成されることによって、外部から半導体膜１０６への不純
物の拡散を抑制することができる。さらに、半導体膜１０６に酸化物半導体膜を用いてい
る場合、トランジスタ作製プロセス中における加熱処理によって、酸化物半導体膜から酸
素が外部に脱離してしまうのを抑制することができる。

半導体膜１０６は、シリコン、ゲルマニウム、化合物半導体などを用いることができる。
特に、バンドギャップの大きい酸化物半導体膜を用いることが好ましい。本実施の形態に
おいて特に断りが無い限り、半導体膜１０６には酸化物半導体膜を用いることとする。

酸化物半導体膜を用いて作製したトランジスタは、非常に低いオフ電流を示す。また、ゲ
ート電極をマスクにして、酸化物半導体膜に不純物を添加することによって低抵抗領域を
形成させてもよい。該低抵抗領域は、トランジスタのソース領域及びドレイン領域として
機能する。

低抵抗領域は、酸化物半導体膜を低抵抗化する不純物を含む領域である。例えば、低抵抗
領域は、水素、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴ
ン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種
以上を含む領域である。

低抵抗領域を形成することによって、酸化物半導体膜を用いたトランジスタのオン特性の
低下を抑制できる。低抵抗領域は、シート抵抗が３０ｋΩ／ｓｑ以下、好ましくは１０ｋ
Ω／ｓｑ以下、さらに好ましくは１ｋΩ／ｓｑ以下、さらに好ましくは０．７ｋΩ／ｓｑ
以下である。

高抵抗領域は、酸化物半導体膜の主成分以外の成分、即ち不純物の濃度が低い領域である
。例えば、高抵抗領域は、不純物濃度が１×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましく
は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１９ａｔｏｍｓ／ｃ
ｍ^３以下の領域である。ただし、主成分と不純物を厳密に分けることは困難であるため、
本明細書では１原子％以上含まれる元素を主成分とする。

高抵抗領域は、不純物濃度が低く、かつ欠陥密度が低い領域であり、トランジスタにおい
ては、高抵抗領域にチャネル領域が形成されることが好ましい。それにより、電気特性お
よび信頼性に優れるトランジスタを作製することができる。

酸化物半導体膜に用いる材料としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚ
ｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導
体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてス
ズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）またはジルコ
ニウム（Ｚｒ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。

酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状
態をとる。

好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒ
ｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当
該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界
は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリ
ーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移
動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。

基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有
している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板
などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半
導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（
Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、こ
れらの基板上に半導体素子が設けられたものを、基板１００として用いると好ましい。

また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。

下地絶縁膜１０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコ
ン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イ
ットリウム、酸化ガリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグ
ネシウムの一種以上を選択して、単層または積層で用いればよい。

また、下地絶縁膜１０２は十分な平坦性を有することが好ましい。具体的には、平均面粗
さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下
となるように下地となる膜を設ける。上述の数値以下のＲａとすることで、酸化物半導体
膜に結晶領域が形成されやすくなる。なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されてい
る中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面か
ら指定面までの偏差の絶対値を平均した値」と表現でき、数式１にて定義される。

なお、数式１において、Ｓ_０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ
１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ_０
は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ
Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。

酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、
例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下
、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲
で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒
素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０
原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子
％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後
方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔ
ｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓ
ｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。
また、構成元素の組成は、その合計が１００原子％を超えない値をとる。

また、下地絶縁膜１０２は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。

「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏ
ｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての
酸素の放出量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０
ａｔｏｍｓ／ｃｍ^３以上であることをいう。

ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下
に説明する。

ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定
したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算すること
ができる。標準試料の基準値は、所定の原子を含む試料の、スペクトルの積分値に対する
原子の密度の割合である。

例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（Ｎ_Ｏ２）は、数式２で求め
ることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全
てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ_３ＯＨがあるが、存在
する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数
１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における
存在比率が極微量であるため考慮しない。

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試
料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ
_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値であ
る。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式２の詳細に関
しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、
電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料と
して１×１０^１６ａｔｏｍｓ／ｃｍ^３の水素原子を含むシリコンウェハを用いて測定する
。

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。

なお、Ｎ_Ｏ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。

酸化物半導体膜を用いたトランジスタの場合、下地絶縁膜から酸化物半導体膜に酸素が供
給されることで、酸化物半導体膜と下地絶縁膜との界面準位密度を低減できる。この結果
、トランジスタの動作などに起因して、酸化物半導体膜と下地絶縁膜との界面にキャリア
が捕獲されることを抑制することができ、信頼性の高いトランジスタを得ることができる
。

さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半
導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、ト
ランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、下地絶縁膜から
酸化物半導体膜に酸素が十分に供給され、好ましくは酸化物半導体膜に酸素が過剰に含ま
れていることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導
体膜の酸素欠損密度を低減することができる。

ゲート絶縁膜１０８は、下地絶縁膜１０２と同様の方法および同様の材料によって形成す
ればよい。

層間絶縁膜１１２は、下地絶縁膜１０２と同様の方法および同様の材料により形成する。

層間絶縁膜１１２は、比誘電率が小さく、かつ十分な厚さを有すると好ましい。例えば、
比誘電率が３．８程度である酸化シリコン膜を用い、３００ｎｍ以上１０００ｎｍ以下の
厚さとすればよい。層間絶縁膜１１２の表面は、大気成分などの影響でわずかに固定電荷
を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため
、層間絶縁膜１１２は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電
率および厚さとすることが好ましい。同様の理由で、層間絶縁膜１１２上に樹脂膜を形成
することで、表面に生じる電荷の影響を低減しても構わない。

配線１０４は、Ｓｉ、Ｇｅ、Ａｌ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔ
ａ、ＳｎまたはＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でま
たは積層で用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化
物を用いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。
なお、配線１０４は、トランジスタのソース電極およびドレイン電極として機能すること
ができる。

また、図１に示すトランジスタは、活性層の一部を低抵抗化することによってソース領域
およびドレイン領域とするプレーナ構造を示しているが、これに限定されるものではない
。活性層の一部をソース領域及びドレイン領域として形成せず、配線をソース電極及びド
レイン電極として用いることができる。例えば、活性層上面とソース電極およびドレイン
電極が接するトップコンタクト構造、または活性層下面とソース電極およびドレイン電極
が接するボトムコンタクト構造などを用いることができる。

（トランジスタの作製方法）
次に、図１（Ｂ）に示したトランジスタの作製方法について、図２および図３を用いて説
明する。

まず、基板１００上に下地絶縁膜１０２を成膜する。下地絶縁膜１０２は、化学気相成長
（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング
法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法
またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）
法で成膜すればよく、スパッタリング法を用いると好ましい。なお、基板１００によって
は、下地絶縁膜１０２を設けなくても構わない。

次に、下地絶縁膜１０２上に半導体膜を成膜する。半導体膜は、酸化物半導体膜を用いる
ことが好ましく、酸化物半導体膜の成膜は、ＣＶＤ法、スパッタリング法、ＭＢＥ法また
はＰＬＤ法で成膜すればよく、スパッタリング法を用いると好ましい。

酸化物半導体膜を成膜後、加熱処理を行ってもよい。該加熱処理を行うと、酸化物半導体
膜の結晶化度が高まる。また、酸化物半導体膜中の不純物（水素および水分など）の濃度
を低減し、欠陥密度を低減することができる。

加熱処理は、酸化性雰囲気、不活性雰囲気、減圧雰囲気および乾燥空気雰囲気を１種、ま
たは２種以上組み合わせて行えばよい。好ましくは、不活性雰囲気または減圧雰囲気にて
加熱処理を行い、その後酸化性雰囲気または乾燥空気雰囲気にて加熱処理を行う。加熱処
理の温度は、１５０℃以上６５０℃以下、好ましくは２５０℃以上５００℃以下、さらに
好ましくは３００℃以上４５０℃以下の温度で行えばよい。加熱処理は、抵抗加熱方式、
ランプヒータ方式、加熱ガス方式などを適用すればよい。

酸化性雰囲気とは、酸化性ガスを含む雰囲気をいう。酸化性ガスとは、酸素、オゾンまた
は亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理
装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上
、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気には、酸化性ガ
スと不活性ガスが混合されていてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ
以上含まれる雰囲気とする。酸化性雰囲気で加熱処理を行うことで、酸化物半導体膜の酸
素欠損密度を低減することができる。

不活性雰囲気とは、窒素、希ガスなどの不活性ガスを主成分とする雰囲気をいう。具体的
には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満である雰囲気とする。不活性雰囲気
で加熱処理を行うことで、酸化物半導体膜に含まれる不純物濃度を低減することができる
。

減圧雰囲気とは、処理室の圧力が１０Ｐａ以下の雰囲気をいう。減圧雰囲気で加熱処理を
行うことで、不活性雰囲気よりもさらに酸化物半導体膜に含まれる不純物濃度を低減する
ことができる。

乾燥空気雰囲気とは、露点−４０℃以下、好ましくは露点−５０℃以下の酸素２０％程度
および窒素８０％程度含まれる雰囲気をいう。酸化性雰囲気の一種であるが、比較的低コ
ストであるため量産に適している。

次に、酸化物半導体膜を加工して半導体膜１０６を形成する（図２（Ａ）参照。）。なお
、「加工する」とは、特に断りがない限り、フォトリソグラフィ法によって形成したレジ
ストマスクを用い、エッチング処理を行って、所望の形状の膜を得ることをいう。

次に、半導体膜１０６上にゲート絶縁膜１０８を成膜する。ゲート絶縁膜１０８は、ＣＶ
Ｄ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法で成膜すればよく、特にスパッタリング法
を用いると好ましい。

次に、ゲート絶縁膜１０８上に導電膜１０９を成膜する（図２（Ｂ）参照。）。導電膜１
０９は、図１に示す第１の金属膜１１０ａと同様の材料により形成することができる。

次に、導電膜１０９上に、導電膜１０９よりもイオン化傾向が小さい導電膜を成膜し、該
導電膜を加工することによって、導電膜１０９の一部を露出させると共に、第２の金属膜
１１０ｂを形成する（図２（Ｃ）参照。）。

次に、第２の金属膜１１０ｂをマスクにして、露出した導電膜１０９に対して、酸化処理
を行う。該酸化処理によって、露出した導電膜１０９が酸化され、金属酸化物膜１１４が
形成されると共に、導電膜１０９において、酸化処理に曝されない第１の金属膜１１０ａ
が形成される（図３（Ａ）参照。）。

酸化処理は、酸素を含む雰囲気におけるプラズマ処理によって行うことができる。酸素を
含む雰囲気として、例えば酸素、一酸化二窒素、オゾンガスなどを用いることができる。
プラズマ処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘
導結合型プラズマ）装置などを用いることができる。また、高密度プラズマ装置を用いる
と、被処理物へのプラズマによるダメージが低減されるため好ましい。

また、酸化処理はプラズマ処理である必要は無く、酸素を含む雰囲気に、被処理物を曝し
て加熱することによって行ってもよい。

金属酸化物膜は絶縁性であり、抵抗率は、１×１０^３Ω・ｃｍ以上である。

このようにして、第１の金属膜１１０ａ及び第２の金属膜１１０ｂを有するゲート電極１
１０が形成されることによって、ゲート電極１１０の加工時におけるゲート絶縁膜１０８
の膜減り及びダメージを抑え、それによりリーク電流を低減させることができる。

なお、酸化処理のマスクとなっている第２の金属膜１１０ｂにおいても、条件によって表
面も酸化されることがあるが、薄膜である導電膜１０９を酸化させるのに必要とする時間
はわずかな時間であり、さらに、第２の金属膜１１０ｂは、導電膜１０９よりイオン化傾
向が小さく、酸化されにくい材料を用いているため、その影響は無視できる程度である。

以上のように、第２の金属膜１１０ｂは、導電膜１０９よりイオン化傾向が小さく、酸化
されにくい材料を用いているため、設計したゲート電極１１０の線幅から大きくずれるこ
となく形成することができる。

なお、特に図示しないが、ゲート電極１１０をマスクとして、半導体膜１０６に不純物を
添加し、低抵抗領域を形成してもよい。なお、酸化物半導体膜からなる半導体膜において
、酸化物半導体膜を低抵抗化する不純物が添加されない領域は高抵抗領域となる。

酸化物半導体膜を低抵抗化する不純物として、水素、ヘリウム、ホウ素、窒素、フッ素、
ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチ
モンおよびキセノンから選ばれた一種以上を添加すればよい。なお、その方法は、イオン
注入法、イオンドーピング法で行えばよい。または、酸化物半導体膜を低抵抗化する不純
物を含む雰囲気でのプラズマ処理もしくは加熱処理を行えばよい。好ましくはイオン注入
法を用いる。なお、イオン注入法にて酸化物半導体膜を低抵抗化する不純物を添加した後
に、不活性雰囲気または減圧雰囲気にて加熱処理を行ってもよい。

次に、第２の金属膜１１０ｂおよび金属酸化物膜１１４上に、層間絶縁膜１１２を形成す
る。層間絶縁膜１１２は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはスピ
ンコート法で成膜すればよく、下地絶縁膜１０２と同様の材料および方法によって形成す
ることができる。

次に、層間絶縁膜１１２、金属酸化物膜１１４およびゲート絶縁膜１０８を加工して半導
体膜１０６を露出させ、該露出した半導体膜１０６と接続する配線１０４を形成する（図
３（Ｂ）参照。）。また、図示しないが層間絶縁膜１１２上に樹脂膜を設けても構わない
。

以上のような工程によって、トップゲート型トランジスタにおいて、ゲート電極の加工時
におけるゲート絶縁膜の膜減り及びダメージを抑え、それによりリーク電流を低減させる
ことができる。また、微細なトランジスタを歩留まり良く作製することができる。

（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタを用いて、半導体記憶装置を作製
する例について説明する。

揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択し
てキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内
容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が
ある。

不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間
にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある
。

上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１で示したトランジ
スタを適用することができる。

まずは、実施の形態１で示したトランジスタを適用した揮発性メモリについて図４を用い
て説明する。

メモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジス
タＴｒと、キャパシタＣと、を有する（図４（Ａ）参照。）。

キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図４
（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電
された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。
この期間を保持期間Ｔ＿１とする。即ち、２値のメモリセルの場合、保持期間Ｔ＿１の間
にリフレッシュをする必要がある。

ここで、トランジスタＴｒに実施の形態１で示したトランジスタを適用すると、オフ電流
が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュ期間を長く
とることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×
１０^−２１Ａ以下、好ましくは１×１０^−２４Ａ以下となった酸化物半導体膜を用いたト
ランジスタをＤＲＡＭに適用すると、電力を供給せずに数日間から数十年間に渡ってデー
タを保持することが可能となる。

以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい揮発性メモリ
を得ることができる。

また、実施の形態１で示したオン特性の優れたトランジスタを適用することで、キャパシ
タＣへの電荷の蓄積が速やかに行われ、高速動作が可能な半導体記憶装置を得ることがで
きる。

次に、実施の形態１で示したトランジスタを適用した不揮発性メモリについて図５を用い
て説明する。

図５（Ａ）は、不揮発性メモリの回路図である。不揮発性メモリは、トランジスタＴｒ＿
１と、トランジスタＴｒ＿１のゲートと接続するワード線ＷＬ＿１と、トランジスタＴｒ
＿１のソースと接続するソース配線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタ
Ｔｒ＿２のソースと接続するソース配線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと
接続するドレイン配線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量
配線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタ
Ｔｒ＿２のゲートと接続するノードＮと、を有する。

なお、本実施の形態に示す不揮発性メモリは、ノードＮの電位に応じて、トランジスタＴ
ｒ＿２のしきい値電圧が変動することを利用したものである。例えば、図５（Ｂ）は容量
配線ＣＬの電圧Ｖ_ＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉ_ｄ＿２との関係
を説明する図である。

ここで、ノードＮは、トランジスタＴｒ＿１を介して電圧を調整することができる。例え
ば、ＳＬ＿１の電位をＶＤＤとする。このとき、ＷＬ＿１の電位をＴｒ＿１のしきい値電
圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノードＮの電圧をＨＩＧＨにすること
ができる。また、ＷＬ＿１の電位をＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノ
ードＮの電位をＬＯＷにすることができる。

そのため、Ｎ＝ＬＯＷで示したＶ_ＣＬ−Ｉ_ｄ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶ_ＣＬ
−Ｉ_ｄ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、Ｖ_ＣＬ＝０Ｖ
にてＩ_ｄ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、Ｖ_ＣＬ＝０Ｖに
てＩ_ｄ＿２が大きいため、データ１となる。このようにして、データを記憶することがで
きる。

ここで、トランジスタＴｒ＿１に実施の形態１で示したトランジスタを適用すると、該ト
ランジスタはオフ電流を極めて小さくすることができるため、ノードＮに蓄積された電荷
がトランジスタＴｒ＿１のソースおよびドレイン間を意図せずにリークすることを抑制で
きる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様
を用いることでトランジスタＴｒ＿１のしきい値電圧が調整されるため、書き込みに必要
な電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減す
ることができる。

なお、トランジスタＴｒ＿２に、実施の形態１で示したトランジスタを適用しても構わな
い。該トランジスタは、オン特性に優れる。そのため、該トランジスタを用いた半導体記
憶装置は高速動作が可能となる。

以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さく、高
速動作が可能な半導体記憶装置を得ることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態３）
実施の形態１で示したトランジスタまたは実施の形態２に示した半導体記憶装置を少なく
とも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成す
ることができる。

図６（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図６（Ａ）に示すＣＰＵ
は、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉ
ｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、イ
ンタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６
、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、
書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１
８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる
。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。
もちろん、図６（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際
のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。

図６（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジス
タ１１９６の記憶素子には、実施の形態２に示す半導体記憶装置を用いることができる。

図６（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１か
らの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が
有する記憶素子において、位相反転素子によるデータの保持を行うか、キャパシタによる
データの保持を行う。位相反転素子によってデータが保持されている場合、レジスタ１１
９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持さ
れている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素
子への電源電圧の供給を停止することができる。

電源停止に関しては、図６（Ｂ）または図６（Ｃ）に示すように、記憶素子群と、電源電
位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設ける
ことにより行うことができる。以下に図６（Ｂ）および図６（Ｃ）の回路の説明を行う。

図６（Ｂ）および図６（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング
素子に実施の形態１に示すトランジスタ用いた構成の一例を示す。

図６（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有
する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、
実施の形態２に示す記憶素子を用いることができる。記憶素子群１１４３が有するそれぞ
れの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位
ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１
４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図６（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップ
の大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲ
ートに与えられる信号ＳｉｇＡによりスイッチングが制御される。

なお、図６（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成
を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。

また、図６（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、ス
イッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶
装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれ
ぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができ
る。

記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイ
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。例え
ば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を
停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減す
ることができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｅｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３に示すトランジスタ、半導体記憶装置
およびＣＰＵの一種以上を含む電子機器の例について説明する。

図７（Ａ）は携帯型情報端末である。図７（Ａ）に示す携帯型情報端末は、筐体９３００
と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０
４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。

図７（Ｂ）は、ディスプレイである。図７（Ｂ）に示すディスプレイは、筐体９３１０と
、表示部９３１１と、を具備する。

図７（Ｃ）は、デジタルスチルカメラである。図７（Ｃ）に示すデジタルスチルカメラは
、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、
を具備する。

図７（Ｄ）は２つ折り可能な携帯情報端末である。図７（Ｄ）に示す２つ折り可能な携帯
情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操
作スイッチ９６３８、を有する。

表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパネルと
することができ、表示された操作キーに触れることでデータ入力などを行うことができる
。

本発明の一態様を用いることで、電子機器の性能を高めることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

１００ 基板
１０２ 下地絶縁膜
１０４ 配線
１０６ 半導体膜
１０８ ゲート絶縁膜
１０９ 導電膜
１１０ ゲート電極
１１０ａ 第１の金属膜
１１０ｂ 第２の金属膜
１１２ 層間絶縁膜
１１４ 金属酸化物膜
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ

Claims (2)

1. 絶縁表面上に酸化物半導体膜を形成し、
   前記酸化物半導体膜上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上に第１の金属膜を形成し、
   前記第１の金属膜上に、インジウム及び亜鉛を含む第１の酸化物膜を形成し、
   前記第１の酸化物膜をエッチング加工して、第２の酸化物膜を形成するとともに、前記第１の金属膜の上面の一部を露出し、
   前記第２の酸化物膜をマスクにして、前記第１の金属膜の露出させた上面を含む領域を酸化することによって金属酸化物膜を形成するとともに、前記第２の酸化物膜と重畳する第２の金属膜を形成し、
   前記第２の酸化物膜と前記第２の金属膜とを有するゲート電極を形成することを特徴とする半導体装置の作製方法。
2. 絶縁表面上の酸化物半導体膜と、
   前記酸化物半導体膜上のゲート絶縁膜と、
   前記ゲート絶縁膜上の、ゲート電極及び金属酸化物膜と、
   前記ゲート絶縁膜上方の層間絶縁膜と、を有し、
   前記ゲート電極は、金属膜と、インジウム及び亜鉛を含む酸化物膜と、を有し、
   前記酸化物膜は、前記金属膜上に設けられ、
   前記金属酸化物膜は、前記金属膜に含まれる金属元素を有し、前記金属膜の側面と接し、
   前記層間絶縁膜は前記金属酸化物膜の上面と接し、
   前記層間絶縁膜は前記酸化物膜の上面及び側面と接することを特徴とする半導体装置。

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