JP5685107B2

JP5685107B2 - 半導体装置の作製方法

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Publication number: JP5685107B2
Application number: JP2011036242A
Authority: JP
Inventors: 丸山　純矢; 純矢丸山; 太一遠藤
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Filing date: 2011-02-22
Publication date: 2015-03-18
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Description

発明の技術分野は、半導体装置及びその作製方法に関する。ここで、半導体装置とは、半導体特性を利用することで機能する素子及び装置全般を指すものである。

トランジスタに代表される半導体素子の低消費電力化、動作速度の向上、低価格化など、トランジスタの高性能化は常に目指される目標である。

トランジスタの低消費電力化を達成するために、低い電源電圧でトランジスタの動作を可能にする構成が検討されている。低い電源電圧下で、十分な動作速度でトランジスタを動作させるためには、トランジスタのオフ電流を下げ、且つトランジスタのオン電流を高める必要がある。

また、近年では、アモルファスシリコンと比較して高いキャリア移動度、低い製造コストなど高性能なトランジスタを実現できる可能性があるとして、Ｉｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体をチャネル形成領域に用いた薄膜トランジスタの研究が盛んである（例えば、特許文献１参照）。

特開２００６−１６５５２７号公報

トランジスタを高性能化するために、トランジスタのオン電流を高める一つのアプローチとして、トランジスタの微細化、具体的にはトランジスタのチャネル長を小さくすることが挙げられる。トランジスタの微細化による高性能化へのアプローチは、酸化物半導体をチャネル形成領域に用いたトランジスタにおいても有効である。

例えば、半導体層に対して基板と反対側にゲート電極が形成されるトップゲート型のトランジスタの場合、チャネル長を小さくするためには、ソース電極とドレイン電極との距離を狭くする必要がある。しかし、フォトリソグラフィー法を用いたパターン形成では、露光装置の解像能力を超えて微細化を図ることは難しく、ソース電極とドレイン電極との距離を狭くすることに限界がある。

また、トップゲート型のトランジスタにおいて、半導体層上にソース電極及びドレイン電極が形成され、ソース電極及びドレイン電極上にゲート絶縁層が形成され、ゲート絶縁層上にゲート電極が形成されるトップコンタクト型がある。この場合、ゲート電極とソース電極との間、ゲート電極とドレイン電極との間に、比較的薄いゲート絶縁層が挟まれた構造となり、大きな寄生容量が生じる恐れがある。寄生容量は、トランジスタの動作を遅延させる要因となり、トランジスタの高性能化を妨げる。

本発明の一態様は、高性能な半導体装置を提供することを課題の一とする。または、本発明の他の態様は、高性能な半導体装置を実現できる作製方法を提供することを課題の一とする。

または、本発明の他の態様は、半導体装置の微細化を可能とする作製方法を提供することを課題の一とする。または、本発明の一態様は、微細化された半導体装置を提供することを課題の一とする。

または、本発明の他の態様は、酸化物半導体をチャネル形成領域に用いたトランジスタにおいて、高性能なトップゲート型のトランジスタを提供することを課題の一とする。または、本発明の他の態様は、酸化物半導体をチャネル形成領域に用いたトランジスタにおいて、高性能なトップゲート型のトランジスタの新規な構造又は新規な作製方法を提供することを課題の一とする。

本発明の一態様として、以下の構成を挙げる。第１の導電層を形成し、第１の導電層上に第２の導電層を形成する。ここで、第１の導電層は、後にソース電極及びドレイン電極を構成する。第２の導電層をエッチングすることで、対になる第１のパターン（第２の導電層パターン）を形成する。

第１のパターン形成後、第１のパターンを酸化することにより膨張させる。第１のパターンは、少なくとも水平方向に膨張させる。ここで、第１のパターンは膨張さえすればよく、第１のパターンの一部が酸化された状態でも、第１のパターンの全部が酸化された状態でも構わない。

膨張後の第１のパターンをマスクとして第１の導電層をエッチングすることで、対である第２のパターン（第１の導電層パターン）を形成する。第２のパターンは、ソース電極及びドレイン電極として機能する。第２のパターン間のスペースの寸法、つまりソース電極とドレイン電極との間の距離は、膨張前の第１のパターン間のスペースの寸法よりも狭くすることができる。

本発明の一態様は、基板上に酸化物半導体層を形成し、酸化物半導体層上に第１の導電層を形成し、第１の導電層上に第２の導電層を形成し、第２の導電層をエッチングすることで、第１のパターンを形成し、第１のパターンを酸化することにより膨張させ、膨張後の第１のパターンをマスクとして第１の導電層をエッチングすることで、ソース電極及びドレイン電極となる第２のパターンを形成し、膨張後の第１のパターン及び第２のパターン及び酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法である。

本発明の一態様は、基板上に酸化物半導体層を形成し、酸化物半導体層上に第１の導電層を形成し、第１の導電層上に第２の導電層を形成し、レジストパターンを用いたフォトリソグラフィー法によって、第２の導電層をエッチングすることで、第１のパターンを形成し、第１のパターンを酸化することにより膨張させ、膨張後の第１のパターンをマスクとして第１の導電層をエッチングすることで、ソース電極及びドレイン電極となる第２のパターンを形成してチャネル長を決定し、膨張後の第１のパターン及び酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法である。

上記構成において、第１のパターンは、加熱処理、プラズマ処理、陽極酸化処理、又は溶液による酸化処理により酸化することができる。

上記構成において、加熱処理は、４００℃以上７００℃以下の範囲で行うことが好ましい。

上記構成において、第２のパターン間の距離は、露光装置の解像能力限界以下の寸法とすることができる。

上記構成において、膨張後の第１のパターンの平面形状と、第２のパターンの平面形状と、を、略同一に形成することができる。

上記構成において、第１のパターンを酸化することにより金属酸化物とすることができる。

なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

本発明の一態様によれば、半導体装置の高性能化を図ることができる。または、半導体装置の微細化を図ることができる。

または、本発明の一態様によれば、酸化物半導体をチャネル形成領域に用いたトランジスタの高性能化を図ることができる。

半導体装置の断面の模式図及び上面の模式図半導体装置の作製方法に係る断面図半導体装置の作製方法に係る断面図半導体装置の断面の部分拡大図半導体装置の回路図半導体装置の回路図半導体装置を適用した電子機器の模式図半導体装置の断面の模式図断面ＳＥＭ画像を示す写真断面ＳＥＭ画像を示す写真

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。

（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成について、図１を参照して説明する。

本形態に係る半導体装置の一例として、トランジスタの断面の模式図を図１（Ａ）に示し、上面の模式図を図１（Ｂ）に示す。図１（Ａ）は、図１（Ｂ）の線分Ａ１−Ａ２の断面に相当する。トランジスタ１５０は、基板１００上に設けられた酸化物半導体層１０６ａと、酸化物半導体層１０６ａ上に設けられた一対の第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂと、第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂ上に設けられた一対の金属酸化物層１１０ａ及び金属酸化物層１１０ｂと、酸化物半導体層１０６ａ、金属酸化物層１１０ａ及び金属酸化物層１１０ｂを覆うゲート絶縁層１１２と、ゲート絶縁層１１２上に設けられたゲート電極１１４と、で構成されている。一対の第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂは、ソース電極及びドレイン電極として機能する。

図１に示すトランジスタ１５０は、酸化物半導体層１０６ａ上方にゲート電極１１４が設けられたトップゲート型の構造である。また、ソース電極及びドレイン電極として機能する第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂが酸化物半導体層１０６ａ上に設けられたトップコンタクト型の構造である。

第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂは、酸化物半導体層１０６ａ上で離間して設けられている。そのため、第１の導電層パターン１０８ａと第１の導電層パターン１０８ｂとの間で、酸化物半導体層１０６ａが露出する。なお、ゲート絶縁層１１２が設けられるため、実際に完成するトランジスタ１５０において酸化物半導体層１０６ａが外部に露出するわけではない。

図１に示す構成のトランジスタにおいて、チャネル長（Ｌ）は、ソース電極とドレイン電極との間の距離で決定される。本形態では、第１の導電層パターン１０８ａの端部と第１の導電層パターン１０８ｂの端部との間の距離によって、チャネル長（Ｌ）が決定される。具体的には、第１の導電層パターン１０８ａの端部と第１の導電層パターン１０８ｂとの間であって、酸化物半導体層１０６ａが露出する領域で、チャネル長（Ｌ）が決定される。

トランジスタ１５０において、第１の導電層パターン１０８ａの端部と第１の導電層パターン１０８ｂの端部との距離（スペースの寸法）は、フォトリソグラフィー法による解像能力限界以下の寸法、具体的には露光装置の解像能力限界以下の寸法に小さくすることができる。これにより、トランジスタ１５０のチャネル長を、露光装置の解像能力限界以下よりも小さくすることができる。トランジスタ１５０のチャネル長を小さくすることで、オン電流を高めることができ、トランジスタの高性能化を図ることができる。

また、トランジスタ１５０では、酸化物半導体層１０６ａがチャネル形成領域を形成する。酸化物半導体層１０６ａは、酸化物半導体を用いて形成される。酸化物半導体を用いることで、比較的簡単かつ低温のプロセスで、高い移動度、そして低いオフ電流を備えたトランジスタ１５０とすることができる。トランジスタ１５０は上述のとおりチャネル長を小さくしてオン電流を高めることが可能であり、さらに酸化物半導体を用いてチャネル形成領域を形成するため、オフ電流を低くすることができる。したがって、トランジスタ１５０の動作速度の向上、低消費電力化が実現でき、トランジスタ１５０の高性能化が達成できる。

なお、第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂは、酸化物半導体層１０６ａと電気的に接続されていればよい。図１では、第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂが直接酸化物半導体層１０６ａに接している例を示しているが、第１の導電層パターン１０８ａ及び酸化物半導体層１０６ａの間と、第１の導電層パターン１０８ｂ及び酸化物半導体層１０６ａの間と、に、他の層が設けられていてもよい。

金属酸化物層１１０ａ及び金属酸化物層１１０ｂは、レジストパターンを用いたフォトリソグラフィー法によって形成した第２の導電層パターンを、膨張させるとともに少なくとも一部を酸化させたものである。上面から見て（図１（Ｂ）参照）、金属酸化物層１１０ａと第１の導電層パターン１０８ａとは、平面形状が略同一である。また、金属酸化物層１１０ｂと第１の導電層パターン１０８ｂとは、平面形状が略同一である。金属酸化物層１１０ａ及び金属酸化物層１１０ｂも、第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂと同様に、酸化物半導体層１０６ａ上で離間して設けられている。

ゲート電極１１４は、ゲート絶縁層１１２を間に介して、酸化物半導体層１０６ａと重畳するように設けられる。

また、ゲート電極１１４と第１の導電層パターン１０８ａとが重畳する領域では、間にゲート絶縁層１１２と金属酸化物層１１０ａとが挟まれている。ゲート電極１１４と第１の導電層パターン１０８ｂとが重畳する領域では、間にゲート絶縁層１１２と金属酸化物層１１０ｂとが挟まれている。金属酸化物層１１０ａ及び金属酸化物層１１０ｂが設けられていることにより、ゲート電極１１４と、ソース電極及びドレイン電極となる第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂと、の間の寄生容量を低減することが可能となる。寄生容量が生じるとトランジスタの動作遅延の要因となるため、寄生容量を低減できる構成とすることで、トランジスタの高性能化を図ることができる。

トランジスタ１５０を覆うように、絶縁層１１６、絶縁層１１８が設けられている。また、基板１００と酸化物半導体層１０６ａとの間に、下地として機能する絶縁層１０２が設けられている。

次に、トランジスタ１５０の作製方法について、図２〜図４を用いて説明する。

基板１００上に酸化物半導体層１０６を形成する。また、基板１００と酸化物半導体層１０６との間に、下地として絶縁層１０２を形成する（図２（Ａ）参照）。

基板１００としては、後の作製工程に耐えられるものであれば特に限定されない。例えば、基板１００として、ガラス基板、セラミック基板、石英基板、若しくはサファイア基板などの絶縁性基板、シリコンなどの半導体材料でなる半導体基板、金属若しくはステンレスなどの導電体でなる導電性基板、又は、半導体基板若しくは導電性基板の表面を絶縁材料で被覆した基板などを用いることができる。また、プラスチック基板も適宜用いることができる。

絶縁層１０２は、基板１００からの不純物元素の拡散を防止する下地となる。例えば、絶縁層１０２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、又は酸化タンタルなどの絶縁層を用いて、単層構造又は２層以上の積層構造で形成する。また、絶縁層１０２は、極力、水素や水を含まないように形成することが好ましい。

酸化物半導体層１０６は、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成することができる。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、少なくともＩｎとＧａとＺｎとを含む酸化物であり、その組成比に特に制限はない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。また、上記酸化物半導体層はＳｉＯ_２を含んでもよい。

また、酸化物半導体層１０６は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される酸化物半導体を用いて形成することができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ若しくはＣｏから選ばれた一の金属元素、又は複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。

また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

酸化物半導体層１０６は、スパッタリング法によって形成することができる。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用いて、スパッタリング法により酸化物半導体層１０６を成膜することができる。

レジストパターンを用いたフォトリソグラフィー法などの方法によって、酸化物半導体層１０６を所望のパターン形状に加工する（図２（Ｂ）参照）。

ここでは、酸化物半導体層１０６を島状の酸化物半導体層１０６ａに加工する例を示している。

酸化物半導体層１０６ａ上に第１の導電層１０８を形成し、第１の導電層１０８上に第２の導電層１０９を形成する（図２（Ｂ）参照）。

第２の導電層１０９は、酸化することによって少なくとも水平方向に膨張する材料を用いて形成する。例えば、チタン、アルミニウム、タングステン、クロム、銅、タンタル、若しくはモリブデンなどから選択される金属材料、又は前述した金属材料を成分とする合金材料を用いて形成することができる。または、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム若しくはスカンジウムから選択される一の元素又は複数の元素を添加した材料を用いて形成することができる。

第１の導電層１０８は、第２の導電層１０９とエッチングの選択比が確保できる導電材料を用いて形成する。また、後の工程で、第２の導電層を膨張させるための酸化を行うが、この酸化で少なくとも第２の導電層に覆われている領域は変質しない材料を用いることが好ましい。

第１の導電層１０８は、具体的には、チタン、アルミニウム、タングステン、クロム、銅、タンタル、若しくはモリブデンなどから選択される金属材料、又は前述した金属材料を成分とする合金材料などを用いて形成することができる。また、マンガン、マグネシウム、ジルコニウム、又はベリリウムから選択される材料を用いて形成することができる。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、若しくはスカンジウムから選択される一の元素又は複数の元素を添加した材料を用いて形成してもよい。また、第１の導電層１０８は、単層構造又は２層以上の積層構造で形成することができる。

レジストパターンを用いたフォトリソグラフィー法によって、第２の導電層１０９を第１のパターンに加工する（図２（Ｃ）参照）。

ここでは、第１のパターンとして、一対の第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂを形成する。第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂは、酸化物半導体層１０６ａ上で離間するように設けられている。具体的には、レジストマスク１１１ａ及びレジストマスク１１１ｂをマスクとして、第２の導電層１０９をエッチングすることで、第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂを形成する。

加工後の第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂの端部がテーパーを有するように、第２の導電層１０９をエッチングすることが好ましい。第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂの端部がテーパーを有するようにエッチングすることで、後に形成されるゲート絶縁層の被覆性を向上させ、段切れを防止することができる。

ここで、第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂは、レジストパターンを用いたフォトリソグラフィー法を利用して形成する。そのため、酸化物半導体層１０６ａ上における第２の導電層パターン１０９ａの端部と第２の導電層パターン１０９ｂの端部との距離（スペースの寸法）は、フォトリソグラフィー法による解像能力限界の寸法、具体的には露光装置の解像能力限界の寸法に制限される。

第２の導電層１０９を、所望のパターン形状である第１のパターンに加工した後、不要となるレジストマスクは除去する。

第１のパターンを酸化することにより膨張させ、膨張した第１のパターンを得る。ここでは、第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂを酸化することにより、少なくとも水平方向（横方向）に膨張させる（図２（Ｄ）参照）。

本形態では、第１のパターン（第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂ）を酸化することにより、膨張後の第１のパターン（膨張後の第２の導電層パターン１０９ａ及び膨張後の第２の導電層パターン１０９ｂ）として、金属酸化物層１１０ａ及び金属酸化物層１１０ｂが形成されるものとする。

図２（Ｄ）に示した金属酸化物層１１０ａ及び金属酸化物層１１０ｂ（膨張後の第１のパターン）中に、第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂ（第１のパターン）に相当する領域を点線で示している。図２（Ｃ）における第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂを酸化することにより図２（Ｄ）のように膨張される。これにより、図２（Ｃ）の構成と比較して図２（Ｄ）の構成の方が、酸化物半導体層１０６ａ上における第２の導電層パターン同士の距離（スペースの寸法）を狭くすることができる。つまり、図２（Ｃ）の酸化物半導体層１０６ａ上における第２の導電層パターン１０９ａの端部と第２の導電層パターン１０９ｂの端部との距離よりも、図２（Ｄ）の酸化物半導体層１０６ａ上における金属酸化物層１１０ａの端部と金属酸化物層１１０ｂの端部との距離を狭くすることができる。

なお、第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂに相当する領域を示す点線は、理解の簡単のために示すものであり、実際の構造で判別できるものではない。

金属酸化物層１１０ａ及び金属酸化物層１１０ｂは、レジストパターンを用いたフォトリソグラフィー法によりパターンを形成するわけではない。そのため、パターン間の寸法、具体的には酸化物半導体層１０６ａ上における金属酸化物層１１０ａの端部と金属酸化物層１１０ｂの端部との距離は、フォトリソグラフィー法による解像能力限界以下の寸法、具体的には露光装置の解像能力限界以下の寸法とすることが可能となる。

第１のパターン（第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂ）の酸化は、酸化することにより膨張する方法であればよい。具体的には、加熱処理、プラズマ処理、陽極酸化処理、又は溶液による酸化処理などが挙げられる。酸化処理の条件を適宜調節することで、第１のパターンの膨張量を制御することができる。

また、第１のパターン（第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂ）の膨張量は、第２の導電層の材料、第２の導電層の膜厚などを調整することでも、制御することができる。

したがって、膨張後の第１のパターン間（金属酸化物層１１０ａの端部と金属酸化物層１１０ｂの端部との間）の距離は、酸化処理の条件、第２の導電層の材料や膜厚などを調節することで、制御することができる。

加熱処理により、第１のパターン（第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂ）を酸化する場合は、第１のパターンの膨張量は、加熱処理の温度、加熱処理の時間、加熱処理を行う雰囲気などを調節することで、制御することができる。

加熱処理の温度は、３００℃以上１２００℃以下、好ましくは３００℃以上８００℃以下、さらに好ましくは４００℃以上７００℃以下の範囲とすることが好ましい。なお、加熱処理の温度の条件（特に上限温度）は、基板の耐熱性を考慮して選択する。

また、加熱処理の時間は、１分以上６０分以下の範囲とすることが好ましい。また、加熱処理の雰囲気は、大気雰囲気下、酸素雰囲気下又は窒素雰囲気下とすることが好ましい。いずれにせよ、加熱処理の条件は、基板１００から第２の導電層１０９までの構成要素が耐えうる条件とする。

なお、第１のパターン（第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂ）を酸化することにより、第１の導電層１０８の露出している領域も酸化される場合がある。ただし、第１の導電層１０８は、第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂで覆われている領域は少なくとも保護されているため、上記酸化による変質は防がれている。

膨張後の第１のパターンをマスクとして第１の導電層１０８をエッチングすることで、ソース電極及びドレイン電極となる第２のパターンを形成する（図３（Ａ）参照）。

ここでは、ソース電極及びドレイン電極となる第２のパターンとして、一対の第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂを形成する。具体的には、金属酸化物層１１０ａ及び金属酸化物層１１０ｂ（膨張後の第１のパターン）をマスクとして第１の導電層１０８をエッチングすることで、一対の第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂ（第２のパターン）を形成する。

第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂは、酸化物半導体層１０６ａ上で離間するように形成する。第１の導電層パターン１０８ａの端部と第１の導電層パターン１０８ｂの端部との間で、酸化物半導体層１０６ａが露出する。

第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。第１の導電層パターン１０８ａの端部と第１の導電層パターン１０８ｂの端部との距離は、ソース電極とドレイン電極との距離に相当する。チャネル長（Ｌ）は、半導体層上におけるソース電極とドレイン電極との間の距離に相当するため、酸化物半導体層１０６ａ上における第１の導電層パターン１０８ａの端部と第１の導電層パターン１０８ｂの端部との間の距離により、トランジスタ１５０のチャネル長（Ｌ）が決定される。

ここで、本形態の作製方法を用いることで、トランジスタ１５０のチャネル長（Ｌ）を、フォトリソグラフィー法による解像能力限界以下の寸法、具体的には露光装置による解像能力限界以下の寸法とすることができることについて、図４を用いて詳しく説明する。

図４は、図３（Ａ）を局所的に拡大した部分拡大図である。

点線で示す第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂ（第１のパターン）は、上述のとおり、レジストパターンを用いたフォトリソグラフィー法により形成される。そのため、第２の導電層パターン１０９ａの端部と第２の導電層パターン１０９ｂの端部との距離Ｑの最小値は、露光装置による解像能力限界の寸法で制限される。

一方、金属酸化物層１１０ａ及び金属酸化物層１１０ｂ（膨張後の第１のパターン）は、上述のとおり、フォトリソグラフィー法によりパターン形成するわけではない。そのため、金属酸化物層１１０ａの端部と金属酸化物層１１０ｂの端部との距離ｑの最小値は、露光装置による解像能力限界以下の寸法とすることが可能である。

第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂ（第２のパターン）は、金属酸化物層１１０ａ及び金属酸化物層１１０ｂをマスクとして形成する。そのため、第１の導電層パターン１０８ａの端部と第１の導電層パターン１０８ｂの端部との距離（ここでは距離ｑ）は、露光装置による解像能力限界以下の寸法とすることが可能となる。例えば、図４の距離Ｑを、露光装置による解像能力限界の寸法とする。本形態に係る作製方法を適用することで、第１の導電層パターン１０８ａの端部と第１の導電層パターン１０８ｂの端部との距離は、露光装置による解像能力限界の寸法よりも（Ｑ−ｑ）だけ縮小することが可能となる。

なお、第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂは、ソース電極及びドレイン電極として機能する。したがって、本形態に係る作製方法を適用することで、ソース電極とドレイン電極との距離、さらにはソース電極とドレイン電極との距離で決定されるチャネル長（Ｌ）を、露光装置による解像能力限界の寸法よりも小さくすることが可能となる。図４で説明すると、チャネル長（Ｌ）を、露光装置による解像能力限界の寸法よりも（Ｑ−ｑ）だけ縮小することが可能となる。

第１の導電層１０８は、加工後の第１の導電層パターン１０８ａの端部と金属酸化物層１１０ａの端部、加工後の第１の導電層パターン１０８ｂの端部と金属酸化物層１１０ｂの端部が、断面形状で略揃うように加工することが好ましい。そのため、加工後の第１の導電層パターン１０８ａの端部及び第１の導電層パターン１０８ｂの端部は、垂直形状となるようにエッチングすることが好ましい。このようにすることで、第１の導電層パターン１０８ａに対して金属酸化物層１１０ａが庇状に突き出ることを防ぐことができ、後に形成されるゲート絶縁層の段切れを防止することができる。

なお、金属酸化物層１１０ａ及び金属酸化物層１１０ｂをマスクとして第１の導電層１０８をエッチングする。そのため、金属酸化物層１１０ａと第１の導電層パターン１０８ａは、平面形状で略同一形状とすることが可能である。また、金属酸化物層１１０ｂと第１の導電層パターン１０８ｂは、平面形状で略同一形状とすることが可能である。

膨張後の第１のパターン（金属酸化物層１１０ａ及び金属酸化物層１１０ｂ）及び酸化物半導体層１０６ａ上にゲート絶縁層１１２を形成する。ゲート絶縁層１１２上にゲート電極１１４を形成する（図３（Ｂ）参照）。

ここで、本形態におけるトランジスタは、膨張後の第１のパターン（金属酸化物層１１０ａ及び金属酸化物層１１０ｂ）を残したままの構造とする。ゲート絶縁層１１２を形成した後、ゲート絶縁層１１２を間に介して、酸化物半導体層１０６ａと重畳するようにゲート電極１１４を形成する。

ここで、金属酸化物層１１０ａ及び金属酸化物層１１０ｂ（膨張後の第１のパターン）の存在は、ゲート電極１１４と第１の導電層パターン１０８ａとが重なる領域と、ゲート電極１１４と第１の導電層パターン１０８ｂとが重なる領域と、に生じる寄生容量を低減させる効果がある。これは、金属酸化物層１１０ａ及び金属酸化物層１１０ｂが存在しない場合は、ゲート電極１１４及び第１の導電層パターン１０８ａの間と、ゲート電極１１４及び第１の導電層パターン１０８ｂの間と、に、比較的薄いゲート絶縁層１１２のみが挟まれた構造となるからである。金属酸化物層１１０ａ及び金属酸化物層１１０ｂを残すことで、寄生容量の誘電体膜に相当する領域を厚くすることができ、寄生容量を低減させることができる。その結果、トランジスタの動作速度の向上、低消費電力化を図ることができる。

ゲート絶縁層１１２は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、又は酸化ハフニウムなどの絶縁層を用いて、単層構造又は２層以上の積層構造で形成する。また、ゲート絶縁層１１２は、極力、水素や水を含まないように形成することが好ましい。

また、ゲート絶縁層１１２は、トランジスタの微細化に伴う短チャネル効果を防止するため、極力薄く形成することが好ましい。

ゲート電極１１４は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム若しくはスカンジウムなどから選択される金属材料、前述した金属材料を主成分とする合金材料、又は前記金属材料の窒化物（窒化金属）を用いて、単層構造又は２層以上の積層構造で形成することができる。

以上により、酸化物半導体層１０６ａをチャネル形成領域とするトランジスタ１５０を形成することができる。

なお、トランジスタ１５０上に絶縁層１１６、絶縁層１１８など、パッシベーション膜、層間絶縁膜として機能する絶縁層を形成することができる（図３（Ｃ）参照）。

ここでは、ゲート絶縁層１１２及びゲート電極１１４上に絶縁層１１６を形成する。そして、絶縁層１１６上に絶縁層１１８を形成する。なお、トランジスタ１５０上に絶縁層を形成するか否か、また絶縁層の積層数などは、用いる用途などに応じて適宜変更することができる。

絶縁層１１６、絶縁層１１８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、又は酸化タンタルなどの材料を用いて形成することができる。

以上のように、酸化物半導体を用いてチャネル形成領域を形成し、さらにチャネル長を小さくすることでトランジスタの微細化が図られるため、トランジスタのオフ電流は低く、さらにオン電流を高めることができる。したがって、高性能なトランジスタ、さらに高性能な半導体装置を実現できる。

なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。

（実施の形態２）
本形態では、上記実施の形態１と異なる構成のトランジスタについて、図８を用いて説明する。なお、図１と同じ構成については同じ符号を付し、詳細な説明は省略する。

トランジスタ１８０は、基板１００上に設けられた酸化物半導体層１０６ａと、酸化物半導体層１０６ａ上に設けられた一対の第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂと、第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂ上に設けられた一対の金属酸化物層１１０ａ及び金属酸化物層１１０ｂと、酸化物半導体層１０６ａ、金属酸化物層１１０ａ及び金属酸化物層１１０ｂを覆うゲート絶縁層１１２と、ゲート絶縁層１１２上に設けられたゲート電極１１４と、で構成されている。また、トランジスタ１８０は、第１の導電層パターン１０８ａの端部に酸化領域１８１ａが形成され、第１の導電層パターン１０８ｂの端部に酸化領域１８１ｂが形成されている。

ここで、第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂは、上記実施の形態の「第２のパターン」に相当する。したがって、本形態におけるトランジスタは、ソース電極及びドレイン電極となる第２のパターンの端部に酸化領域が形成されているものである。なお、金属酸化物層１１０ａ及び金属酸化物層１１０ｂは、上記実施の形態の膨張後の「第１のパターン」に相当する。

図８に示す構成と、図１に示す構成との相違は、酸化領域１８１ａ及び酸化領域１８１ｂの有無にある。酸化領域１８１ａ及び酸化領域１８１ｂを有することで、ゲート絶縁層１１２の薄膜化及びそれに伴う被覆性低下などのカバレッジ不良などに起因して生じうる、ゲート電極１１４と、ソース電極及びドレイン電極（第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂ）と、のショートを防止することができる。ゲート電極とソース電極及びドレイン電極とのショートは、トランジスタの動作不良につながる。したがって、酸化領域１８１ａ及び酸化領域１８１ｂを有することで、トランジスタの高性能化を図ることができる。

酸化領域１８１ａ及び酸化領域１８１ｂは、上記実施の形態１で示した第２の導電層パターン（第１のパターン）を膨張させるための酸化処理を利用して、形成することができる。酸化処理を行うことにより、第２の導電層パターンを膨張させて、金属酸化物層１１０ａ及び金属酸化物層１１０ｂ（膨張後の第１のパターン）を形成する。この酸化処理により、第１の導電層において第２の導電層パターン（第１のパターン）に覆われていない領域を酸化させる。そして、金属酸化物層１１０ａ及び金属酸化物層１１０ｂ（膨張後の第１パターン）をマスクとして第１の導電層をエッチングすることで、第１のパターンに覆われていなかった酸化領域１８１ａ及び酸化領域１８１ｂを得ることができる。

以上のように、酸化領域１８１ａ及び酸化領域１８１ｂを有するトランジスタとすることで、トランジスタの動作不良となる要因を防ぐことができる。トランジスタの微細化に伴い、ゲート絶縁層の薄膜化は必須となることからも、酸化領域１８１ａ及び酸化領域１８１ｂの存在は効果的である。また、本形態に係るトランジスタにおいても、上記実施の形態１と同様に、オフ電流は低く、さらにオン電流は高めることができる。したがって、高性能なトランジスタ、高性能な半導体装置を実現できる。

（実施の形態３）
本実施の形態では、上記実施の形態１及び２の酸化物半導体層１０６ａに適用できる酸化物半導体について説明する。

上記実施の形態１及び２の酸化物半導体層１０６ａに適用する酸化物半導体として、ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによりＩ型（真性）の酸化物半導体、又はＩ型（真性）に限りなく近い酸化物半導体を用いることができる。すなわち、不純物を添加してＩ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたＩ型（真性半導体）又はそれに近づける。したがって、トランジスタが有する酸化物半導体層を、高純度化及び電気的にＩ型（真性）化された酸化物半導体層とすることができる。

また、高純度化された酸化物半導体中は、キャリアが極めて少なく（ゼロに近い）、キャリア濃度は１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満である。

酸化物半導体中にキャリアが極めて少ないため、トランジスタでは、オフ電流を少なくすることができる。オフ電流は少なければ少ないほど好ましい。

具体的には、上述の酸化物半導体層を具備する薄膜トランジスタは、オフ状態における電流値（オフ電流値）を、チャネル幅１μｍ当たり１０ｚＡ／μｍ未満、８５℃にて１００ｚＡ／μｍ未満レベルにまで低くすることができる。

上述の酸化物半導体層を具備するトランジスタはオン電流の温度依存性がほとんど見られず、オフ電流も非常に小さいままである。

高純度化された酸化物半導体を用い、上記実施の形態に示す作製方法を用いてトランジスタを形成することで、チャネル長を小さくしてオン電流を高められる上に、オン電流が温度により変動することを防ぐことができる。また、トランジスタのオフ電流を非常に低くすることができる。したがって、高性能なトランジスタ、高性能な半導体装置を実現できる。

以下、本形態に係る酸化物半導体層の作製方法について説明する。なお、ここでは図１（Ａ）の構造のトランジスタ１５０を用いて説明する。

絶縁層１０２上に酸化物半導体層を形成する。

なお、本形態においては、スパッタリング法により酸化物半導体層を成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁層１０２の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。

酸化物半導体層は、上記実施の形態１に示した酸化物半導体を用いて形成することができる。また、上記酸化物半導体にＳｉＯ_２を含んでもよい。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用いてスパッタリング法により酸化物半導体層を成膜する。また、酸化物半導体層は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。

酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いる。また、ターゲットの材料及び組成は限定されず、例えば、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の酸化物ターゲットを用いてもよい。

また、酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な膜である酸化物半導体層を形成することができる。

なお、酸化物半導体層の成膜に用いるスパッタガスは、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。

減圧状態に保持された成膜室内に基板を保持させる。基板温度は１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる酸化物半導体層の損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板上（図１（Ａ）の構造では絶縁層１０２上）に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室からは、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が挙げられる。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。

酸化物半導体層を島状の酸化物半導体層１０６ａに加工する。

なお、ここでの酸化物半導体層の加工は、ドライエッチングでもウェットエッチングでもよく、両方を組み合わせて用いてもよい。例えば、酸化物半導体層をウェットエッチングにより加工する場合、エッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。

酸化物半導体層１０６ａに脱水化または脱水素化処理を行う。酸化物半導体層の脱水化または脱水素化は加熱処理によって行うことができる。加熱処理の温度は、４００℃以上７５０℃以下、または４００℃以上基板の歪み点未満とする。本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。加熱処理後、大気に触れることなく、酸化物半導体層１０６ａへの水や水素の再混入を防ぎ、脱水化または脱水素化処理された酸化物半導体層１０６ａを得る。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

なお、上記加熱処理は、ＧＲＴＡ装置を用いて、６５０℃以上７００℃以下の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出す処理としてもよい。

また、上記加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

また、上記加熱処理で酸化物半導体層を加熱した後、同じ炉に高純度の酸素ガス、高純度のＮ_２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）を導入してもよい。酸素ガスまたはＮ_２Ｏガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスまたはＮ_２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたはＮ_２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又はＮ_２Ｏガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層を高純度化及び電気的にＩ型（真性）化する。

また、酸化物半導体層１０６ａの加熱処理は、島状の酸化物半導体層１０６ａに加工する前の酸化物半導体層に行うこともできる。その場合には、加熱処理後に、加熱装置から基板を取り出し、所望の形状（島状）に酸化物半導体層を加工する。

なお、加熱処理は、上記以外にも、酸化物半導体層成膜後であれば、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、あるいは、ソース電極層及びドレイン電極層上に絶縁層を形成した後、のいずれの段階で行っても良い。

また、上記加熱処理は、第１のパターンを膨張させるための加熱処理と兼ねさせることができる。具体的には、図２（Ｄ）で示した第１のパターンを膨張させる加熱処理と兼ねさせることができる。酸化物半導体層１０６ａの脱水化又は脱水化処理の加熱処理と、第１のパターンを膨張させる加熱処理を兼ねさせることで、工程短縮、タクト時間短縮となり、トランジスタの作製におけるコスト削減につなげることができる。

以上により、酸化物半導体層１０６ａ中の水分、水素などの不純物を低減し、高純度化することができる。酸化物半導体層１０６ａは、水分、水素などの不純物が脱離し、Ｉ型（真性半導体）又はＩ型に限りなく近くなるため、光照射によりしきい値電圧が変動するなどのトランジスタの特性の劣化が促進されるのを防ぎ、安定な電気特性を付与することができる。

なお、本形態に係る酸化物半導体層１０６ａに接して形成する絶縁層、図１（Ａ）の構造では絶縁層１０２及びゲート絶縁層１１２は、水分や、水素イオンや、ＯＨ⁻などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。例えば、シリコンターゲットを用いて、酸素を含む雰囲気下でスパッタリング法により形成した酸化シリコンを適用することが好ましい。

（実施の形態４）
本形態では、先の実施の形態に示すトランジスタを用いた回路の構成例について、図５を用いて説明する。

図５（Ａ）は、上記実施の形態に示すトランジスタを、ダイオードとして用いる場合の回路構成を示している。ダイオード接続されたトランジスタ５１０は、ゲート端子及び第１端子側がアノードであり、第２端子側がカソードとなる。以下の回路図において、ＯＳの表記は酸化物半導体を用いて形成したトランジスタの例を示している。

図５（Ｂ）は、ｎチャネル型のトランジスタと、ｐチャネル型のトランジスタと、が相補的に組み合わされたＣＭＯＳ回路の一例を示している。ここでは、ＣＭＯＳ回路のうち、最も単純な回路構成のＣＭＯＳインバータ回路について説明する。ＣＭＯＳインバータ回路において、第１のトランジスタ５１２は、ゲートが第２のトランジスタ５１４のゲートと電気的に接続され、ソースが一方の端子ＶＬに電気的に接続され、ドレインが第２のトランジスタ５１４のソースと電気的に接続される。第２のトランジスタ５１４は、ドレインが他方の端子ＶＨに電気的に接続される。

第１のトランジスタ５１２は、ｎチャネル型のトランジスタである。第１のトランジスタ５１２として、先の実施の形態において示したトランジスタを適用する。

第２のトランジスタ５１４は、ｐチャネル型のトランジスタである。第２のトランジスタ５１４として、酸化物半導体、またはそれ以外の材料（例えば、シリコンなど）を用いて形成したトランジスタを適用することができる。

上記実施の形態で示すトランジスタを適宜組み合わせることで回路を構成し、様々な半導体装置とすることができる。また、上記実施の形態で示すトランジスタを適用した回路は、様々な電子機器に適用することができる。

上記実施の形態で示すトランジスタは微細化され、さらにトランジスタのオフ電流が低く、且つオン電流が高いという電気特性の向上が図られている。このようなトランジスタを適用した半導体装置とすることで、高性能な半導体装置を実現することができる。

（実施の形態５）
本形態では、上記実施の形態に示すトランジスタやトランジスタを適用した回路を半導体装置として半導体記憶装置に応用する例について説明する。

図６（Ａ）は、ＤＲＡＭ（ＤｙｎａｍｉｃＲｏｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に相当する構成の半導体記憶装置の一例を示している。図６（Ａ）に示すメモリセルアレイ５２０は、（ｎ×ｍ）個のメモリセル５３０（ｎ≧１の自然数（ｎは１以上の自然数）、ｍ≧１の自然数（ｍは１以上の自然数））がマトリクス状に配列された構成を有している。また、メモリセルアレイ５２０は、ｎ本の第１の配線５３６、ｍ本の第２の配線５３５（ｍ≧１の自然数（ｍは１以上の自然数））を有する。

メモリセル５３０は、トランジスタ５３１と、容量素子５３２と、から構成されている。トランジスタ５３１は、ゲートは第２の配線５３５と電気的に接続され、ソース又はドレインの一方は第１の配線５３６と電気的に接続され、ソース又はドレインの他方は容量素子５３２の一方の電極と電気的に接続されている。また、容量素子の他方の電極には、一定の電位が与えられている。トランジスタ５３１には、先の実施の形態に示すトランジスタが適用される。

先の実施の形態において示したトランジスタは、オフ電流が極めて小さいという特徴を有する。このため、揮発性の半導体記憶装置と認識されている図６（Ａ）に示すようないわゆるＤＲＡＭの構成に、先の実施の形態において示したトランジスタを適用すると、実質的な不揮発性の半導体記憶装置を得ることが可能である。

また、先の実施の形態において示したトランジスタは、微細化を図ることでオン電流を高めることで、高性能化が図られている。このようなトランジスタを用いることで、高性能で、実質的な不揮発性の半導体記憶装置を得ることが可能である。

図６（Ｂ）は、ＳＲＡＭ（ＳｔａｔｉｃＲｏｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に相当する構成の半導体記憶装置の一例を示している。図６（Ｂ）に示すメモリセルアレイ５４０は、（ｎ×ｍ）個のメモリセル５５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ５４０は、ｎ本の第１の配線５４５、ｍ本の第２の配線５４６、ｍ本の第３の配線５４７、ｍ本の第４の配線５４８、ｍ本の第５の配線５４９を有する。

メモリセル５５０は、第１のトランジスタ５５１と、第２のトランジスタ５５２と、第３のトランジスタ５５３と、第４のトランジスタ５５４と、第５のトランジスタ５５５と、第６のトランジスタ５５６と、から構成されている。

第１のトランジスタ５５１は選択トランジスタとして機能する。第３のトランジスタ５５３及び第４のトランジスタ５５４はＣＭＯＳ回路を構成している。第３のトランジスタ５５３及び第４のトランジスタ５５４のうち、一方はｎチャネル型のトランジスタ、他方はｐチャネル型のトランジスタである。

また、第２のトランジスタ５５２は選択トランジスタとして機能する。第５のトランジスタ５５５及び第６のトランジスタ５５６はＣＭＯＳ回路を構成している。第５のトランジスタ５５５及び第６のトランジスタ５５６のうち、一方はｎチャネル型のトランジスタ、他方はｐチャネル型のトランジスタである。

第１のトランジスタ５５１のゲートは、第１の配線５４５と電気的に接続される。第１のトランジスタ５５１のソース又はドレインの一方は、第３の配線５４７と電気的に接続される。第１のトランジスタ５５１のソース又はドレインの他方は、第３のトランジスタ５５３のソース又はドレインの一方、第４のトランジスタのソース又はドレインの一方、第５のトランジスタ５５５のゲート及び第６のトランジスタ５５６のゲートと電気的に接続される。

第２のトランジスタ５５２のゲートは、第１の配線５４５と電気的に接続される。第２のトランジスタ５５２のソース又はドレインの一方は、第４の配線５４８と電気的に接続される。第２のトランジスタ５５２のソース又はドレインの他方は、第５のトランジスタ５５５のソース又はドレインの一方、第６のトランジスタのソース又はドレインの一方、第３のトランジスタ５５３のゲート及び第４のトランジスタ５５４のゲートと電気的に接続される。

第３のトランジスタ５５３のゲートは、第４のトランジスタ５５４のゲート、第５のトランジスタ５５５のソース又はドレインの一方、第６のトランジスタのソース又はドレインの一方及び第２のトランジスタ５５２のソース又はドレインの他方と電気的に接続される。第３のトランジスタ５５３のソース又はドレインの一方は、第４のトランジスタ５５４のソース又はドレインの一方、第１のトランジスタ５５１のソース又はドレインの他方、第５のトランジスタ５５５のゲート及び第６のトランジスタ５５６のゲートと電気的に接続される。第３のトランジスタ５５３のソース又はドレインの他方は、第５の配線５４９及び第５のトランジスタ５５５のソース又はドレインの他方と電気的に接続される。

第４のトランジスタ５５４のゲートは、第３のトランジスタ５５３のゲート、第５のトランジスタ５５５のソース又はドレインの一方、第６のトランジスタのソース又はドレインの一方及び第２のトランジスタのソース又はドレインの他方と電気的に接続される。第４のトランジスタ５５４のソース又はドレインの一方は、第３のトランジスタ５５３のソース又はドレインの一方、第１のトランジスタ５５１のソース又はドレインの他方、第５のトランジスタ５５５のゲート及び第６のトランジスタ５５６のゲートと電気的に接続される。第４のトランジスタ５５４のソース又はドレインの他方は、第２の配線５４６及び第６のトランジスタ５５６のソース又はドレインの他方と電気的に接続される。

第５のトランジスタ５５５のゲートは、第６のトランジスタ５５６のゲート、第３のトランジスタ５５３のソース又はドレインの一方、第４のトランジスタ５５４のソース又はドレインの一方及び第１のトランジスタ５５１のソース又はドレインの他方と電気的に接続される。第５のトランジスタ５５５のソース又はドレインの一方は、第６のトランジスタ５５６のソース又はドレインの一方、第３のトランジスタ５５３のゲート、第４のトランジスタ５５４のゲート及び第２のトランジスタ５５２のソース又はドレインの他方と電気的に接続される。第５のトランジスタ５５５のソース又はドレインの他方は、第５の配線５４９及び第３のトランジスタ５５３のソース又はドレインの他方と電気的に接続される。

第６のトランジスタ５５６のゲートは、第５のトランジスタ５５５のゲート、第３のトランジスタ５５３のソース又はドレインの一方、第４のトランジスタ５５４のソース又はドレインの一方及び第１のトランジスタ５５１のソース又はドレインの他方と電気的に接続される。第６のトランジスタ５５６のソース又はドレインの一方は、第５のトランジスタ５５５のソース又はドレインの一方、第３のトランジスタ５５３のゲート、第４のトランジスタ５５４のゲート及び第２のトランジスタ５５２のソース又はドレインの他方と電気的に接続される。第６のトランジスタ５５６のソース又はドレインの他方は、第２の配線５４６及び第４のトランジスタ５５４のソース又はドレインの他方と電気的に接続される。

図６（Ｂ）では、第１のトランジスタ５５１がｎチャネル型のトランジスタ、第３のトランジスタ５５３がｐチャネル型のトランジスタ、第４のトランジスタ５５４がｎチャネル型のトランジスタの例を示している。また、第２のトランジスタ５５２がｎチャネル型のトランジスタ、第５のトランジスタ５５５がｐチャネル型のトランジスタ、第６のトランジスタ５５６がｎチャネル型のトランジスタの例を示している。ｎチャネル型のトランジスタ（ここでは第１のトランジスタ５５１、第２のトランジスタ５５２、第４のトランジスタ５５４及び第６のトランジスタ５５６）として、先の実施の形態において示したトランジスタを適用する。ｐチャネル型のトランジスタ（ここでは第３のトランジスタ５５３及び第５のトランジスタ５５５）としては、酸化物半導体、またはそれ以外の材料（例えば、シリコンなど）を用いて形成したトランジスタを適用することができる。

先の実施の形態において示したトランジスタは、オフ電流が極めて小さいという特徴を有する。このため、揮発性の半導体記憶装置と認識されている図６（Ｂ）に示すようないわゆるＳＲＡＭの構成に、先の実施の形態において示したトランジスタを適用すると、実質的な不揮発性の半導体記憶装置を得ることが可能である。

（実施の形態６）
本実施の形態では、上述の実施の形態で示したトランジスタ、又はトランジスタを適用して構成する回路などの半導体装置を、電子機器に適用する場合について、図７を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。

図７（Ａ）は、ノート型のパーソナルコンピュータであり、筐体６０１、筐体６０２、表示部６０３、キーボード６０４などによって構成されている。筐体６０１と筐体６０２内には、先の実施の形態に示すトランジスタや半導体装置が組み込まれている。

図７（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体６１１には、表示部６１３と、外部インターフェイス６１５と、操作ボタン６１４等が設けられている。また、携帯情報端末を操作するスタイラス６１２などを備えている。本体６１１内には、先の実施の形態に示すトランジスタや半導体装置が組み込まれている。

図７（Ｃ）は、電子ペーパーを実装した電子書籍６２０であり、筐体６２１と筐体６２３の２つの筐体で構成されている。筐体６２１及び筐体６２３には、それぞれ表示部６２５及び表示部６２７が設けられている。筐体６２１と筐体６２３は、軸部６３７により接続されており、該軸部６３７を軸として開閉動作を行うことができる。また、筐体６２１は、電源６３１、操作キー６３３、スピーカー６３５などを備えている。筐体６２１、筐体６２３の少なくとも一には、先の実施の形態に示すトランジスタや半導体装置が組み込まれている。

図７（Ｄ）は、携帯電話機であり、筐体６４０と筐体６４１の２つの筐体で構成されている。さらに、筐体６４０と筐体６４１は、スライドし、図７（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体６４１は、表示パネル６４２、スピーカー６４３、マイクロフォン６４４、ポインティングデバイス６４６、カメラ用レンズ６４７、外部接続端子６４８などを備えている。また、筐体６４０は、携帯電話機の充電を行う太陽電池セル６４９、外部メモリスロット６５０などを備えている。また、アンテナは、筐体６４１に内蔵されている。表示パネル６４２にはタッチパネルが採用されており、パネルに表示された操作ボタン６４５を触ることで携帯電話機の操作が出来る。筐体６４０と筐体６４１の少なくとも一には、先の実施の形態に示すトランジスタや半導体装置が組み込まれている。

図７（Ｅ）は、デジタルカメラであり、本体６６１、表示部６６７、接眼部６６３、操作スイッチ６６４、表示部６６５、バッテリー６６６などによって構成されている。本体６６１内には、先の実施の形態に示すトランジスタや半導体装置が組み込まれている。

図７（Ｆ）は、テレビジョン装置６７０であり、筐体６７１、表示部６７３、スタンド６７５などで構成されている。テレビジョン装置６７０の操作は、筐体６７１が備えるスイッチや、リモコン操作機６８０により行うことができる。筐体６７１及びリモコン操作機６８０には、先の実施の形態に示すトランジスタや半導体装置が組み込まれている。

上記実施の形態に示すトランジスタや半導体装置の適用範囲は極めて広く、様々な電子機器に組み込むことができる。上記実施の形態に示すトランジスタ及び半導体装置は、酸化物半導体をチャネル形成領域に用いることでオフ電流を低くでき、且つトランジスタのチャネル長を小さくできることでオン電流を高めることができ、動作速度の向上、低消費電力化など高性能化が達成できる。したがって、上記実施の形態に示すトランジスタや半導体装置を適用する電子機器においても、電子機器自体の動作速度向上、低消費電力化を実現でき、高性能な電子機器とすることができる。

また、上記実施の形態に示すトランジスタや半導体装置を、携帯電話機、携帯情報端末、デジタルカメラ、電子書籍など、どこにでも持ち歩いて使用できる電子機器に適用すれば、消費電力が低いため、長時間使用でき、充電回数を減らせるなど、利便性を向上させることができる。また、動作速度が早いため、使用時のストレスも軽減できる。

本実施例では、露光装置の解像能力限界の寸法でパターンを形成した後に加熱処理により酸化することでパターンを膨張させた状態と、比較例として露光装置の解像能力限界の寸法でパターンを形成した状態と、を比較した結果を示す。

図９に、本実施例に係るサンプルＡ〜Ｃ（ＳａｍｐｌｅＡ〜Ｃ）の写真と、比較例であるリファレンス（ｒｅｆ−１）の写真を示す。また、下記表１に、図９に示すサンプルＡ〜Ｃと、リファレンス（ｒｅｆ−１）と、を比較した数値結果を示す。

上記表１におけるスペースは、図９に示す写真中の「Ｑ」または「ｑ」で示す幅に相当する。また、高さはパターン自体の高さに相当し、幅とはパターン自体の幅に相当する。

リファレンス（ｒｅｆ−１）１のサンプルは、絶縁表面上にチタン層を成膜し、露光装置を用いてレジストパターンを形成し、レジストパターンをマスクとしてチタン層をエッチングすることで作製した。チタン層の膜厚は４００ｎｍとした。リファレンス（ｒｅｆ−１）のパターンは、露光装置の解像能力限界を狙ってスペースを設定してレジストパターンを形成し、当該レジストパターンをマスクとしてチタン層をエッチングすることで作製した。

サンプルＡ〜Ｃは、リファレンス（ｒｅｆ−１）と同じ条件でチタン層のパターンを形成した。そして、各条件で加熱処理により酸化させ、チタン層を膨張させた。

サンプルＡ〜Ｃの加熱条件を下記表２に示す。

図９及び表１の結果から、加熱処理を行うことで、パターンが膨張し、スペースを狭くできることがわかる。このパターンを、上記実施の形態の第２の導電層パターンに適用すれば、スペースはチャネル長とすることができる。したがって、加熱処理を行うことで、チャネル長を小さくでき、微細化できることがわかる。

図１０に、本実施例に係るサンプルＤ〜Ｆ（ＳａｍｐｌｅＤ〜Ｆ）、比較例のリファレンス（ｒｅｆ−２）の写真を示す。また、下記表３に、図１０に示すサンプルＤ〜Ｆと、リファレンス（ｒｅｆ−２）と、を比較した数値結果を示す。

上記表３におけるスペースは、図１０に示す写真中の「Ｑ」または「ｑ」で示す幅に相当する。また、高さはパターン自体の高さに相当し、幅とはパターン自体の幅に相当する。

リファレンス（ｒｅｆ−２）のサンプルは、絶縁表面上にチタン層を成膜し、露光装置を用いてレジストパターンを形成し、レジストパターンをマスクとしてチタン層をエッチングすることで作製した。チタン層の膜厚は４００ｎｍとした。ここでは、リファレンス（ｒｅｆ−２）のパターンは、上記リファレンス（ｒｅｆ−１）よりも広いスペースを設定してレジストパターンを形成し、当該レジストパターンをマスクとしてチタン層をエッチングすることで作製した。

サンプルＤ〜Ｆは、リファレンス（ｒｅｆ−２）と同じ条件でチタン層のパターンを形成した。そして、各条件で加熱処理により酸化させ、チタン層を膨張させた。

なお、サンプルＤの加熱条件はサンプルＡと同じである。サンプルＥの加熱条件はサンプルＢと同じである。サンプルＦの加熱条件はサンプルＣと同じである。

図１０及び表３の結果から、加熱処理を行うことで、パターンが膨張し、スペースを狭くできることがわかる。パターンを、上記実施の形態の第２の導電層パターンに適用すれば、スペースはチャネル長とすることができる。したがって、加熱処理を行うことで、チャネル長を小さくでき、微細化できることがわかる。

１００基板
１０２絶縁層
１０６酸化物半導体層
１０８第１の導電層
１０９第２の導電層
１１２ゲート絶縁層
１１４ゲート電極
１１６絶縁層
１１８絶縁層
１５０トランジスタ
１８０トランジスタ
５１０トランジスタ
５１２第１のトランジスタ
５１４第２のトランジスタ
５２０メモリセルアレイ
５３０メモリセル
５３１トランジスタ
５３２容量素子
５３５第２の配線
５３６第１の配線
５４０メモリセルアレイ
５４５第１の配線
５４６第２の配線
５４７第３の配線
５４８第４の配線
５４９第５の配線
５５０メモリセル
５５１第１のトランジスタ
５５２第２のトランジスタ
５５３第３のトランジスタ
５５４第４のトランジスタ
５５５第５のトランジスタ
５５６第６のトランジスタ
６０１筐体
６０２筐体
６０３表示部
６０４キーボード
６１１本体
６１２スタイラス
６１３表示部
６１４操作ボタン
６１５外部インターフェイス
６２０電子書籍
６２１筐体
６２３筐体
６２５表示部
６２７表示部
６３１電源
６３３操作キー
６３５スピーカー
６３７軸部
６４０筐体
６４１筐体
６４２表示パネル
６４３スピーカー
６４４マイクロフォン
６４５操作ボタン
６４６ポインティングデバイス
６４７カメラ用レンズ
６４８外部接続端子
６４９太陽電池セル
６５０外部メモリスロット
６６１本体
６６３接眼部
６６４操作スイッチ
６６５表示部
６６６バッテリー
６６７表示部
６７０テレビジョン装置
６７１筐体
６７３表示部
６７５スタンド
６８０リモコン操作機
１０６ａ酸化物半導体層
１０８ａ第１の導電層パターン
１０８ｂ第１の導電層パターン
１０９ａ第２の導電層パターン
１０９ｂ第２の導電層パターン
１１０ａ金属酸化物層
１１０ｂ金属酸化物層
１１１ａレジストマスク
１１１ｂレジストマスク
１８１ａ酸化領域
１８１ｂ酸化領域

Claims

基板上に酸化物半導体層を形成し、
前記酸化物半導体層上に第１の導電層を形成し、
前記第１の導電層上に第２の導電層を形成し、
前記第２の導電層をエッチングすることで、第１のパターンを形成し、
前記第１のパターンを酸化して第２のパターンを形成し、
前記第２のパターンをマスクとして前記第１の導電層をエッチングして第３のパターンを形成し、
前記第３のパターンは、ソース電極又はドレイン電極として機能し、
前記第２のパターン、前記第３のパターン及び前記酸化物半導体層を覆うゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法。
請求項１において、
前記第２のパターンは、加熱処理、プラズマ処理、陽極酸化処理、又は溶液による酸化処理により酸化されて形成されたものであることを特徴とする半導体装置の作製方法。
請求項１又は請求項２において、
前記ソース電極と前記ドレイン電極との距離は、露光装置の解像能力限界以下を有することを特徴とする半導体装置の作製方法。