JP2015026859A

JP2015026859A - 半導体装置

Info

Publication number: JP2015026859A
Application number: JP2014204481A
Authority: JP
Inventors: 丸山　純矢; Junya Maruyama; 純矢丸山; 太一遠藤; Taichi Endo
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2010-02-26
Filing date: 2014-10-03
Publication date: 2015-02-05
Also published as: JP2011199269A; JP5685107B2; JP6130562B2; JP2016171355A

Abstract

【課題】酸化物半導体を用いた高性能な半導体装置を提供する。【解決手段】基板上に酸化物半導体層を形成し、酸化物半導体層上に第１の導電層を形成し、第１の導電層上に第２の導電層を形成し、第２の導電層をエッチングすることで、第１のパターンを形成し、第１のパターンを酸化することにより膨張させ、膨張後の第１のパターンをマスクとして第１の導電層をエッチングすることで、ソース電極及びドレイン電極となる第２のパターンを形成し、膨張後の第１のパターン及び第２のパターン及び酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する。【選択図】図１

Description

発明の技術分野は、半導体装置及びその作製方法に関する。ここで、半導体装置とは、
半導体特性を利用することで機能する素子及び装置全般を指すものである。

トランジスタに代表される半導体素子の低消費電力化、動作速度の向上、低価格化など
、トランジスタの高性能化は常に目指される目標である。

トランジスタの低消費電力化を達成するために、低い電源電圧でトランジスタの動作を
可能にする構成が検討されている。低い電源電圧下で、十分な動作速度でトランジスタを
動作させるためには、トランジスタのオフ電流を下げ、且つトランジスタのオン電流を高
める必要がある。

また、近年では、アモルファスシリコンと比較して高いキャリア移動度、低い製造コス
トなど高性能なトランジスタを実現できる可能性があるとして、Ｉｎ−Ｇａ−Ｚｎ系酸化
物で構成される酸化物半導体をチャネル形成領域に用いた薄膜トランジスタの研究が盛ん
である（例えば、特許文献１参照）。

特開２００６−１６５５２７号公報

トランジスタを高性能化するために、トランジスタのオン電流を高める一つのアプロー
チとして、トランジスタの微細化、具体的にはトランジスタのチャネル長を小さくするこ
とが挙げられる。トランジスタの微細化による高性能化へのアプローチは、酸化物半導体
をチャネル形成領域に用いたトランジスタにおいても有効である。

例えば、半導体層に対して基板と反対側にゲート電極が形成されるトップゲート型のト
ランジスタの場合、チャネル長を小さくするためには、ソース電極とドレイン電極との距
離を狭くする必要がある。しかし、フォトリソグラフィー法を用いたパターン形成では、
露光装置の解像能力を超えて微細化を図ることは難しく、ソース電極とドレイン電極との
距離を狭くすることに限界がある。

また、トップゲート型のトランジスタにおいて、半導体層上にソース電極及びドレイン
電極が形成され、ソース電極及びドレイン電極上にゲート絶縁層が形成され、ゲート絶縁
層上にゲート電極が形成されるトップコンタクト型がある。この場合、ゲート電極とソー
ス電極との間、ゲート電極とドレイン電極との間に、比較的薄いゲート絶縁層が挟まれた
構造となり、大きな寄生容量が生じる恐れがある。寄生容量は、トランジスタの動作を遅
延させる要因となり、トランジスタの高性能化を妨げる。

本発明の一態様は、高性能な半導体装置を提供することを課題の一とする。または、本
発明の他の態様は、高性能な半導体装置を実現できる作製方法を提供することを課題の一
とする。

または、本発明の他の態様は、半導体装置の微細化を可能とする作製方法を提供するこ
とを課題の一とする。または、本発明の一態様は、微細化された半導体装置を提供するこ
とを課題の一とする。

または、本発明の他の態様は、酸化物半導体をチャネル形成領域に用いたトランジスタ
において、高性能なトップゲート型のトランジスタを提供することを課題の一とする。ま
たは、本発明の他の態様は、酸化物半導体をチャネル形成領域に用いたトランジスタにお
いて、高性能なトップゲート型のトランジスタの新規な構造又は新規な作製方法を提供す
ることを課題の一とする。

本発明の一態様として、以下の構成を挙げる。第１の導電層を形成し、第１の導電層上
に第２の導電層を形成する。ここで、第１の導電層は、後にソース電極及びドレイン電極
を構成する。第２の導電層をエッチングすることで、対になる第１のパターン（第２の導
電層パターン）を形成する。

第１のパターン形成後、第１のパターンを酸化することにより膨張させる。第１のパタ
ーンは、少なくとも水平方向に膨張させる。ここで、第１のパターンは膨張さえすればよ
く、第１のパターンの一部が酸化された状態でも、第１のパターンの全部が酸化された状
態でも構わない。

膨張後の第１のパターンをマスクとして第１の導電層をエッチングすることで、対であ
る第２のパターン（第１の導電層パターン）を形成する。第２のパターンは、ソース電極
及びドレイン電極として機能する。第２のパターン間のスペースの寸法、つまりソース電
極とドレイン電極との間の距離は、膨張前の第１のパターン間のスペースの寸法よりも狭
くすることができる。

本発明の一態様は、基板上に酸化物半導体層を形成し、酸化物半導体層上に第１の導電
層を形成し、第１の導電層上に第２の導電層を形成し、第２の導電層をエッチングするこ
とで、第１のパターンを形成し、第１のパターンを酸化することにより膨張させ、膨張後
の第１のパターンをマスクとして第１の導電層をエッチングすることで、ソース電極及び
ドレイン電極となる第２のパターンを形成し、膨張後の第１のパターン及び第２のパター
ン及び酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成
する半導体装置の作製方法である。

本発明の一態様は、基板上に酸化物半導体層を形成し、酸化物半導体層上に第１の導電
層を形成し、第１の導電層上に第２の導電層を形成し、レジストパターンを用いたフォト
リソグラフィー法によって、第２の導電層をエッチングすることで、第１のパターンを形
成し、第１のパターンを酸化することにより膨張させ、膨張後の第１のパターンをマスク
として第１の導電層をエッチングすることで、ソース電極及びドレイン電極となる第２の
パターンを形成してチャネル長を決定し、膨張後の第１のパターン及び酸化物半導体層を
覆うゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する半導体装置の作製方
法である。

上記構成において、第１のパターンは、加熱処理、プラズマ処理、陽極酸化処理、又は
溶液による酸化処理により酸化することができる。

上記構成において、加熱処理は、４００℃以上７００℃以下の範囲で行うことが好まし
い。

上記構成において、第２のパターン間の距離は、露光装置の解像能力限界以下の寸法と
することができる。

上記構成において、膨張後の第１のパターンの平面形状と、第２のパターンの平面形状
と、を、略同一に形成することができる。

上記構成において、第１のパターンを酸化することにより金属酸化物とすることができ
る。

なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」ま
たは「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電
極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外
しない。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「
配線」が一体となって形成されている場合なども含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このた
め、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。

例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有
する素子などが含まれる。

本発明の一態様によれば、半導体装置の高性能化を図ることができる。または、半導体
装置の微細化を図ることができる。

または、本発明の一態様によれば、酸化物半導体をチャネル形成領域に用いたトランジ
スタの高性能化を図ることができる。

半導体装置の断面の模式図及び上面の模式図半導体装置の作製方法に係る断面図半導体装置の作製方法に係る断面図半導体装置の断面の部分拡大図半導体装置の回路図半導体装置の回路図半導体装置を適用した電子機器の模式図半導体装置の断面の模式図断面ＳＥＭ画像を示す写真断面ＳＥＭ画像を示す写真

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以
下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳
細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に
示す実施の形態の記載内容に限定して解釈されるものではない。

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、
実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、
必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混
同を避けるために付すものであり、数的に限定するものではないことを付記する。

（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成について、図１を参
照して説明する。

本形態に係る半導体装置の一例として、トランジスタの断面の模式図を図１（Ａ）に示
し、上面の模式図を図１（Ｂ）に示す。図１（Ａ）は、図１（Ｂ）の線分Ａ１−Ａ２の断
面に相当する。トランジスタ１５０は、基板１００上に設けられた酸化物半導体層１０６
ａと、酸化物半導体層１０６ａ上に設けられた一対の第１の導電層パターン１０８ａ及び
第１の導電層パターン１０８ｂと、第１の導電層パターン１０８ａ及び第１の導電層パタ
ーン１０８ｂ上に設けられた一対の金属酸化物層１１０ａ及び金属酸化物層１１０ｂと、
酸化物半導体層１０６ａ、金属酸化物層１１０ａ及び金属酸化物層１１０ｂを覆うゲート
絶縁層１１２と、ゲート絶縁層１１２上に設けられたゲート電極１１４と、で構成されて
いる。一対の第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂは、ソー
ス電極及びドレイン電極として機能する。

図１に示すトランジスタ１５０は、酸化物半導体層１０６ａ上方にゲート電極１１４が
設けられたトップゲート型の構造である。また、ソース電極及びドレイン電極として機能
する第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂが酸化物半導体層
１０６ａ上に設けられたトップコンタクト型の構造である。

第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂは、酸化物半導体層
１０６ａ上で離間して設けられている。そのため、第１の導電層パターン１０８ａと第１
の導電層パターン１０８ｂとの間で、酸化物半導体層１０６ａが露出する。なお、ゲート
絶縁層１１２が設けられるため、実際に完成するトランジスタ１５０において酸化物半導
体層１０６ａが外部に露出するわけではない。

図１に示す構成のトランジスタにおいて、チャネル長（Ｌ）は、ソース電極とドレイン
電極との間の距離で決定される。本形態では、第１の導電層パターン１０８ａの端部と第
１の導電層パターン１０８ｂの端部との間の距離によって、チャネル長（Ｌ）が決定され
る。具体的には、第１の導電層パターン１０８ａの端部と第１の導電層パターン１０８ｂ
との間であって、酸化物半導体層１０６ａが露出する領域で、チャネル長（Ｌ）が決定さ
れる。

トランジスタ１５０において、第１の導電層パターン１０８ａの端部と第１の導電層パ
ターン１０８ｂの端部との距離（スペースの寸法）は、フォトリソグラフィー法による解
像能力限界以下の寸法、具体的には露光装置の解像能力限界以下の寸法に小さくすること
ができる。これにより、トランジスタ１５０のチャネル長を、露光装置の解像能力限界以
下よりも小さくすることができる。トランジスタ１５０のチャネル長を小さくすることで
、オン電流を高めることができ、トランジスタの高性能化を図ることができる。

また、トランジスタ１５０では、酸化物半導体層１０６ａがチャネル形成領域を形成す
る。酸化物半導体層１０６ａは、酸化物半導体を用いて形成される。酸化物半導体を用い
ることで、比較的簡単かつ低温のプロセスで、高い移動度、そして低いオフ電流を備えた
トランジスタ１５０とすることができる。トランジスタ１５０は上述のとおりチャネル長
を小さくしてオン電流を高めることが可能であり、さらに酸化物半導体を用いてチャネル
形成領域を形成するため、オフ電流を低くすることができる。したがって、トランジスタ
１５０の動作速度の向上、低消費電力化が実現でき、トランジスタ１５０の高性能化が達
成できる。

なお、第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂは、酸化物半
導体層１０６ａと電気的に接続されていればよい。図１では、第１の導電層パターン１０
８ａ及び第１の導電層パターン１０８ｂが直接酸化物半導体層１０６ａに接している例を
示しているが、第１の導電層パターン１０８ａ及び酸化物半導体層１０６ａの間と、第１
の導電層パターン１０８ｂ及び酸化物半導体層１０６ａの間と、に、他の層が設けられて
いてもよい。

金属酸化物層１１０ａ及び金属酸化物層１１０ｂは、レジストパターンを用いたフォト
リソグラフィー法によって形成した第２の導電層パターンを、膨張させるとともに少なく
とも一部を酸化させたものである。上面から見て（図１（Ｂ）参照）、金属酸化物層１１
０ａと第１の導電層パターン１０８ａとは、平面形状が略同一である。また、金属酸化物
層１１０ｂと第１の導電層パターン１０８ｂとは、平面形状が略同一である。金属酸化物
層１１０ａ及び金属酸化物層１１０ｂも、第１の導電層パターン１０８ａ及び第１の導電
層パターン１０８ｂと同様に、酸化物半導体層１０６ａ上で離間して設けられている。

ゲート電極１１４は、ゲート絶縁層１１２を間に介して、酸化物半導体層１０６ａと重
畳するように設けられる。

また、ゲート電極１１４と第１の導電層パターン１０８ａとが重畳する領域では、間に
ゲート絶縁層１１２と金属酸化物層１１０ａとが挟まれている。ゲート電極１１４と第１
の導電層パターン１０８ｂとが重畳する領域では、間にゲート絶縁層１１２と金属酸化物
層１１０ｂとが挟まれている。金属酸化物層１１０ａ及び金属酸化物層１１０ｂが設けら
れていることにより、ゲート電極１１４と、ソース電極及びドレイン電極となる第１の導
電層パターン１０８ａ及び第１の導電層パターン１０８ｂと、の間の寄生容量を低減する
ことが可能となる。寄生容量が生じるとトランジスタの動作遅延の要因となるため、寄生
容量を低減できる構成とすることで、トランジスタの高性能化を図ることができる。

トランジスタ１５０を覆うように、絶縁層１１６、絶縁層１１８が設けられている。ま
た、基板１００と酸化物半導体層１０６ａとの間に、下地として機能する絶縁層１０２が
設けられている。

次に、トランジスタ１５０の作製方法について、図２〜図４を用いて説明する。

基板１００上に酸化物半導体層１０６を形成する。また、基板１００と酸化物半導体層
１０６との間に、下地として絶縁層１０２を形成する（図２（Ａ）参照）。

基板１００としては、後の作製工程に耐えられるものであれば特に限定されない。例え
ば、基板１００として、ガラス基板、セラミック基板、石英基板、若しくはサファイア基
板などの絶縁性基板、シリコンなどの半導体材料でなる半導体基板、金属若しくはステン
レスなどの導電体でなる導電性基板、又は、半導体基板若しくは導電性基板の表面を絶縁
材料で被覆した基板などを用いることができる。また、プラスチック基板も適宜用いるこ
とができる。

絶縁層１０２は、基板１００からの不純物元素の拡散を防止する下地となる。例えば、
絶縁層１０２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸
化アルミニウム、又は酸化タンタルなどの絶縁層を用いて、単層構造又は２層以上の積層
構造で形成する。また、絶縁層１０２は、極力、水素や水を含まないように形成すること
が好ましい。

酸化物半導体層１０６は、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上
の元素を含有する。例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、
三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ
−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−
Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ
系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ
系、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成することができる。ここで、例えば、Ｉ
ｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、少なくともＩｎとＧａとＺｎとを含む酸化物で
あり、その組成比に特に制限はない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい
。また、上記酸化物半導体層はＳｉＯ_２を含んでもよい。

また、酸化物半導体層１０６は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記され
る酸化物半導体を用いて形成することができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ若しく
はＣｏから選ばれた一の金属元素、又は複数の金属元素を示す。例えばＭとして、Ｇａ、
Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。

また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの
組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ
_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比
に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝
１５：１〜１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）
とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比
がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

酸化物半導体層１０６は、スパッタリング法によって形成することができる。例えば、
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用いて、スパッタリング法により酸化物半導
体層１０６を成膜することができる。

レジストパターンを用いたフォトリソグラフィー法などの方法によって、酸化物半導体
層１０６を所望のパターン形状に加工する（図２（Ｂ）参照）。

ここでは、酸化物半導体層１０６を島状の酸化物半導体層１０６ａに加工する例を示し
ている。

酸化物半導体層１０６ａ上に第１の導電層１０８を形成し、第１の導電層１０８上に第
２の導電層１０９を形成する（図２（Ｂ）参照）。

第２の導電層１０９は、酸化することによって少なくとも水平方向に膨張する材料を用
いて形成する。例えば、チタン、アルミニウム、タングステン、クロム、銅、タンタル、
若しくはモリブデンなどから選択される金属材料、又は前述した金属材料を成分とする合
金材料を用いて形成することができる。または、アルミニウムに、チタン、タンタル、タ
ングステン、モリブデン、クロム、ネオジム若しくはスカンジウムから選択される一の元
素又は複数の元素を添加した材料を用いて形成することができる。

第１の導電層１０８は、第２の導電層１０９とエッチングの選択比が確保できる導電材
料を用いて形成する。また、後の工程で、第２の導電層を膨張させるための酸化を行うが
、この酸化で少なくとも第２の導電層に覆われている領域は変質しない材料を用いること
が好ましい。

第１の導電層１０８は、具体的には、チタン、アルミニウム、タングステン、クロム、
銅、タンタル、若しくはモリブデンなどから選択される金属材料、又は前述した金属材料
を成分とする合金材料などを用いて形成することができる。また、マンガン、マグネシウ
ム、ジルコニウム、又はベリリウムから選択される材料を用いて形成することができる。
また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジ
ム、若しくはスカンジウムから選択される一の元素又は複数の元素を添加した材料を用い
て形成してもよい。また、第１の導電層１０８は、単層構造又は２層以上の積層構造で形
成することができる。

レジストパターンを用いたフォトリソグラフィー法によって、第２の導電層１０９を第
１のパターンに加工する（図２（Ｃ）参照）。

ここでは、第１のパターンとして、一対の第２の導電層パターン１０９ａ及び第２の導
電層パターン１０９ｂを形成する。第２の導電層パターン１０９ａ及び第２の導電層パタ
ーン１０９ｂは、酸化物半導体層１０６ａ上で離間するように設けられている。具体的に
は、レジストマスク１１１ａ及びレジストマスク１１１ｂをマスクとして、第２の導電層
１０９をエッチングすることで、第２の導電層パターン１０９ａ及び第２の導電層パター
ン１０９ｂを形成する。

加工後の第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂの端部がテ
ーパーを有するように、第２の導電層１０９をエッチングすることが好ましい。第２の導
電層パターン１０９ａ及び第２の導電層パターン１０９ｂの端部がテーパーを有するよう
にエッチングすることで、後に形成されるゲート絶縁層の被覆性を向上させ、段切れを防
止することができる。

ここで、第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂは、レジス
トパターンを用いたフォトリソグラフィー法を利用して形成する。そのため、酸化物半導
体層１０６ａ上における第２の導電層パターン１０９ａの端部と第２の導電層パターン１
０９ｂの端部との距離（スペースの寸法）は、フォトリソグラフィー法による解像能力限
界の寸法、具体的には露光装置の解像能力限界の寸法に制限される。

第２の導電層１０９を、所望のパターン形状である第１のパターンに加工した後、不要
となるレジストマスクは除去する。

第１のパターンを酸化することにより膨張させ、膨張した第１のパターンを得る。ここ
では、第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂを酸化すること
により、少なくとも水平方向（横方向）に膨張させる（図２（Ｄ）参照）。

本形態では、第１のパターン（第２の導電層パターン１０９ａ及び第２の導電層パター
ン１０９ｂ）を酸化することにより、膨張後の第１のパターン（膨張後の第２の導電層パ
ターン１０９ａ及び膨張後の第２の導電層パターン１０９ｂ）として、金属酸化物層１１
０ａ及び金属酸化物層１１０ｂが形成されるものとする。

図２（Ｄ）に示した金属酸化物層１１０ａ及び金属酸化物層１１０ｂ（膨張後の第１の
パターン）中に、第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂ（第
１のパターン）に相当する領域を点線で示している。図２（Ｃ）における第２の導電層パ
ターン１０９ａ及び第２の導電層パターン１０９ｂを酸化することにより図２（Ｄ）のよ
うに膨張される。これにより、図２（Ｃ）の構成と比較して図２（Ｄ）の構成の方が、酸
化物半導体層１０６ａ上における第２の導電層パターン同士の距離（スペースの寸法）を
狭くすることができる。つまり、図２（Ｃ）の酸化物半導体層１０６ａ上における第２の
導電層パターン１０９ａの端部と第２の導電層パターン１０９ｂの端部との距離よりも、
図２（Ｄ）の酸化物半導体層１０６ａ上における金属酸化物層１１０ａの端部と金属酸化
物層１１０ｂの端部との距離を狭くすることができる。

なお、第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂに相当する領
域を示す点線は、理解の簡単のために示すものであり、実際の構造で判別できるものでは
ない。

金属酸化物層１１０ａ及び金属酸化物層１１０ｂは、レジストパターンを用いたフォト
リソグラフィー法によりパターンを形成するわけではない。そのため、パターン間の寸法
、具体的には酸化物半導体層１０６ａ上における金属酸化物層１１０ａの端部と金属酸化
物層１１０ｂの端部との距離は、フォトリソグラフィー法による解像能力限界以下の寸法
、具体的には露光装置の解像能力限界以下の寸法とすることが可能となる。

第１のパターン（第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂ）
の酸化は、酸化することにより膨張する方法であればよい。具体的には、加熱処理、プラ
ズマ処理、陽極酸化処理、又は溶液による酸化処理などが挙げられる。酸化処理の条件を
適宜調節することで、第１のパターンの膨張量を制御することができる。

また、第１のパターン（第２の導電層パターン１０９ａ及び第２の導電層パターン１０
９ｂ）の膨張量は、第２の導電層の材料、第２の導電層の膜厚などを調整することでも、
制御することができる。

したがって、膨張後の第１のパターン間（金属酸化物層１１０ａの端部と金属酸化物層
１１０ｂの端部との間）の距離は、酸化処理の条件、第２の導電層の材料や膜厚などを調
節することで、制御することができる。

加熱処理により、第１のパターン（第２の導電層パターン１０９ａ及び第２の導電層パ
ターン１０９ｂ）を酸化する場合は、第１のパターンの膨張量は、加熱処理の温度、加熱
処理の時間、加熱処理を行う雰囲気などを調節することで、制御することができる。

加熱処理の温度は、３００℃以上１２００℃以下、好ましくは３００℃以上８００℃以
下、さらに好ましくは４００℃以上７００℃以下の範囲とすることが好ましい。なお、加
熱処理の温度の条件（特に上限温度）は、基板の耐熱性を考慮して選択する。

また、加熱処理の時間は、１分以上６０分以下の範囲とすることが好ましい。また、加
熱処理の雰囲気は、大気雰囲気下、酸素雰囲気下又は窒素雰囲気下とすることが好ましい
。いずれにせよ、加熱処理の条件は、基板１００から第２の導電層１０９までの構成要素
が耐えうる条件とする。

なお、第１のパターン（第２の導電層パターン１０９ａ及び第２の導電層パターン１０
９ｂ）を酸化することにより、第１の導電層１０８の露出している領域も酸化される場合
がある。ただし、第１の導電層１０８は、第２の導電層パターン１０９ａ及び第２の導電
層パターン１０９ｂで覆われている領域は少なくとも保護されているため、上記酸化によ
る変質は防がれている。

膨張後の第１のパターンをマスクとして第１の導電層１０８をエッチングすることで、
ソース電極及びドレイン電極となる第２のパターンを形成する（図３（Ａ）参照）。

ここでは、ソース電極及びドレイン電極となる第２のパターンとして、一対の第１の導
電層パターン１０８ａ及び第１の導電層パターン１０８ｂを形成する。具体的には、金属
酸化物層１１０ａ及び金属酸化物層１１０ｂ（膨張後の第１のパターン）をマスクとして
第１の導電層１０８をエッチングすることで、一対の第１の導電層パターン１０８ａ及び
第１の導電層パターン１０８ｂ（第２のパターン）を形成する。

第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂは、酸化物半導体層
１０６ａ上で離間するように形成する。第１の導電層パターン１０８ａの端部と第１の導
電層パターン１０８ｂの端部との間で、酸化物半導体層１０６ａが露出する。

第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂは、一方がソース電
極として機能し、他方がドレイン電極として機能する。第１の導電層パターン１０８ａの
端部と第１の導電層パターン１０８ｂの端部との距離は、ソース電極とドレイン電極との
距離に相当する。チャネル長（Ｌ）は、半導体層上におけるソース電極とドレイン電極と
の間の距離に相当するため、酸化物半導体層１０６ａ上における第１の導電層パターン１
０８ａの端部と第１の導電層パターン１０８ｂの端部との間の距離により、トランジスタ
１５０のチャネル長（Ｌ）が決定される。

ここで、本形態の作製方法を用いることで、トランジスタ１５０のチャネル長（Ｌ）を
、フォトリソグラフィー法による解像能力限界以下の寸法、具体的には露光装置による解
像能力限界以下の寸法とすることができることについて、図４を用いて詳しく説明する。

図４は、図３（Ａ）を局所的に拡大した部分拡大図である。

点線で示す第２の導電層パターン１０９ａ及び第２の導電層パターン１０９ｂ（第１の
パターン）は、上述のとおり、レジストパターンを用いたフォトリソグラフィー法により
形成される。そのため、第２の導電層パターン１０９ａの端部と第２の導電層パターン１
０９ｂの端部との距離Ｑの最小値は、露光装置による解像能力限界の寸法で制限される。

一方、金属酸化物層１１０ａ及び金属酸化物層１１０ｂ（膨張後の第１のパターン）は
、上述のとおり、フォトリソグラフィー法によりパターン形成するわけではない。そのた
め、金属酸化物層１１０ａの端部と金属酸化物層１１０ｂの端部との距離ｑの最小値は、
露光装置による解像能力限界以下の寸法とすることが可能である。

第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂ（第２のパターン）
は、金属酸化物層１１０ａ及び金属酸化物層１１０ｂをマスクとして形成する。そのため
、第１の導電層パターン１０８ａの端部と第１の導電層パターン１０８ｂの端部との距離
（ここでは距離ｑ）は、露光装置による解像能力限界以下の寸法とすることが可能となる
。例えば、図４の距離Ｑを、露光装置による解像能力限界の寸法とする。本形態に係る作
製方法を適用することで、第１の導電層パターン１０８ａの端部と第１の導電層パターン
１０８ｂの端部との距離は、露光装置による解像能力限界の寸法よりも（Ｑ−ｑ）だけ縮
小することが可能となる。

なお、第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂは、ソース電
極及びドレイン電極として機能する。したがって、本形態に係る作製方法を適用すること
で、ソース電極とドレイン電極との距離、さらにはソース電極とドレイン電極との距離で
決定されるチャネル長（Ｌ）を、露光装置による解像能力限界の寸法よりも小さくするこ
とが可能となる。図４で説明すると、チャネル長（Ｌ）を、露光装置による解像能力限界
の寸法よりも（Ｑ−ｑ）だけ縮小することが可能となる。

第１の導電層１０８は、加工後の第１の導電層パターン１０８ａの端部と金属酸化物層
１１０ａの端部、加工後の第１の導電層パターン１０８ｂの端部と金属酸化物層１１０ｂ
の端部が、断面形状で略揃うように加工することが好ましい。そのため、加工後の第１の
導電層パターン１０８ａの端部及び第１の導電層パターン１０８ｂの端部は、垂直形状と
なるようにエッチングすることが好ましい。このようにすることで、第１の導電層パター
ン１０８ａに対して金属酸化物層１１０ａが庇状に突き出ることを防ぐことができ、後に
形成されるゲート絶縁層の段切れを防止することができる。

なお、金属酸化物層１１０ａ及び金属酸化物層１１０ｂをマスクとして第１の導電層１
０８をエッチングする。そのため、金属酸化物層１１０ａと第１の導電層パターン１０８
ａは、平面形状で略同一形状とすることが可能である。また、金属酸化物層１１０ｂと第
１の導電層パターン１０８ｂは、平面形状で略同一形状とすることが可能である。

膨張後の第１のパターン（金属酸化物層１１０ａ及び金属酸化物層１１０ｂ）及び酸化
物半導体層１０６ａ上にゲート絶縁層１１２を形成する。ゲート絶縁層１１２上にゲート
電極１１４を形成する（図３（Ｂ）参照）。

ここで、本形態におけるトランジスタは、膨張後の第１のパターン（金属酸化物層１１
０ａ及び金属酸化物層１１０ｂ）を残したままの構造とする。ゲート絶縁層１１２を形成
した後、ゲート絶縁層１１２を間に介して、酸化物半導体層１０６ａと重畳するようにゲ
ート電極１１４を形成する。

ここで、金属酸化物層１１０ａ及び金属酸化物層１１０ｂ（膨張後の第１のパターン）
の存在は、ゲート電極１１４と第１の導電層パターン１０８ａとが重なる領域と、ゲート
電極１１４と第１の導電層パターン１０８ｂとが重なる領域と、に生じる寄生容量を低減
させる効果がある。これは、金属酸化物層１１０ａ及び金属酸化物層１１０ｂが存在しな
い場合は、ゲート電極１１４及び第１の導電層パターン１０８ａの間と、ゲート電極１１
４及び第１の導電層パターン１０８ｂの間と、に、比較的薄いゲート絶縁層１１２のみが
挟まれた構造となるからである。金属酸化物層１１０ａ及び金属酸化物層１１０ｂを残す
ことで、寄生容量の誘電体膜に相当する領域を厚くすることができ、寄生容量を低減させ
ることができる。その結果、トランジスタの動作速度の向上、低消費電力化を図ることが
できる。

ゲート絶縁層１１２は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミ
ニウム、窒化アルミニウム、酸化窒化アルミニウム、又は酸化ハフニウムなどの絶縁層を
用いて、単層構造又は２層以上の積層構造で形成する。また、ゲート絶縁層１１２は、極
力、水素や水を含まないように形成することが好ましい。

また、ゲート絶縁層１１２は、トランジスタの微細化に伴う短チャネル効果を防止する
ため、極力薄く形成することが好ましい。

ゲート電極１１４は、モリブデン、チタン、クロム、タンタル、タングステン、アルミ
ニウム、銅、ネオジム若しくはスカンジウムなどから選択される金属材料、前述した金属
材料を主成分とする合金材料、又は前記金属材料の窒化物（窒化金属）を用いて、単層構
造又は２層以上の積層構造で形成することができる。

以上により、酸化物半導体層１０６ａをチャネル形成領域とするトランジスタ１５０を
形成することができる。

なお、トランジスタ１５０上に絶縁層１１６、絶縁層１１８など、パッシベーション膜
、層間絶縁膜として機能する絶縁層を形成することができる（図３（Ｃ）参照）。

ここでは、ゲート絶縁層１１２及びゲート電極１１４上に絶縁層１１６を形成する。そ
して、絶縁層１１６上に絶縁層１１８を形成する。なお、トランジスタ１５０上に絶縁層
を形成するか否か、また絶縁層の積層数などは、用いる用途などに応じて適宜変更するこ
とができる。

絶縁層１１６、絶縁層１１８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化
ハフニウム、酸化アルミニウム、又は酸化タンタルなどの材料を用いて形成することがで
きる。

以上のように、酸化物半導体を用いてチャネル形成領域を形成し、さらにチャネル長を
小さくすることでトランジスタの微細化が図られるため、トランジスタのオフ電流は低く
、さらにオン電流を高めることができる。したがって、高性能なトランジスタ、さらに高
性能な半導体装置を実現できる。

なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み
合わせることができる。

（実施の形態２）
本形態では、上記実施の形態１と異なる構成のトランジスタについて、図８を用いて説
明する。なお、図１と同じ構成については同じ符号を付し、詳細な説明は省略する。

トランジスタ１８０は、基板１００上に設けられた酸化物半導体層１０６ａと、酸化物
半導体層１０６ａ上に設けられた一対の第１の導電層パターン１０８ａ及び第１の導電層
パターン１０８ｂと、第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂ
上に設けられた一対の金属酸化物層１１０ａ及び金属酸化物層１１０ｂと、酸化物半導体
層１０６ａ、金属酸化物層１１０ａ及び金属酸化物層１１０ｂを覆うゲート絶縁層１１２
と、ゲート絶縁層１１２上に設けられたゲート電極１１４と、で構成されている。また、
トランジスタ１８０は、第１の導電層パターン１０８ａの端部に酸化領域１８１ａが形成
され、第１の導電層パターン１０８ｂの端部に酸化領域１８１ｂが形成されている。

ここで、第１の導電層パターン１０８ａ及び第１の導電層パターン１０８ｂは、上記実
施の形態の「第２のパターン」に相当する。したがって、本形態におけるトランジスタは
、ソース電極及びドレイン電極となる第２のパターンの端部に酸化領域が形成されている
ものである。なお、金属酸化物層１１０ａ及び金属酸化物層１１０ｂは、上記実施の形態
の膨張後の「第１のパターン」に相当する。

図８に示す構成と、図１に示す構成との相違は、酸化領域１８１ａ及び酸化領域１８１
ｂの有無にある。酸化領域１８１ａ及び酸化領域１８１ｂを有することで、ゲート絶縁層
１１２の薄膜化及びそれに伴う被覆性低下などのカバレッジ不良などに起因して生じうる
、ゲート電極１１４と、ソース電極及びドレイン電極（第１の導電層パターン１０８ａ及
び第１の導電層パターン１０８ｂ）と、のショートを防止することができる。ゲート電極
とソース電極及びドレイン電極とのショートは、トランジスタの動作不良につながる。し
たがって、酸化領域１８１ａ及び酸化領域１８１ｂを有することで、トランジスタの高性
能化を図ることができる。

酸化領域１８１ａ及び酸化領域１８１ｂは、上記実施の形態１で示した第２の導電層パ
ターン（第１のパターン）を膨張させるための酸化処理を利用して、形成することができ
る。酸化処理を行うことにより、第２の導電層パターンを膨張させて、金属酸化物層１１
０ａ及び金属酸化物層１１０ｂ（膨張後の第１のパターン）を形成する。この酸化処理に
より、第１の導電層において第２の導電層パターン（第１のパターン）に覆われていない
領域を酸化させる。そして、金属酸化物層１１０ａ及び金属酸化物層１１０ｂ（膨張後の
第１パターン）をマスクとして第１の導電層をエッチングすることで、第１のパターンに
覆われていなかった酸化領域１８１ａ及び酸化領域１８１ｂを得ることができる。

以上のように、酸化領域１８１ａ及び酸化領域１８１ｂを有するトランジスタとするこ
とで、トランジスタの動作不良となる要因を防ぐことができる。トランジスタの微細化に
伴い、ゲート絶縁層の薄膜化は必須となることからも、酸化領域１８１ａ及び酸化領域１
８１ｂの存在は効果的である。また、本形態に係るトランジスタにおいても、上記実施の
形態１と同様に、オフ電流は低く、さらにオン電流は高めることができる。したがって、
高性能なトランジスタ、高性能な半導体装置を実現できる。

（実施の形態３）
本実施の形態では、上記実施の形態１及び２の酸化物半導体層１０６ａに適用できる酸
化物半導体について説明する。

上記実施の形態１及び２の酸化物半導体層１０６ａに適用する酸化物半導体として、ｎ
型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極
力含まれないように高純度化することによりＩ型（真性）の酸化物半導体、又はＩ型（真
性）に限りなく近い酸化物半導体を用いることができる。すなわち、不純物を添加してＩ
型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたＩ型
（真性半導体）又はそれに近づける。したがって、トランジスタが有する酸化物半導体層
を、高純度化及び電気的にＩ型（真性）化された酸化物半導体層とすることができる。

また、高純度化された酸化物半導体中は、キャリアが極めて少なく（ゼロに近い）、キ
ャリア濃度は１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに
好ましくは１×１０^１１／ｃｍ^３未満である。

酸化物半導体中にキャリアが極めて少ないため、トランジスタでは、オフ電流を少なく
することができる。オフ電流は少なければ少ないほど好ましい。

具体的には、上述の酸化物半導体層を具備する薄膜トランジスタは、オフ状態における
電流値（オフ電流値）を、チャネル幅１μｍ当たり１０ｚＡ／μｍ未満、８５℃にて１０
０ｚＡ／μｍ未満レベルにまで低くすることができる。

上述の酸化物半導体層を具備するトランジスタはオン電流の温度依存性がほとんど見ら
れず、オフ電流も非常に小さいままである。

高純度化された酸化物半導体を用い、上記実施の形態に示す作製方法を用いてトランジ
スタを形成することで、チャネル長を小さくしてオン電流を高められる上に、オン電流が
温度により変動することを防ぐことができる。また、トランジスタのオフ電流を非常に低
くすることができる。したがって、高性能なトランジスタ、高性能な半導体装置を実現で
きる。

以下、本形態に係る酸化物半導体層の作製方法について説明する。なお、ここでは図１
（Ａ）の構造のトランジスタ１５０を用いて説明する。

絶縁層１０２上に酸化物半導体層を形成する。

なお、本形態においては、スパッタリング法により酸化物半導体層を成膜する前に、ア
ルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁層１０２の表面に付
着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパ
ッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用
いて電圧を印加して基板にプラズマを形成して表面を改質する方法である。なお、アルゴ
ン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。

酸化物半導体層は、上記実施の形態１に示した酸化物半導体を用いて形成することがで
きる。また、上記酸化物半導体にＳｉＯ_２を含んでもよい。本実施の形態では、Ｉｎ−Ｇ
ａ−Ｚｎ−Ｏ系酸化物ターゲットを用いてスパッタリング法により酸化物半導体層を成膜
する。また、酸化物半導体層は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下
、又は希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができ
る。

酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、組
成比として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ター
ゲットを用いる。また、ターゲットの材料及び組成は限定されず、例えば、Ｉｎ_２Ｏ_３：
Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の酸化物ターゲットを用いてもよい。

また、酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９
９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な膜
である酸化物半導体層を形成することができる。

なお、酸化物半導体層の成膜に用いるスパッタガスは、水素、水、水酸基又は水素化物
などの不純物が除去された高純度ガスを用いることが好ましい。

減圧状態に保持された成膜室内に基板を保持させる。基板温度は１００℃以上６００℃
以下、好ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することに
より、成膜した酸化物半導体層に含まれる不純物濃度を低減することができる。また、ス
パッタリングによる酸化物半導体層の損傷が軽減される。そして、成膜室内の残留水分を
除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基
板上（図１（Ａ）の構造では絶縁層１０２上）に酸化物半導体層を成膜する。成膜室内の
残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポ
ンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては
、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用い
て排気した成膜室からは、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（
より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸
化物半導体層に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐ
ａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が挙げ
られる。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、
ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。

酸化物半導体層を島状の酸化物半導体層１０６ａに加工する。

なお、ここでの酸化物半導体層の加工は、ドライエッチングでもウェットエッチングで
もよく、両方を組み合わせて用いてもよい。例えば、酸化物半導体層をウェットエッチン
グにより加工する場合、エッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモ
ニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）などを
用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。

酸化物半導体層１０６ａに脱水化または脱水素化処理を行う。酸化物半導体層の脱水化
または脱水素化は加熱処理によって行うことができる。加熱処理の温度は、４００℃以上
７５０℃以下、または４００℃以上基板の歪み点未満とする。本実施の形態では、加熱処
理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０
℃において１時間の加熱処理を行う。加熱処理後、大気に触れることなく、酸化物半導体
層１０６ａへの水や水素の再混入を防ぎ、脱水化または脱水素化処理された酸化物半導体
層１０６ａを得る。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または
熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ
ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄ
ＴｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには
、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない
不活性気体が用いられる。

なお、上記加熱処理は、ＧＲＴＡ装置を用いて、６５０℃以上７００℃以下の高温に加
熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温
に加熱した不活性ガス中から出す処理としてもよい。

また、上記加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上
好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましく
は０．１ｐｐｍ以下）とすることが好ましい。

また、上記加熱処理で酸化物半導体層を加熱した後、同じ炉に高純度の酸素ガス、高純
度のＮ_２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）を導
入してもよい。酸素ガスまたはＮ_２Ｏガスに、水、水素などが含まれないことが好ましい
。または、加熱処理装置に導入する酸素ガスまたはＮ_２Ｏガスの純度を、６Ｎ以上好まし
くは７Ｎ以上（即ち、酸素ガスまたはＮ_２Ｏガス中の不純物濃度を１ｐｐｍ以下、好まし
くは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又はＮ_２Ｏガスの作用により、
脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化
物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層を高
純度化及び電気的にＩ型（真性）化する。

また、酸化物半導体層１０６ａの加熱処理は、島状の酸化物半導体層１０６ａに加工す
る前の酸化物半導体層に行うこともできる。その場合には、加熱処理後に、加熱装置から
基板を取り出し、所望の形状（島状）に酸化物半導体層を加工する。

なお、加熱処理は、上記以外にも、酸化物半導体層成膜後であれば、酸化物半導体層上
にソース電極層及びドレイン電極層を積層させた後、あるいは、ソース電極層及びドレイ
ン電極層上に絶縁層を形成した後、のいずれの段階で行っても良い。

また、上記加熱処理は、第１のパターンを膨張させるための加熱処理と兼ねさせること
ができる。具体的には、図２（Ｄ）で示した第１のパターンを膨張させる加熱処理と兼ね
させることができる。酸化物半導体層１０６ａの脱水化又は脱水化処理の加熱処理と、第
１のパターンを膨張させる加熱処理を兼ねさせることで、工程短縮、タクト時間短縮とな
り、トランジスタの作製におけるコスト削減につなげることができる。

以上により、酸化物半導体層１０６ａ中の水分、水素などの不純物を低減し、高純度化
することができる。酸化物半導体層１０６ａは、水分、水素などの不純物が脱離し、Ｉ型
（真性半導体）又はＩ型に限りなく近くなるため、光照射によりしきい値電圧が変動する
などのトランジスタの特性の劣化が促進されるのを防ぎ、安定な電気特性を付与すること
ができる。

なお、本形態に係る酸化物半導体層１０６ａに接して形成する絶縁層、図１（Ａ）の構
造では絶縁層１０２及びゲート絶縁層１１２は、水分や、水素イオンや、ＯＨ⁻などの不
純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的
には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミ
ニウム膜などを用いる。例えば、シリコンターゲットを用いて、酸素を含む雰囲気下でス
パッタリング法により形成した酸化シリコンを適用することが好ましい。

（実施の形態４）
本形態では、先の実施の形態に示すトランジスタを用いた回路の構成例について、図５
を用いて説明する。

図５（Ａ）は、上記実施の形態に示すトランジスタを、ダイオードとして用いる場合の
回路構成を示している。ダイオード接続されたトランジスタ５１０は、ゲート端子及び第
１端子側がアノードであり、第２端子側がカソードとなる。以下の回路図において、ＯＳ
の表記は酸化物半導体を用いて形成したトランジスタの例を示している。

図５（Ｂ）は、ｎチャネル型のトランジスタと、ｐチャネル型のトランジスタと、が相
補的に組み合わされたＣＭＯＳ回路の一例を示している。ここでは、ＣＭＯＳ回路のうち
、最も単純な回路構成のＣＭＯＳインバータ回路について説明する。ＣＭＯＳインバータ
回路において、第１のトランジスタ５１２は、ゲートが第２のトランジスタ５１４のゲー
トと電気的に接続され、ソースが一方の端子ＶＬに電気的に接続され、ドレインが第２の
トランジスタ５１４のソースと電気的に接続される。第２のトランジスタ５１４は、ドレ
インが他方の端子ＶＨに電気的に接続される。

第１のトランジスタ５１２は、ｎチャネル型のトランジスタである。第１のトランジスタ
５１２として、先の実施の形態において示したトランジスタを適用する。

第２のトランジスタ５１４は、ｐチャネル型のトランジスタである。第２のトランジス
タ５１４として、酸化物半導体、またはそれ以外の材料（例えば、シリコンなど）を用い
て形成したトランジスタを適用することができる。

上記実施の形態で示すトランジスタを適宜組み合わせることで回路を構成し、様々な半
導体装置とすることができる。また、上記実施の形態で示すトランジスタを適用した回路
は、様々な電子機器に適用することができる。

上記実施の形態で示すトランジスタは微細化され、さらにトランジスタのオフ電流が低
く、且つオン電流が高いという電気特性の向上が図られている。このようなトランジスタ
を適用した半導体装置とすることで、高性能な半導体装置を実現することができる。

（実施の形態５）
本形態では、上記実施の形態に示すトランジスタやトランジスタを適用した回路を半導
体装置として半導体記憶装置に応用する例について説明する。

図６（Ａ）は、ＤＲＡＭ（ＤｙｎａｍｉｃＲｏｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒ
ｙ）に相当する構成の半導体記憶装置の一例を示している。図６（Ａ）に示すメモリセル
アレイ５２０は、（ｎ×ｍ）個のメモリセル５３０（ｎ≧１の自然数（ｎは１以上の自然
数）、ｍ≧１の自然数（ｍは１以上の自然数））がマトリクス状に配列された構成を有し
ている。また、メモリセルアレイ５２０は、ｎ本の第１の配線５３６、ｍ本の第２の配線
５３５（ｍ≧１の自然数（ｍは１以上の自然数））を有する。

メモリセル５３０は、トランジスタ５３１と、容量素子５３２と、から構成されている。
トランジスタ５３１は、ゲートは第２の配線５３５と電気的に接続され、ソース又はドレ
インの一方は第１の配線５３６と電気的に接続され、ソース又はドレインの他方は容量素
子５３２の一方の電極と電気的に接続されている。また、容量素子の他方の電極には、一
定の電位が与えられている。トランジスタ５３１には、先の実施の形態に示すトランジス
タが適用される。

先の実施の形態において示したトランジスタは、オフ電流が極めて小さいという特徴を有
する。このため、揮発性の半導体記憶装置と認識されている図６（Ａ）に示すようないわ
ゆるＤＲＡＭの構成に、先の実施の形態において示したトランジスタを適用すると、実質
的な不揮発性の半導体記憶装置を得ることが可能である。

また、先の実施の形態において示したトランジスタは、微細化を図ることでオン電流を
高めることで、高性能化が図られている。このようなトランジスタを用いることで、高性
能で、実質的な不揮発性の半導体記憶装置を得ることが可能である。

図６（Ｂ）は、ＳＲＡＭ（ＳｔａｔｉｃＲｏｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）
に相当する構成の半導体記憶装置の一例を示している。図６（Ｂ）に示すメモリセルアレ
イ５４０は、（ｎ×ｍ）個のメモリセル５５０がマトリクス状に配列された構成とするこ
とができる。また、メモリセルアレイ５４０は、ｎ本の第１の配線５４５、ｍ本の第２の
配線５４６、ｍ本の第３の配線５４７、ｍ本の第４の配線５４８、ｍ本の第５の配線５４
９を有する。

メモリセル５５０は、第１のトランジスタ５５１と、第２のトランジスタ５５２と、第３
のトランジスタ５５３と、第４のトランジスタ５５４と、第５のトランジスタ５５５と、
第６のトランジスタ５５６と、から構成されている。

第１のトランジスタ５５１は選択トランジスタとして機能する。第３のトランジスタ５
５３及び第４のトランジスタ５５４はＣＭＯＳ回路を構成している。第３のトランジスタ
５５３及び第４のトランジスタ５５４のうち、一方はｎチャネル型のトランジスタ、他方
はｐチャネル型のトランジスタである。

また、第２のトランジスタ５５２は選択トランジスタとして機能する。第５のトランジ
スタ５５５及び第６のトランジスタ５５６はＣＭＯＳ回路を構成している。第５のトラン
ジスタ５５５及び第６のトランジスタ５５６のうち、一方はｎチャネル型のトランジスタ
、他方はｐチャネル型のトランジスタである。

第１のトランジスタ５５１のゲートは、第１の配線５４５と電気的に接続される。第１
のトランジスタ５５１のソース又はドレインの一方は、第３の配線５４７と電気的に接続
される。第１のトランジスタ５５１のソース又はドレインの他方は、第３のトランジスタ
５５３のソース又はドレインの一方、第４のトランジスタのソース又はドレインの一方、
第５のトランジスタ５５５のゲート及び第６のトランジスタ５５６のゲートと電気的に接
続される。

第２のトランジスタ５５２のゲートは、第１の配線５４５と電気的に接続される。第２
のトランジスタ５５２のソース又はドレインの一方は、第４の配線５４８と電気的に接続
される。第２のトランジスタ５５２のソース又はドレインの他方は、第５のトランジスタ
５５５のソース又はドレインの一方、第６のトランジスタのソース又はドレインの一方、
第３のトランジスタ５５３のゲート及び第４のトランジスタ５５４のゲートと電気的に接
続される。

第３のトランジスタ５５３のゲートは、第４のトランジスタ５５４のゲート、第５のト
ランジスタ５５５のソース又はドレインの一方、第６のトランジスタのソース又はドレイ
ンの一方及び第２のトランジスタ５５２のソース又はドレインの他方と電気的に接続され
る。第３のトランジスタ５５３のソース又はドレインの一方は、第４のトランジスタ５５
４のソース又はドレインの一方、第１のトランジスタ５５１のソース又はドレインの他方
、第５のトランジスタ５５５のゲート及び第６のトランジスタ５５６のゲートと電気的に
接続される。第３のトランジスタ５５３のソース又はドレインの他方は、第５の配線５４
９及び第５のトランジスタ５５５のソース又はドレインの他方と電気的に接続される。

第４のトランジスタ５５４のゲートは、第３のトランジスタ５５３のゲート、第５のト
ランジスタ５５５のソース又はドレインの一方、第６のトランジスタのソース又はドレイ
ンの一方及び第２のトランジスタのソース又はドレインの他方と電気的に接続される。第
４のトランジスタ５５４のソース又はドレインの一方は、第３のトランジスタ５５３のソ
ース又はドレインの一方、第１のトランジスタ５５１のソース又はドレインの他方、第５
のトランジスタ５５５のゲート及び第６のトランジスタ５５６のゲートと電気的に接続さ
れる。第４のトランジスタ５５４のソース又はドレインの他方は、第２の配線５４６及び
第６のトランジスタ５５６のソース又はドレインの他方と電気的に接続される。

第５のトランジスタ５５５のゲートは、第６のトランジスタ５５６のゲート、第３のト
ランジスタ５５３のソース又はドレインの一方、第４のトランジスタ５５４のソース又は
ドレインの一方及び第１のトランジスタ５５１のソース又はドレインの他方と電気的に接
続される。第５のトランジスタ５５５のソース又はドレインの一方は、第６のトランジス
タ５５６のソース又はドレインの一方、第３のトランジスタ５５３のゲート、第４のトラ
ンジスタ５５４のゲート及び第２のトランジスタ５５２のソース又はドレインの他方と電
気的に接続される。第５のトランジスタ５５５のソース又はドレインの他方は、第５の配
線５４９及び第３のトランジスタ５５３のソース又はドレインの他方と電気的に接続され
る。

第６のトランジスタ５５６のゲートは、第５のトランジスタ５５５のゲート、第３のト
ランジスタ５５３のソース又はドレインの一方、第４のトランジスタ５５４のソース又は
ドレインの一方及び第１のトランジスタ５５１のソース又はドレインの他方と電気的に接
続される。第６のトランジスタ５５６のソース又はドレインの一方は、第５のトランジス
タ５５５のソース又はドレインの一方、第３のトランジスタ５５３のゲート、第４のトラ
ンジスタ５５４のゲート及び第２のトランジスタ５５２のソース又はドレインの他方と電
気的に接続される。第６のトランジスタ５５６のソース又はドレインの他方は、第２の配
線５４６及び第４のトランジスタ５５４のソース又はドレインの他方と電気的に接続され
る。

図６（Ｂ）では、第１のトランジスタ５５１がｎチャネル型のトランジスタ、第３のト
ランジスタ５５３がｐチャネル型のトランジスタ、第４のトランジスタ５５４がｎチャネ
ル型のトランジスタの例を示している。また、第２のトランジスタ５５２がｎチャネル型
のトランジスタ、第５のトランジスタ５５５がｐチャネル型のトランジスタ、第６のトラ
ンジスタ５５６がｎチャネル型のトランジスタの例を示している。ｎチャネル型のトラン
ジスタ（ここでは第１のトランジスタ５５１、第２のトランジスタ５５２、第４のトラン
ジスタ５５４及び第６のトランジスタ５５６）として、先の実施の形態において示したト
ランジスタを適用する。ｐチャネル型のトランジスタ（ここでは第３のトランジスタ５５
３及び第５のトランジスタ５５５）としては、酸化物半導体、またはそれ以外の材料（例
えば、シリコンなど）を用いて形成したトランジスタを適用することができる。

先の実施の形態において示したトランジスタは、オフ電流が極めて小さいという特徴を有
する。このため、揮発性の半導体記憶装置と認識されている図６（Ｂ）に示すようないわ
ゆるＳＲＡＭの構成に、先の実施の形態において示したトランジスタを適用すると、実質
的な不揮発性の半導体記憶装置を得ることが可能である。

（実施の形態６）
本実施の形態では、上述の実施の形態で示したトランジスタ、又はトランジスタを適用
して構成する回路などの半導体装置を、電子機器に適用する場合について、図７を用いて
説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置とも
いう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、
デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する
。

図７（Ａ）は、ノート型のパーソナルコンピュータであり、筐体６０１、筐体６０２、
表示部６０３、キーボード６０４などによって構成されている。筐体６０１と筐体６０２
内には、先の実施の形態に示すトランジスタや半導体装置が組み込まれている。

図７（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体６１１には、表示部６１３と、外
部インターフェイス６１５と、操作ボタン６１４等が設けられている。また、携帯情報端
末を操作するスタイラス６１２などを備えている。本体６１１内には、先の実施の形態に
示すトランジスタや半導体装置が組み込まれている。

図７（Ｃ）は、電子ペーパーを実装した電子書籍６２０であり、筐体６２１と筐体６２
３の２つの筐体で構成されている。筐体６２１及び筐体６２３には、それぞれ表示部６２
５及び表示部６２７が設けられている。筐体６２１と筐体６２３は、軸部６３７により接
続されており、該軸部６３７を軸として開閉動作を行うことができる。また、筐体６２１
は、電源６３１、操作キー６３３、スピーカー６３５などを備えている。筐体６２１、筐
体６２３の少なくとも一には、先の実施の形態に示すトランジスタや半導体装置が組み込
まれている。

図７（Ｄ）は、携帯電話機であり、筐体６４０と筐体６４１の２つの筐体で構成されて
いる。さらに、筐体６４０と筐体６４１は、スライドし、図７（Ｄ）のように展開してい
る状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また
、筐体６４１は、表示パネル６４２、スピーカー６４３、マイクロフォン６４４、ポイン
ティングデバイス６４６、カメラ用レンズ６４７、外部接続端子６４８などを備えている
。また、筐体６４０は、携帯電話機の充電を行う太陽電池セル６４９、外部メモリスロッ
ト６５０などを備えている。また、アンテナは、筐体６４１に内蔵されている。表示パネ
ル６４２にはタッチパネルが採用されており、パネルに表示された操作ボタン６４５を触
ることで携帯電話機の操作が出来る。筐体６４０と筐体６４１の少なくとも一には、先の
実施の形態に示すトランジスタや半導体装置が組み込まれている。

図７（Ｅ）は、デジタルカメラであり、本体６６１、表示部６６７、接眼部６６３、操
作スイッチ６６４、表示部６６５、バッテリー６６６などによって構成されている。本体
６６１内には、先の実施の形態に示すトランジスタや半導体装置が組み込まれている。

図７（Ｆ）は、テレビジョン装置６７０であり、筐体６７１、表示部６７３、スタンド
６７５などで構成されている。テレビジョン装置６７０の操作は、筐体６７１が備えるス
イッチや、リモコン操作機６８０により行うことができる。筐体６７１及びリモコン操作
機６８０には、先の実施の形態に示すトランジスタや半導体装置が組み込まれている。

上記実施の形態に示すトランジスタや半導体装置の適用範囲は極めて広く、様々な電子
機器に組み込むことができる。上記実施の形態に示すトランジスタ及び半導体装置は、酸
化物半導体をチャネル形成領域に用いることでオフ電流を低くでき、且つトランジスタの
チャネル長を小さくできることでオン電流を高めることができ、動作速度の向上、低消費
電力化など高性能化が達成できる。したがって、上記実施の形態に示すトランジスタや半
導体装置を適用する電子機器においても、電子機器自体の動作速度向上、低消費電力化を
実現でき、高性能な電子機器とすることができる。

また、上記実施の形態に示すトランジスタや半導体装置を、携帯電話機、携帯情報端末
、デジタルカメラ、電子書籍など、どこにでも持ち歩いて使用できる電子機器に適用すれ
ば、消費電力が低いため、長時間使用でき、充電回数を減らせるなど、利便性を向上させ
ることができる。また、動作速度が早いため、使用時のストレスも軽減できる。

本実施例では、露光装置の解像能力限界の寸法でパターンを形成した後に加熱処理によ
り酸化することでパターンを膨張させた状態と、比較例として露光装置の解像能力限界の
寸法でパターンを形成した状態と、を比較した結果を示す。

図９に、本実施例に係るサンプルＡ〜Ｃ（ＳａｍｐｌｅＡ〜Ｃ）の写真と、比較例であ
るリファレンス（ｒｅｆ−１）の写真を示す。また、下記表１に、図９に示すサンプルＡ
〜Ｃと、リファレンス（ｒｅｆ−１）と、を比較した数値結果を示す。

上記表１におけるスペースは、図９に示す写真中の「Ｑ」または「ｑ」で示す幅に相当
する。また、高さはパターン自体の高さに相当し、幅とはパターン自体の幅に相当する。

リファレンス（ｒｅｆ−１）１のサンプルは、絶縁表面上にチタン層を成膜し、露光装
置を用いてレジストパターンを形成し、レジストパターンをマスクとしてチタン層をエッ
チングすることで作製した。チタン層の膜厚は４００ｎｍとした。リファレンス（ｒｅｆ
−１）のパターンは、露光装置の解像能力限界を狙ってスペースを設定してレジストパタ
ーンを形成し、当該レジストパターンをマスクとしてチタン層をエッチングすることで作
製した。

サンプルＡ〜Ｃは、リファレンス（ｒｅｆ−１）と同じ条件でチタン層のパターンを形
成した。そして、各条件で加熱処理により酸化させ、チタン層を膨張させた。

サンプルＡ〜Ｃの加熱条件を下記表２に示す。

図９及び表１の結果から、加熱処理を行うことで、パターンが膨張し、スペースを狭く
できることがわかる。このパターンを、上記実施の形態の第２の導電層パターンに適用す
れば、スペースはチャネル長とすることができる。したがって、加熱処理を行うことで、
チャネル長を小さくでき、微細化できることがわかる。

図１０に、本実施例に係るサンプルＤ〜Ｆ（ＳａｍｐｌｅＤ〜Ｆ）、比較例のリファレ
ンス（ｒｅｆ−２）の写真を示す。また、下記表３に、図１０に示すサンプルＤ〜Ｆと、
リファレンス（ｒｅｆ−２）と、を比較した数値結果を示す。

上記表３におけるスペースは、図１０に示す写真中の「Ｑ」または「ｑ」で示す幅に相
当する。また、高さはパターン自体の高さに相当し、幅とはパターン自体の幅に相当する
。

リファレンス（ｒｅｆ−２）のサンプルは、絶縁表面上にチタン層を成膜し、露光装置
を用いてレジストパターンを形成し、レジストパターンをマスクとしてチタン層をエッチ
ングすることで作製した。チタン層の膜厚は４００ｎｍとした。ここでは、リファレンス
（ｒｅｆ−２）のパターンは、上記リファレンス（ｒｅｆ−１）よりも広いスペースを設
定してレジストパターンを形成し、当該レジストパターンをマスクとしてチタン層をエッ
チングすることで作製した。

サンプルＤ〜Ｆは、リファレンス（ｒｅｆ−２）と同じ条件でチタン層のパターンを形
成した。そして、各条件で加熱処理により酸化させ、チタン層を膨張させた。

なお、サンプルＤの加熱条件はサンプルＡと同じである。サンプルＥの加熱条件はサン
プルＢと同じである。サンプルＦの加熱条件はサンプルＣと同じである。

図１０及び表３の結果から、加熱処理を行うことで、パターンが膨張し、スペースを狭
くできることがわかる。パターンを、上記実施の形態の第２の導電層パターンに適用すれ
ば、スペースはチャネル長とすることができる。したがって、加熱処理を行うことで、チ
ャネル長を小さくでき、微細化できることがわかる。

１００基板
１０２絶縁層
１０６酸化物半導体層
１０８第１の導電層
１０９第２の導電層
１１２ゲート絶縁層
１１４ゲート電極
１１６絶縁層
１１８絶縁層
１５０トランジスタ
１８０トランジスタ
５１０トランジスタ
５１２第１のトランジスタ
５１４第２のトランジスタ
５２０メモリセルアレイ
５３０メモリセル
５３１トランジスタ
５３２容量素子
５３５第２の配線
５３６第１の配線
５４０メモリセルアレイ
５４５第１の配線
５４６第２の配線
５４７第３の配線
５４８第４の配線
５４９第５の配線
５５０メモリセル
５５１第１のトランジスタ
５５２第２のトランジスタ
５５３第３のトランジスタ
５５４第４のトランジスタ
５５５第５のトランジスタ
５５６第６のトランジスタ
６０１筐体
６０２筐体
６０３表示部
６０４キーボード
６１１本体
６１２スタイラス
６１３表示部
６１４操作ボタン
６１５外部インターフェイス
６２０電子書籍
６２１筐体
６２３筐体
６２５表示部
６２７表示部
６３１電源
６３３操作キー
６３５スピーカー
６３７軸部
６４０筐体
６４１筐体
６４２表示パネル
６４３スピーカー
６４４マイクロフォン
６４５操作ボタン
６４６ポインティングデバイス
６４７カメラ用レンズ
６４８外部接続端子
６４９太陽電池セル
６５０外部メモリスロット
６６１本体
６６３接眼部
６６４操作スイッチ
６６５表示部
６６６バッテリー
６６７表示部
６７０テレビジョン装置
６７１筐体
６７３表示部
６７５スタンド
６８０リモコン操作機
１０６ａ酸化物半導体層
１０８ａ第１の導電層パターン
１０８ｂ第１の導電層パターン
１０９ａ第２の導電層パターン
１０９ｂ第２の導電層パターン
１１０ａ金属酸化物層
１１０ｂ金属酸化物層
１１１ａレジストマスク
１１１ｂレジストマスク
１８１ａ酸化領域
１８１ｂ酸化領域

Claims

酸化物半導体層と、
前記酸化物半導体層と電気的に接続された、ソース電極と、
前記酸化物半導体層と電気的に接続された、ドレイン電極と、
前記酸化物半導体層と接する領域を有する、ゲート絶縁層と、
前記ゲート絶縁層を介して、前記酸化物半導体層と重なる領域を有する、ゲート電極層と、を有し、
前記ソース電極は、端部に、酸化領域を有し、
前記ドレイン電極は、端部に、酸化領域を有することを特徴とする半導体装置。
酸化物半導体層と、
前記酸化物半導体層と電気的に接続された、ソース電極と、
前記酸化物半導体層と電気的に接続された、ドレイン電極と、
前記酸化物半導体層と接する領域を有する、ゲート絶縁層と、
前記ゲート絶縁層を介して、前記酸化物半導体層と重なる領域を有する、ゲート電極層と、を有し、
前記ソース電極は、端部に、第１の酸化領域を有し、
前記ドレイン電極は、端部に、第２の酸化領域を有し、
前記ゲート絶縁層は、前記第１の酸化領域と接する領域と、前記第２の酸化領域と接する領域とを有することを特徴とする半導体装置。