JP2009533884A - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法 Download PDF

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Abstract

下記の化学式１で表示される複合体を活性層に含む半導体素子に係り、亜鉛酸化物に複合化されるガリウム酸化物及びインジウム酸化物の含有量を調節することによって光感度特性を改善し、ディスプレイのスイッチング特性及び駆動トランジットの駆動特性が改良される。
（化１）
ｘ（Ｇａ２Ｏ３）・ｙ（Ｉｎ２Ｏ３）・ｚ（ＺｎＯ）・・・化学式１ （ただし式中、ｘ、ｙ、ｚは、０．７５≦ｘ／ｚ≦３．１５、０．５５≦ｙ／ｚ≦１．７０である。）
【選択図】 図１

Description

本発明は半導体素子及びその製造方法に関し、特に、亜鉛酸化物にガリウム及びインジウムをドーピングした複合半導体物質を活性層として用いて形成したＺｎＯ系薄膜トランジスタに関する。
近年、比較的大面積を有するＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）ディスプレイについての研究が活発に進められており、これを達成するために、ＯＬＥＤの駆動トランジスタとして、定電流特性を確保して安定した作動及び耐久性が確保されたトランジスタ開発が要求されている。
非晶質シリコン（ａ−Ｓｉ）ＴＦＴは、低温工程で製造されるが、このようなＴＦＴは移動度（Ｍｏｂｉｌｉｔｙ）が非常に小さく、定電流バイアス（Ｃｏｎｓｔａｎｔ Ｃｕｒｒｅｎｔ Ｂｉａｓ）条件を満足できない。一方、多結晶シリコン（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ−Ｓｉ）ＴＦＴは、高い移動度と満足すべき定電流テスト条件とを有する一方、均一した特性確保が困難であり、大面積化が容易ではなく、かつ高温工程が必要である。
ＺｎＯ物質は、その酸素含有量によって、導電性、半導体性、及び抵抗性の三種の性質をいずれも具現できる物質であり、最近、ＺｎＯ系半導体物質を活性層に適用したトランジスタについて発表があった。ＺｎＯ系半導体物質を活性層に適用したトランジスタが、ＯＬＥＤ、ＬＣＤを含むディスプレイに適用されるためには、定電流特性だけではなく、Ｏｎ／Ｏｆｆ時に同一の特性を示す安定した駆動特性が要求される。
本発明の好適な実施形態の態様は、光敏感度特性が向上し、Ｏｎ／Ｏｆｆ時の駆動特性に違いのない非晶質ＺｎＯ系薄膜トランジスタ及びその製造方法を提供することである。
本発明の好適な実施形態の態様に係る半導体素子は、基板と、前記基板上に下記の化学式１で表示される複合体を含む活性層と、前記活性層に電気的に接続されるソース電極及びドレイン電極と、前記活性層に形成されるゲート電極と、前記ゲート電極と活性層との間に介在するゲート絶縁層とを有する。
（化１）
ｘ（Ｇａ２Ｏ３）・ｙ（Ｉｎ２Ｏ３）・ｚ（ＺｎＯ））・・・化学式１
（ただし式中、ｘ、ｙ、ｚは、
０．７５≦ｘ／ｚ≦３．１５であり、０．５５≦ｙ／ｚ≦１．７０である。）
本発明の好適な実施形態によれば、前記化学式１で、ｘ、ｙ及びｚは、０．８５≦ｘ／ｚ≦３．０５であり、０．６５≦ｙ／ｚ≦１．７０である。
本発明の好適な実施形態によれば、前記化学式１で、ｘ、ｙ及びｚは、１．１５≦ｘ／ｚ≦２．０５であり、１．１５≦ｙ／ｚ≦１．７０である。
本発明の好適な実施形態によれば、前記化学式１で、ｘ、ｙ及びｚは、１．２５≦ｘ／ｚ≦１．９５であり、１．２５≦ｙ／ｚ≦１．７０である。
本発明の好適な実施形態によれば、前記化学式１で、ｘ、ｙ及びｚは、１．２５≦ｘ／ｚ≦１．４５であり、１．４５≦ｙ／ｚ≦１．６５である。
本発明の好適な他の実施形態の態様に係る半導体素子の製造方法は、基板上に、下記の化学式１で表示される複合体を含む活性層と、ソース電極及びドレイン電極と、ゲート絶縁層と、ゲート電極とを形成する段階を有する。
（化２）
ｘ（Ｇａ２Ｏ３）・ｙ（Ｉｎ２Ｏ３）・ｚ（ＺｎＯ）・・・化学式１
（ただし式中、ｘ、ｙ、ｚは、
０．７５≦ｘ／ｚ≦３．１５であり、０．５５≦ｙ／ｚ≦１．７０である。）
本発明の好適な他の実施形態によれば、前記活性層は、基板上に形成され、ソース電極及びドレイン電極は、前記活性層と接続されるように形成され、前記ゲート絶縁層は、前記活性層上部に形成され、前記ゲート電極は、活性層上方に形成される。
あるいはまた、前記ゲート電極は、基板上に形成され、前記ゲート絶縁層は、前記ゲート電極上部に形成され、前記活性層は、前記ゲート絶縁層上部に形成され、前記ソース電極及びドレイン電極は、前記活性層に接続されるように形成される。
本発明の好適な実施形態によれば、非晶質亜鉛酸化物（ＺｎＯ）系複合半導体を含む活性層を利用することによって、光感度特性が向上し、電気的安定性を有するＴＦＴを得ることができる。そして、前記亜鉛酸化物系複合半導体は、非晶質であるので、均一性にすぐれ、かつ大面積ディスプレイにも適用可能である。
本発明の図面は、後述する詳細な説明を補完するために一実施形態で利用された一方法、構造及び／または材料の一般的な特徴を図示している。しかし、かような図面は、あらゆる与えられた実施形態の正確な構造または性能を明確に反映しているのではなく、一実施形態による数値または特定範囲に定義または限定されると解釈されることがあってはならない。例えば、分子、層、領域及び／または構造的構成要素の相対的な厚さ及び位置は、明瞭に表示するために、縮少または誇張されて示している。さまざまな図面で類似しているか、または同じ参照番号は、同じ様であるか、または同じ構成要素または特徴を示すと理解されねばならない。
以下、本発明についてさらに詳細に説明する。。
一構成要素（ｅｌｅｍｅｎｔ）または層が、他の構成要素または層との関係において、「上部に形成された（ｏｎ）」、「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ ｔｏ」）という場合は、他の構成要素または層の上部に直接的に形成、接続またはカップリングされているか、または媒介構成要素（ｉｎｔｅｒｖｅｎｉｎｇ ｅｌｅｍｅｎｔ）または層が存在しうる。これと対照的に、一構成要素が他の構成要素または層に「直接的に上部に形成された（ｄｉｒｅｃｔｌｙ ｏｎ）」、「直接的に接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」、「直接的にカップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」ということは、媒介構成要素または層が存在しない。同じ番号は、明細書全体的にわたって同じ構成要素を示す。用語「及び／または」は、一つ以上の関連したリストされたアイテムのいかなる組み合わせ及びあらゆる組み合わせを含む。
たとえば、用語の「第１の」、「第２の」、「第３の」は、多様な構成要素、成分、領域、層及び／または区域を説明するのに使われるとしても、該構成要素、成分、領域、層及び／または区域は、この用語に限定されるということを意味しない。この用語は、一構成要素、成分、領域、層または区域を他の構成要素、領域、層または区域と区別するためだけに使われる。それにより、下記で議論される第１構成要素、第１成分、第１領域、第１層または第１区域は、実施形態の教示範囲内で第２の構成要素、第２成分、第２領域、第２層または第２区域と称することもある。
「Ｂｅｎｅａｔｈ」、「ｂｅｌｏｗ」、「ｌｏｗｅｒ」、「ａｂｏｖｅ」、「ｕｐｐｅｒ」のような空間的相対的な意味を有する用語（「ｓｐａｔｉａｌｌｙ ｒｅｌａｔｉｖｅ ｔｅｒｍ」）は、図面に示すように、一構成要素または特徴を他の構成要素または特徴と関連することを説明するために、便宜上詳細な説明で使われる。
空間的相対的な意味を有する用語（「ｓｐａｔｉａｌｌｙ ｒｅｌａｔｉｖｅ ｔｅｒｍ」）は、図面で描写された配向性（ｏｒｉｅｎｔａｔｉｏｎ）と、使用または作動中の素子の異なる配向性とを包括するように使われる。例えば、もし図面の素子が逆さまであるならば、他の構成要素または特徴の「ｂｅｌｏｗ」または「ｂｅｎｅａｔｈ」と記載された構成要素は、構成要素または特徴の「ａｂｏｖｅ」という状態となりうる。それにより、用語「ｂｅｌｏｗ」は、「ａｂｏｖｅ」及び「ｂｅｌｏｗ」の配向性をいずれも含むことができる。あるいは素子は、９０°回転するか、または他の配向性を有することもあり、それに対応するように、空間で相対的に説明されるものである。
ここで使われた用語は、特定具現例のみを説明するために使われたものであり、実施形態に限定されることを意味するものではない。また、単数形態「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈上明白に指しているものがない限り、複数形態も含むと解釈されねばならない。明細書で使われた用語「ｃｏｍｐｒｉｓｅｓ」及び／または「ｃｏｍｐｒｉｓｉｎｇ」は、決まった特徴、整数、段階、作業、構成要素及び／または構成成分の存在を特定するが、一つ以上の他の特徴、整数、段階、作業、構成要素及び／またはそのグループを排除するものではない。
実施形態は断面図でもって説明され、それは、理想的な具現例（及び中間構造物）を図式的に示した図面である。例えば、製造技術及び／または許容誤差によって、そのように図面の形態が変化しうる。それにより、実施形態は、図示された領域の特定形態のみに限定されると解釈されてはならず、製造過程によって形態が変化されうる。例えば、インプラントされた領域は、長方形で図示されるが、それは、典型的にラウンドされたり、または湾曲された特徴及び／または（インプラント領域から非インプラント領域に二元的に変化するよりは）エッジで、インプラント濃度勾配を有することができる。
これと同様に、インプラントによって埋め込まれた領域（ｂｕｒｉｅｄ ｒｅｇｉｏｎ）が形成されることによって、埋め込み領域とインプラントが起こる表面との間の領域に若干のインプラントが起こる。それにより、図示された領域は本来図式的であり、これらの形態が素子の領域の実際的な形態を示すと解釈されることがあってはならず、実施形態の範囲に限定されることがあってはならない。
特別に定義されていなければ、技術的及び科学的用語を含め、あらゆる用語は、具現例が関連した当該技術分野の当業者に一般的に理解されるところと同じ意味を有する。一般的に利用される辞典で定義された用語は、関連分野の文脈での意味と同じ意味を有すると解釈されねばならず、特定的に定義されていない限り、理想的な意味または過度に文語的な意味に解釈されることがあってはならない。
以下、添付した図面を参照しつつ、本発明の具体的な実施形態について説明する。
図１は、本発明の一実施形態による半導体素子の積層断面を示す断面図である。
まず、図１を参照すると、基板１０上に、非晶質亜鉛酸化物系複合半導体を含んだパターニングされた活性層１１が形成され、活性層１１の両側に、ソース電極１２ｓ及びドレイン電極１２ｄが形成される。ソース電極１２ｓ及びドレイン電極１２ｄは、活性層１１の両端に所定の幅ほど重畳し、ゲート電極１４から絶縁される。
本発明による活性層は、下記の化学式１で表示される非晶質亜鉛酸化物系複合半導体を含む。
（化３）
ｘ（Ｇａ２Ｏ３）・ｙ（Ｉｎ２Ｏ３）・ｚ（ＺｎＯ）・・・化学式１
（ただし式中、ｘ、ｙ、ｚは、
０．７５≦ｘ／ｚ≦３．１５、０．５５≦ｙ／ｚ≦１．７０である。）
非晶質亜鉛酸化物系複合半導体において、Ｇａ含有量が少なすぎれば、光に敏感であり、光が照射されたときにＩｏｆｆ電流が増加し、一方、Ｇａ含有量が多すぎれば、Ｉｏｎ／Ｉｏｆｆ比率が悪くなってＴＦＴ特性が低下するという傾向がある。また、Ｉｎ含有量が少なすぎれば、キャリアの移動度が小さくなり、Ｉｎ含有量が多すぎれば、光に敏感であり、スレショルド電圧が光によって変わる特性がある。
かような側面から、ｘ、ｚの比率は０．７５≦ｘ／ｚ≦３．１５に、ｙ、ｚの比率は０．５５≦ｙ／ｚ≦１．７０に維持されることが好ましく、望ましくはｘ／ｚは０．８５≦ｘ／ｚ≦３．０５であり、ｙ／ｚは０．６５≦ｙ／ｚ≦１．７０であり、より望ましくは１．１５≦ｘ／ｚ≦２．０５であり、１．１５≦ｙ／ｚ≦１．７０であり、一層望ましくは１．２５≦ｘ／ｚ≦１．９５であり、１．２５≦ｙ／ｚ≦１．７０であり、最も望ましくは１．２５≦ｘ／ｚ≦１．４５であり、１．４５≦ｙ／ｚ≦１．６５の範囲である。
上記化学式１の非晶質亜鉛酸化物系複合半導体物質は、低温蒸着工程が適用可能であり、プラスチック基板、ソーダライムガラスなどに対する低温工程に適用が可能である。また、非晶質特性を示すので、大面積ディスプレイでも均一した特性を示すことができる。
前述の組成を有する非晶質亜鉛酸化物系複合半導体は、ガリウム酸化物、インジウム酸化物及び亜鉛酸化物の複合体ターゲットを利用し、従来公知のスパッタリング法によって形成され、それ以外にも、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）のような化学的蒸着法を利用することも可能である。
ソース電極１２ｓ及びドレイン電極１２ｄは、導電性金属酸化物、または金属物質から形成しうる。導電性金属酸化物としては、一般的に知られたＩＴＯ（Ｔｉｎ−ｄｏｐｅｄ Ｉｎｄｉｕｍ Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＺＡＯ（Ａｌｕｍｉｎｕｍ−ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）などが例示され、金属物質としては、Ｔｉ、Ｐｔ、Ｃｒ、Ｗ、Ａｌ、Ｎｉ、Ｃｕ、Ｍｏ、Ｔａ、またはこれらの合金が使われうる。ソース電極及びドレイン電極として金属層を利用する場合、金属層を複数層に形成することも可能である。また、金属層を使用する場合、金属層と活性層との間にｎ＋層を形成し、コンタクト（Ｃｏｎｔａｃｔ）特性を改善することが望ましく、かようなｎ＋層は、導電性金属酸化物または酸素欠乏されたガリウム酸化物−インジウム酸化物−亜鉛酸化物複合体を使用して形成できる。
基板は、シリコン基板、ガラス基板、プラスチック基板のような基板が使用可能である。
活性層１１及びソース電極１２ｓ、ドレイン電極１２ｄ上には、ゲート絶縁層１３が形成される。ここで、ゲート絶縁層１３は一般的に知られたゲート絶縁物質が使用可能であり、具体的には、シリコン窒化物、シリコン酸化物、または酸化ハフニウム、酸化アルミニウムのような高誘電酸化物が例示される。
ゲート電極１４は、ゲート絶縁層１３の上部に形成され、ゲート電極は、活性層１１に対応する位置に設けられる。ゲート電極１４は、ソース／ドレイン電極層と同じ金属または他の金属によって形成されうる。具体的にはＴｉ、Ｐｔ、Ｃｒ、Ｗ、Ａｌ、Ｎｉ、Ｃｕ、Ｍｏ、Ｔａ、またはこれらの合金が使われうる。ゲート電極として金属層を利用する場合、金属層を多重層に形成することも可能である。これとは異なり、金属酸化物によって形成することも可能である。
本発明の一実施形態による半導体素子は、図１で示した場合とは異なり、ゲート電極の位置を異ならせ、図２の構造に形成することも可能である。
図２を参照すると、基板２０上に、ゲート電極２１が形成されており、ゲート電極２１上には、ゲート絶縁層２２が形成されている。ゲート絶縁層２２上に、非晶質亜鉛酸化物系複合半導体を含むパターニングされた活性層２３が形成される。ＺｎＯ系の活性層２３の両側上部には、ソース電極２４ｓとドレイン電極２４ｄとが設けられる。
本発明の一実施形態による半導体素子は、図１及び図２に示すような積層構造以外に、ゲート絶縁膜上部に、ソース／ドレイン電極をまず形成し、該ソース／ドレイン電極上部に、活性層を形成する構造を有することも可能である。
次に、本発明の他の実施形態による半導体素子の製造工程について述べる。
図３〜図９は、図１に示した半導体素子の概略的製造工程を説明するための断面図である。
図３に示すように、基板１０上に、活性層を形成するための半導体物質層１１’をＤＣマグネトロンスパッタリング法、化学気相蒸着（ＣＶＤ）法、原子層蒸着（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などによって形成する。
図４に示すように、フォトリソグラフィ法によって、半導体物質層１１’をパターニングし、活性層１１を得る。
図５に示すように、活性層１１上に、ＲＦマグネトロンスパッタリング、化学気相蒸着（ＣＶＤ）法、真空蒸発蒸着法、ｅビーム真空蒸発蒸着法、原子層蒸着（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によって、ソース／ドレイン物質層１２を全面的に形成する。
図６に示すように、ソース／ドレイン物質層１２をパターニングし、活性層１１の両側上に接触するようにソース電極１２ｓ及びドレイン電極１２ｄを形成する。
図７に示すように、化学気相蒸着法（ＣＶＤ）及び／又はＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法のような一般的な方法によってゲート絶縁層形成用物質を蒸着し、ソース電極１２ｓ及びドレイン電極１２ｄを覆うゲート絶縁層１３を積層構造物上に全面的に形成する。
図８に示すように、ゲート電極物質を蒸着し、パターニングすることによって、活性層１１に対応する位置にゲート電極１４を形成する。
図９に示すように、４００℃以下の温度で、活性層１１及び活性層１１の両側に接触したソース電極１２ｓ及びドレイン電極１２ｄを含む積層構造物をアニーリングする。このときアニーリングは、窒素雰囲気下で行われ、一般的なファーネス、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）、レーザ又はホットプレート等によってなされうる。かようなアニーリングによれば、活性層１１とソース電極１２ｓ、ドレイン電極１２ｄとのコンタクトが安定化する。
図１０〜図１４は、図２に示した半導体素子の概略的製造工程を説明するための断面図である。
図１０に示すように、基板２０上にゲート電極物質を蒸着した後、これをパターニングしてゲート電極２１を形成する。
図１１に示すように、ゲート絶縁層２２をゲート電極２１上部に形成する。ゲート絶縁層２２は、ＣＶＤ又はＰＥＣＶＤによって形成する。
図１２に示すように、化学式１の非晶質ＺｎＯ系複合半導体形成用のターゲットを利用して半導体膜を形成し、これをフォトリソグラフィ法を利用してパターニングし、活性層２３を得る。
図１３に示すように、ソース／ドレイン電極物質を蒸着した後でこれをパターニングし、ソース電極２４ｓ及びドレイン電極２４ｄを得る。
図１４に示すように、活性層２３及び活性層２３の両側に接触したソース電極２４ｓ及びドレイン電極２４ｄを含む積層構造物をアニーリングする。このときのアニーリングは４５０℃以下の温度であり、特に２００〜３５０℃で実施し、窒素ガスのような不活性ガス雰囲気下で行われる。そしてアニーリングは、一般的なファーネス、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）、レーザ又はホットプレートを利用して実施する。かようなアニーリングによれば、活性層２３とソース／ドレイン電極２４ｓ、２４ｄとのコンタクトが安定化する。
基板上に、ゲート電極物質としてＭｏを使用し、ゲート絶縁体としてシリコン窒化物層を形成した後、Ｇａ、Ｉｎ、Ｚｎの原子比率がそれぞれ１：１：１、２：２：１、３：２：１及び４：２：１である複合体酸化物ターゲットを使用して半導体膜を形成した後、パターニングし、活性層を形成した。
次に、ＩＺＯ物質を蒸着した後でパターニングし、ソース／ドレイン電極を形成し、その結果物を窒素雰囲気下でアニーリングした後、シリコン酸化物のパッシベーション膜が形成される。
上記工程によって形成された半導体膜に対して、誘導結合プラズマ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：ＩＣＰ）分析を実行し、Ｇａ、Ｉｎ、Ｚｎの比率を測定し、その結果を下記の表１及び図１５に示し、Ｌｉｇｈｔ ｏｎ／ｏｆｆ時のゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）変化特性を測定し、その結果を図１６〜図２０に示す。
Figure 2009533884
 ※ＩＣＰ分析時に±０．２の誤差範囲存在
一方、Ｇａ：Ｉｎ：Ｚｎの比率が２．７：３．１：１．０であるＴＦＴを使用して定電流テストを実施し、これを図２１に示す。
定電流テスト時のＴＦＴの温度は４５℃であり、ソース／ドレインに印加された電流は３μＡであり、印加時間は１００時間ほどであった。図２１から分かるように、ソース電極／ゲート電極間の変動電圧（ＤｅｌｔａＶ）を測定した結果、測定時間の間、０．３Ｖ以下を維持した。
また、定電流テスト前後のゲート電圧（Ｖｇ）／ドレイン電流（Ｉｄ）変化特性を測定し、これを図２２及び図２３に示す。
図２２は、定電流テスト前の結果を示すものであり、オン−カレントは１０−４Ａであり、オフ−カレントは１０−１２Ａであり、従ってオン−カレント／オフ−カレント比（Ｒａｔｉｏ）は１０８となる。このときの活性層での移動度は４０ｃｍ２／Ｖｓ、ゲートスイング電圧は約０．３８５Ｖ／ｄｅｃと計算された。
図２３は、定電流テスト後の結果を示すものであり、図２２と図２３とを比較してみれば、両グラフ上に大差がないことが分かる。すなわち、１００時間の間３μＡを印加した定電流テスト後にも特性変化なしに、もとの電気的特性をそのまま維持していることが分かる。
上記のような実施形態を介し、本発明が属する技術分野で当業者ならば、本発明の技術的思想によって、ＺｎＯ系ＴＦＴを利用する多様な電子素子又は装置を製造できるであろう。よって、本発明の範囲は、説明した実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想によって定められものである。
本発明の一実施形態による半導体素子の積層断面を示す断面図である。 本発明の一実施形態による半導体素子の他の例の積層断面を示す断面図である。 図１に示した半導体素子の概略的製造工程を説明するための断面図である。 図１に示した半導体素子の概略的製造工程を説明するための断面図である。 図１に示した半導体素子の概略的製造工程を説明するための断面図である。 図１に示した半導体素子の概略的製造工程を説明するための断面図である。 図１に示した半導体素子の概略的製造工程を説明するための断面図である。 図１に示した半導体素子の概略的製造工程を説明するための断面図である。 図１に示した半導体素子の概略的製造工程を説明するための断面図である。 図２に示した半導体素子の概略的製造工程を説明するための断面図である。 図２に示した半導体素子の概略的製造工程を説明するための断面図である。 図２に示した半導体素子の概略的製造工程を説明するための断面図である。 図２に示した半導体素子の概略的製造工程を説明するための断面図である。 図２に示した半導体素子の概略的製造工程を説明するための断面図である。 ＺｎＯ系ＴＦＴの誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）分析結果を示すグラフである。 ＺｎＯ系ＴＦＴの光感度特性分析結果で、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）変化特性を示すグラフである。 ＺｎＯ系ＴＦＴの光感度特性分析結果で、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）変化特性を示すグラフである。 ＺｎＯ系ＴＦＴの光感度特性分析結果で、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）変化特性を示すグラフである。 ＺｎＯ系ＴＦＴの光感度特性分析結果で、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）変化特性を示すグラフである。 ＺｎＯ系ＴＦＴの光感度特性分析結果で、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）変化特性を示すグラフである。 ＺｎＯ系ＴＦＴの定電流テスト結果を示すグラフである。 ＺｎＯ系ＴＦＴにおいて、定電流テスト前のゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）変化特性を示すグラフである。 ＺｎＯ系ＴＦＴにおいて、定電流テスト後のゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）変化特性を示すグラフである。
符号の説明
１０、２０ 基板
１１、２３ 活性層
１１’ 半導体物質層
１２ｓ、２４ｓ ソース電極
１２ｄ、２４ｄ ドレイン電極
１３、２２ ゲート絶縁層
１４、２１ ゲート電極

Claims (23)

  1. 基板と、
    前記基板上に下記の化学式１で表示される複合体を含む活性層と、
    前記活性層に電気的に接続されるソース電極及びドレイン電極と、
    前記活性層に形成されるゲート電極と、
    前記ゲート電極と活性層との間に介在するゲート絶縁層とを有することを特徴とする半導体素子。
    （化１）
    ｘ（Ｇａ２Ｏ３）・ｙ（Ｉｎ２Ｏ３）・ｚ（ＺｎＯ）・・・化学式１
    （ただし式中、ｘ、ｙ、ｚは、
    ０．７５≦ｘ／ｚ≦３．１５であり、０．５５≦ｙ／ｚ≦１．７０である。）
  2. 前記化学式１で、ｘ、ｙ及びｚは、０．８５≦ｘ／ｚ≦３．０５であり、０．６５≦ｙ／ｚ≦１．７０であることを特徴とする請求項１に記載の半導体素子。
  3. 前記化学式１で、ｘ、ｙ及びｚは、１．１５≦ｘ／ｚ≦２．０５であり、１．１５≦ｙ／ｚ≦１．７０であることを特徴とする請求項１に記載の半導体素子。
  4. 前記化学式１で、ｘ、ｙ及びｚは、１．２５≦ｘ／ｚ≦１．９５であり、１．２５≦ｙ／ｚ≦１．７０であることを特徴とする請求項１に記載の半導体素子。
  5. 前記化学式１で、ｘ、ｙ及びｚは、１．２５≦ｘ／ｚ≦１．４５であり、１．４５≦ｙ／ｚ≦１．６５であることを特徴とする請求項１に記載の半導体素子。
  6. 前記ソース電極及びドレイン電極は、ＩＴＯ（ｔｉｎ−ｄｏｐｅｄ ｉｎｄｉｕｍ ｏｘｉｄｅ）、ＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、及びＺＡＯ（ａｌｕｍｉｎｕｍ−ｄｏｐｅｄ ｚｉｎｃ ｏｘｉｄｅ）よりなる群より選択される金属酸化物より形成されることを特徴とする請求項１に記載の半導体素子。
  7. 前記ソース電極及びドレイン電極は、Ｔｉ、Ｐｔ、Ｃｒ、Ｗ、Ａｌ、Ｎｉ、Ｃｕ、Ｍｏ、Ｔａ及びこれらの合金からなる群から選択される金属を含むことを特徴とする請求項１に記載の半導体素子。
  8. 前記ソース電極及びドレイン電極は、複数の金属層によって形成されることを特徴とする請求項７に記載の半導体素子。
  9. 前記ソース電極又はドレイン電極と前記活性層との間に、ｎ＋層が形成されることを特徴とする請求項７に記載の半導体素子。
  10. 前記ゲート絶縁層は、窒化物、酸化物、又は高誘電酸化物を含むことを特徴とする請求項１に記載の半導体素子。
  11. 前記ゲート電極は、Ｔｉ、Ｐｔ、Ｃｒ、Ｗ、Ａｌ、Ｎｉ、Ｃｕ、Ｍｏ、Ｔａ及びこれらの合金からなる群から選択される金属を含むことを特徴とする請求項１に記載の半導体素子。
  12. 前記基板は、ガラス基板又はプラスチック基板であることを特徴とする請求項１に記載の半導体素子。
  13. 基板上に下記の化学式１で表示される複合体を含む活性層と、ソース電極及びドレイン電極と、ゲート絶縁層と、ゲート電極とを形成する段階とを有することを特徴とする半導体素子の製造方法。
    （化２）
    ｘ（Ｇａ２Ｏ３）・ｙ（Ｉｎ２Ｏ３）・ｚ（ＺｎＯ）・・・化学式１
    （ただし式中、ｘ、ｙ、ｚは、
    ０．７５≦ｘ／ｚ≦３．１５であり、０．５５≦ｙ／ｚ≦１．７０である。）
  14. 前記活性層は、基板上に形成され、ソース電極及びドレイン電極は、前記活性層と電気的に接続されるように形成され、前記ゲート絶縁層は、前記活性層上部に形成され、前記ゲート電極は、活性層上方に形成されることを特徴とする請求項１３に記載の半導体素子の製造方法。
  15. 前記ゲート電極は、基板上に形成され、前記ゲート絶縁層は、前記ゲート電極上部に形成され、前記活性層は、前記ゲート絶縁層上部に形成され、前記ソース電極及びドレイン電極は前記活性層に接続されるように形成されることを特徴とする請求項１３に記載の半導体素子の製造方法。
  16. 前記化学式１で、ｘ、ｙ及びｚは、０．８５≦ｘ／ｚ≦３．０５であり、０．６５≦ｙ／ｚ≦１．７０であることを特徴とする請求項１３に記載の半導体素子の製造方法。
  17. 前記化学式１で、ｘ、ｙ及びｚは、１．１５≦ｘ／ｚ≦２．０５であり、１．１５≦ｙ／ｚ≦１．７０であることを特徴とする請求項１３に記載の半導体素子の製造方法。
  18. 前記化学式１で、ｘ、ｙ及びｚは、１．２５≦ｘ／ｚ≦１．９５であり、１．２５≦ｙ／ｚ≦１．７０であることを特徴とする請求項１３に記載の半導体素子の製造方法。
  19. 前記化学式１で、ｘ、ｙ及びｚは、１．２５≦ｘ／ｚ≦１．４５であり、１．４５≦ｙ／ｚ≦１．６５であることを特徴とする請求項１３に記載の半導体素子の製造方法。
  20. 前記ソース電極及びドレイン電極は、金属酸化物によって形成されることを特徴とする請求項１３に記載の半導体素子の製造方法。
  21. 前記活性層と前記ソース電極及びドレイン電極との間に、ｎ＋層を形成する段階をさらに有することを特徴とする請求項１３に記載の半導体素子の製造方法。
  22. 前記活性層、ソース電極及びドレイン電極を形成した後、前記活性層、ソース電極及びドレイン電極をアニーリングする段階をさらに有することを特徴とする請求項１３に記載の半導体素子の製造方法。
  23. 前記アニーリングは、窒素雰囲気中で、４００℃以下の温度で実施されることを特徴とする請求項２２に記載の半導体素子の製造方法。
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