KR20180121892A - 산화물 반도체 화합물, 산화물 반도체 화합물의 층을 구비하는 반도체 소자, 및 적층체 - Google Patents

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히데오 호소노
도시오 가미야
히데야 구모미
정환 김
노부히로 나카무라
사토루 와타나베
나오미치 미야카와
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고쿠리츠다이가쿠호진 토쿄고교 다이가꾸
에이지씨 가부시키가이샤
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Abstract

갈륨 및 산소를 포함하고, 광학 밴드 갭이 3.4eV 이상이고, 300K에 있어서의 홀(Hall) 측정에 의해 얻어지는 전자의 홀(Hall) 이동도가 3㎠/Vs 이상인, 산화물 반도체 화합물이다.

Description

산화물 반도체 화합물, 산화물 반도체 화합물의 층을 구비하는 반도체 소자, 및 적층체
본 발명은 산화물 반도체 화합물, 산화물 반도체 화합물의 층을 구비하는 반도체 소자, 및 적층체에 관한 것이다.
종래부터, 예를 들어 TFT(박막 트랜지스터) 등의 반도체 소자에 있어서의 반도체 재료로서, 실리콘이 널리 사용되어 왔다.
최근에는, 금속 양이온을 포함하는 산화물 반도체 중에는, 광학 밴드 갭이 비교적 넓고, 이동도가 비교적 큰 화합물이 존재한다는 것이 알려지게 되어, 그러한 산화물 반도체를 반도체 소자에 적용하는 시도가 이루어지고 있다.
그 중에서도 ZnO 및 In-Ga-Zn-O 등의 산화물 반도체는, 투명한 데다가, 아몰퍼스 실리콘이나 저온 폴리실리콘에 필적하는 특성을 가져, 차세대 TFT에 대한 적용이 주목받고 있다(예를 들어 특허문헌 1).
일본 특허 제5589030호 명세서 일본 특허 공개 제2007-115902호 공보
전술한 바와 같이, 산화물 반도체 화합물은, 실리콘을 대체하는 재료로서, 반도체 소자에 대한 적용이 기대되고 있다.
이들 산화물 반도체를 액정 패널의 구동 소자로서 사용하는 경우, 백라이트로부터의 가시광이나 자외선을 포함한 외광을 받을 가능성이 있다. 또한, OLED(유기 발광 다이오드) 패널의 구동 소자로서 사용하는 경우에는, 발광한 광의 조사를 받을 가능성이 있다. 이러한 상황에서, In-Ga-Zn-O 등의 산화물 반도체는, 누설 전류가 증대되고, 액정 패널이나 OLED 패널의 콘트라스트 저하 등의 문제가 발생한다는 것이 알려져 있다. 이 때문에, 그러한 산화물 반도체는, 반도체 소자 내에, 차광층에 의해 차광되도록 하여 사용될 필요가 있다(예를 들어, 특허문헌 2).
산화물 반도체의 광조사 환경 하에 있어서의 그러한 특성 변동을 억제할 수 있다면, 차광층을 형성할 필요가 없어지고, 그러한 산화물 반도체를 갖는 반도체 소자의 구성 자유도가 비약적으로 높아질 것으로 예상된다.
본 발명은 이러한 배경에 비추어 이루어진 것이며, 본 발명에서는, 전술한 바와 같은 광조사에 의한 누설 전류의 발생을 유의미하게 억제할 수 있는 산화물 반도체 화합물을 제공하는 것을 목적으로 한다. 또한, 본 발명에서는, 그러한 산화물 반도체 화합물의 층을 구비하는 반도체 소자 및 적층체를 제공하는 것을 목적으로 한다.
본 발명에서는, 갈륨 및 산소를 포함하고, 광학 밴드 갭이 3.4eV 이상이고, 300K에 있어서의 홀(Hall) 측정에 의해 얻어지는 전자의 홀(Hall) 이동도가 3㎠/Vs 이상인, 산화물 반도체 화합물이 제공된다.
여기서, 상기 홀(Hall) 측정에 의해 얻어지는 전자 밀도 N의 온도 의존성을, 이하의 식으로 나타냈을 때,
N=N0exp(-Ea/kT) 식 (1)
N0은 1016㎝-3 이상이어도 된다. 단, T는 측정 온도(K)이고, k는 볼츠만 정수(eVK-1)이고, Ea는 활성화 에너지(eV)이다.
또한, 본 발명에서는 산화물 반도체 화합물의 층을 포함하는 반도체 소자이며,
상기 반도체 소자는 TFT(박막 트랜지스터), 태양 전지 또는 OLED(유기 발광 다이오드) 중 어느 것이고,
상기 층은, 전술한 바와 같은 특징을 갖는 산화물 반도체 화합물로 구성되는 것을 특징으로 하는 반도체 소자가 제공된다.
또한, 본 발명에서는 산화물 반도체 화합물의 층을 포함하는 반도체 소자이며,
상기 반도체 소자는 TFT(박막 트랜지스터)이고,
상기 층은 갈륨 및 산소를 포함하고, 광학 밴드 갭이 3.4eV 이상이고, 전계 효과 이동도가 5㎠/Vs 이상인 것을 특징으로 하는 반도체 소자가 제공된다.
또한, 본 발명에서는, 적층체이며,
기판과,
해당 기판의 상부에 설치된 산화물 반도체 화합물의 층
을 갖고,
상기 층은, 전술한 바와 같은 특징을 갖는 산화물 반도체 화합물로 구성되는 것을 특징으로 하는 적층체가 제공된다.
본 발명에서는, 전술한 바와 같은 광조사에 의한 누설 전류의 발생을 유의미하게 억제할 수 있는 산화물 반도체 화합물을 제공하는 것이 가능하게 된다. 또한, 본 발명에서는, 그러한 산화물 반도체 화합물의 층을 구비하는 반도체 소자 및 적층체를 제공하는 것이 가능하게 된다.
도 1은, 본 발명의 일 실시 형태에 따른 박막 트랜지스터의 단면을 모식적으로 도시한 도면이다.
도 2는, 본 발명의 일 실시 형태에 따른 다른 박막 트랜지스터의 단면을 모식적으로 도시한 도면이다.
도 3은, 본 발명의 일 실시 형태에 따른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 4는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 5는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 6은, 본 발명의 일 실시 형태에 따른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 7은, 본 발명의 일 실시 형태에 따른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 8은, 본 발명의 일 실시 형태에 따른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 9는, 본 발명의 일 실시 형태에 따른 태양 전지의 단면을 모식적으로 도시한 도면이다.
도 10은, 본 발명의 일 실시 형태에 따른 유기 발광 다이오드의 단면을 모식적으로 도시한 도면이다.
도 11은, 제1 유리 기판 샘플에 있어서 얻어진 X선 회절 측정 결과를 도시한 차트이다.
도 12는, 예 1에 있어서의 제1 막, 예 2에 있어서의 제2 막, 및 예 4에 있어서의 제4 막에 있어서, 흡수 계수를 도시한 그래프이다.
도 13은, 예 1에 있어서의 제1 막에 있어서, 홀(Hall) 측정에 의해 얻어진 이동도의 온도 의존성을 도시한 그래프이다.
도 14는, 예 1에 있어서의 제1 막에 있어서, 홀(Hall) 측정에 의해 얻어진 캐리어 밀도의 온도 의존성을 도시한 그래프이다.
도 15는, 제1 TFT 소자의 구성을 개략적으로 도시한 단면도이다.
도 16은, 제1 TFT 소자의 특성 평가에 사용한 백색 LED 광원의 발광 스펙트럼을 도시한 도면이다.
도 17은, 제1 TFT 소자의 특성 평가에 사용한 형광등의 발광 스펙트럼을 도시한 도면이다.
도 18은, 제1 TFT 소자에 있어서 얻어진, 백색 LED 광원에 의한 조사 하에서의 특성 평가 결과를 도시한 도면이다.
도 19는, 제1 TFT 소자에 있어서 얻어진, 형광등에 의한 조사 하에서의 특성 평가 결과를 도시한 도면이다.
도 20은, 제2 유리 기판 샘플에 있어서 얻어진 X선 회절 측정 결과를 도시한 차트이다.
도 21은, 예 2에 있어서의 제2 막에 있어서, 홀(Hall) 측정에 의해 얻어진 이동도의 온도 의존성을 도시한 그래프이다.
도 22는, 예 2에 있어서의 제2 막에 있어서, 홀(Hall) 측정에 의해 얻어진 캐리어 밀도의 온도 의존성을 도시한 그래프이다.
도 23은, 제2 TFT 소자에 있어서 얻어진, 백색 LED 광원에 의한 조사 하에서의 특성 평가 결과를 도시한 도면이다.
도 24는, 제3 TFT 소자에 있어서 얻어진, 형광등에 의한 조사 하에서의 특성 평가 결과를 도시한 도면이다.
도 25는, 제3 TFT 소자에 있어서 얻어진, 형광등에 의한 조사 하에서의 특성 평가 결과를 도시한 도면이다.
도 26은, 제4 TFT 소자에 있어서 얻어진, 백색 LED 광원에 의한 조사 하에서의 특성 평가 결과를 도시한 도면이다.
도 27은, 제4 TFT 소자에 있어서 얻어진, 형광등에 의한 조사 하에서의 특성 평가 결과를 도시한 도면이다.
이하, 도면을 참조하여, 본 발명의 일 실시 형태에 대하여 설명한다.
(본 발명의 일 실시 형태에 따른 산화물 반도체 화합물)
본 발명의 일 실시 형태에서는, 갈륨 및 산소를 포함하고, 광학 밴드 갭이 3.4eV 이상이고, 300K에 있어서의 홀(Hall) 측정에 의해 얻어지는 전자의 홀(Hall) 이동도가 3㎠/Vs 이상인, 산화물 반도체 화합물(이하, 「제1 화합물」이라고 함)이 제공된다.
여기서, 본원에 있어서, 재료의 광학 밴드 갭은 실온에 있어서의 값을 의미하며, 이하의 식 (2)로부터 파악할 수 있다:
(αhν)1/2 ∝ (hν-Eg) 식 (2)
여기서, α는 흡수 계수이고, h는 플랭크 상수이고, ν는 광의 진동수이고, Eg는 광학 밴드 갭이다.
또한, 전자의 홀(Hall) 이동도 및 전자 밀도 N은, 홀(Hall) 측정에 의해 얻어진다.
또한, 전자 밀도 N의 온도 의존성은, 식 (1)과 같이 표시된다:
N=N0×exp(-Ea/kT) 식 (1)
여기서, k는 볼츠만 정수(eVK-1)이고, T는 온도(K)이고, N0은 상수이고, Ea는 활성화 에너지(eV)이다.
제1 화합물의 광학 밴드 갭은 3.4eV 이상이다. 광학 밴드 갭이 3.4eV 이상이면, 가시광 조사에 대하여, 광학 밴드 갭이 가시광 에너지보다 크기 때문에, 누설 전류의 증대를 억제할 수 있다. 광학 밴드 갭은 3.6eV 이상이 바람직하고, 3.7eV 이상이 더욱 바람직하다. 광학 밴드 갭이 3.6eV 이상인 경우, 가시광뿐만 아니라 자외광 조사에 대해서도, 누설 전류의 증가를 억제할 수 있다.
또한, 전자의 홀(Hall) 이동도는 3㎠/Vs 이상이다. 전자의 홀(Hall) 이동도가 3㎠/Vs 이상이면, 재료의 결함 준위가 적다. 따라서, 이 경우, 광조사 시의 결함 준위에 의한 캐리어 생성을 억제할 수 있고, 그 결과, 누설 전류의 증가가 억제된다. 또한, 반도체 소자를 형성하였을 때, 전압 손실이 적다. 홀 이동도는 5㎠/Vs 이상이 보다 바람직하고, 5.5㎠/Vs 이상이 더욱 바람직하고, 6㎠/Vs 이상이 특히 바람직하다.
또한, 식 (1)에 있어서의 N0은 1016 이상인 것이 바람직하다. N0이 1016㎝-3 이상이면, 산화물 반도체를 액정 패널 등의 구동 소자로서 사용하는 경우, 가시광 조사 환경 하에서 부의 전압을 인가시켰을 때, 역치 전압의 마이너스 방향으로의 시프트를 억제할 수 있고, 오프 동작을 하게 할 수 있다. N0은 1017㎝-3 이상이 바람직하고, 1018㎝-3 이상이 더욱 바람직하다. 1018㎝-3 이상이면, 가시광뿐만 아니라 자외광 조사 환경 하에서 부의 전압을 인가시켰을 때, 역치 전압의 마이너스 방향으로의 시프트를 억제할 수 있다.
활성화 에너지 Ea는 0.04eV 이상인 것이 바람직하다. N0이 1016㎝-3 이상인 경우, 활성화 에너지 Ea를 0.04eV 이상으로 함으로써, 가시광 조사 환경 하에서 부의 전압을 인가시켰을 때, 역치 전압의 마이너스 방향으로의 시프트를 억제할 수 있다.
활성화 에너지 Ea는 0.10eV 이상이 바람직하고, 0.15eV 이상이 더욱 바람직하다. 활성화 에너지 Ea가 0.15eV 이상이면, 가시광뿐만 아니라 자외광 조사 환경 하에서 부의 전압을 인가시켰을 때, 역치 전압의 마이너스 방향으로의 시프트를 억제할 수 있다.
또한, 제1 화합물이 막상인 경우, 그 막 밀도는 5.0g/㎝-3 내지 5.4g/㎝-3이 바람직하다. 막 밀도가 5.0g/㎝-3 이상이면, 치밀한 막이 되고, 높은 홀(Hall) 이동도가 얻어진다. 바람직하게는 5.1g/㎝-3 이상이고, 보다 바람직하게는 5.2g/㎝-3 이상이다.
입사광 에너지 3.5eV의 흡수 계수는 10000㎝-1 이하인 것이 바람직하다. 입사광 에너지 3.5eV의 흡수 계수가 10000㎝-1 이하이면, 광 여기에 의한 캐리어 생성이 감소되기 때문에, 누설 전류가 작다. 입사광 에너지 3.5eV의 흡수 계수는 5000㎝-1 이하가 보다 바람직하고, 1000㎝-1 이하가 더욱 바람직하다.
이러한 제1 화합물을 TFT와 같은 반도체 소자에 적용한 경우, 광조사에 의한 누설 전류를 억제할 수 있다. 또한, 비교적 양호한 스위칭 특성을 얻을 수 있다.
또한, 제1 화합물을 구비하는 반도체 소자에 대하여, 광조사 환경 하에서 부의 전압을 인가시켜도(이하, 그러한 환경을 「부전압 인가 광조사 환경」이라고 칭함), 반도체 소자의 전압-전류 특성에 변동이 발생하기 어려워진다. 따라서, 제1 화합물을 반도체 소자에 적용한 경우, 종래의 차광층과 같은 추가의 층이 불필요하게 되어, 구성의 자유도를 크게 높일 수 있다.
(본 발명의 일 실시 형태에 따른 산화물 반도체 화합물의 조성)
이어서, 제1 화합물의 조성의 일례에 대하여 설명한다.
제1 화합물은, 갈륨 외에, 다른 금속 양이온을 포함해도 된다.
그러한 금속 양이온은, 예를 들어 아연(Zn), 인듐(In), 주석(Sn) 및 실리콘(Si) 중 적어도 하나여도 된다. 이들 금속 양이온 중에서는, 특히 아연이 바람직하다.
또한, 제1 화합물이 갈륨 이외의 금속 양이온도 포함하는 경우, 전체 금속 양이온에 대한 갈륨 원자의 원자비는 35％ 이상인 것이 바람직하다. 35％ 이상이면, 가시광 조사에 대하여, 누설 전류의 증대를 억제할 수 있다. 또한, 역치 전압의 변동을 억제한다. 전체 금속 양이온에 대한 갈륨 원자의 원자비는 50％ 이상인 것이 보다 바람직하고, 60％ 이상인 것이 더욱 바람직하고, 70％ 이상인 것이 특히 바람직하다. 70％ 이상이면, 가시광뿐만 아니라 자외광 조사 환경 하에서 부의 전압을 인가시켰을 때, 누설 전류의 증대를 억제할 수 있고, 역치 전압의 마이너스 방향으로의 시프트를 억제할 수 있다. 전체 금속 양이온에 대한 갈륨 원자의 원자비는 95％ 이하인 것이 바람직하다. 95％ 이하이면, 광조사 전의 역치 전압이 낮으며, 또한 가시광뿐만 아니라 자외광 조사 환경 하에서 부의 전압을 인가시켰을 때, 누설 전류의 증대를 억제할 수 있다. 또한, 역치 전압의 마이너스 방향으로의 시프트를 억제할 수 있다.
또한, 예를 들어, 제1 화합물이 실질적으로 갈륨과 아연의 산화물로 구성되는 경우, 역치 전압의 상승이 억제되기 때문에 바람직하다. 전체 금속 양이온(즉 Ga+Zn)에 대한 갈륨 원자의 원자비는 35％ 내지 95％의 범위인 것이 바람직하다. 35％ 이상이면, 광조사 전의 역치 전압이 낮으며, 또한 가시광 조사에 대하여, 누설 전류의 증대나 역치 전압의 변동을 억제한다. 95％ 이하이면, 역치 전압의 상승이 억제되며, 또한 높은 전계 효과 이동도를 유지하고, 가시광 조사에 대하여, 누설 전류의 증대나 역치 전압의 변동을 억제한다. Ga+Zn에 대한 갈륨 원자의 원자비는 50％ 이상이어도 되고, 70％ 이상이어도 된다. 또한, 90％ 이하여도 되고, 85％ 이하여도 된다.
단, 실제로는, 제1 화합물에는, 상기 기재에는 나타나 있지 않은, 불가피적 재료(금속, 반도체 및/또는 화합물)가 포함될 수 있다. 그러한 불가피적 재료의 대부분은, 제1 화합물의 제조 프로세스 중에 혼입되는 것이라고 생각된다. 「실질적으로 갈륨과 아연의 산화물로 구성되는」이란, 갈륨과 아연의 산화물 이외의 불가피적 재료가 포함되어도 됨을 의미한다.
또한, 제1 화합물은, 비정질 또는 비정질의 상태가 지배적이어도 된다. 여기서, 비정질이란, X선 회절 측정에서 예리한 피크를 부여하지 않는 물질을 의미한다. 구체적으로는, 하기 식 (3)으로 표시되는 쉐러의 식으로 구해지는 결정자 직경(쉐러 직경)이 6.0nm 이하이다. 쉐러 직경 L은, 쉐러 상수를 K, X선 파장을 λ, 반값폭을 β, 피크 위치를 θ라고 하면,
L=Kλ/(βcosθ) 식 (3)
로 된다. 예를 들어, X선 파장 λ가 0.154nm일 때, 쉐러 상수 K는 0.9가 된다.
또한, 「비정질의 상태가 지배적인」이란, 비정질이 체적 비율로 50％보다 많이 존재하고 있는 상태를 의미한다.
제1 화합물이 비정질 또는 비정질의 상태가 지배적이라면, 입계의 결함 준위의 영향이 적고, 전기적 특성의 변동이 작아진다. 제1 화합물은 미결정이어도 되고, 비정질과 미결정이 혼재되는 형태여도 된다.
여기서 미결정이란, 쉐러 직경이 6.0nm보다 크고 100nm보다 작은 결정이다. 제1 화합물이 미결정이라면, 도전성이 향상되기 때문에 바람직하다. 제1 화합물이 비정질과 미결정이 혼재되는 형태라면, 평활성과 도전성이 모두 향상되기 때문에 바람직하다.
(본 발명의 일 실시 형태에 따른 산화물 반도체 화합물의 적용예)
전술한 바와 같은 특징을 갖는 제1 화합물은, 박막 트랜지스터(TFT), 태양 전지 및 유기 발광 다이오드(OLED) 등, 각종 반도체 소자에 적용할 수 있다. 이하, 도면을 참조하여, 그러한 반도체 소자의 일례에 대하여, 구체적으로 설명한다.
(박막 트랜지스터)
도 1에는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터(이하, 「제1 소자」라고 칭함)의 단면을 모식적으로 도시한다.
도 1에 도시하는 바와 같이, 제1 소자(100)는, 기판(110) 상에, 배리어막(120), 산화물 반도체층(130), 게이트 절연막(140), 층간 절연막(150), 제1 전극(소스 또는 드레인)(160), 제2 전극(드레인 또는 소스)(162), 게이트 전극(170) 및 패시베이션막(180)의 각 층이 배치되어 구성된다.
기판(110)은, 예를 들어 유리 기판, 세라믹 기판, 플라스틱 기판 또는 수지 기판 등의 절연 기판이다. 또한, 기판(110)은 투명한 기판이어도 된다.
배리어막(120)은, 기판(110)과 산화물 반도체층(130)의 사이에 배치되고, 기판(110)과 산화물 반도체층(130)의 백 채널 계면을 형성하는 역할을 갖는다. 배리어막(120)은, 예를 들어 산화규소, 산질화규소, 질화규소 및 알루미나 등으로 구성된다. 또한, 배리어막(120)은 필수적인 구성이 아니며, 불필요한 경우, 생략해도 된다.
게이트 절연막(140)은, 예를 들어 산화규소, 산질화규소, 질화규소 및 알루미나 등, 무기 절연 재료로 구성된다. 층간 절연막(150)도 마찬가지이다.
제1 및 제2 전극(160, 162), 그리고 게이트 전극(170)은, 예를 들어 알루미늄, 구리 및 은과 같은 금속, 또는 다른 도전성 재료로 구성된다.
패시베이션막(180)은, 소자를 보호하는 역할을 가지며, 예를 들어 산화규소, 산질화규소, 질화규소 및 알루미나 등으로 구성된다.
여기서, 제1 소자(100)에 있어서, 산화물 반도체층(130)은 전술한 특징을 갖는 제1 화합물로 구성된다.
종래의 TFT에서는, 산화물 반도체층으로서, 예를 들어 In-Ga-Zn-O 등의 화합물이 사용되어 왔다.
그러나, 이 화합물은, 전술한 바와 같이, 광조사 하에서는 누설 전류가 증대된다. 또한, 이 화합물은, 부전압 인가 광조사 환경 하에서는, 누설 전류의 증대뿐만 아니라, 역치 전압의 마이너스 방향으로의 시프트도 발생하는 경우가 있어, 이 때문에 오프 동작이 불가능하게 되는 경우가 있다.
이 때문에, 종래의 TFT에서는, 도 1에 도시한 구성에 있어서, 기판(110)이 투명한 경우, 산화물 반도체층(130)에 광이 조사되지 않도록, 산화물 반도체층(130)의 하측, 예를 들어 기판(110)과 배리어막(120)의 사이에, 차광층을 형성할 필요가 있다. 또한, 게이트 전극(170)의 사이즈에 따라서는, 산화물 반도체층(130)의 상측에도, 산화물 반도체층(130)에 광이 조사되지 않도록, 다른 차광층을 설치할 필요가 있다. 여기서, 차광층이란, 금속 또는 수지로 구성되는 패턴층이며, 반도체 소자의 전극과 전기적으로 접속되어 있지 않고, 입사광을 가로막는 층을 의미한다.
이러한 차광층의 설치는, 소자의 구조를 복잡하게 하여, 소자의 제조 프로세스를 번잡하게 할 뿐만 아니라, 반도체 소자의 구성의 자유도를 현저하게 제약하게 된다고 하는 문제가 있다.
이에 비해, 제1 소자(100)에서는, 산화물 반도체층(130)으로서, 전술한 특징을 갖는 제1 화합물이 적용된다. 이 경우, 제1 소자(100)를 부전압 인가 광조사 환경 하에서 사용해도, 특성의 변동을 유의미하게 억제할 수 있다.
따라서, 제1 소자(100)에서는, 종래와 같은 차광층을 추가할 필요가 없어져, 소자의 구조 및 제조 프로세스를 단순화할 수 있다. 또한, 이에 의해, 제1 소자(100)에서는 구성의 자유도를 유의미하게 높이는 것이 가능하게 된다.
제1 소자(100)에, 파장 550nm의 광을 기판(110)의 하측으로부터 기판(110)에 대하여 수직으로 입사시키는 경우에 있어서, 입사광의 강도를 100이라고 하였을 때, 입사광이 기판(110) 및 산화물 반도체층(130), 및 게이트 절연막(140)을 투과하고, 게이트 전극(170)에 의해 반사되며, 게이트 절연막(140), 산화물 반도체층(130) 및 기판(110)을 투과한 반사광의 강도는 60 이상이 바람직하다. 반사광의 강도는 65 이상이 보다 바람직하고, 70 이상이 더욱 바람직하다.
제1 소자(100)에 있어서, 산화물 반도체층(130)의 전계 효과 이동도 및 역치 전압은, 제1 소자(100)의 포화 영역에서 다음 식 (4)로부터 구해진다:
Id=α×μCox×1/2(Vgs-Vth)2 식 (4)
여기서, Id는 드레인 전류, μ는 전계 효과 이동도, Cox는 게이트 전극(170)과 산화물 반도체층(130)으로 형성되는 단위 면적당 정전 용량, Vgs는 게이트 전극(170)과 소스 전극의 사이의 전압, Vth는 역치 전압을 나타낸다. α는, 예를 들어 산화물 반도체층(130)에 전류가 흐르는 길이를 L, 폭을 W라고 하였을 때, W/L로 나타낼 수 있다.
전계 효과 이동도는, 상술한 홀(Hall) 이동도와 마찬가지로, 일정 전계 중에서의 캐리어의 속도에 비례하며, 전계 효과 이동도와 홀(Hall) 이동도에는 상관이 있다. 전계 효과 이동도가 5㎠/Vs 이상이면, 재료의 결함 준위가 적다. 따라서, 이 경우, 광조사 시의 결함 준위에 의한 캐리어 생성을 억제할 수 있고, 그 결과, 누설 전류의 증가가 억제된다. 또한, 반도체 소자를 형성하였을 때, 전압 손실이 적다.
또한, 산화물 반도체층(130)의 전계 효과 이동도가 5㎠/Vs 이상이면, 산화물 반도체층(130)의 300K에 있어서의 홀(Hall) 측정에 의해 얻어지는 전자의 홀(Hall) 이동도는 3㎠/Vs 이상이 된다.
산화물 반도체층(130)의 전계 효과 이동도는 5.0㎠/Vs 이상이 바람직하다. 산화물 반도체층(130)의 광학 밴드 갭이 3.4eV 이상이며, 또한 전계 효과 이동도가 5.0㎠/Vs 이상인 경우, 광조사 환경 혹은 부전압 인가 광조사 환경에 있어서의, 누설 전류의 증대를 억제할 수 있다. 전계 효과 이동도는 6.0㎠/Vs 이상이 바람직하고, 8.0㎠/Vs 이상이 보다 바람직하다.
역치 전압은 20V 이하가 바람직하다. 예를 들어, 게이트 절연막을 막 두께가 75nm 내지 150nm인 SiOx로 함으로써, 역치 전압을 20V 이하로 할 수 있다.
산화물 반도체층(130)의 광학 밴드 갭이 3.4eV 이상이고, 게이트 절연막이 SiOx이고, 막 두께가 75nm 내지 150nm인 경우, 역치 전압을 20V 이하로 함으로써, 광조사 환경 혹은 부전압 인가 광조사 환경에 있어서의 누설 전류의 증대나 역치 전압의 마이너스 방향으로의 시프트를 억제할 수 있다.
이들 효과를 얻기 위해서는, 역치 전압은 20V 이하가 바람직하고, 10V 이하가 보다 바람직하다. 또한, 온/오프비는 108 내지 1010이 바람직하다. 온/오프비가 108 이상이면 액정 패널이나 OLED 패널에서 크로스 토크의 화면이 얻어진다. 온/오프비는 109 이상이 보다 바람직하다.
산화물 반도체층(130)은, 펄스 레이저 데포지션법이나 스퍼터링법에 의해 제작된다. 이들 제법을 사용함으로써, 결함이 적은 막이 얻어지고, 깊은 도너 준위에 있어서도 캐리어 생성이 가능하게 되고, 역치 전압은 20V 이하로 되고, 전계 효과 이동도는 5.0 내지 8.0㎠/Vs로 된다. 한편, 광조사 환경 또는 부전압 인가 광조사 환경에 있어서, 결함 준위 기인의 캐리어 생성이 억제되는 것 등에 의해, 누설 전류의 증대나 역치 전압의 마이너스 방향으로의 시프트를 억제할 수 있다.
또한, 도 1에 도시한 제1 소자(100)의 예에서는, 산화물 반도체층(130)은 기판(110)과 게이트 전극(170)의 사이에 배치된다.
그러나, 박막 트랜지스터(TFT)의 다른 예로서, 도 2에 도시하는 바와 같은, 소위 역스태거형의 구성도 고려된다.
도 2에 도시하는 바와 같이, 이 TFT(100A)는, 기판(110A) 상에, 배리어막(120A), 게이트 전극(170A), 게이트 절연막(140A), 산화물 반도체층(130A), 제1 전극(소스 또는 드레인)(160A), 제2 전극(드레인 또는 소스)(162A) 및 패시베이션막(180A)의 각 층이 배치되어 구성된다.
이러한 구성에 있어서도, 산화물 반도체층(130A)의 제1 전극(160A) 및 제2 전극(162A)에 피복되어 있지 않은 부분에 대하여, 차광을 행할 필요가 없다.
TFT(100A)에, 파장 550nm의 광을 패시베이션막(180A)의 상측으로부터 패시베이션막(180A)에 대하여 수직으로 입사시키는 경우에 있어서, 입사광의 강도를 100이라고 하였을 때, 입사광이 패시베이션막(180A), 산화물 반도체층(130A) 및 게이트 절연막(140A)을 투과하고, 게이트 전극(170A)에 의해 반사되며, 게이트 절연막(140A), 산화물 반도체층(130A) 및 패시베이션막(180A)을 투과한 반사광의 강도는 60 이상이 바람직하다. 반사광의 강도는 65 이상이 보다 바람직하고, 70 이상이 더욱 바람직하다.
(박막 트랜지스터의 제조 방법)
이어서, 도 3 내지 도 8을 참조하여, 도 1에 도시한 바와 같은 제1 소자(100)의 제조 방법에 대하여 설명한다.
제1 소자(100)를 제조할 때에는, 우선, 기판(110)이 준비된다.
전술한 바와 같이, 기판(110)은, 예를 들어 유리 기판, 세라믹 기판, 플라스틱(예를 들어, 폴리카르보네이트 또는 폴리에틸렌테레프탈레이트) 기판, 또는 수지 기판 등의 투명 절연 기판이어도 된다. 기판(110)은 충분히 세정된다.
이어서, 필요한 경우, 기판(110)의 한쪽 표면에 배리어막(120)이 형성된다.
배리어막(120)은, 전술한 바와 같이, 산화규소, 산질화규소, 질화규소 및 알루미나 등으로 구성되어도 된다. 혹은, 배리어막(120)으로서, 산화아연과 같은, 자외선 흡수 기능을 갖는 재료를 사용해도 된다. 이 경우, 제1 소자(100)에 진입하는 자외광을 흡수할 수 있다.
배리어막(120)의 형성 방법은, 특별히 한정되지 않는다. 배리어막(120)은, 예를 들어 스퍼터링법, 펄스 레이저 데포지션법, 상압 CVD법, 감압 CVD법 및 플라스마 CVD법 등, 각종 성막 기술을 사용하여 성막해도 된다. 배리어막(120)의 막 두께는 10nm 내지 500nm의 범위가 바람직하다.
또한, 전술한 바와 같이, 배리어막(120)은 필요할 때 설치되는 층이며, 생략되어도 된다.
이어서, 배리어막(120)(또는 기판(110)) 상에, 산화물 반도체층(130)이 형성된다.
산화물 반도체층(130)은, 전술한 제1 화합물로 구성된다. 산화물 반도체층(130)의 형성 방법은, 특별히 한정되지 않는다. 예를 들어, 산화물 반도체층(130)은 스퍼터링법, 펄스 레이저 데포지션법, 상압 CVD법, 감압 CVD법 및 플라스마 CVD법 등, 각종 성막 기술을 사용하여 성막해도 된다.
또한, 산화물 반도체층(130)의 성막은, 배리어막(120)의 성막에 사용되는 장치를 사용하여, 배리어막(120)의 성막과 연속해서 실시해도 된다.
산화물 반도체층(130)의 막 두께는 10nm 내지 90nm의 범위가 바람직하다. 막 두께가 10nm 이상이면, 충분한 축적 전자층을 형성할 수 있다. 산화물 반도체층(130)의 막 두께는 20nm 이상이 보다 바람직하고, 30nm 이상이 더욱 바람직하다. 산화물 반도체층(130)의 막 두께가 90nm 이하이면, 막 두께 방향의 전압 소비를 무시할 수 있다. 산화물 반도체층(130)의 막 두께는 80nm 이하가 보다 바람직하고, 60nm 이하가 더욱 바람직하다.
이어서, 산화물 반도체층(130)이 패턴 처리되어, 산화물 반도체층(130)의 원하는 패턴이 형성된다.
패턴 처리의 방법으로서는, 일반적인 방법, 예를 들어 마스크 성막법 및 리프트 오프법 등을 들 수 있다. 또한, 산화물 반도체층(130)을 성막한 후에, 상부에 섬 형상의 레지스트 패턴을 배치하고, 이것을 마스크로 하여 산화물 반도체층(130)을 에칭하는 방법도 고려된다.
산화물 반도체층(130)을 에칭하는 경우, 에천트로서, 염산 수용액, EDTA(에틸렌디아민4아세트산) 수용액 및 TMAH(테트라메틸암모늄하이드라이드) 수용액 등을 적용할 수 있다.
산화물 반도체층(130)은, 패턴 처리 후, 어닐링하는 것이 바람직하다. 어닐링 분위기는 대기, 감압, 산소, 수소, 질소, 아르곤, 헬륨 및 네온과 같은 불활성 가스, 그리고 수증기 등으로부터 선택된다. 어닐링 온도는 100℃ 내지 400℃가 바람직하다. 어닐링 온도가 100℃ 이상이면, 5㎠/Vs 이상의 전계 효과 이동도가 얻어진다. 400℃ 이하이면, 산화물 반도체층(130)의 전계 효과 이동도가 균일해진다. 어닐링 온도는 350℃ 이하가 보다 바람직하고, 300℃ 이하가 더욱 바람직하다.
도 3에는, 기판(110) 상에, 배리어막(120)과, 패턴화된 산화물 반도체층(130)이 배치된 상태를 모식적으로 도시한다.
또한, 도 3에 도시한 바와 같은 도중 단계의 부재, 즉 기판(110) 상에 산화물 반도체층(130)을 갖는 적층체는, 제1 소자(100) 외에도, 여러 분야에 있어서, 각종 장치 및 소자용 중간체로서 이용할 수 있다.
그러한 적층체는 배리어막(120)을 가져도 되고 갖지 않아도 되며, 산화물 반도체층(130)은 패턴화되어 있어도 되고 되어 있지 않아도 된다.
이어서, 도 4에 도시하는 바와 같이, 산화물 반도체층(130) 상에, 절연막(138)과 도전막(168)이 설치된다.
절연막(138)은, 나중에 게이트 절연막(140)으로 되는 재료로 구성된다. 예를 들어, 절연막(138)은 산화규소, 산질화규소, 질화규소 및 알루미나 등으로 구성되어도 된다. 절연막(138)은, 예를 들어 스퍼터링법, 펄스 레이저 데포지션법, 상압 CVD법, 감압 CVD법 및 플라스마 CVD법 등의 성막 기술을 사용하여 성막해도 된다.
절연막(138)의 두께는 30nm 내지 600nm가 바람직하다. 절연막(138)의 두께가 30nm 이상이면, 게이트 전극(170)과 산화물 반도체층(130)의 사이, 게이트 전극(170)과 제1 전극(소스 또는 드레인)(160)의 사이, 또는 게이트 전극(170)과 제2 전극(드레인 또는 소스)(162)의 사이의 단락이 억제된다. 절연막(138)의 두께가 600nm 이하이면, 높은 온 전류가 얻어진다. 절연막(138)의 두께는 50nm 이상이 보다 바람직하고, 150nm 이상이 더욱 바람직하다. 또한, 절연막(138)의 두께는 500nm 이하가 보다 바람직하고, 400nm 이하가 더욱 바람직하다.
한편, 도전막(168)은, 나중에 게이트 전극(170)으로 되는 재료로 구성된다. 예를 들어, 도전막(168)은 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 은(Ag), 탄탈륨(Ta), 티타늄(Ti) 또는 그것들을 포함하는 복합 재료 및/또는 합금으로 구성되어도 된다. 도전막(168)은 적층막이어도 된다.
또한, 제1 소자(100)에서는, 전술한 바와 같이, 산화물 반도체층(130)을 차광할 필요가 없기 때문에, 도전막(168)으로서 투명 도전막을 사용해도 된다. 그러한 투명 도전막으로서는, 예를 들어 ITO(In-Sn-O), ZnO, AZO(Al-Zn-O), GZO(Ga-Zn-O), IZO(In-Zn-O) 및 SnO2를 들 수 있다.
도전막(168)은, 스퍼터링법 및 증착법 등, 종래의 성막 방법에 의해 성막되어도 된다. 또한, 절연막(138)과 도전막(168)은, 동일 성막 장치에서 연속적으로 성막되어도 된다.
도전막(168)의 막 두께는 30nm 내지 600nm가 바람직하다. 도전막(168)의 막 두께가 30nm 이상이면, 저저항이 얻어지고, 막 두께가 600nm 이하이면, 도전막(168)과 제1 전극(소스 또는 드레인)(160)의 사이, 또는 도전막(168)과 제2 전극(드레인 또는 소스)(162)의 사이의 단락이 억제된다. 도전막(168)의 막 두께는 50nm 이상이 보다 바람직하고, 150nm 이상이 더욱 바람직하다. 도전막(168)의 막 두께는 500nm 이하가 보다 바람직하고, 400nm 이하가 더욱 바람직하다.
이어서, 도 5에 도시하는 바와 같이, 절연막(138) 및 도전막(168)이 패턴 처리되고, 이에 의해, 게이트 절연막(140) 및 게이트 전극(170)이 각각 형성된다.
절연막(138) 및 도전막(168)의 패턴 처리에는, 일반적인 TFT 어레이 프로세스에서 사용되는 방법, 즉 포토리소그래피 프로세스/에칭 프로세스의 조합이 사용되어도 된다.
양층의 패턴 처리가 완료된 후, 상면에서 보아, 산화물 반도체층(130)의 게이트 전극(170)으로부터 돌출되어 있는 돌출 부분(132)(도 5 참조)에 대하여, 전기 저항을 저하시키는 처리(저저항화 처리)를 실시해도 된다. 그러한 저저항화 처리는, 예를 들어 돌출 부분(132)에 수소 플라스마 처리를 행하는 방법, 또는 돌출 부분(132)에 수소 이온 주입을 행하는 방법 등에 의해 실시할 수 있다.
돌출 부분(132)의 저저항화 처리에 의해, TFT의 온 저항을 저감하는 것이 가능하게 된다.
이어서, 적층막 상에 층간 절연막(150)이 형성된다. 층간 절연막(150)은, 전술한 바와 같이, 산화규소, 산질화규소, 질화규소 및 알루미나 등으로 구성되어도 된다. 층간 절연막(150)은, 예를 들어 스퍼터링법, 펄스 레이저 데포지션법, 상압 CVD법, 감압 CVD법 및 플라스마 CVD법 등의 일반적인 성막 기술에 의해 성막된다.
또한, 도 6에 도시하는 바와 같이, 층간 절연막(150)은, 게이트 전극(170)의 양측에 있어서, 산화물 반도체층(130)의 돌출 부분(132)의 일부가 노출되도록 패턴 처리된다. 그러한 층간 절연막의 패턴 처리에는, 일반적인 포토리소그래피 프로세스/에칭 프로세스의 조합이 사용되어도 된다.
이어서, 도 7에 도시하는 바와 같이, 제1 전극(160) 및 제2 전극(162)이 설치, 패턴화된다. 제1 및 제2 전극(160, 162)은, 각각 예를 들어 드레인 전극 및 소스 전극이며, 혹은 그 반대이다.
제1 전극(160) 및 제2 전극(162)은, 산화물 반도체층(130)의 상기 돌출 부분(132)의 적어도 일부와 오믹 접촉하도록 설치, 패턴화된다. 제1 전극(160) 및 제2 전극(162)의 패턴 처리에는, 일반적인 포토리소그래피 프로세스/에칭 프로세스의 조합이 사용되어도 된다.
제1 전극(160) 및 제2 전극(162)은 크롬, 몰리브덴, 알루미늄, 구리, 은, 탄탈륨, 티타늄, 또는 그것들을 포함하는 복합 재료 및/또는 합금이어도 된다. 또한, 제1 전극(160) 및 제2 전극(162)은 적층막이어도 된다. 혹은, 제1 전극(160) 및 제2 전극(162)은, 게이트 전극(170)과 마찬가지로, 투명 도전막으로 하는 것도 가능하다.
이어서, 도 8에 도시하는 바와 같이, 적층막을 덮도록 패시베이션막(180)이 형성된다. 패시베이션막(180)은 산화규소, 산질화규소, 질화규소, 알루미나 등으로 구성되어도 된다.
패시베이션막(180)은 스퍼터링법, 펄스 레이저 데포지션법, 상압 CVD법, 감압 CVD법, 플라스마 CVD법 등의 성막 기술을 사용하여 성막해도 된다.
패시베이션막(180)의 두께는 30nm 내지 600nm가 바람직하다. 패시베이션막(180)의 두께가 30nm 이상이면, 노출되어 있는 전극을 피복할 수 있고, 600nm 이하이면, 막응력에 의한 기판(110)의 휨이 작다. 패시베이션막(180)의 두께는 50nm 이상이 보다 바람직하고, 150nm 이상이 더욱 바람직하다. 또한, 패시베이션막(180)의 두께는 500nm 이하가 보다 바람직하고, 400nm 이하가 더욱 바람직하다.
이상의 공정을 거쳐, 제1 소자(100)를 제조할 수 있다.
또한, 상기 제조 방법은 단순한 일례이며, 제1 소자(100)는, 그 밖의 방법으로 제조되어도 된다는 것은 당업자에게는 명확하다. 예를 들어, 제1 소자(100)에 의해, 액정 또는 유기 일렉트로루미네센트 어레이를 구동할 때에는, 상기 막 외에, 보조 용량 배선, 단자 및/또는 전류 보상 회로 등이 형성되는 경우가 있다.
(태양 전지)
이어서, 도 9를 참조하여, 본 발명의 일 실시 형태에 따른 태양 전지의 구성에 대하여 설명한다.
도 9에는, 본 발명의 일 실시 형태에 따른 태양 전지(이하, 「제2 소자」라고 칭함)의 단면을 모식적으로 도시한다.
도 9에 도시하는 바와 같이, 제2 소자(200)는, 지지체(210) 상에, 실리콘층(220), 산화물 반도체층(230) 및 전극층(240)의 각 층이 배치되어 구성된다.
지지체(210)는, 상부에 각 층을 지지하는 역할을 갖는다. 지지체(210)는, 예를 들어 유리 기판, 세라믹 기판, 플라스틱(예를 들어, 폴리카르보네이트 또는 폴리에틸렌테레프탈레이트) 기판, 또는 수지 기판 등의 투명 절연 기판으로 구성되어도 된다.
전극층(240)은 금속 등의 도전성 재료로 구성된다.
또한, 제2 소자(200)의 제조 방법은, 전술한 제1 소자(100)의 제조 방법을 참조함으로써, 용이하게 파악할 수 있다. 따라서, 여기서는, 제2 소자(200)의 제조 방법의 기재를 생략한다.
여기서, 제2 소자(200)에 있어서, 산화물 반도체층(230)은, 전술한 제1 화합물로 구성된다.
따라서, 제2 소자(200)에 있어서도, 전술한 바와 같은 효과, 즉 제2 소자(200)를 부전압 인가 광조사 환경 하에서 사용해도, 특성의 변동을 유의미하게 억제할 수 있다고 하는 효과를 얻을 수 있다.
(유기 발광 다이오드)
이어서, 도 10을 참조하여, 본 발명의 일 실시 형태에 따른 유기 발광 다이오드(OLED)의 구성에 대하여 설명한다.
도 10에는, 본 발명의 일 실시 형태에 따른 OLED(이하, 「제3 소자」라고 칭함)의 단면을 모식적으로 도시한다.
도 10에 도시하는 바와 같이, 제3 소자(300)는, 기판(310) 상에, 제1 전극(음극)(320), 산화물 반도체층(330), 유기층(340) 및 제2 전극(양극)(350)의 각 층이 이 순서대로 배치되어 구성된다.
기판(310)은, 상부에 각 층을 지지하는 역할을 갖는다. 기판(310)은, 예를 들어 유리 기판, 세라믹 기판, 플라스틱(예를 들어, 폴리카르보네이트 또는 폴리에틸렌테레프탈레이트) 기판, 또는 수지 기판 등의 투명 절연 기판으로 구성되어도 된다.
산화물 반도체층(330)은, 전자 주입층 또는 전자 수송층으로서의 기능을 갖는다.
유기층(340)은, 유기 발광층 외에, 전자 주입층, 전자 수송층, 유기 발광층, 홀 수송층 및 홀 주입층 등을 포함해도 된다. 단, 유기 발광층 이외의 각 층은 불필요한 경우, 생략해도 된다.
또한, 도 10의 예에서는, 기판(310)의 측이 광취출면으로 되어 있다. 따라서, 기판(310)은 투명 기판이고, 제1 전극(320)은 투명 전극이고, 산화물 반도체층(330)은 투명층이다.
이러한 제3 소자(300)의 제조 방법은, 전술한 제1 소자(100)의 제조 방법을 참조함으로써, 용이하게 파악할 수 있다. 따라서, 여기서는, 제3 소자(300)의 제조 방법의 기재를 생략한다.
여기서, 제3 소자(300)에 있어서, 산화물 반도체층(330)은, 전술한 제1 화합물로 구성된다.
따라서, 제3 소자(300)에 있어서도, 전술한 바와 같은 효과, 즉 제3 소자(300)를 부전압 인가 광조사 환경 하에서 사용해도, 특성의 변동을 유의미하게 억제할 수 있다고 하는 효과를 얻을 수 있다.
이상, TFT, 태양 전지 및 OLED를 예로 들어, 제1 화합물의 적용 형태에 대하여 설명하였다.
그러나, 이들은 단순한 일례이며, 제1 화합물이, 그 밖의 장치 또는 소자에 적용될 수 있다는 것은 당업자에게는 명확하다. 그러한 소자로서는, 예를 들어 메모리 소자 등을 들 수 있다.
<실시예>
이어서, 본 발명의 실시예에 대하여 설명한다.
(예 1)
(제1 막의 평가)
이하의 방법으로, 양이온으로서 Ga 및 Zn을 포함하는 산화물 반도체 화합물을 성막하고, 그 특성을 평가하였다.
우선, 펄스 레이저 데포지션용 펠릿을 제작하였다.
이 펠릿은, 이하와 같이 제작하였다. Ga2O3 분말(고쥰도 가가쿠사제)과, ZnO 분말(고쥰도 가가쿠사제)을, 양이온 원자％ 비율로 Ga:Zn=70:30이 되도록 칭량하고, 이들 분말을 유발로 혼합하였다. 혼합 분말로부터 압분체를 형성하였다.
이 압분체를, 대기 분위기 하, 1400℃에서 5시간 소성하여, 직경 15mm, 높이 8mm의 펠릿(이하, 「제1 펠릿」이라고 함)을 얻었다.
제1 펠릿을 사용하여, 펄스 레이저 데포지션법에 의해, 기판에 박막을 성막하였다. 기판에는, 유리 기판(AN100: 아사히 가라스사제) 및 석영 유리 기판의 2종류를 사용하였다.
성막은, 기판을 수용한 진공 챔버 내의 펠릿 홀더에 제1 펠릿을 설치하고, 이 펠릿에 레이저 펄스를 조사함으로써 실시하였다. 레이저에는, 파장이 248nm인 KrF 레이저(COHERENT사제 COMPLEX PRO 110F)를 사용하였다. 입력 파워는 60mJ로 하고, 반복 주파수는 10Hz로 하였다. 또한, 챔버 내는 산소 분위기로 하고, 산소 분압을 5Pa로 하였다. 기판 온도는 26℃로 설정하였다.
이에 의해, 기판 상에, 두께 150nm의 Ga, Zn을 포함하는 산화막이 형성되었다.
그 후, 200℃의 진공 환경(3×10-3Pa) 하에서 1시간 기판을 어닐링하였다. 이에 의해, 산화막을 갖는 유리 기판(이하, 「제1 유리 기판 샘플」이라고 칭함), 및 산화막을 갖는 석영 유리 기판(이하, 「제1 석영 유리 기판 샘플」이라고 칭함)이 얻어졌다.
산화막 내의 Ga와 Zn의 비율을 조사하기 위해, 제1 유리 기판 샘플을 사용하여, 형광 X선 분석을 행하였다. 분석에는 형광 X선 측정 장치(ZSX100e: 리가쿠사제)를 사용하였다.
분석 결과, Ga와 Zn의 비율은, 제1 펠릿의 조성과 마찬가지였다. 즉, 산화막의 조성은 Ga:Zn=70:30(원자비)이었다. 이후, 상기 성막 방법으로 얻어진 산화막을 「제1 막」이라고 칭한다. 또한, 제1 막의 조성은 Ga0.7Zn0.3Ox로 표시된다.
이어서, 제1 막의 결정성 및 광학 밴드 갭의 평가를 행하였다.
결정성의 평가는, 제1 유리 기판 샘플의 X선 회절 측정에 의해 실시하였다. 측정 장치에는, 리가쿠사제의 Smart Lab(9kW)을 사용하였다.
도 11에는, 제1 유리 기판 샘플에 있어서 얻어진 X선 회절 측정 결과를 도시한다. 이 결과로부터, 제1 유리 기판 샘플에서는, 브로드한 할로 패턴만이 보여짐을 알 수 있다. 전술한 식 (3)으로부터 얻어지는 쉐러 직경은 1.5nm이며, 제1 막은 비정질임이 확인되었다.
이어서, 제1 석영 유리 기판 샘플을 사용하여, 광학 밴드 갭의 평가를 행하였다.
우선, 분광 광도계(U-4100: 히다치 세이사쿠쇼제)를 사용하여, 제1 석영 유리 기판 샘플의 투과율 T(％) 및 반사율 R(％)을 측정하였다.
이들 측정 결과로부터, 이하의 식 (5)를 사용하여, 제1 막의 흡수 계수 α를 산출하였다:
흡수 계수 α=-1/d×ln(T/(100-R)) 식 (5)
여기서, d는 제1 석영 유리 기판 샘플에 포함되는 제1 막의 두께이다. 또한, 석영 유리 기판의 흡수 계수는 무시할 수 있을 만큼 작다.
도 12에는, 식 (5)에 의해 산출된 제1 막의 흡수 계수를 도시한다. 제1 막의 입사광 에너지 3.5eV의 흡수 계수는 990㎝-1였다.
제1 막이 비정질인 경우, 흡수 계수 α와 광의 에너지의 관계는 다음 식으로 제공된다:
(αhν)1/2 ∝ (hν-Eg) 식 (6)
여기서, h는 플랭크 상수이고, ν는 광의 진동수이고, Eg는 광학 밴드 갭이다.
따라서, αhν의 평방근이 hν와 직선 관계에 있는 경우, 이 식 (6)으로부터, 제1 막의 광학 밴드 갭을 산정할 수 있다. 제1 막의 광학 밴드 갭은 3.76eV였다.
이어서, 상술한 제1 석영 유리 기판 샘플의 홀(Hall) 측정에 의해, 제1 막의 캐리어 밀도와 이동도를 평가하였다.
홀(Hall) 측정 전에, 제1 석영 유리 기판 샘플의 제1 막의 네 구석에, 두께 50nm의 Al 패턴(2mm×2mm)을 형성하고, 전극으로서 사용하였다.
홀(Hall) 측정에는, 홀 측정 장치(ResiTest8300; 도요 테크니카사제)를 사용하였다. 자장 강도는 0.34T로 하고, 전류값의 측정에는 자동 설정 모드를 사용하였다. 측정은, 160K 내지 300K까지의 온도 범위에서 10K마다 행하였다.
도 13에는, 홀(Hall) 측정에 의해 얻어진 전자의 홀(Hall) 이동도의 온도 의존성을 도시한다. 또한, 도 14에는, 홀(Hall) 측정에 의해 얻어진 캐리어 밀도의 온도 의존성을 도시한다. 또한, 어느 경우도, 캐리어는 전자였다.
도 13 및 도 14로부터, 캐리어(전자) 이동도 및 캐리어(전자) 농도 모두, 아레니우스 법칙에 잘 따름을 알 수 있다. 300K에서의 캐리어(전자) 이동도는 6.9㎠/Vs였다.
얻어진 캐리어(전자) 밀도 N의 온도 의존성으로부터, 전술한 식 (1)에 기초하여, N0 및 활성화 에너지 Ea를 구한바, N0=1.5×1018㎝-3로 되고, 활성화 에너지 Ea=0.16eV로 되었다.
또한, Rigaku사제 Smartlab을 사용하여, XRR법에 의해 제1 막의 막 밀도를 측정하였다. 그 결과, 막 밀도는 5.25g/㎤였다.
(제1 TFT 샘플의 제작)
이어서, 이하의 방법에 의해, TFT 소자(이하, 「제1 TFT 샘플」이라고 함)를 제작하였다.
도 15에는, 제1 TFT 샘플의 단면 구성을 모식적으로 도시한다.
도 15에 도시하는 바와 같이, 제1 TFT 샘플(400)은, 실리콘 기판(410)과, 열산화막(420) 및 산화물 반도체층(430)과, 드레인 전극(440) 및 소스 전극(450)을 갖는다.
제1 TFT 샘플(400)을 제작하기 위해, 우선, 열산화막(420) 구비 실리콘 기판(410)(13mm×13mm)을 준비하였다. 실리콘 기판(410)은 n형이며, 0.001Ω㎝의 비저항을 갖는다. 열산화막(420)은, 실리콘 기판(410)을 산화시킴으로써 형성하였다. 열산화막(420)의 두께는 150nm이다.
또한, 실리콘 기판(410)은, 제1 TFT 샘플(400)의 게이트 전극으로서 사용하고, 열산화막(420)은, 제1 TFT 샘플(400)의 게이트 절연막으로서 사용하였다.
이어서, 열산화막(420) 상에 포토레지스트를 설치하였다. 또한, 일반적인 포토리소그래피법에 의해, 이 포토레지스트를 패턴 처리하였다. 포토레지스트의 패턴은, 중앙부에, 세로 900㎛×가로(도 15의 X 방향의 길이) 300㎛의 직사각 형상의 누락 영역을 갖는 형상으로 하였다.
이어서, 포토레지스트를 마스크로 하여, 펄스 레이저 데포지션법에 의해, 열산화막(420) 상에 산화물 반도체층을 형성하였다.
산화물 반도체층은, Ga와 Zn의 산화물을 포함하는 층으로 하고, 전술한 (제1 막의 평가)란에서 나타낸 성막 조건에서 성막하였다. 단, 산화물 반도체층의 두께는 50nm로 하였다.
그 후, 실리콘 기판(410)을 아세톤 중에 침지하고, 5분간 초음파 세정을 실시하였다. 또한, 에탄올 중에서 5분간 초음파 세정을 행하였다. 이에 의해, 포토레지스트 및 해당 포토레지스트 상에 성막된 산화물 반도체층이 제거되었다. 그 결과, 열산화막(420)의 중앙부에, 섬 형상의 산화물 반도체층(430)이 형성되었다.
이어서, 실리콘 기판(410)을, 3.0×10-3Pa의 감압 하, 200℃에서 1시간 어닐링하였다.
이어서, 열산화막(420) 및 산화물 반도체층(430) 상에, 도 15에 도시하는 바와 같은 형태의 드레인 전극(440) 및 소스 전극(450)을 형성하였다.
이들 전극(440, 450)은, 금속 알루미늄으로 하고, 전술한 바와 같은 포토레지스트 패턴을 마스크로서 이용한, 일반적인 스퍼터링법에 의해 형성하였다.
상면에서 보아, 드레인 전극(440) 및 소스 전극(450)의 치수는, 세로 300㎛×가로(도 15의 X 방향의 길이) 200㎛×두께(최대 부분) 50nm로 하였다. 또한, 드레인 전극(440)과 소스 전극(450)의 사이의 거리 Lt(도 15 참조)는 50㎛로 하였다.
마지막으로, 실리콘 기판(410)의 단부면을 연마하여, 도전성의 표면을 노출시키고, 이 노출 표면을 통전부로 하였다.
이상의 공정에 의해, 제1 TFT 샘플(400)이 제작되었다. 또한, 상기 기재로부터, 제1 TFT 샘플(400)의 산화물 반도체층(430)이, 전술한 「제1 막」에 상당함은 명확하다.
(제1 TFT 샘플의 평가)
전술한 바와 같이 제작된 제1 TFT 샘플(400)을 사용하여, 부전압 인가 광조사 환경 하에서의 특성 평가를 행하였다.
구체적으로는, 제1 TFT 샘플(400)에, 실리콘 기판(410)과는 반대측으로부터 광을 조사하고, 또한 게이트 전극(실리콘 기판(410))에 마이너스 전압을 인가한 상태에서, 제1 TFT 샘플(400)에 발생하는 특성의 변화를 측정하였다.
특성 변화의 측정에는, 반도체 파라미터 애널라이저(4155C: Agilent사제)를 사용하였다. 광원에는, 백색 LED 광원과, 프로버 부속의 형광등을 사용하였다. 백색 LED 광원의 조도는 11000lux이고, 형광등의 조도는 17000lux였다.
도 16에는, 사용한 백색 LED 광원의 발광 스펙트럼을 도시한다. 또한, 도 17에는, 사용한 형광등의 발광 스펙트럼을 도시한다.
특성 평가 시에는, 상기 광원의 광조사 하에서, 게이트 전극을 -20V로 설정하고, 드레인 전극(440) 및 소스 전극(450)을 0V로 설정하여, 일정 시간 유지한 후, TFT 특성을 측정하였다.
도 18 및 도 19에는, 제1 TFT 샘플(400)에 있어서 얻어진 평가 결과를 도시한다. 도 18은, 백색 LED 광원에 의한 조사 하에서의 결과이고, 도 19는, 형광등에 의한 조사 하에서의 결과이다.
또한, 이들 도면에 있어서, 「초기」의 선은 암 상태, 즉 광조사를 하지 않는 상태에서의 측정 결과이다.
도 18 및 도 19로부터, 산화물 반도체층(430)으로서 제1 막을 갖는 제1 TFT 샘플(400)의 경우, 부전압 인가 광조사 환경 하에서 7200초간 유지한 후에도, 특성이 거의 변화하지 않음을 알 수 있다. 또한, 이 결과는 광원의 종류에 의존하지 않음을 알 수 있다.
이와 같이, 조성이 Ga0.7Zn0.3Ox로 표시되는 제1 막은, 부전압 인가 광조사 환경 하에 있어서도, 특성 변동이 유의미하게 억제됨이 확인되었다.
또한, 제1 TFT 샘플(400)의 암 상태에서의 온/오프비는 108 내지 109이고, 포화 영역으로부터 산출한 산화물 반도체층(430)의 전계 효과 이동도는 7.1㎠/Vs이고, 역치 전압은 0V였다.
(예 2)
(제2 막의 평가)
예 1의 경우와 같은 방법으로, 양이온으로서 Ga 및 Zn을 포함하는 산화물 반도체 화합물을 성막하고, 그 특성을 평가하였다.
단, 이 예 2에서는, 펄스 레이저 데포지션용 펠릿을 제작할 때, Ga2O3 분말(고쥰도 가가쿠사제)과, ZnO 분말(고쥰도 가가쿠사제)을, 양이온 원자％ 비율로 Ga:Zn=35:65가 되도록 칭량, 혼합하였다. 그 밖의 펠릿의 제작 조건은, 예 1의 경우와 동일하다. 이에 의해, 제2 펠릿이 얻어졌다.
제2 펠릿을 사용하여, 예 1의 경우와 마찬가지의 조건에서, 펄스 레이저 데포지션법에 의해, 유리 기판 및 석영 유리 기판에 박막을 성막하였다. 그 후, 각각의 기판을, 전술한 조건에서 어닐링하였다.
이에 의해, 2종류의 기판 상에, 두께 약 150nm의 Ga, Zn을 포함하는 산화막이 형성되었다. 이하, 이 산화막을 갖는 유리 기판을 「제2 유리 기판 샘플」이라고 칭하고, 이 산화막을 갖는 석영 유리 기판을 「제2 석영 유리 기판 샘플」이라고 칭한다.
제2 유리 기판 샘플을 사용하여, 산화막 내의 Ga와 Zn의 비율을 형광 X선 분석으로 평가한 결과, Ga와 Zn의 비율은, 제2 펠릿의 조성과 마찬가지였다. 즉, 산화막의 조성은 Ga:Zn=35:65(원자비)였다. 이후, 본 성막 방법으로 얻어진 막을 「제2 막」이라고 칭한다. 또한, 제2 막의 조성은 Ga0.35Zn0.65Oy로 표시된다.
예 1의 경우와 같은 방법으로, 제2 막의 결정성의 평가를 행하였다.
도 20에는, 제2 유리 기판 샘플에 있어서 얻어진 X선 회절 측정의 결과를 도시한다. 이 결과로부터, 제2 유리 기판 샘플에서는, 브로드한 할로 패턴만이 보여짐을 알 수 있다. 전술한 식 (3)으로부터 얻어지는 쉐러 직경은 1.3nm이며, 이로부터, 제2 막은 비정질임이 확인되었다.
이어서, 상술한 식 (5)로부터, 제2 막의 흡수 계수의 평가를 행하였다. 도 12에는, 제2 막의 흡수 계수를 도시한다. 제2 막의 입사광 에너지 3.5eV의 흡수 계수는 3062㎝-1였다. 또한, 식 (6)으로부터, 제2 막의 광학 밴드 갭의 평가를 행하였다. 그 결과, 제2 막의 광학 밴드 갭은 3.47eV로 산정되었다.
이어서, 제2 석영 유리 기판 샘플의 홀(Hall) 측정에 의해, 제2 막의 캐리어 밀도와 이동도를 평가하였다. 홀(Hall) 측정의 방법은, 전술한 예 1의 경우와 마찬가지이다.
도 21에는, 홀(Hall) 측정에 의해 얻어진 이동도의 온도 의존성을 도시한다. 또한, 도 22에는, 홀(Hall) 측정에 의해 얻어진 캐리어 밀도의 온도 의존성을 도시한다. 또한, 어느 경우도 캐리어는 전자였다.
도 21 및 도 22로부터, 캐리어(전자) 이동도 및 캐리어(전자) 농도 모두, 아레니우스칙에 잘 따름을 알 수 있다. 300K에서의 캐리어(전자) 이동도는 5.9㎠/Vs였다.
얻어진 캐리어(전자) 밀도 N의 온도 의존성으로부터, 전술한 식 (1)에 기초하여, N0 및 활성화 에너지 Ea를 구한바, N0=1.0×1018㎝-3로 되고, 활성화 에너지 Ea=0.04eV로 되었다.
또한, Rigaku사제 Smartlab을 사용하여, XRR법에 의해 제2 막의 막 밀도를 측정하였다. 그 결과, 막 밀도는 5.25g/㎤였다.
(제2 TFT 샘플의 제작)
이어서, 상술한 예 1의 경우와 같은 방법으로, TFT 소자(이하, 「제2 TFT 샘플」이라고 함)를 제작하였다. 단, 이 예 2에서는, 산화물 반도체층으로서, 제2 막을 사용하였다. 이 막의 성막 방법은, 전술한 (제2 막의 평가)에 있어서의 기재대로이다.
(제2 TFT 샘플의 평가)
제2 TFT 샘플을 사용하여, 예 1의 경우와 마찬가지의, 부전압 인가 광조사 환경 하에서의 특성 평가를 행하였다.
도 23에는, 제2 TFT 샘플에 있어서 얻어진 평가 결과를 도시한다. 광원은, 전술한 도 16에 도시하는 바와 같은 스펙트럼 강도를 갖는 백색 LED광으로 하였다. 또한, 도 23에 있어서, 「초기」의 선은 암 상태, 즉 광조사를 하지 않는 상태에서의 측정 결과이다.
도 23으로부터, 산화물 반도체층으로서 제2 막을 갖는 제2 TFT 샘플의 경우, 역치 전압의 시프트나 경미한 오프 전류의 증가가 보임을 알 수 있다. 단, 역치 전압은 -5V 부근에 수렴되고 있다는 점에서, 예를 들어 게이트 오프 전압을 -25V로 설정하면, 광조사 하에서도 스위칭 소자로서 사용할 수 있다.
이와 같이, 조성이 Ga0.35Zn0.65Oy로 표시되는 제2 막은, 부전압 인가 광조사 환경 하에 있어서도, 특성 변동이 유의미하게 억제됨이 확인되었다.
또한, 제2 TFT 샘플의 암 상태에서 온/오프비는 109이며, 포화 영역으로부터 산출한 산화물 반도체층의 전계 효과 이동도는 5.5㎠/Vs이고, 역치 전압은 -1.1V였다.
(예 3)
(제3 막의 평가)
이하의 방법으로, 양이온으로서 Ga 및 Zn을 포함하는 산화물 반도체 화합물을 성막하고, 그 특성을 평가하였다. 성막 방법으로서는, 스퍼터링법을 사용하고, 타깃은 몰비로 Ga2O3:ZnO=50:50이 되는 산화물 타깃을 도시마 세이사쿠쇼로부터 구입하였다.
이 타깃을 사용하여, 스퍼터링법에 의해, 기판에 박막을 성막하였다. 기판은 유리 기판 및 석영 유리 기판으로 하였다.
성막은, 진공 챔버 내에 기판 및 타깃을 설치하고, 스퍼터링법에 의해 실시하였다. 스퍼터링 전원에는 13.56MHz의 RF 전원을 사용하였다. 분위기는, Ar 가스와 O2 가스의 혼합 가스 분위기로 하였다. Ar 가스의 유량은 39.9sccm로 하고, O2 가스의 유량은 0.1sccm로 하였다. 압력은 1Pa로 하고, 파워는 150W로 하였다. 또한, 기판과 타깃의 사이의 거리는 100mm로 하였다.
이에 의해, 2종류의 기판 상에, Ga, Zn을 포함하는 산화막이 형성되었다. 이하, 이 산화막을 갖는 유리 기판을 「제3 유리 기판 샘플」이라고 칭하고, 이 산화막을 갖는 석영 유리 기판을 「제3 석영 유리 기판 샘플」이라고 칭한다.
또한, 제3 유리 기판 샘플에 있어서의 산화막의 두께는 200nm였다. 한편, 제3 석영 유리 기판 샘플에 있어서의 산화막의 두께는 50nm였다.
얻어진 산화막 내의 Ga와 Zn의 비율을 조사하기 위해, 예 1의 경우와 같은 방법에 의해, 형광 X선 분석을 행하였다.
분석 결과, Ga/(Zn+Ga)의 몰비는 65％였다. 즉, 산화막의 조성은 Ga:Zn=65:35(원자비)였다. 이후, 상기 성막 방법으로 얻어진 막을 「제3 막」이라고 칭한다. 또한, 제3 막의 조성은 Ga0.65Zn0.35Oz로 표시된다.
이어서, 상술한 식 (6)으로부터, 제3 막의 광학 밴드 갭의 평가를 행하였다. 그 결과, 제3 막의 광학 밴드 갭은 3.90eV로 산정되었다.
또한, 제3 막의 300K에 있어서의 홀(Hall) 이동도는 4.82㎠/Vs였다.
또한, Rigaku사제 Smartlab을 사용하여, XRR법에 의해 제3 막의 막 밀도를 측정하였다. 그 결과, 막 밀도는 5.36g/㎤였다.
(제3 TFT 샘플의 제작)
이어서, 상술한 예 1의 경우와 같은 방법으로, TFT 소자(이하, 「제3 TFT 샘플」이라고 함)를 제작하였다.
단, 이 예 3에서는, 산화물 반도체층으로서, 제3 막을 사용하였다. 이 막의 성막 방법은, 전술한 (제3 막의 평가)에 있어서의 기재대로이다. 또한, 예 3에서는, 제작된 TFT 소자에 대하여 표면 처리를 행하였다. 표면 처리는, TFT 소자를, 테트라메틸암모늄하이드라이드(TMAH)의 2.38％ 수용액에 3초 침지함으로써 실시하였다.
이에 의해, 제3 TFT 샘플이 제작되었다.
(제3 TFT 샘플의 평가)
제3 TFT 샘플을 사용하여, 예 1의 경우와 마찬가지의, 부전압 인가 광조사 환경 하에서의 특성 평가를 행하였다.
도 24에는, 제3 TFT 샘플에 있어서 얻어진 평가 결과를 도시한다. 광원은, 전술한 도 17에 도시하는 바와 같은 스펙트럼 강도를 갖는 형광등으로 하였다. 또한, 도 24에 있어서, 「초기」의 선은 암 상태, 즉 광조사를 하지 않는 상태에서의 특성 측정 결과이다. 또한, 「형광등 점등」의 선은, 광조사 상태에서의 특성 측정 결과이다. 후자에 있어서, 소스 전극은 0V, 드레인 전압은 40V로 하였다.
도 25에는, 형광등 조사 하에 있어서의 구동 중의 제3 TFT 샘플의 전류값의 경시 변화를 도시한다. 제3 TFT 샘플의 구동 조건은, 게이트 전압 -30V, 드레인 전압 10V, 소스 전압 0V이다.
도 24 및 도 25로부터, 제3 TFT 샘플의 경우, 광조사 환경 하에서도, 역치 전압의 시프트나 오프 전류의 증가는, 거의 보이지 않음을 알 수 있었다.
이와 같이, 조성이 Ga0.65Zn0.35Oy로 표시되는 제3 막은, 부전압 인가 광조사 환경 하에 있어서도, 특성 변동이 유의미하게 억제됨이 확인되었다.
또한, 제3 TFT 샘플의 암 상태에서의 온/오프비는 1010이며, 포화 영역으로부터 산출한 산화물 반도체층의 전계 효과 이동도는 8.04㎠/Vs이고, 역치 전압은 19.0V였다.
(예 4)
(제4 막의 평가)
이하의 방법으로, 양이온으로서 In, Ga 및 Zn을 포함하는 산화물 반도체 화합물을 성막하고, 그 특성을 평가하였다.
우선, 스퍼터링용 타깃을 제작하였다.
이 타깃은, 이하와 같이 제작하였다. In2O3 분말(고쥰도 가가쿠사제), Ga2O3 분말(고쥰도 가가쿠사제) 및 ZnO 분말(고쥰도 가가쿠사제)을, 몰비로 In2O3:Ga2O3:ZnO=1:1:2가 되도록 칭량하고, 이들 분말을 유발로 혼합하였다. 혼합 분말로부터 압분체를 형성하였다.
이 압분체를, 대기 분위기 하, 1400℃에서 5시간 소성하여, 직경 76.2mm, 높이 8mm의 타깃을 얻었다.
이 타깃을 사용하여, 스퍼터링법에 의해, 기판에 박막을 성막하였다. 기판에는 유리 기판 및 석영 유리 기판을 사용하였다.
성막은, 진공 챔버 내에 기판 및 타깃을 설치하고, 스퍼터링법에 의해 실시하였다. 스퍼터링 전원에는 13.56MHz의 RF 전원을 사용하였다. 분위기는, Ar 가스와 O2 가스의 혼합 가스 분위기로 하였다. Ar 가스의 유량은 19.6sccm로 하고, O2 가스의 유량은 0.4sccm로 하였다. 압력은 0.55Pa로 하고, 파워는 70W로 하였다. 또한, 기판과 타깃의 사이의 거리는 100mm로 하였다.
성막 후에, 기판을, 순산소 분위기 하, 300℃에서 1시간 어닐링하였다.
이에 의해, 기판 상에, 두께 약 30nm의 In, Ga 및 Zn을 포함하는 산화막이 형성되었다. 이하, 이 산화막을 갖는 유리 기판을 「제4 유리 기판 샘플」이라고 칭한다. 또한, 이 산화막을 갖는 석영 유리 기판을 「제4 석영 유리 기판 샘플」이라고 칭한다.
얻어진 제4 유리 기판 샘플의 산화막 내의 Ga와 Zn의 비율을 조사하기 위해, 예 1의 경우와 같은 방법에 의해, 형광 X선 분석을 행하였다.
분석 결과, In, Ga 및 Zn의 원자％는, 각각 40％, 36％ 및 24％였다. 이후, 상기 성막 방법으로 얻어진 막을 「제4 막」이라고 칭한다.
전술한 식 (5)로부터, 제4 막의 흡수 계수의 평가를 행하였다. 도 12에는, 제4 막의 흡수 계수를 도시한다. 제4 막의 입사광 에너지 3.5eV의 흡수 계수는 30023㎝-1로 산출되었다. 또한, 식 (6)으로부터, 제4 막의 광학 밴드 갭의 평가를 행하였다. 그 결과, 제4 막의 광학 밴드 갭은 3.1eV로 산정되었다.
이어서, 제4 석영 유리 기판 샘플의 홀(Hall) 측정에 의해, 제4 막의 캐리어 밀도와 이동도를 평가하였다. 홀(Hall) 측정의 방법은, 전술한 예 1의 경우와 마찬가지이다.
측정 결과, 캐리어는 전자이며, 캐리어(전자) 이동도 및 캐리어(전자) 농도 모두, 아레니우스 법칙에 잘 따름을 알 수 있었다. 전술한 식 (1)에 기초하여 산출된 활성화 에너지 Ea는 0.05eV이고, N0은 8.0×1015㎝-3였다. 또한, 300K에 있어서의 캐리어(전자) 이동도는 5.9㎠/Vs였다.
(제4 TFT 샘플의 제작)
이어서, 상술한 예 3의 경우와 같은 방법으로, TFT 소자(이하, 「제4 TFT 샘플」이라고 함)를 제작하였다.
단, 이 예 4에서는, 산화물 반도체층으로서, 제4 막을 사용하였다. 이 막의 성막 방법은, 전술한 (제4 막의 평가)에 있어서의 기재대로이다.
(제4 TFT 샘플의 평가)
제4 TFT 샘플을 사용하여, 예 1의 경우와 마찬가지의, 부전압 인가 광조사 환경 하에서의 특성 평가를 행하였다.
도 26 및 도 27에는, 제4 TFT 샘플에 있어서 얻어진 평가 결과를 도시한다. 도 26은, 백색 LED 광원에 의한 조사 하에서의 결과이며, 도 27은, 형광등에 의한 조사 하에서의 결과이다.
또한, 이들 도면에 있어서, 「초기」의 선은 암 상태, 즉 광조사를 하지 않는 상태에서의 측정 결과이다.
도 26 및 도 27로부터, 산화물 반도체층으로서 제4 막을 갖는 제4 TFT 샘플의 경우, 부전압 인가 광조사 환경 하에서는, 광원의 종류에 구애되지 않고, 특성이 크게 변동됨을 알 수 있다.
특히, 도 26으로부터, 광원으로서 백색 LED 광원을 사용한 경우, 부전압 인가 광조사 환경 하에 있어서의 제4 TFT 샘플의 누설 전류는 100pA를 초과함을 알 수 있었다. 한편, 도 27로부터, 광원으로서 형광등을 사용한 경우, 광원으로서 백색 LED 광원을 사용한 경우보다, 역치 전압의 시프트 폭 및 누설 전류가 커지고, 특성이 더 열화됨을 알 수 있었다.
이와 같이, 본 발명의 일 실시 형태에 따른 산화물 반도체층을 갖지 않는 제4 TFT 샘플에서는, 부전압 인가 광조사 환경 하에서의 특성이 크게 저하되는 것에 비해, 본 발명의 일 실시 형태에 따른 산화물 반도체층을 갖는 TFT 소자(제1 내지 제3 TFT 샘플)에서는, 부전압 인가 광조사 환경 하에서의 특성 저하가 유의미하게 억제됨이 확인되었다.
본원은 2016년 3월 2일에 출원한 일본 특허 출원 제2016-040498호에 기초하는 우선권을 주장하는 것이며, 동일 일본 출원의 전체 내용을 본원의 참조로서 원용한다.
100: TFT(제1 소자)
110: 기판
120: 배리어막
130: 산화물 반도체층
132: 돌출 부분
138: 절연막
140: 게이트 절연막
150: 층간 절연막
160: 제1 전극
162: 제2 전극
168: 도전막
170: 게이트 전극
180: 패시베이션막
200: 태양 전지(제2 소자)
210: 지지체
220: 실리콘층
230: 산화물 반도체층
240: 전극층
300: OLED(제3 소자)
310: 기판
320: 제1 전극(음극)
330: 산화물 반도체층
340: 유기층
350: 제2 전극(양극)
400: 제1 TFT 샘플
410: 실리콘 기판
420: 열산화막
430: 산화물 반도체층
440: 드레인 전극
450: 소스 전극

Claims (17)

  1. 갈륨 및 산소를 포함하고, 광학 밴드 갭이 3.4eV 이상이고, 300K에 있어서의 홀(Hall) 측정에 의해 얻어지는 전자의 홀(Hall) 이동도가 3㎠/Vs 이상인, 산화물 반도체 화합물.
  2. 제1항에 있어서, 상기 홀(Hall) 측정에 의해 얻어지는 전자 밀도 N의 온도 의존성을, 이하의 식으로 나타냈을 때,
    N=N0exp(-Ea/kT) 식 (1)
    N0이 1016㎝-3 이상인, 산화물 반도체 화합물.
    (여기서, T는 측정 온도(K)이고, k는 볼츠만 정수(eVK-1)이고, Ea는 활성화 에너지(eV)임)
  3. 제2항에 있어서, 상기 활성화 에너지 Ea는 0.04eV 이상인, 산화물 반도체 화합물.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 입사광 에너지 3.5eV의 흡수 계수가 10000㎝-1 이하인, 산화물 반도체 화합물.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 추가로, 아연을 포함하는, 산화물 반도체 화합물.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 전체 양이온 원자에 대한 갈륨 원자의 원자비는 35％ 이상인, 산화물 반도체 화합물.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 실질적으로, 갈륨과 아연의 산화물을 포함하는, 산화물 반도체 화합물.
  8. 제7항에 있어서, 갈륨 원자와 아연 원자의 전량에 대한 갈륨 원자의 원자비는 35％ 내지 95％의 범위인, 산화물 반도체 화합물.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 비정질인, 산화물 반도체 화합물.
  10. 산화물 반도체 화합물의 층을 포함하는 반도체 소자이며,
    상기 반도체 소자는 TFT(박막 트랜지스터), 태양 전지 또는 OLED(유기 발광 다이오드) 중 어느 것이고,
    상기 층은, 제1항 내지 제9항 중 어느 한 항에 기재된 산화물 반도체 화합물로 구성되는 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서, 상기 반도체 소자는 TFT이고,
    상기 층은 5㎠/Vs 이상의 전계 효과 이동도를 갖는, 반도체 소자.
  12. 산화물 반도체 화합물의 층을 포함하는 반도체 소자이며,
    상기 반도체 소자는 TFT(박막 트랜지스터)이고,
    상기 층은 갈륨 및 산소를 포함하고, 광학 밴드 갭이 3.4eV 이상이고, 전계 효과 이동도가 5㎠/Vs 이상인 것을 특징으로 하는 반도체 소자.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서, 상기 반도체 소자는, 기판과, 해당 기판의 상부에 배치된 상기 층과, 해당 층의 상부에 배치된 게이트 전극과, 상기 층과 접촉하는 소스 전극 및 드레인 전극을 갖고,
    상기 층은, 상기 기판측에 있어서, 차광층으로 차폐되어 있지 않은, 반도체 소자.
  14. 제10항 내지 제12항 중 어느 한 항에 있어서, 상기 반도체 소자는, 기판과, 해당 기판의 상부에 배치된 게이트 전극과, 해당 게이트 전극의 상부에 배치된 상기 층과, 해당 층과 접촉하는 소스 전극 및 드레인 전극을 갖고,
    상기 층은, 상기 기판 및 상기 게이트 전극과는 반대의 측에 있어서, 차광층으로 차폐되어 있지 않은, 반도체 소자.
  15. 적층체이며,
    기판과,
    해당 기판의 상부에 설치된 산화물 반도체 화합물의 층
    을 갖고,
    상기 층은, 제1항 내지 제9항 중 어느 한 항에 기재된 산화물 반도체 화합물로 구성되는 것을 특징으로 하는 적층체.
  16. 제15항에 있어서, 추가로 상기 기판과 상기 층의 사이에 배리어막을 갖는, 적층체.
  17. 제15항 또는 제16항에 있어서, 상기 기판은 유리 기판인, 적층체.
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Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5589030A (en) 1978-12-20 1980-07-05 Towa Seiki Kk Automatic feeder for overlapped cups
JP4068308B2 (ja) 2000-02-10 2008-03-26 Ｔｄｋ株式会社 光情報媒体
KR101019337B1 (ko) * 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CA2585071A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP5395994B2 (ja) * 2005-11-18 2014-01-22 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR100785038B1 (ko) * 2006-04-17 2007-12-12 삼성전자주식회사 비정질 ＺｎＯ계 ＴＦＴ
JP2009123957A (ja) * 2007-11-15 2009-06-04 Sumitomo Chemical Co Ltd 酸化物半導体材料及びその製造方法、電子デバイス及び電界効果トランジスタ
WO2009091013A1 (ja) * 2008-01-17 2009-07-23 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ、半導体装置及びその製造方法
JP2011066375A (ja) * 2009-08-18 2011-03-31 Fujifilm Corp 非晶質酸化物半導体材料、電界効果型トランジスタ及び表示装置
JP2012033854A (ja) * 2010-04-20 2012-02-16 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
WO2012017843A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
JP5626978B2 (ja) * 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP5701015B2 (ja) * 2010-11-08 2015-04-15 キヤノン株式会社 半導体デバイスの駆動方法
JP2012235104A (ja) * 2011-04-22 2012-11-29 Kobe Steel Ltd 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
KR101891650B1 (ko) * 2011-09-22 2018-08-27 삼성디스플레이 주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터, 및 박막 트랜지스터 표시판
TWI562361B (en) * 2012-02-02 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device
KR101352537B1 (ko) * 2012-06-08 2014-01-21 한국과학기술연구원 Ｓｅ 또는 Ｓ계 박막태양전지 및 그 제조방법
US20140021464A1 (en) * 2012-07-17 2014-01-23 National Chung Cheng University Yttrium-doped Indium Oxide Transparent Conductive Thin-Film Transistor and Method for Making Same
TW201427027A (zh) * 2012-12-26 2014-07-01 Hon Hai Prec Ind Co Ltd 薄膜電晶體
KR102151696B1 (ko) * 2012-12-28 2020-09-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
JP2015109315A (ja) * 2013-12-03 2015-06-11 出光興産株式会社 薄膜トランジスタ、その製造方法、酸化物半導体層、表示装置及び半導体装置
EP3089229B1 (en) 2013-12-26 2018-10-17 Tokyo Institute of Technology Organic electroluminescence element and organic solar cell provided with metal oxide thin film
JP2018032839A (ja) * 2015-12-11 2018-03-01 株式会社半導体エネルギー研究所 トランジスタ、回路、半導体装置、表示装置および電子機器

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