KR20160098360A - 박막 트랜지스터 - Google Patents

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Abstract

극히 높은 이동도를 갖고, 또한 스트레스 내성도 우수한 동시에, 습식 에칭 특성 등도 양호한 박막 트랜지스터를 제공한다. 본 발명의 박막 트랜지스터는, 기판 상에 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스－드레인 전극 및 소스－드레인 전극을 보호하는 보호막을 이 순서로 갖고 있고, 산화물 반도체층은, In, Ga, Zn, Sn 및 O의 제1 산화물 반도체층과, In, Ga, Sn 및 O의 제2 산화물 반도체층의 적층 구조를 갖고, 제2 산화물 반도체층은 게이트 절연막 상에 형성되고, 제1 산화물 반도체층은, 제2 산화물 반도체층과 보호막 사이에 형성되어 있고, 또한 제1 산화물 반도체층 및 제2 산화물 반도체층을 구성하는 각 금속 원소의 함유량의, 전체 금속 원소의 함유량에 대한 원자비는 모두 소정의 비율로 제어되어 있다.

Description

박막 트랜지스터 {THIN-FILM TRANSISTOR}
본 발명은, 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 사용되는 박막 트랜지스터(thin film transistor, TFT)에 관한 것이다.
산화물 반도체는, 범용의 아몰퍼스 실리콘(a-Si)에 비해 이동도가 높고, 광학 밴드 갭이 크고, 저온에서 성막할 수 있다. 그로 인해, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이나, 내열성이 낮은 수지 기판 등에의 적용이 기대되고 있다. 예를 들어, 상기 산화물 반도체로서, 인듐, 갈륨, 아연 및 산소로 이루어지는 아몰퍼스 산화물 반도체(In-Ga-Zn-O, 이하 「IGZO」라고 칭하는 경우가 있음)가 범용되고 있다(특허문헌 1).
최근, 산화물 반도체에 있어서, 가일층의 고이동도화에의 요구 특성이 강해지고 있다. 예를 들어, 산화물 반도체의 이동도를, 저온 폴리실리콘 반도체(Low-temperature PolySilicon, LTPS)의 이동도 레벨(대체로, 40∼100㎠/Vs 정도)까지 높일 수 있으면, PMOS(Positive channel Metal Oxide Semiconductor) 트랜지스터나, CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터를 상기 산화물 반도체로 제작할 수 있다. 그 결과, 액정 패널을 둘러싸는 프레임의 폭을 더욱 좁게 할 수 있는 프레임 폭 협소화, 패널의 저비용화 등이 얻어지는 등, 매우 유용하다.
또한, 산화물 반도체를 사용한 TFT에는, 전압 인가나 광 조사 등의 스트레스 인가 전후의 역치 전압의 변화량이 적은 것, 즉, 스트레스 내성이 우수한 것이 요구된다. 예를 들어, 게이트 전극에 전압을 계속해서 인가하였을 때나, 광 흡수가 시작되는 청색대를 계속해서 조사하였을 때, TFT의 게이트 절연막과 산화물 반도체층의 계면에 차지가 트랩되어, 산화물 반도체층 내부의 전하의 변화로부터, 역치 전압이 마이너스 측으로 대폭 변화(시프트)되고, 이에 의해 TFT의 스위칭 특성이 변화되는 것이 지적되어 있다. 또한, 액정 패널 구동 시나, 게이트 전극에 부 바이어스를 가하여 화소를 점등시킬 때 등에 액정 셀로부터 누설된 광이 TFT에 조사되지만, 이 광이 TFT에 스트레스를 부여하여, 화상 불균일이나 TFT 특성 열화의 원인이 된다. 실제로 TFT를 사용할 때, 광 조사나 전압 인가에 의한 스트레스에 의해 스위칭 특성이 변화되면, 표시 장치 자체의 신뢰성 저하를 초래한다.
또한, 유기 EL 디스플레이에 있어서도 마찬가지로, 발광층으로부터의 누설 광이 반도체층에 조사되어, 역치 전압 등의 값이 변동된다고 하는 문제가 발생한다.
이와 같이 특히 역치 전압의 시프트는, TFT를 구비한 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치 자체의 신뢰성 저하를 초래하므로, 스트레스 내성의 향상이 강하게 요망되고 있다.
또한, 산화물 반도체 박막과, 그 위에 소스－드레인 전극을 구비한 TFT 기판을 제작할 때, 산화물 반도체 박막은 다양한 약액에 노출되므로, 이들 약액에 대해 내성을 갖는 것도 요구된다. 예를 들어 산화물 반도체 박막 상에 소스－드레인 전극을 형성할 때, 건식 에칭 또는 습식 에칭에 의한 에칭 및 포토리소그래피가 행해진다. 습식 에칭에서는, 습식 에칭액이 사용된다. 또한, 포토리소그래피에서는, 레지스트의 제거, 세정을 위해 레지스트 박리액이 사용된다.
예를 들어, 습식 에칭을 이용하여 산화물 반도체 박막 및 소스－드레인 전극을 형성하는 경우, 상기 산화물 반도체 박막에는, 하기 (A) 및 (B1)의 2가지의 특성이 요구된다.
(A) 산화물 반도체 박막은, 산화물 반도체 가공용 습식 에칭액에 대해 우수한 가용성을 갖는 것
즉, 산화물 반도체 박막을 가공할 때에 사용되는 옥살산 등의 유기산계 습식 에칭액에 의해, 상기 산화물 반도체 박막이 적절한 속도로 에칭되어, 잔사 없이 패터닝할 수 있는 것이 요구된다.
(B1) 산화물 반도체 박막은, 소스－드레인 전극용 습식 에칭액에 대해 불용성인 것
즉, 산화물 반도체 박막 상에 성막되는 소스－드레인 전극용 배선막을 가공할 때에 사용되는 습식 에칭액(예를 들어, 인산, 질산, 아세트산 등을 포함하는 무기산)에 의해, 소스－드레인 전극은 적절한 속도로 에칭된다. 그 때, 상기 산화물 반도체 박막의 표면(백 채널) 측이 상기 습식 에칭액에 의해 깎이거나, 손상이 발생하여 TFT 특성이나 스트레스 내성이 저하되지 않도록 하는 것이 요구된다.
습식 에칭액에 의한 에칭의 정도(에칭 속도)는, 습식 에칭액의 종류에 따라서도 상이하다. 전술한 IGZO는, 옥살산 등의 유기산계 습식 에칭액에 대해 우수한 가용성을 갖지만, 예를 들어 인산, 질산, 아세트산 등과 같은 무기산계 습식 에칭액에 대한 가용성도 높아, 무기산계 습식 에칭액에 의해 극히 용이하게 에칭되어 버린다. 즉, IGZO는, 상기 (A)의 산화물 반도체 박막 가공 시의 습식 에칭성이 우수하지만, 상기 (B1)의 소스－드레인 전극 가공 시의 습식 에칭 내성이 떨어진다. 그로 인해, 소스－드레인 전극의 습식 에칭액에 의한 가공 시에, IGZO막이 소실되어 TFT의 제작이 곤란하거나, TFT 특성 등이 저하된다고 하는 문제가 있다. 이러한 문제를 해결하기 위해, 소스－드레인 전극용 습식 에칭액으로서, IGZO를 에칭하지 않는 약액, 예를 들어 NH4F와 H2O2의 혼합액을 사용하는 것도 검토되고 있지만, 상기 약액의 수명은 짧고, 불안정하므로, 양산성이 떨어진다.
상술한 (B1)의 소스－드레인 전극의 습식 에칭에 수반되는 TFT 특성 등의 저하는, 특히 도 1에 도시하는 바와 같은 에치 스토퍼층을 갖지 않는 백 채널 에치(Back Channel Etch, BCE) 구조의 TFT에서 보인다.
즉, 산화물 반도체를 사용한 보텀 게이트 TFT의 구조는, 도 1에 도시하는, 에치 스토퍼층을 갖지 않는 백 채널 에치형(이하, BCE형 TFT라고 칭함)과, 도 2에 도시하는, 에치 스토퍼층(8)을 갖는 에치 스톱형(Etch Stop Layer형, 이하, ESL형 TFT라고 칭함)의 2종류로 크게 구별된다.
도 2의 ESL형 TFT에 있어서의 에치 스토퍼층(8)은, 소스－드레인 전극(5)에 에칭을 실시할 때에 산화물 반도체층(4)이 손상을 받아 트랜지스터 특성이 저하되는 것을 방지할 목적으로 형성된다. 도 2에 의하면, 소스－드레인 전극 가공 시에 반도체층 표면에의 손상이 적으므로, 양호한 TFT 특성이 얻어지기 쉽다. 상기 에치 스토퍼층으로서는, 일반적으로 SiO2 등의 절연막이 사용된다.
이에 반해, 도 1의 BCE형 TFT에서는, 에치 스토퍼층을 갖지 않으므로, 공정 수를 간략화할 수 있어, 생산성이 우수하다. 즉, 제조 방법에 따라서는 에칭 시에 에치 스토퍼층을 형성하지 않아도 산화물 반도체층(4)에 손상을 주지 않는 경우도 있다. 예를 들어, 리프트 오프법에 의해 소스－드레인 전극(5)을 가공하는 경우는, 산화물 반도체층(4)에의 손상이 없으므로, 에치 스토퍼층은 불필요하다. 그 경우는, 도 1의 BCE형 TFT가 사용된다. 혹은, 에치 스토퍼층 없이도 양호한 TFT 특성을 발휘할 수 있도록 개발된 특별한 습식 에칭액을 사용하는 경우, 도 1의 BCE형 TFT를 사용할 수 있다.
상술한 바와 같이 TFT의 제작 비용 저감이나 공정 간략화의 관점에서는, 에치 스토퍼층을 갖지 않는 도 1의 BCE형 TFT의 사용이 권장되지만, 전술한 습식 에칭 시의 문제가 강하게 우려된다. 물론, 도 2의 ESL형 TFT에 있어서도, 습식 에칭액의 종류에 따라서는, 상기 문제가 발생할 우려가 있다.
또한, 상기 (B1)에서는 소스－드레인 전극을 습식 에칭액으로 습식 에칭할 때의 문제를 기재하였지만, 상기와 동일한 문제는, 소스－드레인 전극을 건식 에칭으로 에칭하였을 때에도 보인다. 또한, 소스－드레인 전극은 포토리소그래피 및 에칭에 의해 형성되지만, 레지스트 박리액(예를 들어, 아민을 포함하는 알칼리성의 수계 레지스트 박리액이나, 비수계의 레지스트 박리액)을 사용하여 레지스트를 제거하거나, 세정할 때에도 보인다.
BCE형 TFT에 있어서, 산화물 반도체층의 손상을 억제하는 기술로서, 예를 들어 하기의 특허문헌 2∼4의 기술이 제안되어 있다. 이들 기술에서는, 산화물 반도체층과 소스－드레인 전극 사이에, 희생층 또는 오목부를 형성함으로써, 산화물 반도체층에의 손상을 억제하고 있다. 그러나, 상기 희생층 또는 오목부를 형성하기 위해서는, 공정을 증가시킬 필요가 있다. 또한, 비특허문헌 1에는, 산화물 반도체층 표면의 손상층을 제거하는 것이 개시되어 있지만, 손상층을 균일하게 제거하는 것은 곤란하다.
일본 특허 제4568828호 공보 일본 특허 공개 제2012-146956호 공보 일본 특허 공개 제2011-54812호 공보 일본 특허 공개 제2009-4787호 공보
C.-J. Kim et.al, Electrochem. Solid-State Lett. 12(4), H95-H97(2009)
본 발명은, 상기 사정에 비추어 이루어진 것이며, 그 목적은, 에치 스토퍼층을 갖지 않는 BCE형의 TFT에 있어서, 극히 높은 이동도를 갖고, 또한 광이나 바이어스 스트레스 등에 대해 역치 전압의 변화량이 작아 스트레스 내성이 우수한 동시에, (A) 산화물 반도체 가공용 습식 에칭액에 대해서는 우수한 가용성을 갖고, (B) 소스－드레인 전극을, 에칭(습식 에칭, 건식 에칭 모두를 포함함) 및 포토리소그래피법에 의해 형성할 때, 에칭 내성 및 레지스트 박리액에 대한 내성 모두 우수한 반도체층용 산화물을 구비한 TFT를 제공하는 것에 있다.
또한, 에치 스토퍼층을 갖는 ESL형의 TFT에 있어서도, 극히 높은 이동도를 갖고, 또한 스트레스 내성이 우수한 동시에, (A) 산화물 반도체 가공용 습식 에칭액에 대해서는 우수한 가용성을 갖는 반도체층용 산화물을 구비한 TFT를 제공하는 것에 있다.
상기 과제를 해결할 수 있었던 본 발명에 관한 제1 BCE형 TFT는, 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스－드레인 전극 및 상기 소스－드레인 전극을 보호하는 보호막을 이 순서로 갖는 TFT이며, 상기 산화물 반도체층은, In, Ga, Zn, Sn 및 O로 구성되는 제1 산화물 반도체층과, In, Ga, Sn 및 O로 구성되는 제2 산화물 반도체층을 갖는 적층체이고, 상기 제2 산화물 반도체층은, 상기 게이트 절연막 상에 형성되어 있음과 함께, 상기 제1 산화물 반도체층은, 상기 제2 산화물 반도체층과 상기 보호막 사이에 형성되어 있고, 또한 상기 제1 산화물 반도체층 중, 전체 금속 원소의 함유량에 대한 각 금속 원소의 함유량의 비(원자비, 이하 동일함)는,
Ga/(In＋Ga)＝0.50 이상 0.80 이하,
Ga/(In＋Ga＋Zn＋Sn)＝0.15 이상 0.45 이하,
Sn/(In＋Ga＋Zn＋Sn)＝0.05 이상 0.25 이하
를 만족시킴과 함께,
상기 제2 산화물 반도체층 중, 전체 금속 원소의 함유량에 대한 각 금속 원소의 함유량의 비는,
In/(In＋Ga)＝0.60 이상 0.75 이하,
In/(In＋Ga＋Sn)＝0.30 이상 0.58 이하,
Sn/(In＋Ga＋Sn)＝0.15 이상 0.38 이하
를 만족시키는 것에 요지를 갖는다.
또한, 상기 과제를 해결할 수 있었던 본 발명에 관한 제2 ESL형 TFT는, 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 에치 스토퍼층, 소스－드레인 전극 및 상기 소스－드레인 전극을 보호하는 보호막을 이 순서로 갖는 TFT이며, 상기 산화물 반도체층은, In, Ga, Zn, Sn 및 O로 구성되는 제1 산화물 반도체층과, In, Ga, Sn 및 O로 구성되는 제2 산화물 반도체층을 갖는 적층체이며, 상기 제2 산화물 반도체층은, 상기 게이트 절연막 상에 형성되어 있음과 함께, 상기 제1 산화물 반도체층은, 상기 제2 산화물 반도체층과 상기 에치 스토퍼층 사이에 형성되어 있고, 또한 상기 제1 산화물 반도체층 중, 전체 금속 원소의 함유량에 대한 각 금속 원소의 함유량의 비는,
Ga/(In＋Ga)＝0.50 이상 0.80 이하,
Ga/(In＋Ga＋Zn＋Sn)＝0.15 이상 0.45 이하,
Sn/(In＋Ga＋Zn＋Sn)＝0.05 이상 0.25 이하
를 만족시킴과 함께,
상기 제2 산화물 반도체층 중, 전체 금속 원소의 함유량에 대한 각 금속 원소의 함유량의 비는,
In/(In＋Ga)＝0.60 이상 0.75 이하,
In/(In＋Ga＋Sn)＝0.30 이상 0.58 이하,
Sn/(In＋Ga＋Sn)＝0.15 이상 0.38 이하
를 만족시키는 것에 요지를 갖는다.
본 발명의 바람직한 실시 형태에 있어서, 상기 제2 산화물 반도체층의 두께는 5㎚ 이상이다.
본 발명의 바람직한 실시 형태에 있어서, 상기 소스－드레인 전극을, 상기 소스－드레인 전극용 막의 에칭 및 포토리소그래피법에 의해 형성할 때, 레지스트 박리액을 사용하는 것이다.
본 발명의 바람직한 실시 형태에 있어서, 상기 에칭을, 습식 에칭 또는 건식 에칭으로 행하는 것이다.
본 발명의 바람직한 실시 형태에 있어서, 상기 에칭을, 산계 에칭액을 사용한 습식 에칭으로 행하는 것이다.
본 발명의 바람직한 실시 형태에 있어서, 상기 소스－드레인 전극용 막은, Mo, Mo 합금, Ti, Ti 합금으로 이루어지는 군에서 선택되는 적어도 1종의 금속막으로 이루어진다.
본 발명의 바람직한 실시 형태에 있어서, 상기 소스－드레인 전극용 막은, 산화물 반도체층 측으로부터 차례로 Mo, Mo 합금, Ti, Ti 합금으로 이루어지는 군에서 선택되는 적어도 1종의 금속막과; Al, Al 합금, Cu 및 Cu 합금으로 이루어지는 군에서 선택되는 적어도 1종의 금속막의 적층 구조를 포함하는 적층막이다.
본 발명에는, 상기 중 어느 하나에 기재된 TFT를 구비한 표시 장치도 포함된다.
본 발명에 따르면, 에치 스토퍼층을 갖지 않는 BCE형 TFT에 있어서, 이동도가 40㎠/Vs 이상으로 극히 높고, 또한 스트레스 내성(광 조사 및 부 바이어스 인가 전후의 역치 전압의 시프트량이 적은 것)이 우수한 동시에, (A) 산화물 반도체 가공용 습식 에칭액에 대해서는 우수한 가용성(습식 에칭성)을 갖고, (B) 소스－드레인 전극용 습식 에칭액을 사용한 습식 에칭 또는 건식 에칭에 의한 에칭, 나아가 포토리소그래피 시에 사용되는 레지스트 박리액에 대해 우수한 내성(에칭 내성, 포토레지스트 박리액 내성)을 갖는 반도체층용 산화물을 구비한 TFT를 제공할 수 있다.
또한, 에치 스토퍼층을 갖는 ESL형의 TFT에 있어서도, 이동도가 40㎠/Vs 이상으로 극히 높고, 또한 TFT의 스위칭 특성 및 스트레스 내성이 우수한 동시에, 습식 에칭 특성, 즉, (A) 산화물 반도체 가공용 습식 에칭액에 대해서는 우수한 가용성(습식 에칭성)을 갖는 반도체층용 산화물을 구비한 TFT를 제공할 수 있다.
도 1은 종래의 산화물 반도체층(단층)을 구비한 BCE형 TFT를 설명하기 위한 개략 단면도이다.
도 2는 종래의 산화물 반도체층(단층)을 구비한 ESL형 TFT를 설명하기 위한 개략 단면도이다.
도 3은 본 발명에 사용되는 산화물 반도체층으로서 제2 산화물 반도체층(기판 측으로부터 보아 하측)과 제1 산화물 반도체층의 적층체(기판 측으로부터 보아 상측)를 구비한 BCE형 TFT를 설명하기 위한 개략 단면도이다.
도 4는 본 발명에 사용되는 산화물 반도체층으로서 제2 산화물 반도체층(기판 측으로부터 보아 하측)과 제1 산화물 반도체층의 적층체(기판 측으로부터 보아 상측)를 구비한 ESL형 TFT를 설명하기 위한 개략 단면도이다.
본 발명자들은, 상기 과제를 해결하기 위해 검토를 거듭해 왔다. 그 결과, 게이트 절연막과, 소스－드레인 전극을 보호하는 보호막 또는 에치 스토퍼층 사이에 형성되는 산화물 반도체층의 재료로서, 게이트 절연막 측으로부터 차례로 소정의 금속비 조성으로 이루어지는 In, Ga 및 Sn의 산화물(이하, 「IGTO」라고 약기하거나, 「제2 산화물 반도체층」이라고 표기하는 경우가 있음)과, 소정의 금속비 조성으로 이루어지는 In, Ga, Zn 및 Sn의 산화물(이하, 「IGZTO」라고 약기하거나 또는 「제1 산화물 반도체층」이라고 표기하는 경우가 있음)이 이 순서로 적층된 적층체를 사용하면 소기의 목적이 달성되는 것을 발견하고, 본 발명을 완성하였다.
본 명세서에 있어서, 제1 또는 제2 산화물 반도체층 중, 전체 금속 원소의 함유량에 대한 각 금속 원소의 함유량의 비(원자비)를 단순히 「금속 원소비」라고 약기하는 경우가 있다.
또한, 본 명세서에서는, 소스 전극과 드레인 전극을 합쳐, 소스－드레인 전극이라고 칭한다.
본 명세서에 있어서 「이동도가 높은」이라 함은, 후기하는 실시예에 기재된 방법으로 이동도를 측정하였을 때, 이동도가 40㎠/Vs 이상인 것을 의미한다.
본 명세서에 있어서 「스트레스 내성이 우수한」이라 함은, 후기하는 실시예에 기재된 방법으로, 시료에 백색광을 조사하면서, 게이트 전극에 부 바이어스를 계속 인가하는 스트레스 인가 시험을 2시간 행하였을 때, 스트레스 인가 시험 전후의 역치 전압(Vth)의 시프트량 ΔVth(절대값)이 5.0V 이하인 것을 의미한다.
본 명세서에 있어서 「습식 에칭 특성이 우수한」이라 함은, 에치 스토퍼층을 갖지 않는 BCE형 TFT의 경우, 하기 (A) 습식 에칭성이 우수한 것, 및 (B1) 습식 에칭 내성이 우수한 것, 모두를 의미한다. 또한, 에치 스토퍼층을 갖는 ESL형 TFT의 경우는, 하기 (A) 습식 에칭성이 우수한 것을 의미한다. 또한, 이하에서는, 습식 에칭성과 습식 에칭 내성을 「습식 에칭 특성」이라고 총칭하는 경우가 있다.
(A) 산화물 반도체 가공용 습식 에칭액에 대해 우수한 가용성을 갖는 것(습식 에칭성이 우수함)
구체적으로는, 산화물 반도체 박막을 가공할 때에 사용되는 옥살산 등의 유기산계 습식 에칭액에 의해, 본 발명의 적층 구조를 갖는 산화물 반도체 박막의 제1, 제2 산화물 반도체층이 거의 동일 정도(0.1∼4배)의 에칭 레이트로 에칭되어, 잔사 없이 패터닝할 수 있는 것을 의미한다. 산화물 반도체 가공용 습식 에칭액으로서는, 상기 외에, 염산 및 질산의 혼합계 습식 에칭액 등이 예시된다. 이들은 시판품을 사용해도 되고, 예를 들어, 간또 가가꾸사제 「ITO-07N」(옥살산과 물의 혼합액) 등이 예시된다.
(B1) 소스－드레인 전극을 습식 에칭액으로 패터닝하였을 때, 소스－드레인 전극은 에칭되지만, 산화물 반도체층은 상기 습식 에칭액에 대해 불용성인 것(습식 에칭 내성이 우수함)
본 명세서에서는, 측정의 간편화를 위해, 기판에 제1 산화물 반도체 박막만을 성막하고, 소스－드레인 전극용 습식 에칭액으로 패터닝하였을 때의 에칭 속도를 측정하여, 이때의 제1 산화물 반도체층의 에칭 속도가 소스－드레인 전극의 에칭 속도의 1/2 이하이면, 소스－드레인 전극용 습식 에칭액에 대해 습식 에칭 내성이 우수하다고 평가한다. 상기 범위의 에칭 속도를 갖는 것은, 산화물 반도체 박막이 상기 습식 에칭액에 의해 에칭되기 어렵기 때문에, 산화물 반도체층의 표면(백 채널) 측이 상기 습식 에칭액에 의해 깎이거나, 손상이 발생하여 TFT 특성이나 스트레스 내성이 저하되지 않는다.
본 발명에 사용되는 소스－드레인 전극용 습식 에칭액의 종류는 특별히 한정되지 않고, 산계의 에칭액(예를 들어, 인산, 질산, 아세트산 등을 포함하는 무기산; 황산, 질산 등을 포함하는 무기산; 과산화수소계의 에칭액) 등이 예시된다. 예를 들어 후기하는 실시예에 나타내는 바와 같이, 인산:질산:아세트산:물의 혼산액(PAN계)을 사용할 수도 있다. 이들의 조성은 적절하게 조정할 수 있다. 이들은 시판품을 사용해도 되고, 예를 들어 간또 가가꾸사제의 혼산 에천트(인산, 질산 및 아세트산의 혼합액) 등이 예시된다.
본 명세서에 있어서 「에칭 내성이 우수한」이라 함은, 습식 에칭법, 건식 에칭법 모두에 대한 에칭 내성이 우수한 것을 의미한다. 후기하는 실시예에서 실증한 바와 같이 본 발명의 BCE형 TFT는, 습식 에칭 내성이 우수할 뿐만 아니라, 건식 에칭법으로 에칭하였을 때에도 막 감소가 발생하지 않는다. 따라서, 에칭에 의한 TFT 특성의 열화는 발생하지 않는다.
본 명세서에 있어서 「레지스트 박리액 내성이 우수한」이라 함은, 포토리소그래피법 시, 레지스트의 박리, 세정에 사용되는 레지스트 박리액에 대한 내성이 우수한 것을 의미한다. 후기하는 실시예에서 실증한 바와 같이 본 발명의 BCE형 TFT는, 산화물 반도체층이 범용의 레지스트 박리액에 노출되어도, 소정의 제1 산화물 반도체층을 형성하고 있으므로, 산화물 반도체층은 용출되지 않아, 산화물 반도체층의 막 두께가 균일한 TFT를 얻을 수 있다. 그 결과, TFT 특성의 열화를 방지할 수 있다.
본 발명에 사용되는 레지스트 박리액의 종류는 특별히 한정되지 않고, 예를 들어 알칼리성 수계 레지스트 박리액, 비수계 레지스트 박리액, 레지스트 박리 후의 수세 린스(세정 공정)에 사용되는 현상액 등이 예시된다. 알칼리성 수계 레지스트 박리액은, 아민을 포함하는 것이 바람직하게 사용되고, 예를 들어 모노에탄올아민, 테트라메틸암모늄히드록시드(TMAH) 등을 들 수 있다. 이들은 시판품을 사용해도 된다. 시판품으로서, 예를 들어 이하의 것이 예시된다. 알칼리성 수계 레지스트 박리액을 사용하는 경우, 이들 시판품을, 예를 들어 pH11∼14 정도의 알칼리 용액으로 되도록 조정하여 사용할 수 있다. 물론, 이것에 한정되지 않는다.
비수계 레지스트 박리액으로서, 도쿄 오카 고교 가부시키가이샤제의 「TOK106」 및 「PRS2000」(모두, 모노에탄올아민과 디메틸술폭시드(DMSO)의 혼합 용액)
알칼리성 수계 레지스트 박리액으로서, 나가세 켐텍스제의 N-321, 도쿄 오카제의 「NMD-W」, AZ 일렉트로닉 머티리얼즈사제의 「AZ-300MIF」, Dongwoo Finechem사제의 「PRS2000」
이하, 본 발명에 이른 경위를 설명하면서, 본 발명에 대해 상세하게 설명한다.
전술한 바와 같이, 특허문헌 1 등에 기재된 IGZO는, 높은 이동도를 갖는 산화물 반도체층 재료로서 유용하다. 그러나, 본 발명자들은, 범용의 IGZO보다 더욱 이동도가 높은 재료를 제공하기 위해, 검토를 거듭해 왔다. 그 결과, 소정의 금속 원소비로 구성되는 IGTO를 사용하면, 40㎠/Vs 이상의 고이동도를 달성할 수 있는 것을 발견하였다.
단, 상기 IGTO는, 프로세스 조건에 따라서는, 스트레스 내성이 IGZO보다 낮아져, 스트레스 내성의 안정성이 저하될 우려가 있다. 따라서, 본 발명자들은, 상기 IGTO의 사용에 의한 극히 높은 이동도를 유지하면서, 또한 프로세스 조건의 영향을 받기 어렵고, 스트레스 내성이 안정되는 산화물 반도체층 재료를 제공하기 위해, 더욱 검토를 거듭하였다.
그 결과, 상기 IGTO를, SiO2, Al2O3, HfO2 등의 절연체로 구성되어 있는 보호막(BCE형 TFT의 경우), 혹은 에치 스토퍼층(ESL형 TFT의 경우)(이하, 이들을 통합하여 「산화물계 절연체」라고 하는 경우가 있음)에 직접 접촉시키는 구조로 한 경우, IGTO와 산화물계 절연체의 계면은 이종 재료의 접촉에 기인하여, IGZO와의 계면에 산소 결함에 의한 포획 준위가 형성되기 쉬운 것을 알 수 있었다.
따라서 더 검토한 결과, IGTO와 산화물 절연체 사이에, 소정 금속 원소비의 IGZTO를 개재시켜, IGTO와 IGZTO의 적층 구조로 하면, IGZTO는 산화물계 절연체와의 계면에서 산소 결손을 발생하기 어렵기 때문에, 상기한 문제를 해결할 수 있는 것을 밝혀냈다.
즉, 본 발명은, 산화물계 절연체와 상기 IGTO(제2 산화물 반도체층) 사이에, 당해 IGTO의 보호층으로서, 소정 금속 원소비의 IGZTO(제1 산화물 반도체층)를 형성한 점에 특징이 있다. 특히 다양한 약액 등에 직접 노출되는 산화물 반도체층으로서, 상기 제1 산화물 반도체층을 형성한 결과, 상기 IGTO는 산화물계 절연체와 직접 접촉하지 않게 되어, 산소 결손에 기인하는 포획 준위의 형성을 억제할 수 있는 것이 확인되었다.
또한, 제1 산화물 반도체층을 구성하는 IGZTO와, 제2 산화물 반도체층을 구성하는 IGTO는, Zn의 유무의 점에서 구성 원소는 엄밀하게는 상이하지만, Zn을 제외한 원소는 중복되어 있다. 본 발명에서는, 이하에 상세하게 서술하는 바와 같이, IGZTO의 금속 원소비를 적절하게 제어함으로써, 상술한 IGTO와 산화물계 절연체의 접촉 계면에서의 포획 준위의 형성을 억제할 수 있다. 그 결과, IGTO의 계면 구조가 안정화된다.
또한, 산화물 반도체층 전체의 이동도는, 제2 산화물 반도체층을 구성하는 IGTO에 의해 충분히 확보할 수 있으므로, 상기 IGZTO의 사용에 의해, 산화물 반도체층 전체의 이동도 등의 TFT 특성을 거의 저감시키는 일은 없다. 따라서, 상술한 IGTO(제2 산화물 반도체층)와 IGZTO(제1 산화물 반도체층)의 적층 구조로 하면, IGTO의 사용에 의한 고이동도를 유지하면서, 또한 IGZTO의 존재에 의해 스트레스 내성도 향상된다고 생각된다.
또한 본 발명에서는, 상기 적층 구조에 의해 산화물 반도체층의 습식 에칭 특성을 저해하는 일은 없어, 습식 에칭 특성도 우수하다. 즉, BCE형 TFT, ESL형 TFT 모두, 본 발명의 산화물 반도체층은, 산화물 반도체 가공용 습식 에칭액에 대해 우수한 가용성을 갖는다(습식 에칭성이 우수하다). 산화물 반도체층을 적층 구조로 하면, 금속의 종류나 함유량의 상이에 기인하여 배선 패턴을 형성할 때, 제1층과 제2층에서 사이드 에칭량이 상이하거나 하여 원하는 형상으로 패터닝할 수 없게 되는 등의 문제가 발생한다. 그러나, 본 발명에서는, 제1 산화물 반도체층으로서 사용되는 IGZTO와, 제2 산화물 반도체층으로서 사용되는 IGTO 각각에 대해, 금속 원소비를 적절하게 제어하고 있으므로, 제1 산화물 반도체층과 제2 산화물 반도체층의 에칭 레이트를 동등하게 할 수 있다. 그 결과, 산화물 가공용 습식 에칭액에 대해 가용이며, 상기 적층 구조를 일괄적으로 에칭하는 것이 가능하다.
또한, BCE형 TFT의 경우, 소스－드레인 전극에 직접 접촉하는 상기 제1 산화물 반도체층(IGZTO)은, 소스－드레인 전극용 습식 에칭액에 대해 불용성이 높다(습식 에칭 내성이 우수하다). 즉, 상기 제1 산화물 반도체층은, 무기산계 습식 에칭액에 의해 에칭되기 어렵기 때문에, 산화물 반도체층의 표면(백 채널) 측이 상기 습식 에칭액에 의해 깎이거나, 손상이 발생하여 TFT 특성이나 스트레스 내성이 저하되지 않는다.
또한 BCE형 TFT의 경우, 상기 제1 산화물 반도체층(IGZTO)은, 에칭의 종류에 관계없이 에칭 내성이 우수하여, 소스－드레인 전극을 건식 에칭법으로 에칭하였을 때에도 우수한 TFT 특성이 얻어진다. 또한 BCE형 TFT의 경우, 상기 제1 산화물 반도체층(IGZTO)은 레지스트 박리액 내성도 우수하다.
이하, 본 발명에 사용되는 제1 및 제2 산화물 반도체층에 대해, 상세하게 설명한다.
1. 제1 산화물 반도체; IGZTO에 대해
제1 산화물 반도체층을 구성하는 각 금속 원소(In, Ga, Zn, Sn)의 각 금속 원소비(원자비)는 이하와 같다. 여기서는, 주로 스트레스 내성, 습식 에칭성, 에칭 내성, 레지스트 박리 내성의 확보라고 하는 관점에서, 각 비가 설정되어 있다.
(1)Ga/(In＋Ga)＝0.50 이상 0.80 이하
(2)Ga/(In＋Ga＋Zn＋Sn)＝0.15 이상 0.45 이하
(3)Sn/(In＋Ga＋Zn＋Sn)＝0.05 이상 0.25 이하
먼저, 상기 식 (2)의 설정 이유에 대해 설명한다.
Ga는, 산소 결손의 발생을 억제하여, 스트레스 내성의 향상에 유효한 원소이다. 이러한 작용을 유효하게 발휘시키기 위해, 전체 금속 원소에 대한 Ga비의 하한을 상기 식 (2)와 같이 0.15 이상으로 한다. 바람직하게는 0.20 이상, 더욱 바람직하게는 0.25 이상이다. 단, Ga가 과잉으로 되면, 성막 시에 사용되는 스퍼터링 타깃의 전기 전도율이 저하되어, 직류 스퍼터에서의 방전이 곤란해져, 방전 불량이나 이상 방전의 원인이 된다. 또한, Ga량이 지나치게 많으면, 상대적으로 전자의 전도 패스를 담당하고 있는 In량이나 Sn량이 저하되어, 결과적으로 이동도가 저하될 우려가 있다. 그로 인해, Ga비의 상한을 0.45 이하로 한다. 바람직하게는 0.40 이하이다.
다음으로, 상기 식 (3)의 설정 이유에 대해 설명한다.
Sn은, 습식 에칭 특성, 에칭 내성 및 레지스트 박리액 내성의 향상, 나아가 이동도의 증가에 유용한 원소이다. 특히 BCE형 TFT에의 적용을 고려하면, 소스－드레인 전극용 습식 에칭액에 대해 불용성이 높은 것이 요구된다. 나아가 소스－드레인 전극을 건식 에칭법에 의해 에칭하였을 때의 내성, 레지스트 박리액에 대한 내성도 우수한 것이 요구된다. 본 발명에서는, 에칭 선택성 등을 고려하여 전체 금속 원소에 대한 Sn비의 하한을 0.05 이상으로 한다. 바람직하게는 0.10 이상, 더욱 바람직하게는 0.15 이상이다. 단, Sn이 과잉으로 되면, 에칭 내성, 레지스트 박리액 내성이 저하되어, 예를 들어 산화물 반도체 가공용 습식 에칭액에 대한 습식 에칭 레이트가 저하되는 경우가 있다. 특히 산화물 반도체 가공용 습식 에칭액으로서 범용되는 옥살산 등의 유기산에 불용으로 되어, 산화물 반도체층의 가공을 할 수 없게 된다. 따라서, Sn비의 상한을 0.25 이하로 한다. 바람직하게는 0.20 이하이다.
다음으로, 상기 식 (1)의 설정 이유에 대해 설명한다.
본 발명에서는, 제1 산화물 반도체층으로서 사용되는 IGZTO 중의 Ga에 대해, 상기 식 (2)를 만족시킴과 함께, Sn 및 Zn을 제외한 In과 Ga에 대한 Ga의 비가 상기 식 (1)을 만족시킬 필요가 있다. 이에 의해, 높은 이동도와 양호한 스트레스 내성이 확보된다.
즉, In은 산화물 반도체층의 도전성 향상에 유효한 원소이며, 이동도의 증가에 기여한다. 도전성은 In 및 Ga의 영향을 강하게 받아, Sn이나 Zn의 함유량에 관계없이, In이 많아지면 도전성이 높아지고, Ga가 많으면 도전성이 저하된다. 그로 인해, 본 발명에서는, 상기 식 (2)의 좌변에 나타내어지는 Ga/(In＋Ga)의 비의 상한을 0.80 이하로 한다. 바람직하게는 0.75 이하, 더욱 바람직하게는 0.72 이하이다. 한편, 스트레스 내성에 대해서도, Ga 및 In의 영향을 강하게 받아, Ga가 많아지면 스트레스 내성이 향상되고, In이 많으면 스트레스 내성이 저하된다. 그로 인해, 본 발명에서는, 상기 식 (2)의 좌변에 나타내어지는 Ga/(In＋Ga)의 비의 하한을 0.50 이상으로 한다. 바람직하게는 0.60 이상이다.
본 발명에서는, 상기 식 (1)∼(3)을 만족시키는 것을 전제로 하여, 전체 금속 원소에 대한 In 및 Zn의 비는 이하의 범위를 만족시키는 것이 바람직하다.
In/(In＋Ga＋Zn＋Sn): 바람직하게는 0.10 이상, 0.25 이하; 더욱 바람직하게는 0.15 이상, 0.20 이하
Zn/(In＋Ga＋Zn＋Sn): 바람직하게는 0.20 이상, 0.60 이하; 더욱 바람직하게는 0.25 이상, 0.50 이하
2. 제2 산화물 반도체; IGTO에 대해
제2 산화물 반도체층을 구성하는 각 금속 원소(In, Ga, Sn)의 각 금속 원소비(원자비)는 이하와 같다. 여기서는 주로, 본 발명에서 규정하는 고이동도의 확보라고 하는 관점에서, 각 비가 설정되어 있다.
(4) In/(In＋Ga)＝0.60 이상 0.75 이하,
(5) In/(In＋Ga＋Sn)＝0.30 이상 0.58 이하,
(6) Sn/(In＋Ga＋Sn)＝0.15 이상 0.38 이하
먼저, 상기 식 (5)의 설정 이유에 대해 설명한다.
상술한 바와 같이 In은 이동도의 향상에 기여하는 원소이다. 본 발명에서 규정하는 고이동도를 얻기 위해, 전체 금속 원소에 대한 In비의 하한을 0.30 이상으로 한다. 바람직하게는 0.35 이상, 더욱 바람직하게는 0.40 이상이다. 단, In의 함유량이 지나치게 많으면 도체화되어 버리므로, In비의 상한을 0.58 이하로 한다. 바람직하게는 0.55 이하, 더욱 바람직하게는 0.50 이하이다.
다음으로, 상기 식 (6)의 설정 이유에 대해 설명한다.
먼저, Sn의 함유량이 지나치게 많으면, In량이 상대적으로 저하되어, 고이동도가 얻어지지 않게 되므로, 전체 금속 원소에 대한 Sn비의 상한을 0.38 이하로 한다. 바람직하게는 0.35 이하, 더욱 바람직하게는 0.30 이하이다. 한편, Sn비의 하한은, 주로 습식 에칭 특성 및 이동도와의 관계로 결정된다. 전술한 바와 같이Sn은 습식 에칭성의 향상에 기여하는 원소이며, Sn량이 많으면 에칭 가공성(에칭 속도)은 저하된다. 그러나, 본 발명의 산화물 반도체층은, 제2 산화물 반도체층(IGTO)을 상층, 전술한 제1 산화물 반도체층(IGZTO)을 그 하층으로 하여 구성되므로, 제1 산화물 반도체의 에칭 속도＞제2 산화물 반도체층의 에칭 속도를 만족시키면, 에칭 형상은 순 테이퍼 형상으로 되어, 습식 에칭 특성이 저해되는 일은 없다. 건식 에칭의 경우도 마찬가지이다. 이들을 고려하여, Sn비의 하한을 0.15 이상으로 한다. 바람직하게는 0.18 이상이다.
다음으로, 상기 식 (4)의 설정 이유에 대해 설명한다.
본 발명에서는, 제2 산화물 반도체층으로서 사용되는 IGTO 중의 In에 대해, 상기 식 (5)를 만족시킴과 함께, Sn을 제외한 In과 Ga에 대한 In의 비가 상기 식 (4)를 만족시키는 것이 필요하다. In량은 높은 이동도를 확보하기에 유용하지만, Ga량이 많아지면, 이동도가 저하될 우려가 있어, In과 Ga에 대한 In의 비를 적절하게 제어하는 것도 극히 중요하기 때문이다.
높은 이동도를 안정적으로 확보하기 위해, 상기 식 (4)의 좌변에 나타내어지는 In/(In＋Ga)의 비의 하한을 0.60 이상으로 한다. 바람직하게는 0.62 이상, 더욱 바람직하게는 0.65 이상이다. 한편, 과잉의 In량에 의한 도체화를 억제하기 위해, 상기 In의 비를 0.75 이하로 한다. 바람직하게는 0.73 이하, 더욱 바람직하게는 0.71 이하이다.
본 발명에서는, 상기 식 (4)∼(6)을 만족시키는 것을 전제로 하여, 전체 금속 원소에 대한 Ga의 비는 이하의 범위를 만족시키는 것이 바람직하다.
Ga/(In＋Ga＋Sn): 바람직하게는 0.20 이상, 0.35 이하; 보다 바람직하게는 0.24 이상, 0.30 이하; 더욱 바람직하게는 0.27 이하
이상, 본 발명을 특징짓는 제1 및 제2 산화물 반도체층의 금속 원소비에 대해 설명하였다.
본 발명에 있어서, 상기 제2 산화물 반도체층의 두께는 BCE형 TFT, ESL형 TFT 모두, 특별히 한정되지 않지만, 제2 산화물 반도체층이 지나치게 얇으면 기판면 내의 특성(이동도, S값, Vth 등의 TFT 특성)에 변동이 발생할 우려가 있다. 따라서, 특성의 변동을 충분히 억제하는 관점에서는, 제2 산화물 반도체층의 두께를, 바람직하게는 5㎚ 이상, 보다 바람직하게는 10㎚ 이상, 더욱 바람직하게는 20㎚ 이상으로 한다. 한편, 지나치게 두꺼우면 산화물 반도체층의 가공성이 나빠지거나, 에칭 성막에 시간을 필요로 하여 생산 비용이 증가하는 경우가 있으므로, 바람직하게는 100㎚ 이하, 더욱 바람직하게는 50㎚ 이하로 한다.
또한, 상기 제1 산화물 반도체층의 두께도 BCE형 TFT, ESL형 TFT 모두 특별히 한정되지 않지만, 제1 산화물 반도체층의 두께가 지나치게 얇으면 상기 제1 산화물 반도체층을 형성한 효과가 충분히 발휘되지 않는 경우가 있다. 그로 인해, 어느 경우도, 바람직하게는 20㎚ 이상, 더욱 바람직하게는 30㎚ 이상으로 한다. 한편, 지나치게 두꺼우면 이동도가 저하될 우려가 있으므로, 어느 경우도, 바람직하게는 50㎚ 이하, 더욱 바람직하게는 40㎚ 이하로 한다.
상술한 제2 산화물 반도체층과 제1 산화물 반도체층의 합계의 막 두께는, BCE형 TFT, ESL형 TFT 모두, 상기 범위 내에서 적절하게 조합하면 된다. 단, 산화물 반도체층 전체의 막 두께가 지나치게 두꺼워지면 생산 비용이 증가하거나, TFT의 박형화를 저해하므로, 어느 경우도, 바람직하게는 100㎚ 이하, 더욱 바람직하게는 50㎚ 이하이다. 합계 막 두께의 하한은 특별히 한정되지 않고, 상기 각 산화물 반도체층의 효과를 발휘할 수 있을 정도의 막 두께를 채용하면 된다.
다음으로, 상기 제1 산화물 반도체층(IGZTO)과 제2 산화물 반도체층(IGTO)의 적층 구조로 이루어지는 산화물 반도체층을 구비한 TFT의 바람직한 실시 형태에 대해, 종래예와 대비하면서 설명한다. 도 1 및 도 2는 종래예, 도 3 및 도 4는 본 발명예이다.
먼저, 종래예에서는 도 1(에치 스토퍼층이 없는 BCE형 TFT), 도 2(에치 스토퍼층이 있는 ESL형 TFT)에 도시하는 바와 같이 IGTO로 이루어지는 제2 산화물 반도체층(4)(단층)으로 구성되어 있고, 제2 산화물 반도체층(4)이 보호막(6)(도 1), 또는 에치 스토퍼층(8)(도 2), 및 게이트 절연막(3)과 직접 접촉하는 구성이었다.
도 3은, 본 발명의 BCE형의 바람직한 실시 형태의 일례이다. 전술한 바와 같이 제2 산화물 반도체층(4)(IGTO)은 보호막(6)과의 계면에서 산소 결손에 의한 포획 준위를 형성하기 쉽다. 그로 인해, 본 발명에서는, 제1 산화물 반도체층(4A)(IGZTO)을 제2 산화물 반도체층(IGTO)과 보호막(6) 사이에 형성함으로써, 산소 결손에 의한 문제, 소스－드레인 전극의 에칭(소스－드레인 전극용 에칭액을 사용한 습식 에칭법 및 건식 에칭법 모두를 포함함) 및 그 후의 레지스트 박리액에 노출되는 것에 의한 막 감소 등의 문제로부터 제2 산화물 반도체층을 보호한다.
도시 예에서는, 제1 산화물 반도체층(4A)이 보호막(6)과 직접 접촉하도록 구성되어 있지만, 본 발명은 이것에 한정되지 않는다. 예를 들어, 제1 산화물 반도체층(4A)과 보호막(6) 사이에 다른 층을 개재시킬 수도 있다.
도 4는, 본 발명의 ESL형의 바람직한 실시 형태의 다른 일례이다. 제1 산화물 반도체층(4A)은, 제2 산화물 반도체층(4)과 에치 스토퍼층(8) 사이에 형성되어 있다. 도시 예에서는, 제1 산화물 반도체층(4A)이 에치 스토퍼층(8)과 직접 접촉하도록 구성되어 있지만, 본 발명은 이것에 한정되지 않는다. 예를 들어, 제1 산화물 반도체층(4A)과 에치 스토퍼층(8) 사이에 다른 층을 개재시킬 수도 있다. 제2 산화물 반도체층(4)(IGTO)은, 에치 스토퍼층(8)과의 계면에서 산소 결손에 의한 포획 준위를 형성하기 쉽지만, 제1 산화물 반도체층(4A)(IGZTO)을 제2 산화물 반도체층(4)(IGTO)과 에치 스토퍼층 사이에 형성함으로써, 이러한 문제를 해소할 수 있다. 또한, 제2 산화물 반도체층(4)은 이동도가 극히 높으므로, 에치 스토퍼층(8) 측이 아니라, 전류가 많이 흐르는 게이트 절연막(3) 측에 배치함으로써, 고이동도를 실현할 수 있다.
다음으로, 본 발명의 산화물 반도체층의 제조 방법에 대해 설명한다.
상기 IGTO로 이루어지는 제2 산화물 반도체층과 IGZTO로 이루어지는 제1 산화물 반도체층은, 스퍼터링법으로 스퍼터링 타깃(이하, 「타깃」이라고 하는 경우가 있음)을 사용하여 성막하는 것이 바람직하다. 스퍼터링법에 의하면, 성분이나 막 두께의 막 면내 균일성이 우수한 박막을 용이하게 형성할 수 있다. 또한, 도포법 등의 화학적 성막법에 의해 산화물을 형성해도 된다.
스퍼터링법에 사용되는 타깃으로서, 전술한 원소를 포함하여, 원하는 산화물과 동일한 조성의 스퍼터링 타깃을 사용하는 것이 바람직하고, 이에 의해 조성 어긋남이 적어, 원하는 성분 조성의 박막을 형성할 수 있다. 구체적으로는, 제2 산화물 반도체층을 성막하는 타깃으로서, In, Ga 및 Sn으로 구성되는 산화물 타깃(IGTO 타깃)을 사용할 수 있다.
또한, 제1 산화물 반도체층을 성막하는 타깃으로서, In, Ga, Zn 및 Sn으로 구성되는 산화물 타깃(IGZTO 타깃)을 사용할 수 있다.
혹은, 조성이 상이한 2개의 타깃을 동시 방전하는 코-스퍼터법(Co-Sputter법)을 이용하여 성막해도 된다. 또는 상기 원소 중 적어도 2종 이상을 포함하는 혼합물의 산화물 타깃을 사용할 수도 있다.
상기 타깃은, 예를 들어 분말 소결법에 의해 제조할 수 있다.
제2 산화물 반도체층과 제1 산화물 반도체층을 스퍼터링법으로 성막하는 경우, 진공 상태를 유지한 채 연속적으로 성막하는 것이 바람직하다. 제2 산화물 반도체층과 제1 산화물 반도체층을 성막할 때에 대기 중에 폭로하면, 공기 중의 수분이나 유기 성분이 박막 표면에 부착되어, 오염(품질 불량)의 원인이 되기 때문이다.
상기 타깃을 사용하여 스퍼터링법으로 성막하는 경우, 스퍼터링 성막 시에 박막 중으로부터 이탈하는 산소를 보간하여, 산화물 반도체층의 밀도를 가능한 한 높게 하기 위해서는, 성막 시의 가스압, 산소 첨가량(산소의 분압), 스퍼터링 타깃에의 투입 파워, 기판 온도, T-S간 거리(스퍼터링 타깃과 기판의 거리) 등을 적절하게 제어하는 것이 바람직하다.
구체적으로는, 예를 들어 하기 스퍼터링 조건으로 성막하는 것이 바람직하다.
상기 타깃을 사용하여 스퍼터링함에 있어서는, 기판 온도를 대체로, 실온∼200℃ 정도로 제어하고, 산소 첨가량을 적절하게 제어하여 행하는 것이 바람직하다.
산소 첨가량은, 반도체로서 동작을 나타내도록, 스퍼터링 장치의 구성이나 타깃 조성 등에 따라서 적절하게 제어하면 되지만, 대체로 반도체 캐리어 농도가 1015∼1016㎝-3으로 되도록 산소량을 첨가하는 것이 바람직하다.
또한, 스퍼터링 성막 시의 가스압, 스퍼터링 타깃에의 투입 파워, T-S간 거리(스퍼터링 타깃과 기판의 거리) 등을 적절하게 제어하여, 산화물 반도체층의 밀도를 조정하는 것이 바람직하다. 예를 들어, 성막 시의 전체 가스압은, 스퍼터 원자끼리의 산란이 억제되기 위해 낮을수록 좋으며, 치밀(고밀도)한 막을 성막할 수 있다. 바람직한 가스압은, 대체로 1∼3mTorr의 범위 내이다. 또한, 투입 파워도 높을수록 좋으며, 대체로 200W 이상으로 설정하는 것이 권장된다.
또한, 산화물 반도체층의 밀도는, 성막 후의 열처리 조건에 의해서도 영향을 받으므로, 성막 후의 열처리 조건도 적절하게 제어하는 것이 바람직하다. 성막 후의 열처리는, 예를 들어 대기 분위기 및 수증기 분위기하에서, 대체로 250∼400℃로 10분∼3시간 정도 행하는 것이 바람직하다. 이러한 열처리는, 예를 들어 TFT의 제조 과정에 있어서의 열이력에 있어서도 제어하는 것이 가능하다. 예를 들어, 프리어닐링 처리(산화막 반도체층을 습식 에칭한 후의 패터닝 후의 열처리)를 행함으로써 밀도를 높일 수 있다.
본 발명에는, 상기 산화물을 TFT의 반도체층으로서 구비한 TFT도 포함된다. TFT의 반도체층에서는, 본 발명에서 규정하는 상기 제2 산화물 반도체층과 제1 산화물 반도체층의 적층 구조를 구비하고 있으면 되고, 게이트 절연막을 포함하여 다른 구성에 대해서는 특별히 한정되지 않는다. 예를 들어, 기판 상에, 게이트 전극, 게이트 절연막, 상기 산화물 반도체층, 소스 전극, 드레인 전극, 보호막 및 에치 스토퍼층을 형성하는 경우는 에치 스토퍼층(ESL형)을 적어도 갖고 있으면 되고, 그 구성은 통상 사용되는 것이면 특별히 한정되지 않는다. 또한, 보호막은, 상기 도면에 있어서도 도시되는 바와 같이 소스－드레인 전극의 상측에 형성되지만, 게이트 절연막, 상기 산화물 반도체층, 소스－드레인 전극을 보호하는 취지로 형성되는 것이다.
이하, 도 3을 참조하면서, 에치 스토퍼층을 갖지 않는 BCE형 TFT의 제조 방법의 실시 형태를 설명한다. 도 3 및 이하의 제조 방법은, 본 발명의 바람직한 실시 형태의 일례를 나타내는 것이며, 이것에 한정하는 취지는 아니다. 예를 들어 도 3에는, 보텀 게이트형 구조의 TFT를 나타내고 있지만 이것에 한정되지 않고, 예를 들어 산화물 반도체층 상에 게이트 절연막과 게이트 전극을 차례로 구비하는 톱 게이트형 TFT여도 된다.
도 3에서는, 기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)이 형성되고, 그 위에 제2 산화물 반도체층(4)이 형성되어 있다. 제2 산화물 반도체층(4) 상에는 제1 산화물 반도체층(4A)이 형성되고, 또한 그 위에는 소스－드레인 전극(5)이 형성되고, 그 위에 보호막(절연막)(6)이 형성되고, 콘택트 홀(7)을 통해 투명 도전막(도시하지 않음)이 드레인 전극(5)에 전기적으로 접속되어 있다.
기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)을 형성하는 방법은 특별히 한정되지 않고, 통상 이용되는 방법을 채용할 수 있다. 또한, 게이트 전극(2) 및 게이트 절연막(3)의 종류도 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어 게이트 전극으로서, 전기 저항률이 낮은 Al이나 Cu의 금속이나, 내열성이 높은 Mo, Cr, Ti 등의 고융점 금속이나, 이들 합금을 바람직하게 사용할 수 있다. 또한, 게이트 절연막(3)으로서는, 실리콘 질화막(SiN), 실리콘 산화막(SiO2), 실리콘 산질화막(SiON) 등이 대표적으로 예시된다. 그 밖에, Al2O3이나 Y2O3 등의 산화물이나, 이들을 적층한 것을 사용할 수도 있다.
이어서 산화물 반도체층(기판 측으로부터 차례로 제2 산화물 반도체층(4), 제1 산화물 반도체층(4A))을 형성한다. 제2 산화물 반도체층(4)도 IGTO 타깃을 사용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막할 수 있다. 마찬가지로 제1 산화물 반도체층(4A)은, 제1 산화물 반도체층(4A)을 구성하는 IGZTO 타깃을 사용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막할 수 있다.
제2 산화물 반도체층(4), 제1 산화물 반도체층(4A)을 순차, 진공 일관으로 연속 성막하는 것이 바람직하다. 이때, 제1 산화물 반도체를 상기한 조성을 만족시키도록 제어하면, 스퍼터링 레이트가 향상됨과 함께 습식 에칭 특성도 향상된다.
산화물 반도체층을 습식 에칭한 후, 패터닝한다. 상술한 바와 같이, 산화물 반도체층의 습식 에칭에 사용되는 에칭액은 표시 장치 등의 분야에서 범용되고 있는 것을 사용할 수 있고, 예를 들어 옥살산 등의 유기산계 습식 에칭액이 사용된다.
패터닝 직후에, 산화물 반도체층의 막질 개선을 위해 열처리(프리어닐링)를 행하는 것이 바람직하고, 이에 의해, 트랜지스터 특성의 온 전류 및 전계 효과 이동도가 상승하여, 트랜지스터 성능이 향상되게 된다. 프리어닐링 조건으로서는, 예를 들어 온도: 약 250∼400℃, 시간: 약 10분∼1시간 등을 들 수 있다.
프리어닐링 후, 소스－드레인 전극을 형성한다. 소스－드레인 전극(5)의 종류는 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어, 게이트 전극과 마찬가지로, Mo, Ti, Al, Cu 등의 금속 또는 이들의 합금(Mo 합금, Ti 합금, Al 합금, Cu 합금)을 사용해도 된다. 구체적으로는, 상기 금속 또는 합금 중 적어도 1종의 금속막(단층)을 사용할 수 있다. 혹은, 산화물 반도체층 측으로부터 차례로 Mo, Mo 합금, Ti, Ti 합금으로 이루어지는 군에서 선택되는 적어도 1종의 금속막과; Al, Al 합금, Cu 및 Cu 합금으로 이루어지는 군에서 선택되는 적어도 1종의 금속막의 적층 구조를 포함하는 적층막을 사용할 수도 있다. 후자의 적층막을 사용하면, 전기 저항의 저감 효과가 얻어진다.
상기 적층막의 층수는, 상기 적층 구조를 갖는 한 특별히 한정되지 않고, 예를 들어 상기한 2층 구조여도 되고, 혹은, 그 위(Al, Al 합금, Cu 및 Cu 합금으로 이루어지는 군에서 선택되는 적어도 1종의 금속막)에, Mo, Mo 합금, Ti, Ti 합금으로 이루어지는 군에서 선택되는 적어도 1종의 금속막을 갖는 3층 구조여도 된다.
소스－드레인 전극(5)의 형성 방법으로서는, 스퍼터링법이 널리 이용되고 있다. 구체적으로는, 예를 들어 마그네트론 스퍼터링법에 의해 금속 박막을 성막한 후, 포토리소그래피에 의해 패터닝하고, 습식 에칭 또는 건식 에칭을 행하여 전극을 형성할 수 있다. 소스－드레인 전극의 습식 에칭에 사용되는 에칭액의 종류는 특별히 한정되지 않고, 예를 들어 산계의 에칭액(예를 들어, 인산, 질산, 아세트산 등을 포함하는 무기산)이 사용된다.
다음으로, 산화물 반도체층(4A), 소스－드레인 전극(5) 상에 보호막(6)을 CVD(Chemical Vapor Deposition)법에 의해 성막한다. 보호막(6)은, SiO2나 SiON, SiN 등이 사용된다. 또한, 스퍼터링법을 이용하여 보호막(6)을 형성해도 된다. 산화물 반도체층(4A)의 표면은, CVD에 의한 플라즈마 손상에 의해 용이하게 도통화되어 버리므로(아마 제1 산화물 반도체 표면에 생성되는 산소 결손이 전자 도너가 되기 때문이라고 추정됨), 보호막(6)의 성막 전에 N2O 플라즈마 조사를 행해도 된다. N2O 플라즈마의 조사 조건은, 예를 들어 하기 문헌에 기재된 조건을 채용하면 된다.
J.Park 외, Appl. Phys. Lett., 1993, 053505(2008)
다음으로, 통상의 방법에 기초하여, 콘택트 홀(7)을 통해 투명 도전막을 드레인 전극(5)에 전기적으로 접속한다. 투명 도전막 및 드레인 전극의 종류는 특별히 한정되지 않고, 통상 이용되는 것을 사용할 수 있다. 드레인 전극으로서는, 예를 들어 전술한 소스－드레인 전극에서 예시한 것을 사용할 수 있다.
이하, 도 4를 참조하면서, 에치 스토퍼층을 갖는 ESL형 TFT의 제조 방법의 실시 형태를 설명한다. 도 4 및 이하의 제조 방법은, 본 발명의 바람직한 실시 형태의 일례를 나타내는 것이며, 이것에 한정되는 취지는 아니다. 예를 들어 도 4에는, 보텀 게이트형 구조의 TFT를 나타내고 있지만 이것에 한정되지 않고, 산화물 반도체층 상에 게이트 절연막과 게이트 전극을 차례로 구비하는 톱 게이트형의 TFT여도 된다. 톱 게이트형 TFT에 있어서도, 제2 산화물 반도체층과 에치 스토퍼층의 사이에 제1 산화물 반도체층을 개재시키면 된다.
도 4에서는, 기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)이 형성되고, 그 위에 제2 산화물 반도체층(4)이 형성되어 있다. 제2 산화물 반도체층(4) 상에는 제1 산화물 반도체층(4A)이 형성되고, 또한 그 위에는 에치 스토퍼층(8), 소스－드레인 전극(5)이 형성되고, 그 위에 보호막(절연막)(6)이 형성되고, 콘택트 홀(7)을 통해 투명 도전막(도시하지 않음)이 드레인 전극(5)에 전기적으로 접속되어 있다.
기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)을 형성하는 방법은 특별히 한정되지 않고, 통상 이용되는 방법을 채용할 수 있다. 또한, 게이트 전극(2) 및 게이트 절연막(3)의 종류도 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어 게이트 전극으로서, 전기 저항률이 낮은 Al이나 Cu 금속이나, 내열성이 높은 Mo, Cr, Ti 등의 고융점 금속이나, 이들의 합금을 바람직하게 사용할 수 있다. 또한, 게이트 절연막(3)으로서는, 실리콘 질화막(SiN), 실리콘 산화막(SiO2), 실리콘 산질화막(SiON) 등이 대표적으로 예시된다. 그 밖에, Al2O3이나 Y2O3 등의 산화물이나, 이들을 적층한 것을 사용할 수도 있다.
이어서 산화물 반도체층(기판 측으로부터 차례로 제2 산화물 반도체층(4), 제1 산화물 반도체층(4A))을 형성한다. 제2 산화물 반도체층(4)도 IGTO 타깃을 사용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막할 수 있다. 마찬가지로 제1 산화물 반도체층(4A)은, 제1 산화물 반도체층(4A)을 구성하는 IGZTO 타깃을 사용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막할 수 있다.
제2 산화물 반도체층(4), 제1 산화물 반도체층(4A)을 순차, 진공 일관으로 연속 성막하는 것이 바람직하다. 이때, 제1 산화물 반도체를 상기한 조성을 만족시키도록 제어하면, 스퍼터링 레이트가 향상됨과 함께 습식 에칭 특성도 향상된다.
산화물 반도체층을 습식 에칭한 후, 패터닝한다. 패터닝 직후에, 산화물 반도체층의 막질 개선을 위해 열처리(프리어닐링)를 행하는 것이 바람직하고, 이에 의해 트랜지스터 특성의 온 전류 및 전계 효과 이동도가 상승하여, 트랜지스터 성능이 향상되게 된다. 프리어닐링 조건으로서는, 예를 들어 온도: 약 250∼400℃, 시간: 약 10분∼1시간 등을 들 수 있다.
프리어닐링 후, 에치 스토퍼층(8)을 형성한다. 에치 스토퍼층(8)은, 일반적으로 SiO2 등의 절연막이 사용된다. 에치 스토퍼층(8)을 형성하지 않고, 소스－드레인 전극(5)을 형성하면, 소스－드레인 전극(5)에 에칭을 실시할 때, 산화물 반도체층이 손상을 받아 트랜지스터 특성이 저하될 우려가 있다. 에치 스토퍼층(8)의 종류는 특별히 한정되지 않으며, 범용되고 있는 것을 사용하면 되고, 예를 들어 보호막과 마찬가지로, SiO2 등으로 형성하면 된다.
소스－드레인 전극(5)의 종류는 특별히 한정되지 않고, 전술한 것을 사용할 수 있다.
소스－드레인 전극(5)의 형성 방법으로서는, 스퍼터링법이 널리 이용되고 있다. 구체적으로는, 예를 들어 마그네트론 스퍼터링법에 의해 금속 박막을 성막한 후, 포토리소그래피에 의해 패터닝하고, 습식 에칭 또는 건식 에칭을 행하여 전극을 형성할 수 있다.
다음으로, 산화물 반도체층(4A), 소스－드레인 전극(5) 상에 보호막(6)을 CVD(Chemical Vapor Deposition)법에 의해 성막한다. 보호막(6)은 SiO2나 SiON, SiN 등이 사용된다. 또한, 스퍼터링법을 이용하여 보호막(6)을 형성해도 된다.
다음으로, 통상의 방법에 기초하여, 콘택트 홀(7)을 통해 투명 도전막을 드레인 전극(5)에 전기적으로 접속한다. 투명 도전막 및 드레인 전극의 종류는 특별히 한정되지 않고, 통상 이용되는 것을 사용할 수 있다. 드레인 전극으로서는, 예를 들어 전술한 소스－드레인 전극에서 예시한 것을 사용할 수 있다.
본원은, 2014년 1월 15일에 출원된 일본 특허 출원 제2014-005363호에 기초하는 우선권의 이익을 주장하는 것이다. 2014년 1월 15일에 출원된 일본 특허 출원 제2014-005363호의 명세서의 전체 내용이, 본원에 참고를 위해 원용된다.
실시예
이하, 실시예를 들어 본 발명을 더욱 구체적으로 설명하지만, 본 발명은 하기 실시예에 의해 제한되지 않고, 전기·후기하는 취지에 적합한 범위에서 개변하여 실시하는 것도 가능하고, 그들은 모두 본 발명의 기술적 범위에 포함된다.
실시예 1(ESL형 TFT)
본 실시예에서는, 다양한 산화물 반도체층을 갖는 ESL형 TFT(도 4)를 제작하여, 각 특성을 평가하였다.
본 실시예에서는, 제1 산화물 반도체층으로서, 표 1에 기재된 A 및 B의 2종류의 IGZTO를 사용하였다. 이들은 모두, 본 발명에서 규정하는 금속 원소비를 만족시키는 예이다.
또한, 본 실시예에서는, 제2 산화물 반도체층으로서, 표 2에 기재된 a∼k의 합계 11종류의 IGZTO를 사용하였다. 이들 중, a∼c, k는, 본 발명에서 규정하는 금속 원소비를 만족시키는 예이고, d∼j는, 본 발명에서 규정하는 금속 원소비 중 어느 하나를 만족시키지 않는 예이다.
먼저, 유리 기판(1)(코닝사제 이글 2000, 직경 100㎜×두께 0.7㎜) 상에, 게이트 전극(2)으로서 Mo 박막을 100㎚, 및 게이트 절연막(3)으로서 SiO2(200㎚)를 순차 성막하였다. 게이트 전극(2)은, 순 Mo의 스퍼터링 타깃을 사용하고, DC 스퍼터법에 의해, 성막 온도: 실온, 성막 파워: 300W, 캐리어 가스: Ar, 가스압: 2mTorr, Ar 가스 유량: 20sccm으로 성막하였다. 또한, 게이트 절연막(3)은, 플라즈마 CVD법을 이용하고, 캐리어 가스: SiH4와 N2O의 혼합 가스, 성막 파워: 1.27W/㎠, 성막 시의 가스압: 133Pa, 성막 온도: 320℃로 성막하였다.
다음으로, 게이트 절연막(3) 상에, 직류 방전을 이용한 스퍼터링법에 의해, 제2 산화물 반도체층(4)(IGTO, 표 2에 기재된 a∼k)을 성막하였다(막 두께 10㎚). 구체적으로는, In2O3, Ga2O3 및 SnO2의 3개의 타깃을 기판의 주위에 배치하고, 정지하고 있는 기판에, 상술한 제2 산화물 반도체층을, DC 스퍼터링법에 의해 성막하였다.
이러한 성막 방법에 의하면, IGTO의 조성비를 기판 상의 위치에 따라 바꿀 수 있다. 즉, 타깃으로부터 멀어짐에 따라서 막 중의 타깃 구성 원소의 비율이 저하된다. 예를 들어, In2O3 타깃에 가까운 위치에서는, 조성은 In:Ga:Sn＝65:30:5로 되지만(표 4의 No.7), 기판 중앙에서는 In:Ga:Sn＝43:27:30으로 된다(표 4의 No.1).
또한, 이러한 성막 방법은 종래부터 최적의 조성비를 조사하는 방법으로서 확립되어 있다.
이어서, 연속해서, 직류 방전을 이용한 스퍼터링법에 의해, 제1 산화물 반도체층(4)(IGZTO, 표 1에 기재된 A, B)을 성막하였다(막 두께 30㎚). 구체적으로는, In2O3, Ga2O3, ZnO 및 SnO2의 4개의 타깃을 기판의 주위에 배치하고, 정지하고 있는 기판에, 상술한 제1 산화물 반도체층을, DC 스퍼터링법에 의해 성막하였다.
이러한 성막 방법에 의하면, IGZTO의 조성비를 기판 상의 위치에 따라 바꿀 수 있다. 즉, 타깃으로부터 멀어짐에 따라서 막 중의 타깃 구성 원소의 비율이 저하된다. 예를 들어, Ga2O3 타깃에 가까운 위치에서는, 조성은 In:Ga:Zn:Sn＝17:40:33:10으로 된다(표 1의 No.A). 또한 ZnO 타깃에 가까운 위치에서는, 조성은 In:Ga:Zn:Sn＝17:17:47:19로 된다(표 1의 No.B).
상술한 제1 및 제2의 어느 산화물 반도체층을 성막하는 경우에 있어서도, 각 스퍼터링에 사용한 장치는 (주)알박제 「CS-200」이며, 스퍼터링 조건은 이하와 같다.
기판 온도: 실온
가스압: 1mTorr
산소 분압: O2/(Ar＋O2)＝4％
성막 파워 밀도: 2.55W/㎠
상기 제2 산화물 반도체층(4)과 제1 산화물 반도체층(4A)의 성막에 있어서는, 도중에 챔버를 대기 개방하지 않고, 연속적으로 성막을 행하였다.
이와 같이 하여 얻어진 산화물 반도체층 중의 금속 원소의 각 함유량은, XPS(X-ray Photoelectron Spectroscopy)법에 의해 분석하였다. 제1, 제2 산화물 반도체층의 금속 원소비는, 성막에 사용한 각 산화물 스퍼터링 타깃 중의 금속 원소의 금속 원소비와 동일하였다.
제2 산화물 반도체층(4), 제1 산화물 반도체층(4A)의 성막은 모두 DC 스퍼터링법을 이용하여 성막하였다. 스퍼터링에 사용한 장치는 (주)알박사제 「CS-200」이며, 스퍼터링 조건은 이하와 같다.
기판 온도: 실온
가스압: 1mTorr
산소 분압: O2/(Ar＋O2)×100＝4％
성막 파워 밀도: 2.55W/㎠
상기한 바와 같이 하여 산화물 반도체층을 성막한 후, 포토리소그래피 및 습식 에칭에 의해 패터닝을 행하였다. (A) 웨트 에천트액으로서는, 간또 가가꾸사제 「ITO-07N」을 사용하였다.
산화물 반도체층을 패터닝한 후, 막질을 향상시키기 위해 프리어닐링 처리를 행하였다. 프리어닐링은, 대기 분위기에서 350℃로 1시간 행하였다.
다음으로, 채널층(산화물 반도체층) 상에, 에치 스토퍼층(8)으로서, 실리콘 산화막(SiO2)을 100㎚ 성막하였다. 구체적으로는, 플라즈마 CVD법을 이용하여, 기판 온도: 200℃, 성막 파워: 100W, 캐리어 가스: SiH4와 N2O의 혼합 가스로 성막하였다. 또한, 에치 스토퍼층(8)은, 게이트 절연막과 동일한 장치를 사용하여 성막하였다.
다음으로, 산화물 반도체층 상에, 소스－드레인 전극(5)으로서 순 Mo(막 두께 200㎚)를 성막하였다. 구체적으로는, 순 Mo의 스퍼터링 타깃을 사용하고, DC 스퍼터법에 의해, 성막 온도: 실온, 성막 파워: 300W, 캐리어 가스: Ar, 가스압: 2mTorr, Ar 가스 유량: 20sccm, 기판 온도: 실온에서 성막하였다. 이어서, 포토리소그래피 및 습식 에칭에 의해, 상기 Mo 전극을 패터닝하였다. 웨트 에천트액으로서는, 간또 가가꾸사제의 혼산 에천트(인산, 질산 및 아세트산의 혼합액)를 사용하였다. 이어서, 도쿄 오카제 박리액(106)을 사용하여 불필요한 포토레지스트를 제거하고, TFT의 채널 길이를 20㎛, 채널 폭을 210㎛로 하였다.
이와 같이 하여 소스－드레인 전극(5)을 형성한 후, 산화물 반도체 TFT를 보호하기 위한 보호막(6)을 형성하였다. 보호막(6)으로서, SiO2(막 두께 100㎚) 및 SiN(막 두께 100㎚)을 순차 형성하였다. 상기 SiO2 및 SiN의 형성은, 사무코사제 「PD-220NL」을 사용하고, 플라즈마 CVD법을 이용하여 행하였다. 본 실시예에서는, N2O 가스에 의해 플라즈마 처리를 행한 후, SiO2막 및 SiN막을 순차 형성하였다.
SiO2막의 형성에는 N2O 및 SiH4의 혼합 가스를 사용하고, SiN막의 형성에는 SiH4, N2, NH3의 혼합 가스를 사용하였다. 어느 경우도 성막 파워를 100W, 성막 온도를 150℃로 하였다.
다음으로 포토리소그래피 및 건식 에칭에 의해, 보호막(6)에 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀(7)을 형성하였다.
이와 같이 하여 얻어진 각 TFT에 대해, 이하의 조건으로 트랜지스터 특성(역치 전압 Vth, 전계 효과 이동도(μFE), 광 조사와 부 바이어스에 의한 스트레스 내성)을 평가하였다.
(1) 트랜지스터 특성의 측정
트랜지스터 특성은, Agilent Technology사제 「HP4156C」의 반도체 파라미터 애널라이저를 사용하여 측정하였다. 상세한 측정 조건은 이하와 같다.
소스 전압: 0V
드레인 전압: 10V
게이트 전압: -30∼30V(측정 간격: 0.25V)
기판 온도: 실온
(2) 전계 효과 이동도 μFE
전계 효과 이동도 μFE는, TFT 특성으로부터 Vd＞Vg-VT인 포화 영역에서 도출하였다. 포화 영역에서는 Vg, VT를 각각 게이트 전압, 역치 전압, Id를 드레인 전류, L, W를 각각 TFT 소자의 채널 길이, 채널 폭, Ci를 게이트 절연막의 정전 용량, μFE를 전계 효과 이동도로 하였다(1식). μFE는 이하의 식으로부터 도출된다. 본 실시예에서는, 포화 영역을 만족시키는 게이트 전압 부근에 있어서의 드레인 전류－게이트 전압 특성(Id－Vg 특성)으로부터 전계 효과 이동도 μFE를 도출하였다. 본 실시예에서는, 이동도≥40㎠/Vs인 것을 고이동도(표에서는 「고」라고 기재)로 하고, 상기 기준을 하회하는 것을 불합격(표에서는 「저」라고 기재)이라고 평가하였다.
Figure pct00001
(3) 스트레스 내성
본 실시예에서는, 게이트 전극에 부 바이어스를 가하면서 광(백색광)을 조사하는 스트레스 인가 시험을 행하였다. 스트레스 인가 조건은 이하와 같다. 광의 파장으로서는, 산화물 반도체의 밴드 갭에 가깝고, 트랜지스터 특성이 변동되기 쉬운 400㎚ 정도를 선택하였다.
게이트 전압: -20V
기판 온도: 60℃
광 스트레스
파장: 400nm
조도(TFT에 조사되는 광의 강도): 0.1μW/㎠
광원: OPTOSUPPLY사제 LED(ND 필터에 의해 광량을 조정)
스트레스 인가 시간: 2시간
본 실시예에서는, 2시간의 스트레스 인가에 있어서의 역치 전압의 변동값을 역치 전압 시프트량 ΔVth로 하고, TFT 특성에 있어서의 스트레스 내성의 지표로 하였다. 본 발명에서는 ΔVth(절대값)가 5.0V 이하인 것을 스트레스 내성이 우수하다고 평가하였다.
또한 본 실시예에서는, 이하와 같이 하여 습식 에칭 특성을 평가하였다.
(4) 습식 에칭 특성의 평가
본 실시예에서는, 측정의 간략화를 위해, 상술한 TFT의 제조 방법에 있어서, 산화물 반도체층을 적층 구조로 하지 않고, 제1 또는 제2 산화물 반도체층(단층 구조)을 성막하고, 이하와 같이 하여 습식 에칭 특성을 평가하였다.
상세하게는, 상술한 본 실시예 TFT의 제조 방법에 있어서, 유리 기판에, 제1 산화물 반도체층(표 1의 A 또는 B), 또는 제2 산화물 반도체층(표 2의 a∼k)을 성막하였다. 이어서, 이와 같이 하여 얻어진 각 산화물 반도체층을, 산화물 반도체 가공용 에칭액(간또 가가꾸사제 「ITO-07N」, 액온: 실온) 중에 침지하여 에칭을 행하였다. 각 산화물 반도체층에 대해, 에칭 전후의 산화물 반도체층의 막 두께의 변화(깎임량)를 측정하고, 에칭 시간과의 관계에 기초하여, 에칭 속도를 산출하였다.
그 결과, 제1 산화물 반도체층(IGZTO)으로서, 표 1의 A를 사용하였을 때의 에칭 속도는 26㎚/분이고, 표 1의 B를 사용하였을 때의 에칭 속도는 27㎚/분이었다.
그리고, 상기 제1 산화물 반도체층(표 1의 A 또는 B의 IGZTO)에 대한, 상기 제2 산화물 반도체층(표 2의 a∼k의 IGTO)의 에칭 속도의 비(에칭 레이트 비)가 0.1∼4배인 경우, 산화물 반도체 가공용 습식 에칭액에 대한 습식 에칭성은 양호하다고 평가하고, 상기 에칭 레이트 비가 상기 범위 밖인 경우를 불량이라고 평가하였다.
이들의 결과를 표 3∼표 5에 나타낸다. 또한, 표 4 및 표 5에는, 종합 판정의 란을 마련하여, 상기 특성 전부가 양호한 것을 「합격」, 상기 특성 중 어느 하나라도 불량인 것을 [불합격]이라고 판정하였다. 또한, 표 4 및 표 5의 일부의 예에 대해서는, 이동도의 값을 병기하였다.
Figure pct00002
Figure pct00003
Figure pct00004
Figure pct00005
Figure pct00006
먼저, 표 3에 대해 고찰한다.
표 3의 No.1은, 산화물 반도체층으로서, 제2 산화물 반도체층(표 2의 a)만(단층)을 이용한 예이다(막 두께 40㎚). 표 3에 나타내는 바와 같이, 이동도는 높지만, 스트레스 내성이 저하되었다.
이에 반해, 표 3의 No.2는, 산화물 반도체층으로서, 제2 산화물 반도체층(표 2의 a) 상에 제1 산화물 반도체층(표 1의 A)을 적층시킨 적층 구조를 이용한 예이다. 표 3에 나타내는 바와 같이, No.1에 비해 이동도는 약간 저하되었지만, 여전히 40㎠/Vs 이상의 고이동도는 유지되고, 게다가 스트레스 내성은 현저하게 향상되었다.
다음으로, 표 4에 대해 고찰한다.
표 4는, 제2 산화물 반도체층으로서 표 2의 a∼k의 각 산화물을 이용하고, 그 위에 제1 산화물 반도체층(표 1의 A)을 적층시킨 적층 구조를 이용한 예이다.
표 4의 No.1∼3, 11은, 본 발명에서 규정하는 제2 산화물 반도체층 a∼c, k를 이용한 예이며, 이동도, 스트레스 내성, 습식 에칭성 모두 양호하였다.
이에 반해, 표 4의 No.4∼10은 이하의 문제를 갖고 있다.
표 4의 No.4는, 제2 산화물 반도체층으로서, 전체 금속 원소에 대한 In의 비가 본 발명의 상한을 초과하는 표 2의 d를 사용한 예이다. 그 결과, 이동도는 표 4의 No.1에 비해 높아졌지만, 스트레스 내성이 저하되었다.
표 4의 No.5는, 제2 산화물 반도체층으로서, In과 Ga에 대한 In의 비가 본 발명의 하한을 하회하는 표 2의 e를 이용한 예이다. In의 비가 작으므로, 이동도가 저하되었다.
표 4의 No.6은, 제2 산화물 반도체층으로서, In과 Ga에 대한 In의 비, 및 전체 금속 원소에 대한 Sn의 비가 본 발명의 하한을 하회하는 표 2의 f를 이용한 예이다. 그 결과, 이동도가 저하되었다.
표 4의 No.7은, 제2 산화물 반도체층으로서, 전체 금속 원소에 대한 In의 비가 본 발명의 상한을 초과하고, 또한 전체 금속 원소에 대한 Sn의 비의 하한이 본 발명의 하한을 하회하는 표 2의 g를 이용한 예이다. 그 결과, 스트레스 내성이 저하되었다.
표 4의 No.8은, 제2 산화물 반도체층으로서, In과 Ga에 대한 In의 비가 본 발명의 상한을 초과하고, 또한 전체 금속 원소에 대한 Sn의 비가 본 발명의 상한을 초과하는 표 2의 h를 이용한 예이다. 그 결과, 이동도, 스트레스 내성 및 습식 에칭성 모두 저하되었다.
표 4의 No.9는, 제2 산화물 반도체층으로서, 전체 금속 원소에 대한 Sn의 비가 본 발명의 상한을 초과하는 표 2의 i를 이용한 예이다. 그 결과, 이동도 및 습식 에칭성이 저하되었다.
표 4의 No.10은, 제2 산화물 반도체층으로서, In과 Ga에 대한 In의 비가 본 발명의 상한을 초과하고, 또한 전체 금속 원소에 대한 In의 비가 본 발명의 상한을 초과하는 표 2의 j를 이용한 예이다. 그 결과, 스트레스 내성이 저하되었다.
다음으로, 표 5에 대해 고찰한다.
표 5는, 제2 산화물 반도체층으로서 표 2의 a, c∼e, j, k의 각 산화물을 이용하고, 그 위에 제1 산화물 반도체층(표 1의 B)을 적층시킨 적층 구조를 이용한 예이다.
표 5의 No.1, 2, 6은, 본 발명에서 규정하는 제2 산화물 반도체층 a, c, k를 이용한 예이며, 이동도, 스트레스 내성, 습식 에칭성 모두 양호하였다.
이에 반해, 표 5의 No.3∼5는, 이하의 문제를 갖고 있다.
표 5의 No.3은, 제2 산화물 반도체층으로서, 전체 금속 원소에 대한 In의 비가 본 발명의 상한을 초과하는 표 2의 d를 이용한 예이다. 그 결과, 스트레스 내성이 저하되었다.
표 5의 No.4는, 제2 산화물 반도체층으로서, 전체 금속 원소에 대한 In의 비가 본 발명의 하한을 하회하는 표 2의 e를 이용한 예이다. 그 결과, 이동도는 표 4의 No.1에 비해 높아졌지만, 스트레스 내성이 저하되었다.
표 5의 No.5는, 제2 산화물 반도체층으로서, In과 Ga에 대한 In의 비가 본 발명의 상한을 초과하고, 또한 전체 금속 원소에 대한 In의 비가 본 발명의 상한을 초과하는 표 2의 j를 이용한 예이다. 그 결과, 스트레스 내성이 저하되었다.
실시예 2(BCE형 TFT)
본 실시예에서는, 레지스트 박리액에 대한 각 산화물 반도체층의 에칭 레이트를 측정하고, 레지스트 박리 내성을 평가하였다. 여기서는, 측정의 간략화를 위해, 산화물 반도체층을 적층 구조로 하지 않고, 제1 산화물 반도체층(단층 구조)을 성막하고, 이하와 같이 하여 에칭 레이트를 측정하였다.
본 실시예에서는, 제1 산화물 반도체층으로서, 표 6에 기재된 A 및 B의 2종류의 IGZTO를 사용하였다. 이들은 모두, 본 발명에서 규정하는 금속 원소비를 만족시키는 예이며, 전술한 표 1의 A 및 B와 동일하다. 비교를 위해, 표 6에 기재된 C의 IGZO(Sn 없음, 원자비는 In:Ga:Zn＝1:1:1)도 이용하였다.
Figure pct00007
또한, 레지스트 박리액으로서는, 하기의 2종류를 사용하였다.
레지스트 박리액 A: 유기계의 비수계 레지스트 박리액으로서, 도쿄 오카제 TOK106을 사용. 사용 시의 액온은 70℃로 하였다.
레지스트 박리액 B: 알칼리성의 수계 레지스트 박리액으로서, pH13으로 조정한 나가세 켐텍스제의 N-321을 사용. 사용 시의 액온은 40℃로 하였다.
먼저, 유리 기판(코닝사제 이글 XG, 직경 100㎜×두께 0.7㎜) 상에, 상기 제1 산화물 반도체층(상기 표 6의 A∼C)을 성막하였다(막 두께: 40㎚). 구체적인 성막 조건은 이하와 같다.
성막 방법: 직류 방전을 이용한 스퍼터링법
스퍼터링 장치: (주)알박사제 「CS-200」
(스퍼터링 조건)
기판 온도: 실온
가스압: 1mTorr
산소 분압: O2/(Ar＋O2)＝4％
성막 파워 밀도: 2.55W/㎠
다음으로, 각 산화물 반도체층의 막질을 향상시키기 위해, 프리어닐링 처리를 행하였다. 프리어닐링 처리는, 대기 분위기에서 350℃로 60분간 행하였다. 그 후, 마스킹 테이프(캡톤 테이프)를 사용하여, 레지스트 박리액의 침지 영역과 비침지 영역을 형성하였다. 이와 같이 하여 처리한 각 산화물 반도체층을 상기 레지스트 박리액 A 또는 B에 침지한 후, 일정 에칭 시간에 대한, 각 산화물 반도체층의 에칭된 막 두께(막 두께의 감소량, 막 감소)를 촉침식 단차계(KLA-Tencor제 Alpha-Step 장치)를 사용하여 측정하였다. 구체적으로는, 이하와 같이 하여 각 산화물 반도체층의 에칭 레이트[Etching rate(㎚/min); 이하, E/R이라고 약기하는 경우가 있음]를 측정하였다.
본 실시예에서는, 이와 같이 하여 측정된 각 산화물 반도체층의 에칭 레이트 [Etching rate(㎚/min); 이하, E/R이라고 약기하는 경우가 있음]가 1.0㎚/min 미만인 것을 합격(레지스트 박리액 내성이 우수함)이라고 평가하였다. 포토리소그래피에서는 통상, 레지스트 박리액에 10분 정도 이상 침지하지만, 에칭 레이트(E/R)＝1.0㎚/min이면 막 감소가 10㎚ 이상 발생하여, TFT 특성의 저하를 초래할 우려가 있기 때문이다.
이들의 결과를 표 7에 나타낸다.
Figure pct00008
표 7의 No.1∼4는 모두, 산화물 반도체층으로서 본 발명의 요건을 만족시키는 제1 산화물 반도체층(표 6의 A 및 B)을 이용한 예이다. 레지스트 박리액의 종류에 관계없이, 이들의 에칭 레이트(E/R)는 낮아, 레지스트 박리액 내성이 우수한 것을 알 수 있다.
이에 반해, 표 7의 No.5, 6은 모두, 산화물 반도체층으로서 종래의 IGZO를 (표 6의 C)를 사용한 예이다. IGZO를 사용하면, 레지스트 박리액의 종류에 따라 레지스트 박리액 내성이 상이하여, 레지스트 박리액 A를 사용하였을 때의 에칭 레이트(E/R)는 낮았지만, 레지스트 박리액 B를 사용하면 에칭 레이트(E/R)는 현저하게 증가하였다.
상기한 결과로부터, 레지스트 박리액에 노출되는 산화물 반도체층 부분으로서 본 발명에서 규정하는 제1 산화물 반도체층을 사용하면, IGZO와 달리, 레지스트 박리액의 종류에 관계없이, 양호한 레지스트 박리액 내성이 발휘되는 것이 실증되었다.
실시예 3(BCE형 TFT)
본 실시예에서는, 다양한 산화물 반도체층을 갖는 BCE형 TFT를 제작하여, 각 특성을 평가하였다. 본 실시예에서는, 제1 산화물 반도체층으로서 상기 표 7에 기재된 A∼C를 사용함과 함께, 제2 산화물 반도체로서, 상기 표 2의 a에 기재된 IGTO를 사용하였다. 여기서는, 습식 에칭액을 사용하여 소스－드레인 전극을 에칭하였다.
먼저, 유리 기판(1)(코닝사제 이글 XG, 직경 100㎜×두께 0.7㎜) 상에, 게이트 전극(2)으로서 Mo 박막을 100㎚, 및 게이트 절연막(3)으로서 SiO2막(막 두께 250㎚)을 순차 성막하였다. 상기 게이트 전극(2)은, 순 Mo의 스퍼터링 타깃을 사용하고, DC 스퍼터링법에 의해, 성막 온도: 실온, 성막 파워: 300W, 캐리어 가스: Ar, 가스압: 2mTorr의 조건으로 성막하였다. 또한, 상기 게이트 절연막(3)은, 플라즈마 CVD법을 이용하여, 캐리어 가스: SiH4와 N2O의 혼합 가스, 성막 파워: 1.27W/㎠, 성막 시의 가스압: 133Pa, 성막 온도: 320℃로 성막하였다.
다음으로, 게이트 절연막(3) 상에, 직류 방전을 이용한 스퍼터링법에 의해, 제2 산화물 반도체층(4)(IGTO, 표 2에 기재된 a)을 성막하였다(막 두께 10㎚). 이어서, 연속해서, 직류 방전을 이용한 스퍼터링법에 의해, 제1 산화물 반도체층(표 1에 기재된 A, B, C)을 성막하였다(막 두께 30㎚). 상기 산화물 반도체층(4)은, DC 스퍼터링법을 이용하여 성막하였다. 스퍼터링에 사용한 장치는 (주)알박사제 「CS-200」이며, 스퍼터링 조건은 하기와 같다.
(스퍼터링 조건)
기판 온도: 실온
가스압: 1mTorr
산소 분압: O2/(Ar＋O2)＝4％
성막 파워 밀도: 2.55W/㎠
상기 제2 산화물 반도체층과 제1 산화물 반도체층의 성막에 있어서는, 도중에 챔버를 대기 개방하지 않고, 연속적으로 성막을 행하였다. 이와 같이 하여 얻어진 산화물 반도체층 중의 금속 원소의 각 함유량은, XPS(X-ray Photoelectron Spectroscopy)법에 의해 분석하였다. 제1, 제2 산화물 반도체층의 금속 원소비는, 성막에 사용한 각 산화물 스퍼터링 타깃 중의 금속 원소의 금속 원소비와 동일하였다.
상기한 바와 같이 하여 산화물 반도체층(4)을 성막한 후, 포토리소그래피 및 습식 에칭에 의해 패터닝을 행하였다. 습식 에칭에는, 간또 가가꾸사제 「ITO-07N」(옥살산과 물의 혼합액)의 산계 에칭액(웨트 에천트액)을 사용하였다. 본 실시예에서는, 실험을 행한 모든 산화물 박막에 대해, 습식 에칭에 의한 잔사는 없고, 적절하게 에칭할 수 있었던 것을 확인하고 있다.
상기한 바와 같이 산화물 반도체층을 패터닝한 후, 산화물 반도체층의 막질을 향상시키기 위해, 프리어닐링 처리를 행하였다. 프리어닐링 처리는, 대기 분위기에서 350℃로 60분간 행하였다.
다음으로 소스－드레인 전극(S/D 전극)을 형성하였다. 여기서는, 순 Mo막을 형성하였다. 전술한 게이트 전극과 마찬가지로 DC 스퍼터링법에 의해 성막(막 두께는 100㎚)하고, 그 후, 포토리소그래피 및 습식 에칭에 의해 패터닝을 행하였다. 습식 에칭에는, 인산:질산:아세트산:물＝70:1.9:10:12(체적비)의 혼산(PAN계)의 산계 에칭액을 사용하고, 에칭 시의 액온은 액온으로 하였다. 패터닝에 의해 TFT의 채널 길이를 10㎛, 채널 폭을 200㎛로 하였다. 소스－드레인 전극의 단락을 방지하여 패터닝을 확실하게 행하기 위해, 소스－드레인 전극의 막 두께에 대해 50％ 상당의 시간만큼, 상기 산계 에칭액에 더 침지(오버에치)시켰다. 그 후, 레지스트 박리액 A 또는 레지스트 박리액 B를 사용하여, 레지스트를 제거하였다.
그 후, 보호막으로서, SiO2(막 두께 100㎚) 및 SiN(막 두께 100㎚)을 순차 형성하였다. 당해 보호막의 형성은, 사무코제 「PD-220NL」을 사용하여, 플라즈마 CVD법으로 행하였다. 본 실시예에서는, 전처리로서 N2O 가스에 의해 플라즈마 처리를 60초 행한 후에 상기 SiO2막을 형성하였다. 이때의 N2O 가스에 의한 플라즈마 조건은, 파워 100W, 가스압 133Pa, 처리 온도 200℃, 처리 시간: 1분으로 하였다. SiO2막의 형성에는 SiH4 및 N2O의 혼합 가스를 사용하였다. 또한 성막 파워를 100W, 성막 온도를 200℃로 하였다. 상기 SiH4와 N2O의 가스 비율은, SiH4:N2O＝40:100(수소량 4.3at％), 20:100 또는 10:100으로 하였다(40:100을 표준). 그 후, 제2 보호막으로서, SiN막(막 두께 150㎚)을 형성하였다. 당해 SiN막의 형성은, 사무코제 「PD-220NL」을 사용하고, 플라즈마 CVD법을 이용하여 행하였다. SiN막의 형성에는 SiH4, N2 및 NH3의 혼합 가스를 사용하였다. 또한, 성막 파워를 100W, 성막 온도를 150℃로 하였다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 보호막에 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀(7)을 형성하여 TFT를 얻었다.
이와 같이 하여 얻어진 TFT를 사용하여, 이하와 같이 정특성[전계 효과 이동도(이동도), S값] 및 스트레스 내성을 평가하였다.
[정특성(이동도, S값)의 평가]
상기 TFT를 사용하여 Id-Vg 특성을 측정하였다. Id-Vg 특성은, 게이트 전압, 소스－드레인 전극의 전압을 이하와 같이 설정하고, 프로버 및 반도체 파라미터 애널라이저(Keithley 4200SCS)를 사용하여 측정을 행하였다.
게이트 전압: -30∼30V(스텝 0.25V)
소스 전압: 0V
드레인 전압: 10V
측정 온도: 실온
측정한 Id-Vg 특성으로부터, 상기 실시예 1과 마찬가지로 하여 전계 효과 이동도(이동도) μFE 및 S값을 산출하였다.
본 실시예에서는, 하기 기준에 기초하여, 이동도 및 S값을 평가하였다. 본 실시예에서는 ○을 합격으로 하였다.
(이동도에 대해)
○(높음): 이동도가 40㎠/Vs 이상
△(약간 낮음): 이동도가 20㎠/Vs 초과 40㎠/Vs 이하
×(낮음): 이동도가 20㎠/Vs 미만
(S값에 대해)
○: S값이 0.5V/dec 이하
△: S값이 0.5V/dec 초과 1.0V/dec 이하
×: S값이 1.0V/dec 초
[스트레스 내성의 평가]
다음으로, 상기 TFT를 사용하여, 이하와 같이 하여 스트레스 내성의 평가를 행하였다. 스트레스 내성은, 게이트 전극에 부 바이어스를 가하면서 광을 조사하는 스트레스 인가 시험을 행하여 평가하였다. 스트레스 인가 조건은 이하와 같다.
·게이트 전압: -20V
·소스/드레인 전압: 10V
·기판 온도: 60℃
·광 스트레스 조건
스트레스 인가 시간: 2시간
광강도: 25000NIT
광원: 백색 LED
스트레스 인가 전후의 역치 전압(Vth)의 차 ΔVth(V)를 측정하였다. 이와 같이 하여 산출된 ΔVth에 대해, 하기 판정 기준으로 평가하였다. 본 실시예에서는 ○인 경우를 스트레스 내성이 우수하다고 평가하였다.
(판정 기준)
○: ΔVth(절대값)가 4.5V 이하
△: ΔVth(절대값)가 4.5V 초과 6.0 이하
×: ΔVth(절대값)가 6.0V 초과
이들의 결과를 표 8에 나타낸다. 표 8 중, SD 전극은 소스－드레인 전극을 의미한다.
Figure pct00009
표 8의 No.1∼4는, 본 발명에서 규정하는 제1 및 제2 산화물 반도체층을 사용한 예이며, 레지스트 박리액의 종류에 관계없이, 정적 특성(이동도 및 S값) 및 스트레스 내성 모두 우수하였다.
한편, 제1 산화물 반도체층으로서 표 6의 B를 사용한 표 8의 No.3(레지스트 박리액 A를 사용)과 No.4(레지스트 박리액 B를 사용)를 대비하면, 레지스트 박리액의 종류에 관계없이 에칭 레이트(E/R) 비는 0과 동일(상기 표 7의 No.3, 4를 참조)하므로, 이들의 이동도 및 S값은 모두 동등하였다.
이에 반해, 제1 산화물 반도체층으로서 표 6의 C(IGZO)를 사용한 경우, 습식 에칭액에 의한 막 감소가 발생하였으므로(본 실시예에서는 나타내지 않음), 표 8의 No.5(레지스트 박리액 A를 사용) 및 No.6(레지스트 박리액 B를 사용)은 모두 스트레스 내성이 크게 저하되고, S값이 크게 증가함과 함께, 이동도도 약간 저하되었다. 또한, No.6에서는, 상기 표 7의 No.6에 나타내는 바와 같이, 레지스트 박리액 B의 사용에 의한 막 감소의 증가도 보였으므로(에칭 레이트(E/R) 비＝1.0), 이동도, S값, ΔVth의 어느 특성도, No.5에 비해 저하되었다.
또한, 본 실시예에서는 소스－드레인 전극으로서 Mo의 단층막을 사용하였을 때의 결과를 나타냈지만, 소스－드레인 전극의 종류는 이것에 한정되지 않고, 예를 들어 Mo와 Al의 2층 구조로 이루어지는 적층 구조, Mo와 Al과 Mo의 3층 구조로 이루어지는 전극을 사용해도 마찬가지의 결과가 얻어지는 것을 확인하고 있다.
실시예 4(BCE형 TFT)
본 실시예에서는, 건식 에칭법을 이용하여 소스－드레인 전극을 에칭한 것 이외에는 상기 실시예 3과 마찬가지로 하여 BCE형 TFT를 제작하여, 각 특성을 평가하였다.
이하에서는, 상기 실시예 3과 상이한, 건식 에칭 공정만 설명한다. 본 실시예에서는, 소스－드레인 전극(S/D 전극)을 형성하기 위해, 순 Ti막을 형성하였다. 전술한 게이트 전극과 마찬가지로 DC 스퍼터링법에 의해 성막(막 두께는 100㎚)한 후, 포토리소그래피 및 건식 에칭에 의해 패터닝을 행하였다.
건식 에칭에는, 일본 특허 공개 제2004-55842호 공보에 기재된 ICP(유도 결합 플라즈마)식 건식 에칭 장치를 사용하였다. 상기 공보에 기재된 플라즈마 발생 장치는, 유도창이 평판 타입인 소위 TCP(Transfer-Coupled Plosma) 타입의 플라즈마 처리 장치(에쳐)이다. 평판의 석영 유도창 위에 1턴의 13.56㎒의 RF 안테나가 정합기를 통해 설치되고, 석영 유도창 바로 아래에 유도 결합에 의해 고밀도 플라즈마가 생성된다. 기판을 적재하는 기판 서셉터에는 400㎑의 기판 바이어스용 저주파를 인가한 것을 사용하였다. 이 장치를 사용하여 에칭을 행하였다. 에칭 조건은, 가스 유량: Ar/Cl2＝300/200sccm, 가스압: 1.9Pa, 안테나에 인가한 전력(소스 RF): 500W, 기판 바이어스: 60W, 기판 온도(서셉터 온도): 20℃로 하였다. 패터닝에 의해 TFT의 채널 길이를 10㎛, 채널 폭을 200㎛로 하였다. 소스－드레인 전극의 단락을 방지하여 패터닝을 확실하게 행하기 위해, 소스－드레인 전극의 막 두께에 대해 50％ 상당의 시간만큼, 상기 건식 에칭 시간을 다시 조정(오버에치)하였다. 건식 에칭 후에는, 레지스트나 S/D 배선 패턴에 부착된 반응 생성물과 공기 중의 수분이 반응하여, 염산(HCl)을 발생함으로써, Al 등이 부식되는 애프터 부식을 방지하기 위해, 챔버로부터 대기 개방하지 않고 진공 일관에 있어서, 산소 플라즈마에 의한 회화 처리(애시)에 의한 레지스트 표면의 경화층 제거를 행하였다. 그 후, 레지스트 박리액 A 및 레지스트 박리액 B를 사용하여, 레지스트를 제거하였다.
그 후, 상기 실시예 3과 마찬가지로 하여 보호막, 콘택트 홀(7)을 형성하여 TFT를 얻었다. 그리고 상기 실시예 3과 마찬가지로 하여 각종 특성을 평가하였다.
이들의 결과를 표 9에 나타낸다.
Figure pct00010
표 9의 No.1∼4는, 본 발명에서 규정하는 제1 및 제2 산화물 반도체층을 사용한 예이며, 레지스트 박리액의 종류에 관계없이, 정적 특성(이동도 및 S값) 및 스트레스 내성 모두 우수하였다.
한편, 제1 산화물 반도체층으로서 표 6의 B를 사용한 표 9의 No.3(레지스트 박리액 A를 사용)과 No.4(레지스트 박리액 B를 사용)를 대비하면, 상기 표 7에 나타내는 바와 같이, 레지스트 박리액의 종류에 관계없이 에칭 레이트(E/R) 비는 동일하므로, 이들의 이동도 및 S값은 모두 동등하였다.
이에 반해, 제1 산화물 반도체층으로서 표 6의 C(IGZO)를 사용한 경우, 습식 에칭액에 의한 막 감소가 발생하였으므로, 표 9의 No.5(레지스트 박리액 A를 사용) 및 No.6(레지스트 박리액 B를 사용)에서는, 스트레스 내성이 크게 저하되었다. 또한, 이동도 및 S값의 정적 특성에 대해서는, 본 실시예에서는 건식 에칭에 의한 막 감소는 경미하였으므로(본 실시예에서는 나타내지 않음) 정적 특성의 저하 폭은 적고, No.5에서는, S값 및 이동도는 양호하였다. 단, No.6에서는, 레지스트 박리액 B의 사용에 의해 막 감소의 증가가 보였으므로, 이동도가 크게 저하되고, 또한 S값도 크게 증가하였다.
또한, 본 실시예에서는 소스－드레인 전극으로서 Ti의 단층막을 사용하였을 때의 결과를 나타냈지만, 소스－드레인 전극의 종류는 이것에 한정되지 않고, 예를 들어 Ti와 Al의 2층 구조로 이루어지는 적층 구조, Ti와 Al과 Ti의 3층 구조로 이루어지는 전극을 사용해도 마찬가지의 결과가 얻어지는 것을 확인하고 있다.
1 : 기판
2 : 게이트 전극
3 : 게이트 절연막
4 : 제2 산화물 반도체층
4A : 제1 산화물 반도체층
5 : 소스－드레인 전극
6 : 보호막(절연막)
7 : 콘택트 홀
8 : 에치 스토퍼층

Claims (11)

  1. 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스－드레인 전극, 및 상기 소스－드레인 전극을 보호하는 보호막을 이 순서로 갖는 박막 트랜지스터이며,
    상기 산화물 반도체층은,
    In, Ga, Zn, Sn 및 O로 구성되는 제1 산화물 반도체층과,
    In, Ga, Sn 및 O로 구성되는 제2 산화물 반도체층을 갖는 적층체이고,
    상기 제2 산화물 반도체층은, 상기 게이트 절연막 상에 형성되어 있음과 함께,
    상기 제1 산화물 반도체층은, 상기 제2 산화물 반도체층과 상기 보호막 사이에 형성되어 있고, 또한
    상기 제1 산화물 반도체층 중, 전체 금속 원소의 함유량에 대한 각 금속 원소의 함유량의 비(원자비, 이하, 동일함)는,
    Ga/(In＋Ga)＝0.50 이상 0.80 이하,
    Ga/(In＋Ga＋Zn＋Sn)＝0.15 이상 0.45 이하,
    Sn/(In＋Ga＋Zn＋Sn)＝0.05 이상 0.25 이하
    를 만족시킴과 함께,
    상기 제2 산화물 반도체층 중, 전체 금속 원소의 함유량에 대한 각 금속 원소의 함유량의 비는,
    In/(In＋Ga)＝0.60 이상 0.75 이하,
    In/(In＋Ga＋Sn)＝0.30 이상 0.58 이하,
    Sn/(In＋Ga＋Sn)＝0.15 이상 0.38 이하
    를 만족시키는 것을 특징으로 하는, 박막 트랜지스터.
  2. 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 에치 스토퍼층, 소스－드레인 전극, 및 상기 소스－드레인 전극을 보호하는 보호막을 이 순서로 갖는 박막 트랜지스터이며,
    상기 산화물 반도체층은,
    In, Ga, Zn, Sn 및 O로 구성되는 제1 산화물 반도체층과,
    In, Ga, Sn 및 O로 구성되는 제2 산화물 반도체층을 갖는 적층체이고,
    상기 제2 산화물 반도체층은, 상기 게이트 절연막 상에 형성되어 있음과 함께,
    상기 제1 산화물 반도체층은, 상기 제2 산화물 반도체층과 상기 에치 스토퍼층 사이에 형성되어 있고, 또한
    상기 제1 산화물 반도체층 중, 전체 금속 원소의 함유량에 대한 각 금속 원소의 함유량의 비는,
    Ga/(In＋Ga)＝0.50 이상 0.80 이하,
    Ga/(In＋Ga＋Zn＋Sn)＝0.15 이상 0.45 이하,
    Sn/(In＋Ga＋Zn＋Sn)＝0.05 이상 0.25 이하
    를 만족시킴과 함께,
    상기 제2 산화물 반도체층 중, 전체 금속 원소의 함유량에 대한 각 금속 원소의 함유량의 비는,
    In/(In＋Ga)＝0.60 이상 0.75 이하,
    In/(In＋Ga＋Sn)＝0.30 이상 0.58 이하,
    Sn/(In＋Ga＋Sn)＝0.15 이상 0.38 이하
    를 만족시키는 것을 특징으로 하는, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 제2 산화물 반도체층의 두께가 5㎚ 이상인, 박막 트랜지스터.
  4. 제2항에 있어서,
    상기 제2 산화물 반도체층의 두께가 5㎚ 이상인, 박막 트랜지스터.
  5. 제2항에 있어서,
    상기 소스－드레인 전극을, 상기 소스－드레인 전극용 막의 에칭 및 포토리소그래피법에 의해 형성할 때, 레지스트 박리액을 사용하는 것인, 박막 트랜지스터.
  6. 제5항에 있어서,
    상기 에칭을, 습식 에칭 또는 건식 에칭으로 행하는 것인, 박막 트랜지스터.
  7. 제6항에 있어서,
    상기 에칭을, 산계 에칭액을 사용한 습식 에칭으로 행하는 것인, 박막 트랜지스터.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 소스－드레인 전극용 막은, Mo, Mo 합금, Ti, Ti 합금으로 이루어지는 군에서 선택되는 적어도 1종의 금속막으로 이루어지는, 박막 트랜지스터.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 소스－드레인 전극용 막은, 산화물 반도체층 측으로부터 차례로,
    Mo, Mo 합금, Ti, Ti 합금으로 이루어지는 군에서 선택되는 적어도 1종의 금속막과,
    Al, Al 합금, Cu 및 Cu 합금으로 이루어지는 군에서 선택되는 적어도 1종의 금속막의 적층 구조를 포함하는 적층막인, 박막 트랜지스터.
  10. 제1항에 기재된 박막 트랜지스터를 구비한, 표시 장치.
  11. 제2항에 기재된 박막 트랜지스터를 구비한, 표시 장치.
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