JP2019114751A - 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法 - Google Patents

薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法 Download PDF

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Abstract

【課題】ＴＦＴ特性の安定化が可能な薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法を提供する。【解決手段】ボトムゲート構造の薄膜トランジスタを備えた薄膜トランジスタ基板であって、薄膜トランジスタの半導体層は、インジウムの組成比がガリウム及び亜鉛の各組成比よりも大きいＩｎ−Ｇａ−Ｚｎ−Ｏ系の第１酸化物半導体層と、第１酸化物半導体層を覆うように設けられたガリウムの組成比がインジウム及び亜鉛の各組成比よりも大きいＩｎ−Ｇａ−Ｚｎ−Ｏ系の第２酸化物半導体層とを有する薄膜トランジスタ基板である。【選択図】図４

Description

本発明は、薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴとも称する）基板及びそれを備えた液晶表示装置並びにＴＦＴ基板の製造方法に関し、特に、酸化物半導体からなる半導体層を用いたＴＦＴを有するＴＦＴ基板及び液晶表示装置並びにＴＦＴ基板の製造方法に関するものである。
近年、液晶表示装置を構成するＴＦＴ基板では、画像の最小単位である各画素のスイッチング素子として、アモルファスシリコンからなる半導体層を用いた従来のＴＦＴに代えて、酸化物半導体からなる半導体層（以下、酸化物半導体層とも称する）を用い、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴが提案されている。
一般的なボトムゲート構造のＴＦＴは、例えば、ガラス基板上に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上にゲート電極に重なるように設けられた半導体層と、該半導体層に互いに離間して重なるようにゲート絶縁膜上に設けられたソース電極及びドレイン電極とを備え、これらソース電極とドレイン電極との間で露出した半導体層部分にチャネル領域が構成されている。
上記のような酸化物半導体層を用いたボトムゲート構造のＴＦＴとして、例えば特許文献１には、酸化物半導体層が、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ及びＯから構成される第１の酸化物半導体層と、Ｉｎ、Ｇａ、Ｚｎ及びＯから構成される第２の酸化物半導体層とを有する積層体であるＴＦＴが開示されている。
特開２０１４−１３８９２号公報
上記酸化物半導体層は、ソース電極及びドレイン電極をウェットエッチングする場合に一般的に用いられる酸系のエッチング液に容易に溶解する。このため、酸化物半導体層を用いたチャネルエッチ型のＴＦＴでは、ソース電極及びドレイン電極をドライエッチングによりパターニングすることになる。
しかしながら、酸化物半導体層に２層以上の積層構造を適用し、酸化物半導体層のパターニング後にソース電極及びドレイン電極をドライエッチングした場合には、ＴＦＴ特性のデプレッションが発生し、閾値がマイナス側に大きくシフトするか、酸化物半導体層が導電化してソース電極及びドレイン電極間がリークすることがある。また、酸化物半導体層のパターニング後にＣＶＤ（Chemical Vapor Deposition）装置、特にプラズマＣＶＤ装置により例えば保護膜（チェネルエッチ型のＴＦＴにおける保護絶縁膜や、エッチストッパ型のＴＦＴにおけるエッチングストッパ層（チャネル保護膜）など）を成膜しても同様の不具合が発生することがある。
この課題について図２３〜図２６を用いてより詳細に説明する。図２３及び図２４に示すように、比較形態１に係るＴＦＴ基板は、ベース基板である絶縁性基板１１２と、絶縁性基板１１２上に、互いに平行に延びるように設けられた複数のゲート配線１１４ｇｌと、ゲート絶縁膜１１６を介して各ゲート配線１１４ｇｌと交差する方向に互いに平行に延びるように設けられた複数のソース配線１２４ｓｌとを備えている。比較形態１に係るＴＦＴ基板は、更に、絶縁性基板１１２上に設けられたゲート電極１１４ｇｄ、ゲート絶縁膜１１６上にゲート電極１１４ｇｄに重なるように設けられた酸化物半導体層１１８ｓｌ、並びに、各々一部が酸化物半導体層１１８ｓｌに接続されるように、且つ酸化物半導体層１１８ｓｌ上で互いに対向するように設けられたソース電極１２４ｓｄ及びドレイン電極１２４ｄｄを有するチャネルエッチ型のＴＦＴ１２６と、ＴＦＴ１２６を覆うように設けられた保護絶縁膜１２８及び１３２と、保護絶縁膜１３２上に設けられた共通電極１３０ｃｄ及び接続電極１３４と、共通電極１３０ｃｄ及び接続電極１３４を覆うように設けられた保護絶縁膜１３６と、保護絶縁膜１３６上に設けられた画素電極１３０ｐｄと、を備えている。ソース電極１２４ｓｄ及びドレイン電極１２４ｄｄは、第１導電層１２１ｓ，１２１ｄ、第２導電層１２２ｓ，１２２ｄ及び第３導電層１２３ｓ，１２３ｄが順に積層された積層体からなる。ソース電極１２４ｓｄは、対応するソース配線１２４ｓｌの分岐部に接続され、ゲート電極１１４ｇｄは、対応する交差部を構成するゲート配線１１４ｇｌの一部である。保護絶縁膜１２８、１３２及び１３６には、ドレイン電極１２４ｄｄの対応箇所に当該ドレイン電極１２４ｄｄに達するコンタクトホール１２０ａ，１２０ｂが形成されている。そして、画素電極１３０ｐｄは、これらコンタクトホール１２０ａ，１２０ｂを通して接続電極１３４を介してドレイン電極１２４ｄｄに接続されている。
酸化物半導体層１１８ｓｌは、第１酸化物半導体からなる第１半導体層（以下、第１酸化物半導体層とも称する）１１８ｓｌ１及び第２酸化物半導体からなる第２半導体層（以下、第２酸化物半導体層とも称する）１１８ｓｌ２が順に積層された積層体からなる。酸化物半導体層１１８ｓｌは、例えば、まず、ガリウム及び亜鉛の各組成比よりインジウムの組成比が高い第１酸化物半導体からなる第１半導体膜を成膜し、続いてインジウム及び亜鉛の各組成比よりガリウムの組成比が高い第２酸化物半導体からなる第２半導体膜を成膜し、この積層膜を一括して同じパターン（島状）にパターニングすることによって形成されている。
比較形態１では、ソース電極１２４ｓｄ及びドレイン電極１２４ｄｄは、上述のように、ドライエッチングにより形成されるが、そのドライエッチング時に、上層の第２酸化物半導体層１１８ｓｌ２から露出した下層の第１酸化物半導体層１１８ｓｌ１のエッジ（端部）、特にソース電極１２４ｓｄ及びドレイン電極１２４ｄｄから露出するエッジ部分（図２３の太線部）が塩素系ガスのプラズマによって還元反応し、ＴＦＴ特性のデプレッションが発生する可能性がある。また、ＣＶＤ装置、特にプラズマＣＶＤ装置による例えば保護絶縁膜１２８の成膜時に、上層の第２酸化物半導体層１１８ｓｌ２から露出した下層の第１酸化物半導体層１１８ｓｌ１のエッジ（端部）、特にソース電極１２４ｓｄ及びドレイン電極１２４ｄｄから露出するエッジ部分（図２３の太線部）が水素プラズマによって還元反応し、同様に、ＴＦＴ特性のデプレッションが発生する可能性がある。
問題ありません。
図２５及び図２６に示すように、比較形態２に係るＴＦＴ基板は、ＴＦＴ１２６がエッチストッパ型である点を除いて、比較形態１と実質的に同じである。
比較形態２に係るＴＦＴ基板は、図２５に示すように、ソース電極１２４ｓｄ及びドレイン電極１２４ｄｄに重なるように、図２６に示すエッチングストッパ層１４０にコンタクトホール１３８ｓ，１３８ｄが設けられたことを除いて、比較形態１に係るＴＦＴ基板と同様の平面レイアウトを有している。
比較形態２に係るＴＦＴ基板では、図２６に示すように、コンタクトホール１３８ｓ，１３８ｄの形成部を除いて、酸化物半導体層１１８ｓｌ及びゲート絶縁膜１１６を覆うようにエッチングストッパ層１４０が形成されている。
比較形態２では、ＣＶＤ装置、特にプラズマＣＶＤ装置によるエッチングストッパ層１４０の成膜時に、上層の第２酸化物半導体層１１８ｓｌ２から露出した下層の第１酸化物半導体層１１８ｓｌ１のエッジ（端部）全体が水素プラズマによって還元反応し、同様に、ＴＦＴ特性のデプレッションが発生する可能性がある。また、その後、ソース電極１２４ｓｄ及びドレイン電極１２４ｄｄのドライエッチング時やＣＶＤ装置、特にプラズマＣＶＤ装置による例えば保護絶縁膜１２８の成膜時においても、上層の第２酸化物半導体層１１８ｓｌ２で被覆されていない下層の第１酸化物半導体層１１８ｓｌ１のエッジ（端部）、特にソース電極１２４ｓｄ及びドレイン電極１２４ｄｄで被覆されていないエッジ部分（図２５の太線部）が塩素系ガスのプラズマや水素プラズマによって還元反応する可能性がある。エッチングストッパ層１４０によって、これらによる還元反応を軽減することは可能であるが、エッチングストッパ層１４０が存在したとしても、プラズマのダメージにより、エッチングストッパ層１４０を塩素系ガスのプラズマや水素プラズマが通り抜け、第１酸化物半導体層１１８ｓｌ１のエッジの還元反応が発生し得る。
また、比較形態１及び２では、酸化物半導体層１１８ｓｌが２層の酸化物半導体層１１８ｓｌ１及び１１８ｓｌ２からなる場合について説明したが、酸化物半導体層１１８ｓｌが３層以上の酸化物半導体層からなる場合も同様の課題が発生し得る。
更に、特許文献１に記載のＴＦＴでは、下層の酸化物半導体層のエッジ（端部）が上層の酸化物半導体層で覆われていないことから、同様にＴＦＴ特性のデプレッションを発生する可能性がある。
本発明は、上記現状に鑑みてなされたものであり、ＴＦＴ特性の安定化が可能な薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法を提供することを目的とするものである。
本発明の一態様は、ベース基板と、前記ベース基板上に設けられたゲート電極、前記ゲート電極を覆うように設けられたゲート絶縁膜、前記ゲート絶縁膜上に前記ゲート電極に重なるように設けられた半導体層、並びに、各々一部が前記半導体層に接続されるように、且つ前記半導体層上で互いに対向するように設けられたソース電極及びドレイン電極を有する薄膜トランジスタとを備えた薄膜トランジスタ基板であって、前記半導体層は、第１酸化物半導体からなる第１半導体層と、前記第１半導体層を覆うように設けられた第２酸化物半導体からなる第２半導体層とを有するものであってもよい。
本発明の他の態様は、液晶表示装置であって、本発明の前記態様の薄膜トランジスタ基板と、本発明の前記態様の薄膜トランジスタ基板に対向して配置された対向基板と、本発明の前記態様の薄膜トランジスタ基板と前記対向基板との間に設けられた液晶層とを備えるものであってもよい。
本発明の更に他の態様は、薄膜トランジスタ基板の製造方法であって、ベース基板上に導電膜を成膜し、前記導電膜を第１のフォトマスクを用いてパターニングすることにより、ゲート電極を形成する第１パターニング工程と、前記ゲート電極を覆うようにゲート絶縁膜を成膜するゲート絶縁膜成膜工程と、前記ゲート絶縁膜上に第１酸化物半導体からなる第１半導体膜を成膜し、前記第１半導体膜を第２のフォトマスクを用いてパターニングすることにより、第１半導体層を形成する第２パターニング工程と、前記第１半導体層を覆うように第２酸化物半導体からなる第２半導体膜を成膜し、前記第２半導体膜を第３のフォトマスクを用いてパターニングすることにより、前記第１半導体層を覆うように第２半導体層を形成する第３パターニング工程と、前記第１半導体層及び前記第２半導体層を覆うように導電膜を成膜し、第４のフォトマスクを用いて、前記導電膜をドライエッチングでパターニングすることにより、ソース電極及びドレイン電極を形成する第４パターニング工程とを含むものであってもよい。
本発明によれば、ＴＦＴ特性の安定化が可能な薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法を実現することができる。そして、この薄膜トランジスタ基板を液晶表示装置に適用すれば、歩留まりを向上することができる。
実施形態１に係る液晶表示装置を概略的に示す平面図である。 図１のＩＩ−ＩＩ線における断面構造を示す断面図である。 実施形態１に係るＴＦＴ基板の１画素及び各配線の端子部の構成を概略的に示す平面図である。 図３のＡ−Ａ線、Ｂ−Ｂ線における断面構造を示す断面図である。 実施形態１に係るＴＦＴ基板の製造における第１パターニング工程でゲート電極を形成した状態を示す図４対応箇所の断面図である。 実施形態１に係るＴＦＴ基板の製造におけるゲート絶縁膜成膜工程でゲート絶縁膜を成膜した状態を示す図４対応箇所の断面図である。 実施形態１に係るＴＦＴ基板の製造における第２パターニング工程で第１酸化物半導体層を形成した状態を示す図４対応箇所の断面図である。 実施形態１に係るＴＦＴ基板の製造における第３パターニング工程で第２酸化物半導体層を形成した状態を示す図４対応箇所の断面図である。 実施形態１に係るＴＦＴ基板の製造における第４パターニング工程でモリブデン膜、アルミニウム膜及びモリブデン膜をパターニングした状態を示す図４対応箇所の断面図である。 実施形態１に係るＴＦＴ基板の製造における第５パターニング工程で窒化シリコンからなる保護絶縁膜を形成した状態を示す図４対応箇所の断面図である。 実施形態１に係るＴＦＴ基板の製造における第５パターニング工程で透明絶縁樹脂からなる保護絶縁膜を形成した状態を示す図４対応箇所の断面図である。 実施形態１に係るＴＦＴ基板の製造における第５パターニング工程でゲート絶縁膜と窒化シリコンからなる保護絶縁膜とにコンタクトホールを形成した状態を示す図４対応箇所の断面図である。 実施形態１に係るＴＦＴ基板の製造における第６パターニング工程で共通電極を形成した状態を示す図４対応箇所の断面図である。 実施形態１に係るＴＦＴ基板の製造における第７パターニング工程で酸化シリコン膜又は窒化シリコン膜からなる保護絶縁膜を成膜した状態を示す図４対応箇所の断面図である。 実施形態２に係るＴＦＴ基板の１画素及び各配線の端子部の構成を概略的に示す平面図である。 図１５のＡ−Ａ線、Ｂ−Ｂ線における断面構造を示す断面図である。 実施形態２に係るＴＦＴ基板の製造における第４パターニング工程でエッチングストッパ層を形成した状態を示す図１６対応箇所の断面図である。 実施形態２に係るＴＦＴ基板の製造における第４パターニング工程でエッチングストッパ層にコンタクトホールを形成した状態を示す図１６対応箇所の断面図である。 実施形態３に係るＴＦＴ基板の１画素及び各配線の端子部の構成を概略的に示す平面図である。 図１９のＡ−Ａ線、Ｂ−Ｂ線における断面構造を示す断面図である。 実施形態４に係るＴＦＴ基板の１画素及び各配線の端子部の構成を概略的に示す平面図である。 図２１のＡ−Ａ線、Ｂ−Ｂ線における断面構造を示す断面図である。 比較形態１に係るＴＦＴ基板の１画素の構成を概略的に示す平面図である。 図２３のＡ−Ａ線における断面構造を示す断面図である。 比較形態２に係るＴＦＴ基板の１画素の構成を概略的に示す平面図である。 図２５のＡ−Ａ線における断面構造を示す断面図である。
以下、本発明の実施形態について説明する。本発明は、以下の実施形態に記載された内容に限定されるものではなく、本発明の構成を充足する範囲内で、適宜設計変更を行うことが可能である。
なお、本明細書において、酸化物半導体を構成する各金属元素の組成比とは、その酸化物半導体に含まれる酸素を除いた全金属元素に対する、その金属元素の原子組成比（原子％）を意味する。
≪実施形態１≫
図１は、この実施形態に係る液晶表示装置Ｓの概略平面図である。図２は、図１のＩＩ−ＩＩ線における断面構造を示す断面図である。なお、図１では、図２に示す偏光板５８の図示を省略している。
＜液晶表示装置Ｓの構成＞
液晶表示装置Ｓは、互いに対向するように配置されたＴＦＴ基板１０及び対向基板５０と、これらＴＦＴ基板１０及び対向基板５０の両外周縁部同士を接着する枠状のシール材５１と、ＴＦＴ基板１０と対向基板５０との間でシール材５１の内側に封入された液晶層５２とを備えている。
この液晶表示装置Ｓは、透過型の液晶表示装置であり、ＴＦＴ基板１０と対向基板５０とが重なる領域であってシール材５１の内側、つまり液晶層５２が設けられた領域に画像表示を行う表示領域Ｄを有している。また、この表示領域Ｄの外部には、ＴＦＴ基板１０が対向基板５０から例えばＬ字状などに突出した端子領域１０ａが設けられている。
表示領域Ｄは、例えば矩形状の領域であって、画像の最小単位である画素がマトリクス状に複数配列して構成されている。一方、端子領域１０ａの一辺側（図１中左辺側）には、各々異方性導電膜（Anisotropic Conductive Film、以下、ＡＣＦと称する）を介して複数のゲートドライバ集積回路（Integrated Circuit、以下、ＩＣと称する）チップ５３が実装されている。また、端子領域１０ａの他辺側（図１中下辺側）には、各々ＡＣＦを介して複数のソースドライバＩＣチップ５４が実装されている。
ＴＦＴ基板１０及び対向基板５０は、例えば矩形状に形成され、図２に示すように、互いに対向する内側表面に配向膜５５，５６がそれぞれ設けられていると共に、外側表面に偏光板５７，５８がそれぞれ設けられている。液晶層５２は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
＜ＴＦＴ基板１０の構成＞
上記ＴＦＴ基板１０の概略構成図を図３及び図４に示す。図３は、１画素及び各配線の端子部を示す平面図である。図４は、図中左側から順に、図３のＡ−Ａ線、Ｂ−Ｂ線における断面構造を示す断面図である。
ＴＦＴ基板１０は、図４に示すベース基板であるガラス基板などの絶縁性基板１２を有し、表示領域Ｄにおいて、図３に示すように、絶縁性基板１２上に、互いに平行に延びるように設けられた複数のゲート配線１４ｇｌと、絶縁膜を介して各ゲート配線１４ｇｌと交差する方向に互いに平行に延びるように設けられた複数のソース配線２４ｓｌとを備えている。ここで、ゲート配線１４ｇｌ及びソース配線２４ｓｌは、各画素を区画するように全体として格子状に形成されている。
このＴＦＴ基板１０はさらに、上記各ゲート配線１４ｇｌと各ソース配線２４ｓｌとの交差部毎、つまり各画素毎にＴＦＴ２６、保持容量素子２７及び画素電極３０ｐｄを備えている。他方、ＴＦＴ基板１０はさらに、全ての画素に共通する共通電極３０ｃｄを備えている。
各ＴＦＴ２６は、チャネルエッチ型のＴＦＴであって、図４（Ａ−Ａ断面）に示すように、絶縁性基板１２上に設けられたゲート電極１４ｇｄと、該ゲート電極１４ｇｄを覆うように設けられたゲート絶縁膜１６と、該ゲート絶縁膜１６上に上記ゲート電極１４ｇｄに重なるように設けられた酸化物半導体からなる半導体層（酸化物半導体層）１８ｓｌと、各々一部が上記酸化物半導体層１８ｓｌに接続されるように、且つ該酸化物半導体層１８ｓｌ上で互いに対向するようにゲート絶縁膜１６上に設けられたソース電極２４ｓｄ及びドレイン電極２４ｄｄとを備え、これらソース電極２４ｓｄとドレイン電極２４ｄｄとの間の酸化物半導体層１８ｓｌ部分にチャネル領域１８ｃが構成されている。ソース電極２４ｓｄは、対応するソース配線２４ｓｌの分岐部に接続されている。
ゲート電極１４ｇｄは、対応する交差部を構成するゲート配線１４ｇｌの一部であり、図３に示すように該ゲート配線１４ｇｌの幅方向両側に突出する突出部を有し、該突出部の突出幅で上記ＴＦＴ２６のチャネル長を調整している。ＴＦＴ２６のチャネル長方向において、ゲート電極１４ｇｄの幅は、酸化物半導体層１８ｓｌの幅よりも小さいが、ゲート電極１４ｇｄは、ソース電極２４ｓｄとドレイン電極２４ｄｄとの間のチャネル領域１８ｃに少なくとも重なるように設けられている。このゲート電極１４ｇｄは、図示しないが、ゲート配線１４ｇｌと共に例えばアルミニウム（Ａｌ）層及びモリブデン（Ｍｏ）層が順に積層されて一体に構成されている。
また、ゲート絶縁膜１６は、例えば窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）又は窒化シリコン膜及び酸化シリコン膜が順に積層されて一体に構成された積層膜からなる。
また、酸化物半導体層１８ｓｌは、第１酸化物半導体からなる第１半導体層（第１酸化物半導体層）１８ｓｌ１と、第１酸化物半導体層１８ｓｌ１を覆うように設けられた第２酸化物半導体からなる第２半導体層（第２酸化物半導体層）１８ｓｌ２とから構成されている。第２酸化物半導体層１８ｓｌ２は、第１酸化物半導体層１８ｓｌ１全体と重なっており、第１酸化物半導体層１８ｓｌ１の上面全体と側面全体とを覆っている。これにより、第１酸化物半導体層１８ｓｌ１は、第２酸化物半導体層１８ｓｌ２により完全に覆われている。下層の第１酸化物半導体層１８ｓｌ１が上層の第２酸化物半導体層１８ｓｌ２で被覆されることにより、下層の第１酸化物半導体層１８ｓｌ１により各ＴＦＴ２６において高移動度を得ることができ、上層の第２酸化物半導体層１８ｓｌ２により各ＴＦＴ２６の閾値を安定化させることができる。また、酸化物半導体層１８ｓｌのパターニング後の工程（プラズマ処理）によって、各ＴＦＴ２６の閾値がマイナス側にシフトしたり、各酸化物半導体層１８ｓｌが導電化したりすることを防止することができる。その結果、各ＴＦＴ２６のＴＦＴ特性を安定にすることが可能となる。
第１酸化物半導体層１８ｓｌ１からはみ出た部分の第２酸化物半導体層１８ｓｌ２の幅Ｗは、特に限定されず、適宜設定可能であるが、０．５μｍ以上であることが好ましく、２μｍ以上であることがより好ましい。幅Ｗの上限についても、特に限定されないが、例えば１０μｍ以下であってもよい。
酸化物半導体層１８ｓｌは、インジウムガリウム亜鉛酸化物（Indium Gallium Zinc Oxide、以下、Ｉｎ−Ｇａ−Ｚｎ−Ｏと称する）系の酸化物半導体からなり、第１酸化物半導体層１８ｓｌ１の第１酸化物半導体及び第２酸化物半導体層１８ｓｌ２の第２酸化物半導体も、各々、インジウム、ガリウム、亜鉛及び酸素から構成されている。第１酸化物半導体及び第２酸化物半導体の各々の具体的な組成比は、特に限定されず、適宜設定可能であるが、第１酸化物半導体は、インジウムの組成比がガリウム及び亜鉛の各組成比よりも大きく、第２酸化物半導体は、ガリウムの組成比がインジウム及び亜鉛の各組成比よりも大きいことが好ましい。インジウムの組成比を相対的に高くすることによって、各ＴＦＴ２６のＴＦＴ特性において高い移動度を効果的に得ることが可能である。他方、インジウムの組成比が高い酸化物半導体からなる酸化物半導体層のみを用いてＴＦＴを形成した場合、当該酸化物半導体層形成後のプロセス（ドライエッチングやＣＶＤ法による成膜）によるＴＦＴ特性のデプレッション（閾値が大きくマイナス側にシフトするか、あるいは、酸化物半導体層１８ｓｌが導電層に変質する）が発生する。他方、ガリウムの組成比が相対的に高い酸化物半導体からなる酸化物半導体層のみを用いてＴＦＴを形成した場合は、酸化物半導体層形成後のプロセス（ドライエッチングやＣＶＤ法による成膜）によるＴＦＴ特性のデプレッションを効果的に抑制することが可能である一方で、高移動度を得ることが困難となる。
後述するが、上記第１酸化物半導体層１８ｓｌ１は、基板全面にベタに成膜した第１酸化物半導体からなる第１半導体膜をウェットエッチングによりパターニングして形成されるものであり、上記第２酸化物半導体層１８ｓｌ２は、第１半導体膜のパターニング後に基板全面にベタに成膜した第２酸化物半導体からなる第２半導体膜をウェットエッチングによりパターニングして形成されるものである。
ソース電極２４ｓｄ及びドレイン電極２４ｄｄは、第１導電層であるモリブデン（Ｍｏ）層２１ｓ，２１ｄ、第２導電層であるアルミニウム（Ａｌ）層２２ｓ，２２ｄ及び第３導電層であるモリブデン（Ｍｏ）層２３ｓ，２３ｄが順に積層されて一体に構成された積層体からなる。
後に詳述するが、上記モリブデン層２１ｓ，２１ｄ、アルミニウム層２２ｓ，２２ｄ及びモリブデン層２３ｓ，２３ｄは、基板全面にベタに成膜したモリブデン膜、アルミニウム膜及びモリブデン膜の積層膜をドライエッチングによりパターニングして形成されるものである。
上記各ＴＦＴ２６は、図４に示すように、例えば窒化シリコン（ＳｉＮ）からなる保護絶縁膜２８と透明絶縁樹脂からなる保護絶縁膜３２とによって覆われている。保護絶縁膜３２上には、共通電極３０ｃｄ及び接続電極３４が設けられている。そして、共通電極３０ｃｄ及び接続電極３４は、窒化シリコン（ＳｉＮ）又は酸化シリコン（ＳｉＯ２）からなる保護絶縁膜３６によって覆われている。この保護絶縁膜３６上には、上記各画素電極３０ｐｄが設けられている。
これら共通電極３０ｃｄ、接続電極３４及び各画素電極３０ｐｄは、インジウムスズ酸化物（Indium Tin Oxide、以下、ＩＴＯと称する）又はインジウム亜鉛酸化物（Indium Zinc Oxide、以下、ＩＺＯと称する）からなり、共通電極３０ｃｄは、表示領域Ｄの略全体に形成されており、各画素電極３０ｐｄは、画素の略全体に形成されている。ただし、各画素電極３０ｐｄには、複数のスリット（図示は省略）が設けられている。上記保護絶縁膜２８及び３２と保護絶縁膜３６とには、各画素のドレイン電極２４ｄｄの対応箇所に当該ドレイン電極２４ｄｄに達するコンタクトホール２０ａ，２０ｂが形成されている。また、上記接続電極３４は、対応する画素のコンタクトホール２０ａと重なる島状に形成されている。そして、各画素電極３０ｐｄは、これら各コンタクトホール２０ａ，２０ｂを通して各接続電極３４を介して対応する画素のドレイン電極２４ｄｄに接続されている。
各保持容量素子２７は、各画素電極３０ｐｄと、各画素電極３０ｐｄに対応する保護絶縁膜部分からなる誘電層と、該誘電層を介して各画素電極３０ｐｄに対応する共通電極部分とから構成されている。
また、各ゲート配線１４ｇｌは、ゲートドライバＩＣチップ５３が実装される端子領域１０ａにまで引き出され、その引き出された先端部分が図３に示すゲート端子部１４ｇｔを構成している。このゲート端子部１４ｇｔは、ゲート絶縁膜１６、保護絶縁膜２８及び３２に形成された図４（Ｂ−Ｂ断面）に示すコンタクトホール２９ａと、保護絶縁膜３６に形成された図４（Ｂ−Ｂ断面）に示すコンタクトホール２９ｂとを通して、保護絶縁膜３２上に設けられたゲート接続電極３０ｇｔ１及び保護絶縁膜３６上に設けられたゲート接続電極３０ｇｔ２に接続されている。このゲート接続電極３０ｇｔ１及び３０ｇｔ２は、ゲートドライバＩＣチップ５３に電気的に接続するための電極を構成している。
各ソース配線２４ｓｌは、ソースドライバＩＣチップ５４が実装される端子領域１０ａにまで引き出され、その引き出された先端部分が図３に示すソース端子部２４ｓｔを構成している。このソース端子部２４ｓｔは、保護絶縁膜２８及び３２に形成されたコンタクトホール２９ｃと、保護絶縁膜３６に形成されたコンタクトホール２９ｄとを通して、保護絶縁膜３２上に形成されたソース接続電極３０ｓｔ１及び保護絶縁膜３６上に設けられたソース接続電極３０ｓｔ２に接続されている。このソース接続電極３０ｓｔ１及び３０ｓｔ２は、ソースドライバＩＣチップ５４に電気的に接続するための電極を構成している。
共通電極３０ｃｄは、シール材５１が設けられた領域まで端部が広がっており、その端部が共通配線（図示は省略）に接続されている。共通電極３０ｃｄには、この共通配線を介して共通電圧が印加される。
＜対向基板５０の構成＞
対向基板５０は、図示は省略するが、ベース基板である絶縁性基板上にゲート配線１４ｇｌ及びソース配線２４ｓｌに対応するように格子状に設けられたブラックマトリクスと、該ブラックマトリクスの格子間に周期的に配列するように設けられた赤色層、緑色層及び青色層を含む複数色のカラーフィルタと、それらブラックマトリクス及び各カラーフィルタを覆うように設けられた透明絶縁樹脂からなるオーバーコート層と、該オーバーコート層上に柱状に設けられたフォトスペーサとを備えている。
＜液晶表示装置Ｓの作動＞
上記構成の液晶表示装置Ｓでは、各画素において、ゲートドライバＩＣチップ５３からゲート信号がゲート配線１４ｇｌを介してゲート電極１４ｇｄに送られて、ＴＦＴ２６がオン状態になったときに、ソースドライバＩＣチップ５４からソース信号がソース配線２４ｓｌを介してソース電極２４ｓｄに送られて、酸化物半導体層１８ｓｌ及びドレイン電極２４ｄｄを介して、画素電極３０ｐｄに所定の電荷が書き込まれると共に保持容量素子２７が充電される。このとき、各画素電極３０ｐｄと共通電極３０ｃｄとの間において電位差が生じ、液晶層５２に所定の電圧が印加される。また、各ＴＦＴ２６がオフ状態のときには、保持容量素子２７に形成された保持容量によって、対応する画素電極３０ｐｄに書き込まれた電圧の低下が抑制される。そして、液晶表示装置Ｓでは、各画素において、液晶層５２に印加する電圧の大きさによって液晶分子の配向状態を変えることにより、液晶層５２での光透過率を調整して画像が表示される。
−製造方法−
次に、上記ＴＦＴ基板１０及び液晶表示装置Ｓを製造する方法について、図５〜図１６を参照しながら一例を挙げて説明する。図５はＴＦＴ基板１０の製造方法における第１パターニング工程を、図６はＴＦＴ基板１０の製造方法におけるゲート絶縁膜成膜工程を、図７はＴＦＴ基板１０の製造方法における第２パターニング工程を、図８はＴＦＴ基板１０の製造方法における第３パターニング工程を、図９はＴＦＴ基板１０の製造方法における第４パターニング工程を、図１０〜図１２はＴＦＴ基板１０の製造方法における第５パターニング工程を、図１３はＴＦＴ基板１０の製造方法における第６パターニング工程を、図１４はＴＦＴ基板１０の製造方法における第７パターニング工程を、それぞれ示す図４対応箇所の断面図である。
本実施形態の液晶表示装置Ｓの製造方法は、ＴＦＴ基板製造工程と、対向基板製造工程と、貼合工程と、実装工程とを含んでいる。
＜ＴＦＴ基板製造工程＞
ＴＦＴ基板製造工程は、第１〜第８パターニング工程を含んでいる。
＜第１パターニング工程＞
予め準備したガラス基板などの絶縁性基板１２上に、スパッタリング法により、例えば、アルミニウム膜（例えば厚さ２００ｎｍ程度）及びモリブデン膜（例えば厚さ１００ｎｍ程度）などを順に成膜して積層導電膜を形成する。ここで、モリブデン膜に代えて、モリブデンニオブ膜（例えば厚さ１００ｎｍ程度）を成膜してもよい。次いで、この積層導電膜におけるゲート配線１４ｇｌ、ゲート電極１４ｇｄ、及びゲート端子部１４ｇｔの形成箇所に対して、第１のフォトマスクを用いたフォトリソグラフィーによりレジストパターンを形成する。続いて、このレジストパターンをマスクとして上記積層導電膜をドライエッチングの一種である塩素系ガスを用いた反応性イオンエッチング（Reactive Ion Etching、以下、ＲＩＥと称する）を行うことによりパターニングする。その後に、レジスト剥離液による上記レジストパターンの剥離及び洗浄を行うことにより、図５に示すように、ゲート配線１４ｇｌ、ゲート電極１４ｇｄ、及びゲート端子部１４ｇｔを同時に形成する。
＜ゲート絶縁膜成膜工程＞
上記ゲート電極１４ｇｄ及びゲート端子部１４ｇｔなどが形成された基板上に、プラズマＣＶＤ法により、窒化シリコン膜（例えば厚さ３５０ｎｍ程度）及び酸化シリコン膜（例えば厚さ５０ｎｍ程度）を順に成膜して、図６に示すようにゲート絶縁膜１６とする。
＜第２パターニング工程＞
上記ゲート絶縁膜１６が形成された基板上に、スパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の第１酸化物半導体からなる第１半導体膜（例えば厚さ４０ｎｍ程度）を成膜する。第１酸化物半導体は、インジウムの組成比がガリウム及び亜鉛の各組成比よりも大きくことが好ましい。次いで、この第１半導体膜に対して、第２のフォトマスクを用いたフォトリソグラフィーによりレジストパターンを形成する。続いて、このレジストパターンをマスクとして上記第１半導体膜をシュウ酸液にてウェットエッチングを行うことによりパターニングする。その後、レジスト剥離液により上記レジストパターンの剥離及び洗浄を行うことにより、図７に示すように、第１酸化物半導体層１８ｓｌ１を形成する。
＜第３パターニング工程＞
上記第１酸化物半導体層１８ｓｌ１が形成された基板上に、スパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の第２酸化物半導体からなる第２半導体膜（例えば厚さ６０ｎｍ程度）を成膜する。第２酸化物半導体は、ガリウムの組成比がインジウム及び亜鉛の各組成比よりも大きいことが好ましい。次いで、この第２半導体膜に対して、第３のフォトマスクを用いたフォトリソグラフィーによりレジストパターンを形成する。続いて、このレジストパターンをマスクとして上記第２半導体膜をシュウ酸液にてウェットエッチングを行うことによりパターニングする。その後、レジスト剥離液により上記レジストパターンの剥離及び洗浄を行うことにより、図８に示すように、第２酸化物半導体層１８ｓｌ２を形成する。この結果、酸化物半導体層１８ｓｌが形成される。
＜第４パターニング工程＞
上記酸化物半導体層１８ｓｌが形成された基板上に、スパッタリング法により、モリブデン膜２４（例えば厚さ５０ｎｍ程度）、アルミニウム膜２１（例えば厚さ３００ｎｍ程度）及びモリブデン膜２２（例えば厚さ１００ｎｍ程度）を順に成膜することにより、積層導電膜を形成する。次いで、この積層導電膜に対して、第４のフォトマスクを用いたフォトリソグラフィーにより、ソース配線２４ｓｌ、ソース電極２４ｓｄ、ドレイン電極２４ｄｄ、及びソース端子部２４ｓｔの形成箇所にレジストパターンを形成する。続いて、このレジストパターンをマスクとして上記積層導電膜を塩素系ガスを用いたＲＩＥでパターニングすることにより、図９に示すように、ソース配線２４ｓｌ、ソース電極２４ｓｄ、ドレイン電極２４ｄｄ及びソース端子部２４ｓｔを同時に形成する。このとき、第１酸化物半導体層１８ｓｌ１は、第２酸化物半導体層１８ｓｌ２で被覆されていることから、塩素系ガスのプラズマ（プラズマ処理）により第１酸化物半導体層１８ｓｌ１が還元されるのを抑制することができる。
なお、上記ＲＩＥでのエッチング条件は、例えば、原料ガスとしてＣｌ２（流量１００ｓｃｃｍ程度）とＢＣｌ３（流量１００ｓｃｃｍ程度）との混合ガスを用い、チャンバー内圧力を４Ｐａ程度、高周波電力を１１００Ｗ程度とする。
＜第５パターニング工程（保護絶縁膜成膜工程及びアニール処理工程）＞
上記ソース電極２４ｓｄ及びドレイン電極２４ｄｄなどが形成された基板上に、プラズマＣＶＤ法により、窒化シリコン膜を成膜して、図１０に示すように保護絶縁膜２８（例えば厚さ３００ｎｍ程度）とする。このとき、第１酸化物半導体層１８ｓｌ１は、第２酸化物半導体層１８ｓｌ２で被覆されていることから、プラズマＣＶＤ法による保護絶縁膜２８の成膜時の水素プラズマ（プラズマ処理）により第１酸化物半導体層１８ｓｌ１が還元されるのを抑制することができる。
次に、この保護絶縁膜２８が成膜された基板に対して、アニールチャンバーを用い、酸素ガスをキャリアガスとして、酸素を含む雰囲気中で１００℃〜４５０℃程度の高温アニール処理を大気圧で行う。これにより、当該保護絶縁膜２８の成膜のためのプラズマＣＶＤ法により酸化物半導体層１８ｓｌのチャネル領域１８ｃがプラズマに曝されて、該チャネル領域１８ｃの酸素が離脱していても、当該アニール処理により、酸化物半導体層１８ｓｌの酸素欠陥が修復されて当該半導体層１８ｓｌの特性を安定化させることができる。
続いて、アニール処理が行われた基板上に、スピンコート法又はスリットコート法により、ポジ型の感光性アクリル系の透明樹脂からなる透明絶縁樹脂膜（例えば厚さ２μｍ程度）を成膜する。続いて、（プリベーク後、）第５のフォトマスクを用いたフォトリソグラフィーにより、コンタクトホール２０ａ，２９ａ，２９ｃの形成箇所及び除去部を露光し、その後、現像することによりパターニングする。そして、樹脂の透明化（ブリーチング）を行うため、２８０〜３５０ｍＪ／ｃｍ２の露光量で全面露光し、その後、２００〜２３０℃のポストベークを行うことにより、図１１に示すように、保護絶縁膜３２を形成する。
続いて、上記保護絶縁膜３２が形成された基板上に、上記第５のフォトマスクを用いたフォトリソグラフィーにより、コンタクトホール２０ａ，２９ａ，２９ｃの形成箇所で開口するようにレジストパターンを形成する。そして、このレジストパターンをマスクとしてゲート絶縁膜１６及び保護絶縁膜２８をフッ素系ガスを用いたＲＩＥでパターニングし、図１２に示すように、コンタクトホール２０ａ，２９ａ，２９ｃを形成する。
＜第６パターニング工程＞
上記保護絶縁膜２８及び３２がパターニングされた基板上に、スパッタリング法により、例えばＩＴＯ、ＩＺＯなどの透明導電膜（例えば厚さ７０ｎｍ程度）を成膜する。続いて、この透明導電膜に対して、第６のフォトマスクを用いたフォトリソグラフィーにより共通電極３０ｃｄ、接続電極３４、ゲート接続電極３０ｇｔ１及びソース接続電極３０ｓｔ１の形成箇所にレジストパターンを形成する。そして、このレジストパターンをマスクとして上記透明導電膜をシュウ酸液にてウェットエッチングを行うことによりパターニングする。その後に、レジスト剥離液にて上記レジストパターンの剥離及び洗浄を行うことにより、図１３に示すように、共通電極３０ｃｄ、接続電極３４、ゲート接続電極３０ｇｔ１及びソース接続電極３０ｓｔ１を形成する。
＜第７パターニング工程＞
上記共通電極３０ｃｄ及び接続電極３４などが形成された基板上に、プラズマＣＶＤ法により、酸化シリコン膜又は窒化シリコン膜を成膜して保護絶縁膜３６（例えば厚さ３００ｎｍ程度）とする。
次に、この保護絶縁膜３６が成膜された基板上に、第７のフォトマスクを用いたフォトリソグラフィーにより、コンタクトホール２０ｂ，２９ｂ，２９ｄの形成箇所で開口するようにレジストパターンを形成する。そして、このレジストパターンをマスクとして上記保護絶縁膜３６をフッ素系ガスを用いたＲＩＥでパターニングする。その後に、レジスト剥離液にて上記レジストパターンの剥離及び洗浄を行うことにより、図１４に示すようにコンタクトホール２０ｂ，２９ｂ，２９ｄを形成する。
＜第８パターニング工程＞
上記コンタクトホール２０ｂ，２９ｂ，２９ｄが形成された基板上に、スパッタリング法により、例えばＩＴＯ、ＩＺＯなどの透明導電膜（例えば厚さ７０ｎｍ程度）を成膜する。続いて、この透明導電膜に対して、第８のフォトマスクを用いたフォトリソグラフィーにより画素電極３０ｐｄ、ゲート接続電極３０ｇｔ２及びソース接続電極３０ｓｔ２の形成箇所にレジストパターンを形成する。そして、このレジストパターンをマスクとして上記透明導電膜をシュウ酸液にてウェットエッチングを行うことによりパターニングする。その後に、レジスト剥離液にて上記レジストパターンの剥離及び洗浄を行うことにより、画素電極３０ｐｄ、ゲート接続電極３０ｇｔ２及びソース接続電極３０ｓｔ２を形成する。
以上のようにして、図４に示すＴＦＴ基板１０を製造することができる。
＜対向基板製造工程＞
まず、ガラス基板などの絶縁性基板上に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後、その塗布膜を、フォトマスクを用いて露光した後に現像することによりパターニングして、ブラックマトリクスを形成する。
続いて、ブラックマトリクスが形成された基板上に、例えば赤、緑又は青に着色されたネガ型のアクリル系の感光性樹脂を塗布し、その塗布膜を、フォトマスクを介して露光した後に現像することによりパターニングして、選択した色の着色層（例えば赤色層）を形成する。さらに、他の２色の着色層（例えば緑色層及び青色層）についても、同様な処理を繰り返し行うことにより形成して、カラーフィルタを形成する。
次いで、カラーフィルタが形成された基板上に、スピンコート法又はスリットコート法により、例えばアクリル系の透明樹脂からなる透明絶縁樹脂膜を成膜して、オーバーコート層とする。
次いで、オーバーコート層が形成された基板上に、スピンコート法により、ポジ型のフェノールノボラック系の感光性樹脂を塗布し、その塗布膜を、フォトマスクを介して露光した後に現像することによりパターニングして、フォトスペーサを形成する。
以上のようにして、対向基板５０を製造することができる。
＜貼合工程＞
まず、ＴＦＴ基板１０の表面に、印刷法によりポリイミド系樹脂を塗布した後、その塗布膜に対して焼成及びラビング処理を行うことにより、配向膜５５を形成する。また、対向基板５０の表面にも、印刷法によりポリイミド系樹脂を塗布した後、その塗布膜に対して焼成及びラビング処理を行うことにより、配向膜５６を形成する。
次いで、ディスペンサなどを用いて、配向膜５６が設けられた対向基板５０に、紫外線硬化性及び熱硬化性を有する併用型樹脂などのシール材５１を矩形枠状に描画する。続いて、対向基板５０のシール材５１の内側領域に液晶材料を所定量滴下する。
そして、液晶材料が滴下された対向基板５０と、配向膜５５が設けられたＴＦＴ基板１０とを、減圧下で貼り合わせた後、その貼り合わせた貼合体を大気圧下に開放することにより、貼合体の表面を加圧する。さらに、貼合体のシール材５１にＵＶ（Ultra Violet）光を照射してシール材５１を仮硬化させた後、その貼合体を加熱することにより、シール材５１を本硬化させて、ＴＦＴ基板１０と対向基板５０とを接着する。
その後、互いに接着されたＴＦＴ基板１０及び対向基板５０の外表面に対し、偏光板５７，５８をそれぞれ貼り付ける。
＜実装工程＞
両面に偏光板５７，５８が貼り付けられた貼合体における端子領域１０ａにＡＣＦを配置した後、それらＡＣＦを介して各ゲートドライバＩＣチップ５３及び各ソースドライバＩＣチップ５４を端子領域１０ａに熱圧着することにより、それら各ドライバＩＣチップ５３，５４を貼合体に実装する。
以上の工程を行って、液晶表示装置Ｓを製造することができる。
この実施形態によると、酸化物半導体層１８ｓｌは、第１酸化物半導体層１８ｓｌ１と、第１酸化物半導体層１８ｓｌ１を覆うように設けられた第２酸化物半導体層１８ｓｌ２とを有しているので、下層の第１酸化物半導体層１８ｓｌ１により各ＴＦＴ２６において高移動度を得ることができ、上層の第２酸化物半導体層１８ｓｌ２により各ＴＦＴ２６の閾値を安定化させることができる。また、酸化物半導体層１８ｓｌのパターニング後の工程（プラズマ処理）によって、各ＴＦＴ２６の閾値がマイナス側にシフトしたり、各酸化物半導体層１８ｓｌが導電化したりすることを防止することができる。その結果、各ＴＦＴ２６のＴＦＴ特性を安定にすることが可能となる。
≪実施形態２≫
本実施形態では、本実施形態に特有の特徴について主に説明し、実施形態１と重複する内容については説明を省略する。また、本実施形態と実施形態１とにおいて、同一又は同様の機能を有する部材には同一の符号を付し、本実施形態において、その部材の説明は省略する。本実施形態は、以下で説明するように、ＴＦＴがエッチストッパ型である点を除いて、実施形態１と実質的に同じである。
＜ＴＦＴ基板１０の構成＞
この実施形態に係るＴＦＴ基板１０の概略構成図を図１５及び図１６に示す。図１５は、１画素及び各配線の端子部を示す平面図である。図１６は、図中左側から順に、図１５のＡ−Ａ線、Ｂ−Ｂ線における断面構造を示す断面図である。
この実施形態において、ＴＦＴ基板１０は、図１５に示すように、ソース電極２４ｓｄ及びドレイン電極２４ｄｄに重なるように、後述するエッチングストッパ層にコンタクトホール３８ｓ，３８ｄが設けられたことを除いて、実施形態１に係るＴＦＴ基板１０と同様の平面レイアウトを有している。
ＴＦＴ基板１０では、図１６に示すように、コンタクトホール３８ｓ，３８ｄの形成部を除いて、酸化物半導体層１８ｓｌ及びゲート絶縁膜１６を覆うように酸化シリコン（ＳｉＯ２）からなるエッチングストッパ層４０が形成されている。
ソース電極２４ｓｄ及びドレイン電極２４ｄｄは、エッチングストッパ層４０上に配置され、エッチングストッパ層４０に形成されたコンタクトホール３８ｓ，３８ｄを通して酸化物半導体層１８ｓｌに接続されている。
また、ゲート接続電極３０ｇｔ１接続用のコンタクトホール２９ａは、ゲート絶縁膜１６、エッチングストッパ層４０、保護絶縁膜２８に形成されている。
−製造方法−
次に、この実施形態に係るＴＦＴ基板１０を製造する方法について、図１７〜図１８を参照しながら一例を挙げて説明する。図１７〜図１８はＴＦＴ基板１０の製造方法における第４パターニング工程を示す図１６対応箇所の断面図である。
＜ＴＦＴ基板製造工程＞
ＴＦＴ基板製造工程は、第１〜第９パターニング工程を含んでいる。
＜第１〜第３パターニング工程＞
まず、実施形態１と同様に、第１〜第３パターニング工程を行う。
＜第４パターニング工程＞
酸化物半導体層１８ｓｌが形成された基板上に、プラズマＣＶＤ法により、酸化シリコン膜を成膜して、図１７に示すようにエッチングストッパ層４０（例えば厚さ２００ｎｍ程度）とする。このとき、第１酸化物半導体層１８ｓｌ１は、第２酸化物半導体層１８ｓｌ２で被覆されていることから、プラズマＣＶＤ法によるエッチングストッパ層４０の成膜時の水素プラズマ（プラズマ処理）により第１酸化物半導体層１８ｓｌ１が還元されるのを軽減することができる。
続いて、上記エッチングストッパ層４０が形成された基板上に、第４のフォトマスクを用いたフォトリソグラフィーにより、コンタクトホール２９ａ，３８ｓ，３８ｄの形成箇所で開口するようにレジストパターンを形成する。そして、このレジストパターンをマスクとしてゲート絶縁膜１６及びエッチングストッパ層４０をフッ素系ガスを用いたＲＩＥでパターニングし、図１８に示すように、コンタクトホール３８ｓ，３８ｄとコンタクトホール２９ａを構成する開口２９ａ１を形成する。
＜第５パターニング工程＞
続いて、実施形態１の第４パターニング工程と同様の工程を行う。エッチングストッパ層４０は、酸化物半導体層１８ｓｌのチャネル保護膜として機能するので、ＲＩＥによる上記積層導電膜のパターニング時に、酸化物半導体層１８ｓｌのチャネル領域１８ｃがプラズマダメージを受けないようにすることができる。また、このとき、第１酸化物半導体層１８ｓｌ１は、第２酸化物半導体層１８ｓｌ２で被覆され、かつ酸化物半導体層１８ｓｌは、エッチングストッパ層４０で被覆されていることから、塩素系ガスのプラズマ（プラズマ処理）により第１酸化物半導体層１８ｓｌ１が還元されるのを軽減することができる。
＜第６パターニング工程（保護絶縁膜成膜工程及びアニール処理工程）＞
続いて、実施形態１の第５パターニング工程（保護絶縁膜成膜工程及びアニール処理工程）と同様の工程を行う。このとき、第１酸化物半導体層１８ｓｌ１は、第２酸化物半導体層１８ｓｌ２で被覆され、かつ酸化物半導体層１８ｓｌは、エッチングストッパ層４０で被覆されていることから、プラズマＣＶＤ法による保護絶縁膜２８の成膜時の水素プラズマ（プラズマ処理）により第１酸化物半導体層１８ｓｌ１が還元されるのを軽減することができる。また、酸化シリコンからなるエッチングストッパ層４０は例えば窒化シリコン膜よりも酸素の透過率が一般的に高いので、このときのアニール処理により、酸化物半導体層１８ｓｌのチャネル領域１８ｃに当該アニール処理の酸素が有効に供給される。この結果、酸化物半導体層１８ｓｌに潜在的に存在する酸素欠損による格子欠陥が修復され、当該半導体層１８ｓｌの特性をより安定化させることができる。
＜第７〜第９パターニング工程＞
そして、実施形態１の第６〜第８パターニング工程と同様の工程を行うことによって、図１６に示すＴＦＴ基板１０を製造することができる。
この実施形態によると、酸化物半導体層１８ｓｌは、第１酸化物半導体層１８ｓｌ１と、第１酸化物半導体層１８ｓｌ１を覆うように設けられた第２酸化物半導体層１８ｓｌ２とを有しているので、実施形態１と同様に、下層の第１酸化物半導体層１８ｓｌ１により各ＴＦＴ２６において高移動度を得ることができ、上層の第２酸化物半導体層１８ｓｌ２により各ＴＦＴ２６の閾値を安定化させることができる。また、酸化物半導体層１８ｓｌのパターニング後の工程（プラズマ処理）によって、各ＴＦＴ２６の閾値がマイナス側にシフトしたり、各酸化物半導体層１８ｓｌが導電化したりすることを防止することができる。その結果、各ＴＦＴ２６のＴＦＴ特性を安定にすることが可能となる。
≪実施形態３≫
本実施形態では、本実施形態に特有の特徴について主に説明し、実施形態１〜２と重複する内容については説明を省略する。また、本実施形態と実施形態１〜２とにおいて、同一又は同様の機能を有する部材には同一の符号を付し、本実施形態において、その部材の説明は省略する。本実施形態は、以下で説明するように、ゲート電極の内側に酸化物半導体層が配置された構造である点を除いて、実施形態１と実質的に同じである。
＜ＴＦＴ基板１０の構成＞
この実施形態に係るＴＦＴ基板１０の概略構成図を図１９及び図２０に示す。図１９は、１画素及び各配線の端子部を示す平面図である。図２０は、図中左側から順に、図１９のＡ−Ａ線、Ｂ−Ｂ線における断面構造を示す断面図である。
この実施形態において、ＴＦＴ基板１０は、図１９に示すように、ゲート電極１４ｇｄが、酸化物半導体層１８ｓｌよりも大きく、且つ酸化物半導体層１８ｓｌ全体と重なるように設けられたことを除いて、実施形態１に係るＴＦＴ基板１０と同様の平面レイアウトを有している。
ＴＦＴ基板１０では、図２０に示すように、ＴＦＴ２６のチャネル長方向において、ゲート電極１４ｇｄの幅が酸化物半導体層１８ｓｌの幅よりも大きい。
−製造方法−
この実施形態に係るＴＦＴ基板１０は、実施形態１に係るＴＦＴ基板１０と同様の工程にて製造することができる。
≪実施形態４≫
本実施形態では、本実施形態に特有の特徴について主に説明し、実施形態１〜２と重複する内容については説明を省略する。また、本実施形態と実施形態１〜２とにおいて、同一又は同様の機能を有する部材には同一の符号を付し、本実施形態において、その部材の説明は省略する。本実施形態は、以下で説明するように、ゲート電極の内側に酸化物半導体層が配置された構造である点を除いて、実施形態２と実質的に同じである。
＜ＴＦＴ基板１０の構成＞
この実施形態に係るＴＦＴ基板１０の概略構成図を図２１及び図２２に示す。図２１は、１画素及び各配線の端子部を示す平面図である。図２２は、図中左側から順に、図２１のＡ−Ａ線、Ｂ−Ｂ線における断面構造を示す断面図である。
この実施形態において、ＴＦＴ基板１０は、図２１に示すように、ゲート電極１４ｇｄが、酸化物半導体層１８ｓｌよりも大きく、且つ酸化物半導体層１８ｓｌ全体と重なるように設けられたことを除いて、実施形態２に係るＴＦＴ基板１０と同様の平面レイアウトを有している。
ＴＦＴ基板１０では、図２２に示すように、ＴＦＴ２６のチャネル長方向において、ゲート電極１４ｇｄの幅が酸化物半導体層１８ｓｌの幅よりも大きい。
−製造方法−
この実施形態に係るＴＦＴ基板１０は、実施形態２に係るＴＦＴ基板１０と同様の工程にて製造することができる。
なお、上記実施形態では、ソース電極２４ｓｄ及びドレイン電極２４ｄｄが、第１導電層としてモリブデン層２１ｓ，２１ｄ、第２導電層としてアルミニウム層２２ｓ，２２ｄ、及び第３導電層としてモリブデン層２３ｓ，２３ｄを採用した積層構造（Ｍｏ／Ａｌ／Ｍｏ）である場合を例示したが、本発明はこれに限らない。
すなわち、第１導電層２１ｓ，２１ｄは、モリブデン（Ｍｏ）に代えて、窒化モリブデン（ＭｏＮ）やモリブデンを主成分とする合金、その他、クロム（Ｃｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）若しくはタングステン（Ｗ）、これを主成分とする合金、又はこれらの窒化物若しくは酸化物などの高融点金属からなっていてもよく、第５族又は第６族の金属元素、これを主成分とする合金、又はこれらの窒化物若しくは酸化物からなっていても構わない。また、第１導電層２１ｓ，２１ｄは、モリブデン（Ｍｏ）に代えて、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）、酸化チタン（ＴｉＯ）、チタン（Ｔｉ）を主成分とする合金などの高融点金属からなっていてもよく、その他、第４族の金属元素、これを主成分とする合金、又はこれらの窒化物若しくは酸化物からなっていても構わない。
また、第２導電層２２ｓ，２２ｄは、アルミニウム（Ａｌ）に代えて、銅（Ｃｕ）や銀（Ａｇ）からなっていてもよく、その他の比抵抗が５μΩ・ｃｍ以下の低抵抗な金属材料からなっていても構わない。
また、第３導電層２３ｓ，２３ｄは、モリブデン（Ｍｏ）に代えて、窒化モリブデン（ＭｏＮ）やモリブデンを主成分とする合金、その他、クロム（Ｃｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）若しくはタングステン（Ｗ）、これを主成分とする合金、又はこれらの窒化物若しくは酸化物などの高融点金属からなっていてもよく、第５族又は第６族の金属元素、これを主成分とする合金、又はこれらの窒化物若しくは酸化物からなっていても構わない。また、第３導電層２３ｓ，２３ｄは、モリブデン（Ｍｏ）に代えて、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）、酸化チタン（ＴｉＯ）、チタン（Ｔｉ）を主成分とする合金などの高融点金属からなっていてもよく、その他、第４族の金属元素、これを主成分とする合金、又はこれらの窒化物若しくは酸化物からなっていても構わない。
また、上記実施形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体層を用いたＴＦＴを例示したが、本発明は、インジウムシリコン亜鉛酸化物（Ｉｎ−Ｓｉ−Ｚｎ−Ｏ）系、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ−Ｏ）系、スズシリコン亜鉛酸化物（Ｓｎ−Ｓｉ−Ｚｎ−Ｏ）系、スズアルミニウム亜鉛酸化物（Ｓｎ−Ａｌ−Ｚｎ−Ｏ）系、スズガリウム亜鉛酸化物（Ｓｎ−Ｇａ−Ｚｎ−Ｏ）系、ガリウムシリコン亜鉛酸化物（Ｇａ−Ｓｉ−Ｚｎ−Ｏ）系、ガリウムアルミニウム亜鉛酸化物（Ｇａ−Ａｌ−Ｚｎ−Ｏ）系、インジウム銅亜鉛酸化物（Ｉｎ−Ｃｕ−Ｚｎ−Ｏ）系、スズ銅亜鉛酸化物（Ｓｎ−Ｃｕ−Ｚｎ−Ｏ）系、インジウムスズガリウム酸化物（Ｉｎ−Ｓｎ−Ｇａ−Ｏ）系、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ−Ｏ）系、インジウムスズガリウム亜鉛酸化物（Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ）系、スズ酸化物（Ｚｎ−Ｏ）系、インジウム酸化物（Ｉｎ−Ｏ）系などの他の酸化物半導体層を用いたＴＦＴを備えたＴＦＴ基板にも適用することができる。また、これらの異なる系統を併用したＴＦＴを備えたＴＦＴ基板にも適用することができる。
また、上記実施形態では、第１酸化物半導体層１８ｓｌ１及び第２酸化物半導体層１８ｓｌ２がそれぞれ単層である例を挙げて説明したが、各酸化物半導体層１８ｓｌ１，１８ｓｌ２は複数の酸化物半導体層から構成されるものであっても構わない。
また、上記実施形態では、ＴＦＴ基板製造工程において、保護絶縁膜２８を成膜した後であって該保護絶縁膜２８にコンタクトホールを形成する前にアニール処理を行うとしたが、当該アニール処理は、保護絶縁膜２８にコンタクトホールを形成した後であっても構わない。
また、上記各実施形態では、透過型の液晶表示装置Ｓを構成するＴＦＴ基板１０を例に挙げて説明したが、本発明はこれに限らず、本発明のＴＦＴ基板１０は、反射型又は透過反射両用型の液晶表示装置や、有機ＥＬ（Electro Luminescence）表示装置などの他の各種表示装置、及びそれらの製造方法にも適用することができる。
［付記］
本発明の第１の態様は、ベース基板（１２）と、前記ベース基板（１２）上に設けられたゲート電極（１４ｇｄ）、前記ゲート電極（１４ｇｄ）を覆うように設けられたゲート絶縁膜（１６）、前記ゲート絶縁膜（１６）上に前記ゲート電極（１４ｇｄ）に重なるように設けられた半導体層（１８ｓｌ）、並びに、各々一部が前記半導体層（１８ｓｌ）に接続されるように、且つ前記半導体層（１８ｓｌ）上で互いに対向するように設けられたソース電極（２４ｓｄ）及びドレイン電極（２４ｄｄ）を有するＴＦＴ（２６）とを備えたＴＦＴ基板（１０）であって、前記半導体層（１８ｓｌ）は、第１酸化物半導体からなる第１半導体層（１８ｓｌ１）と、前記第１半導体層（１８ｓｌ１）を覆うように設けられた第２酸化物半導体からなる第２半導体層（１８ｓｌ２）とを有するものであってもよい。
上記の構成によると、半導体層（１８ｓｌ）は、第１半導体層（１８ｓｌ１）と、第１半導体層（１８ｓｌ１）を覆うように設けられた第２半導体層（１８ｓｌ２）とを有するので、下層の第１半導体層（１８ｓｌ１）によりＴＦＴ（２６）において高移動度を得ることができ、上層の第２半導体層（１８ｓｌ２）によりＴＦＴ（２６）の閾値を安定化させることができる。また、半導体層（１８ｓｌ）のパターニング後の工程（プラズマ処理）によって、ＴＦＴ（２６）の閾値がマイナス側にシフトしたり、半導体層（１８ｓｌ）が導電化したりすることを防止することができる。その結果、ＴＦＴ（２６）のＴＦＴ特性を安定にすることが可能となる。
本発明の第２の態様は、本発明の第１の態様のＴＦＴ基板（１０）において、前記第１酸化物半導体及び前記第２酸化物半導体は、各々、インジウム、ガリウム、亜鉛及び酸素から構成され、前記第１酸化物半導体は、インジウムの組成比がガリウム及び亜鉛の各組成比よりも大きく、前記第２酸化物半導体は、ガリウムの組成比がインジウム及び亜鉛の各組成比よりも大きいものであってもよい。
上記の構成によると、本発明の作用効果が具体的に奏されることとなる。
本発明の第３の態様は、液晶表示装置（Ｓ）であって、本発明の第１又は第２の態様のＴＦＴ基板（１０）と、前記ＴＦＴ基板（１０）に対向して配置された対向基板（５０）と、前記ＴＦＴ基板（１０）と前記対向基板（５０）との間に設けられた液晶層（５２）とを備えるものであってもよい。
上記の構成によると、第１又は第２の態様のＴＦＴ基板（１０）は、ＴＦＴ特性の安定化が可能であるので、液晶表示装置（Ｓ）の歩留まりを向上することができる。
本発明の第４の態様は、ＴＦＴ基板（１０）の製造方法であって、ベース基板（１２）上に導電膜を成膜し、前記導電膜を第１のフォトマスクを用いてパターニングすることにより、ゲート電極（１４ｇｄ）を形成する第１パターニング工程と、前記ゲート電極（１４ｇｄ）を覆うようにゲート絶縁膜（１６）を成膜するゲート絶縁膜成膜工程と、前記ゲート絶縁膜（１６）上に第１酸化物半導体からなる第１半導体膜を成膜し、前記第１半導体膜を第２のフォトマスクを用いてパターニングすることにより、第１半導体層（１８ｓｌ１）を形成する第２パターニング工程と、前記第１半導体層（１８ｓｌ１）を覆うように第２酸化物半導体からなる第２半導体膜を成膜し、前記第２半導体膜を第３のフォトマスクを用いてパターニングすることにより、前記第１半導体層（１８ｓｌ１）を覆うように第２半導体層（１８ｓｌ２）を形成する第３パターニング工程と、前記第１半導体層（１８ｓｌ１）及び前記第２半導体層（１８ｓｌ２）を覆うように導電膜を成膜し、第４のフォトマスクを用いて、前記導電膜をドライエッチングでパターニングすることにより、ソース電極（２４ｓｄ）及びドレイン電極（２４ｄｄ）を形成する第４パターニング工程とを含むものであってもよい。
上記の製造方法によると、第１半導体層（１８ｓｌ１）を覆うように第２半導体層（１８ｓｌ２）を形成するので、下層の第１半導体層（１８ｓｌ１）によりＴＦＴ（２６）において高移動度を得ることができ、上層の第２半導体層（１８ｓｌ２）によりＴＦＴ（２６）の閾値を安定化させることができる。また、第１半導体層（１８ｓｌ１）及び第２半導体層（１８ｓｌ２）のパターニング後の工程（プラズマ処理）によって、ＴＦＴ（２６）の閾値がマイナス側にシフトしたり、第１半導体層（１８ｓｌ１）及び第２半導体層（１８ｓｌ２）が導電化したりすることを防止することができる。その結果、ＴＦＴ（２６）のＴＦＴ特性の安定化が可能なＴＦＴ基板（１０）を製造することができる。
本発明の第５の態様は、本発明の第４の態様のＴＦＴ基板（１０）の製造方法において、前記第１酸化物半導体及び前記第２酸化物半導体は、各々、インジウム、ガリウム、亜鉛及び酸素から構成され、前記第１酸化物半導体は、インジウムの組成比がガリウム及び亜鉛の各組成比よりも大きく、前記第２酸化物半導体は、ガリウムの組成比がインジウム及び亜鉛の各組成比よりも大きいものであってもよい。
上記の製造方法によると、本発明の作用効果が具体的に奏されることとなる。
以上に示した本発明の各態様は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
１０：ＴＦＴ基板（薄膜トランジスタ基板）
１２：絶縁性基板（ベース基板）
１４ｇｄ：ゲート電極
１６：ゲート絶縁膜
１８ｓｌ：酸化物半導体層（半導体層）
１８ｓｌ１：第１酸化物半導体層（第１半導体層）
１８ｓｌ２：第２酸化物半導体層（第２半導体層）
２０ａ，２０ｂ，２９ａ，２９ｂ，３８ｓ，３８ｄ：コンタクトホール
２４ｓｄ：ソース電極
２４ｄｄ：ドレイン電極
２１ｓ，２１ｄ：モリブデン層（第１導電層）
２２ｓ，２２ｄ：アルミニウム層（第２導電層）
２３ｓ，２３ｄ：モリブデン層（第３導電層）
２６：ＴＦＴ（薄膜トランジスタ）
２８，３２，３６：保護絶縁膜
３０ｃｄ：共通電極（透明導電層）
３０ｐｄ：画素電極（透明導電層）
３４：接続電極
４０：エッチングストッパ層
５０：対向基板
５２：液晶層
Ｓ：液晶表示装置

Claims (5)

  1. ベース基板と、
    前記ベース基板上に設けられたゲート電極、前記ゲート電極を覆うように設けられたゲート絶縁膜、前記ゲート絶縁膜上に前記ゲート電極に重なるように設けられた半導体層、並びに、各々一部が前記半導体層に接続されるように、且つ前記半導体層上で互いに対向するように設けられたソース電極及びドレイン電極を有する薄膜トランジスタとを備えた薄膜トランジスタ基板であって、
    前記半導体層は、第１酸化物半導体からなる第１半導体層と、前記第１半導体層を覆うように設けられた第２酸化物半導体からなる第２半導体層とを有する
    ことを特徴とする薄膜トランジスタ基板。
  2. 前記第１酸化物半導体及び前記第２酸化物半導体は、各々、インジウム、ガリウム、亜鉛及び酸素から構成され、
    前記第１酸化物半導体は、インジウムの組成比がガリウム及び亜鉛の各組成比よりも大きく、
    前記第２酸化物半導体は、ガリウムの組成比がインジウム及び亜鉛の各組成比よりも大きい
    ことを特徴とする請求項１記載の薄膜トランジスタ基板。
  3. 請求項１又は２記載の薄膜トランジスタ基板と、
    前記薄膜トランジスタ基板に対向して配置された対向基板と、
    前記薄膜トランジスタ基板と前記対向基板との間に設けられた液晶層とを備える
    ことを特徴とする液晶表示装置。
  4. ベース基板上に導電膜を成膜し、前記導電膜を第１のフォトマスクを用いてパターニングすることにより、ゲート電極を形成する第１パターニング工程と、
    前記ゲート電極を覆うようにゲート絶縁膜を成膜するゲート絶縁膜成膜工程と、
    前記ゲート絶縁膜上に第１酸化物半導体からなる第１半導体膜を成膜し、前記第１半導体膜を第２のフォトマスクを用いてパターニングすることにより、第１半導体層を形成する第２パターニング工程と、
    前記第１半導体層を覆うように第２酸化物半導体からなる第２半導体膜を成膜し、前記第２半導体膜を第３のフォトマスクを用いてパターニングすることにより、前記第１半導体層を覆うように第２半導体層を形成する第３パターニング工程と、
    前記第１半導体層及び前記第２半導体層を覆うように導電膜を成膜し、第４のフォトマスクを用いて、前記導電膜をドライエッチングでパターニングすることにより、ソース電極及びドレイン電極を形成する第４パターニング工程とを含む
    ことを特徴とする薄膜トランジスタ基板の製造方法。
  5. 前記第１酸化物半導体及び前記第２酸化物半導体は、各々、インジウム、ガリウム、亜鉛及び酸素から構成され、
    前記第１酸化物半導体は、インジウムの組成比がガリウム及び亜鉛の各組成比よりも大きく、
    前記第２酸化物半導体は、ガリウムの組成比がインジウム及び亜鉛の各組成比よりも大きい
    ことを特徴とする請求項４記載の薄膜トランジスタ基板の製造方法。
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