KR101280702B1 - 박막 트랜지스터 기판 및 이를 구비한 액정표시장치, 그리고 박막 트랜지스터 기판의 제조방법 - Google Patents

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Abstract

소스 전극 및 드레인 전극을, 티타늄층, 질화 몰리브덴층, 알루미늄층 및 질화 몰리브덴층의 순으로 적층된 적층체로 구성하고, 티타늄층을 드라이에칭에 의해 형성하고, 산화물 반도체층을 소스 전극 및 드레인 전극의 형성 후에 산소를 함유하는 분위기 중에서 어닐(anneal)처리하여 형성한다.

Description

박막 트랜지스터 기판 및 이를 구비한 액정표시장치, 그리고 박막 트랜지스터 기판의 제조방법{THIN FILM TRANSISTOR SUBSTRATE, LIQUID CRYSTAL DISPLAY DEVICE PROVIDED WITH SAME, AND THIN FILM TRANSISTOR SUBSTRATE PRODUCTION METHOD}
본 발명은, 박막 트랜지스터(Thin Film Transistor, 이하, TFT라 함) 기판 및 이를 구비한 액정표시장치 그리고 TFT기판의 제조방법에 관하며, 특히, 산화물 반도체로 이루어진 반도체층을 이용한 TFT를 갖는 TFT기판 및 액정표시장치, 그리고 TFT기판의 제조방법에 관한 것이다.
최근, 액정표시장치를 구성하는 TFT기판에서는, 화상의 최소단위인 각 화소의 스위칭 소자로써, 비정질 실리콘(amorphous silicon)으로 이루어진 반도체층을 이용한 종래의 TFT 대신에, 산화물 반도체로 이루어진 반도체층(이하, 산화물 반도체층이라 함)을 이용하여, 고(高) 이동도, 고 신뢰성 및 저(低) 오프(OFF)전류 등의 양호한 특성을 갖는 TFT가 제안되고 있다.
일반적인 보텀 게이트(bottom gate)구조의 TFT는, 예를 들어, 유리기판 상에 형성된 게이트 전극과, 이 게이트 전극을 피복하도록 형성된 게이트 절연막과, 이 게이트 절연막 상에, 게이트 전극에 겹치도록 형성된 반도체층과, 이 반도체층에 서로 이간(離間)되어 겹치도록 게이트 절연막 상에 형성된 소스 전극 및 드레인 전극을 구비하고, 이들 소스 전극과 드레인 전극과의 사이에 노출된 반도체층 부분에 채널영역이 구성되어 있다. 여기서, 소스 전극 및 드레인 전극에는, 가능한 한 저 저항화를 도모함과 동시에, 반도체층 및 화소 전극이 서로 특성변화를 일으키는 것을 방지하는 관점에서, 예를 들어, 티타늄층, 알루미늄층 및 티타늄층의 적층구조(Ti/Al/Ti)가 적합하게 채용된다.
상기와 같은 보텀 게이트 구조의 TFT로써, 채널 에칭형 TFT가 알려져 있다. 이 채널 에칭형 TFT는, 에칭 스토퍼(etching stopper)로써 기능하는 채널 보호막을 구비하는 에칭 스토퍼형 TFT에 비해, 이 채널 보호막이 없는 분만큼 그 형성에 필요한 포토마스크의 장수가 적어도 되고, 제조원가의 면에서 유리하다. 산화물 반도체층을 이용한 TFT로써도, 예를 들어 특허문헌 1에 채널 에칭형 TFT가 개시되어 있다.
특허문헌 1 : 일본 특허공개 2009-4787호 공보
상기 산화물 반도체층은, 소스 전극 및 드레인 전극을 ?에칭(wet etching)하는 경우에 일반적으로 이용되는 산계(酸系)의 에칭액에 용이하게 용해된다. 때문에, 산화물 반도체층을 이용한 채널 에칭형 TFT에서는, 소스 전극 및 드레인 전극을 드라이에칭(dry etching)에 의해 패터닝하게 된다.
그러나 이 경우에는, 소스 전극 및 드레인 전극에서 노출되는 산화물 반도체층의 채널영역이 플라즈마에 노출되므로, 이 플라즈마의 열로 인해 산화물 반도체층에서 산소가 탈리하는 등 하여, 상기 채널영역이 플라즈마 데미지(plasma damage)를 받는다. 그 결과, 산화물 반도체층에는, 산소결손이 발생하고, 격자결함(格子缺陷)이 형성되기 쉽다. 그렇게 되면, 오프전류의 상승, 전자 이동도의 저하, 임계값(threshold) 전압의 상승, 히스테리시스(hysteresis)의 발생 등을 초래하고, 산화물반도체층을 이용한다 하더라도 TFT의 특성이 저하되어 버린다.
그래서, 소스 전극 및 드레인 전극을 형성한 후에, 대기분위기 중에서 어닐(anneal)처리를 행함으로써, 상기 산화물 반도체층의 격자결함을 수복(修復)하여 이 반도체층의 특성을 안정화시키는 것을 생각할 수 있으나, 전술한 바와 같이 소스 전극 및 드레인 전극에, 예를 들어, 티타늄층, 알루미늄층 및 티타늄층의 적층구조(Ti／Al／Ti)를 채용한 경우에는, 어닐처리를 행했을 때에, 알루미늄층의 입자가 티타늄층으로 확산되어 이 티타늄층이 티탄알루미늄 합금층이 되므로, 이 티탄알루미늄 합금층과 산화물 반도체층이 산화환원반응을 일으키고, 이 산화물 반도체층이 금속화하여 오프전류가 상승하는 등 하여, 결국은 TFT 특성이 손상되어 버린다.
본 발명은, 이러한 점을 감안하여 이루어진 것이며, 그 목적으로 하는 바는, 산화물 반도체층을 이용한 채널 에칭형 TFT에 있어서, 양호한 특성을 안정되게 얻는 데 있다.
상기 목적을 달성하기 위해, 본 발명은, 산화물 반도체층의 특성을 안정화할 수 있도록 어닐처리를 행했을 때에, 소스 전극 및 드레인 전극과 산화물 반도체층이 산화환원반응을 일으키지 않도록, 이 양(兩) 전극의 적층구조를 개량한 것이다.
구체적으로는, 본 발명은, 베이스기판과, 이 베이스기판 상에 형성된 게이트 전극, 이 게이트 전극을 피복하도록 형성된 게이트 절연막, 이 게이트 절연막 상에, 상기 게이트 전극에 겹치도록 형성된 산화물 반도체층 그리고, 각각 일부가 이 산화물 반도체층에 접속되도록, 또한 이 산화물 반도체층 상에서 서로 대향하도록 상기 게이트 절연막 상에 형성된 소스 전극 및 드레인 전극을 갖는 TFT를 구비한 TFT기판 및 이를 구비한 액정표시장치, 그리고 TFT기판의 제조방법을 대상으로 하여, 이하의 해결수단을 강구한 것이다.
즉, 제 1 발명은, 상기 각 소스 전극 및 각 드레인 전극은, 제 1 도전층(導電層), 제 2 도전층 및 제 3 도전층이 차례로 적층된 적층체를 가지며, 상기 제 3 도전층은, 산화물 반도체와 산화환원반응을 일으키는 저 저항 금속으로 이루어지고, 상기 제 1 도전층은, 상기 산화물 반도체층과 직접 접촉하여, 드라이에칭에 의해 형성되며, 상기 제 3 도전층보다 산화물 반도체와 산화환원반응을 일으키기 어려운 제 4 족 금속원소, 이를 포함하는 합금, 또는 이들의 질화물 또는 산화물을 함유하는 고융점 금속으로 이루어지며, 상기 제 2 도전층은, 상기 제 1 도전층보다 상기 제 3 도전층의 금속입자가 확산되기 어려운 제 5 족 또는 제 6 족 금속원소, 이를 포함하는 합금, 또는 이들의 질화물 또는 산화물을 함유하는 고융점 금속으로 이루어지며, 상기 반도체층은, 상기 소스 전극 및 드레인 전극 형성 후에 산소를 함유하는 분위기 중에서 어닐처리되어 이루어지는 것을 특징으로 한다.
삭제
상기 구성에 의하면, 제 2 도전층은 제 1 도전층보다 제 3 도전층의 금속입자가 확산되기 어려운 제 5 족 또는 제 6 족 금속원소를 함유한 고융점 금속으로 이루어지므로, 산화물 반도체층을 어닐처리한 때, 산화물 반도체와 산화환원반응을 일으키는 제 3 도전층의 금속입자가 제 2 도전층으로 확산되지 않고, 이 제 2 도전층에 의해 제 3 금속층의 금속입자가 제 1 금속층에 확산되는 것이 방지된다. 그리고, 제 1 도전층은, 제 3 도전층보다 산화물 반도체와 산화환원반응을 일으키기 어려운 제 4 족 금속원소를 함유한 고융점 금속으로 이루어지므로, 상기 어닐처리를 했을 때에, 산화물 반도체와 산화환원반응을 일으키기 어렵고, 소스 전극 및 드레인 전극에 의해 산화물 반도체층이 환원되어 금속화하는 것이 방지된다. 이에 따라, 상기 어닐처리에 의해 산화물 반도체층의 격자결함을 수복하여 이 반도체층의 특성을 확실하게 안정화시키는 것이 가능해진다. 따라서, 산화물 반도체층을 이용한 채널 에칭형 TFT에 있어서, 양호한 특성이 안정되게 얻어진다.
제 2 발명은, 제 1 발명의 TFT기판에 있어서, 상기 제 1 도전층은, 티타늄(Ti)을 함유하고, 상기 제 2 도전층은, 몰리브덴(Mo), 크롬(Cr), 니오브(Nb), 탄탈(Ta) 및 텅스텐(W)으로부터 선택된 적어도 한 원소를 함유하며, 상기 제 3 도전층은, 알루미늄(Al), 구리(Cu) 및 은(Ag)으로부터 선택된 적어도 한 원소를 함유하는 것을 특징으로 한다.
상기 구성에 의하면, 본 발명의 작용효과가 구체적으로 나타나게 된다.
제 3 발명은, 제 1 또는 제 2 발명의 TFT기판에 있어서, 상기 TFT는, 산화 실리콘으로 이루어진 보호 절연막에 의해 피복되는 것을 특징으로 한다.
상기 구성에 의하면, 산화 실리콘으로 이루어진 보호 절연막은 예를 들어 질화실리콘막보다 산소 투과율이 일반적으로 높으므로, 산화물 반도체층의 채널영역으로 어닐처리의 산소가 유효하게 공급된다. 또, 보호 절연막이 산화실리콘으로 이루어짐으로써, 이 보호 절연막이 예를 들어 질화실리콘으로 이루어진 경우에 우려되는 막 중의 수소 탈리로 인한 산화물 반도체층의 산소결손 발생이 억제된다.
제 4 발명은, 제 1∼제 3 발명 중 어느 하나의 TFT기판에 있어서, 상기 게이트 절연막은, 산화실리콘으로 이루어지는 것을 특징으로 한다.
상기 구성에 의하면, 게이트 절연막이 예를 들어, 질화실리콘막으로 이루어진 경우에 우려되는 막 중의 수소 탈리로 인한 산화물 반도체층의 산소결손 발생이 억제된다.
제 5 발명은, 제 1∼제 4 발명 중 어느 하나의 TFT기판에 있어서, 상기 TFT마다 형성되고, 이 TFT의 드레인 전극에 접속된 화소 전극을 추가로 구비하며, 상기 소스 전극 및 드레인 전극은, 상기 제 3 도전층 상에 제 4 도전층을 추가로 가지며, 상기 제 4 도전층은, 고융점 금속, 제 5 족 또는 제 6 족 금속원소, 이를 포함하는 합금, 또는 이들의 질화물 또는 산화물로 이루어져 있고, 상기 드레인 전극의 제 4 도전층은, 상기 화소 전극과 직접 접속되고, 이 화소 전극 및 상기 제 3 도전층과의 사이의 이온화 경향의 차가 이들 화소 전극과 제 3 도전층과의 사이의 이온화 경향의 차보다 작은 것을 특징으로 한다.
상기 구성에 의하면, 제 4 도전층에 의해 드레인 전극과 화소 전극과의 사이에서의 이온화 경향의 차가 완충되므로, 이 드레인 전극과 화소 전극과의 사이에서, 전위가 다른 이종(異種)금속간의 접촉에 의해 발생하는, 이른바 갈바닉(galvanic) 부식현상의 발생이 억제된다.
제 6 발명은, 제 1∼제 5 발명 중 어느 하나의 TFT기판에 있어서, 상기 제 1 도전층은, 5㎚ 이상이며 또한 50㎚ 이하의 두께인 것을 특징으로 한다.
가령, 제 1 도전층의 두께가 5㎚보다 얇으면, 산화물 반도체층에 대한 제 1 도전층의 피복성(coverage)이 불충분해지기 쉬우므로, 제 2 및 제 3 도전층을 ?에칭에 의해 형성하고, 제 1 도전층만을 드라이에칭에 의해 형성하는 경우에는, 상기 제 2 및 제 3 도전층을 형성할 때의 에칭액이 산화물 반도체층에까지 침투(浸透)하고, 이 산화물 반도체층이 에칭되어, 채널영역의 소실(消失)이나 막 박리가 발생할 우려가 있다.
한편, 가령, 제 1 도전층의 두께가 50㎚보다 두꺼우면, 이 제 1 도전층 성막(成膜) 시의 두께 불균일(variation)이 비교적 커지며, 이 두께 불균일에 기인하는 오버에칭에 의해 산화물 반도체층의 채널영역이 플라즈마에 노출되는 시간이 길어지므로, 이 채널영역이 받는 플라즈마 데미지가 크게 되어, TFT의 특성이 저하될 우려가 있다.
이에 대해 상기 구성에 의하면, 제 1 도전층만을 드라이에칭에 의해 형성하는 경우에는, 산화물 반도체층에 대한 제 1 도전층의 피복성이 양호하므로, 상기 제 2 및 제 3 도전층을 형성할 때의 에칭액이 산화물 반도체층에까지 침투하는 것을 방지할 수 있음과 동시에, 이 제 1 도전층 성막 시의 두께 불균일에 기인하는 오버에칭에 의해 산화물 반도체층의 채널영역이 플라즈마에 노출되는 시간이 짧아지므로, 이 채널영역의 플라즈마 데미지가 억제되고, TFT의 특성저하가 양호하게 억제된다.
제 7 발명은, 제 1∼제 6 발명 중 어느 하나의 TFT기판에 있어서, 상기 반도체층은, 인듐-갈륨-아연-산화물(Indium Gallium Zinc Oxide, 이하, In-Ga-Zn-O라 함)계의 산화물 반도체로 이루어진다.
상기 구성에 의하면, TFT에 있어서, 고 이동도, 고 신뢰성 및 저 오프 전류의 양호한 특성이 구체적으로 얻어진다.
제 8 발명은, 액정표시장치에 있어서, 제 1∼제 7 발명 중 어느 하나의 TFT기판과, 이 TFT기판에 대향하여 배치된 대향기판과, 상기 TFT기판과 상기 대향기판과의 사이에 형성된 액정층을 구비하는 것을 특징으로 한다.
상기 구성에 의하면, 제 1∼제 6 발명의 TFT기판은, 산화물 반도체층을 이용한 채널 에칭형 TFT에 있어서 양호한 특성을 안정되게 얻을 수 있다는 우수한 특성을 구비하므로, 액정표시장치로써 제조원가를 억제하면서, 표시품위를 향상시킬 수 있다.
제 9 발명은, 제 1 발명의 TFT기판을 제조하는 방법에 있어서, 상기 베이스 기판 상에 도전막을 성막하고, 이 도전막을 제 1 포토마스크를 이용하여 패터닝함으로써, 상기 게이트 전극을 형성하는 제 1 패터닝 공정과, 상기 게이트 전극을 피복하도록 상기 게이트 절연막을 성막하는 게이트 절연막 성막공정과, 상기 게이트 절연막 상에 산화물 반도체로 이루어진 반도체막을 성막하고, 이 반도체막을 제 2 포토마스크를 이용하여 패터닝함으로써, 상기 산화물 반도체층을 형성하는 제 2 패터닝 공정과, 상기 산화물 반도체층을 피복하도록, 제 4 족 금속원소, 이를 포함하는 합금, 또는 이들의 질화물 또는 산화물을 함유한 고융점 금속으로 이루어진 제 1 도전막과, 제 5 족 또는 제 6 족 금속원소, 이를 포함하는 합금, 또는 이들의 질화물 또는 산화물을 함유하는 고융점 금속으로 이루어진 제 2 도전막과, 산화물 반도체와 산화환원반응을 일으키는 저 저항 금속으로 이루어진 제 3 도전막을 차례로 성막하여 적층 도전막을 형성하며, 제 3 포토마스크를 이용하여, 상기 적층 도전막 중 제 2 및 제 3 도전막을 ?에칭에 의해 패터닝한 후, 남은 상기 제 1 도전막을 드라이에칭에 의해 패터닝함으로써, 상기 소스 전극 및 드레인 전극을 형성하는 제 3 패터닝 공정을 포함하고, 상기 소스 전극 및 드레인 전극이 형성된 기판을 산소를 함유하는 분위기 중에서 어닐처리하는 것을 특징으로 한다.
상기 제조방법에 의하면, 제 3 패터닝 공정에 있어서 제 1 도전층만을 드라이에칭에 의해 패터닝하므로, 소스 전극 및 드레인 전극을 형성하는 적층 도전막 성막 시의 두께 불균일에 기인하는 오버에칭에 의해 산화물 반도체층의 채널영역이 플라즈마에 노출되는 시간이 짧아지고, 이 채널영역의 플라즈마 데미지가 억제되어, TFT의 특성저하가 양호하게 억제된다. 또, 제 2 도전층이 제 1 도전층보다 제 3 도전층의 금속입자가 확산되기 어려운 제 5 족 또는 제 6 족 금속원소를 함유하는 고융점 금속으로 이루어지며, 또한, 제 1 도전층이 제 3 도전층보다 산화물 반도체와 산화환원반응을 일으키기 어려운 제 4 족 금속원소를 함유하는 고융점 금속으로 이루어지므로, 어닐처리를 행했을 때에, 소스 전극 및 드레인 전극에 의해 산화물 반도체층이 환원되어 금속화하는 것이 방지되며, 이 어닐처리에 의해 산화물 반도체층의 격자결함을 수복하여 이 반도체층의 특성을 확실하게 안정화시키는 것이 가능해진다. 따라서, 산화물 반도체층을 이용한 채널 에칭형 TFT에 있어서, 양호한 특성이 안정되게 얻어진다.
제 10 발명은, 제 9 발명의 TFT기판의 제조방법에 있어서, 상기 소스 전극 및 드레인 전극을 피복하도록 보호 절연막을 성막하고, 이 보호 절연막을 제 4 포토마스크를 이용하여 패터닝함으로써, 상기 드레인 전극의 대응부분에 콘택트 홀을 형성하는 제 4 패터닝 공정과, 상기 보호 절연막 상에 대해, 상기 콘택트 홀을 개재하여 상기 드레인 전극에 접속하도록 도전막을 성막하며, 이 도전막을 제 5 포토마스크를 이용하여 패터닝함으로써, 상기 드레인 전극에 접속하도록 화소 전극을 형성하는 제 5 패터닝 공정을 포함하는 것을 특징으로 한다.
상기 제조방법에 의하면, 총 5장의 포토마스크를 이용하여 구체적으로 TFT기판이 제조되므로, 에칭 스토퍼형의 TFT를 구비한 TFT기판을 제조하는 경우에 비해, 에칭 스토퍼로써 기능하는 채널 보호막이 없는 분만큼 포토마스크의 장수가 적어도 되고, 제조원가를 억제할 수 있다.
제 11 발명은, 제 10 발명의 TFT기판의 제조방법에 있어서, 상기 제 4 패터닝 공정에서 보호 절연막 성막 후에, 상기 어닐처리를 행하는 것을 특징으로 한다.
상기 구성에 의하면, 보호 절연막을 형성하기 위한 CVD(Chemical Vapor Deposition)법에 의한 성막으로 산화물 반도체층 채널영역의 산소가 탈리될 우려가 있으나, 그 보호 절연막을 성막한 후에 어닐처리를 행하므로, 산화물 반도체층의 산소결손이 유효하게 수복되어 이 반도체층의 특성을 확실하게 안정시키는 것이 가능하다.
본 발명에 의하면, 산화물 반도체층의 특성을 안정화할 수 있도록 어닐처리를 행했을 때에, 소스 전극 및 드레인 전극과 산화물 반도체층이 산화환원반응을 일으키지 않으므로, 저원가로 제조 가능한 산화물 반도체층을 이용한 채널 에칭형 TFT에 있어서, 양호한 특성을 안정되게 얻을 수 있다. 그리고, 이 TFT기판을 표시장치에 적용하면, 표시장치로써 제조원가를 억제하면서, 표시품위를 향상시킬 수 있다.
도 1은, 실시형태에 관한 액정표시장치를 개략적으로 나타내는 평면도이다.
도 2는, 도 1의 II-II선 단면(斷面)구조를 나타내는 단면도이다.
도 3은, 실시형태에 관한 TFT기판의 한 화소 및 각 배선의 단자부(端子部)의 구성을 개략적으로 나타내는 평면도이다.
도 4는, 도 3의 A-A선, B-B선, C-C선의 단면구조를 나타내는 단면도이다.
도 5는, TFT기판 제조의 제 1 패터닝 공정에서 게이트 전극을 형성한 상태를 나타내는 도 4 대응부분의 단면도이다.
도 6은, TFT기판 제조의 게이트 절연막 성막공정에서 게이트 절연막을 성막한 상태를 나타내는 도 4 대응부분의 단면도이다.
도 7은, TFT기판 제조의 제 2 패터닝 공정에서 산화물 반도체층을 형성한 상태를 나타내는 도 4 대응부분의 단면도이다.
도 8은, TFT기판 제조의 제 3 패터닝 공정에서 적층도전막을 형성한 상태를 나타내는 도 4 대응부분의 단면도이다.
도 9는, TFT기판 제조의 제 3 패터닝 공정에서 레지스트 패턴을 형성한 상태를 나타내는 도 4 대응부분의 단면도이다.
도 10은, TFT기판 제조의 제 3 패터닝 공정에서 질화 몰리브덴막, 알루미늄막 및 질화 몰리브덴막을 패터닝한 상태를 나타내는 도 4 대응부분의 단면도이다.
도 11은, TFT기판 제조의 제 3 패터닝 공정에서 티타늄막을 패터닝하여 소스 전극 및 드레인 전극을 형성한 상태를 나타내는 도 4 대응부분의 단면도이다.
도 12는, TFT기판 제조의 제 4 패터닝 공정에서 보호 절연막을 형성한 상태를 나타내는 도 4 대응부분의 단면도이다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세히 설명한다. 그리고, 본 발명은, 이하의 각 실시형태에 한정되는 것은 아니다.
≪실시형태≫
도 1은, 이 실시형태에 관한 액정표시장치(S)의 개략 평면도이다. 도 2는, 도 1의 II-II선의 단면구조를 나타내는 개략 단면도이다. 그리고, 도 1에서는, 도 2에 나타내는 편광판(58)의 도시를 생략한다.
<액정표시장치(S)의 구성>
액정표시장치(S)는, 서로 대향하도록 배치된 TFT기판(10) 및 대향기판(50)과, 이들 TFT기판(10) 및 대향기판(50)의 양 외주연부(外周緣部)끼리를 접착하는 틀형상의 씰(seal)재(51)와, TFT기판(10)과 대향기판(50)과의 사이에서 씰재(51)의 내측에 봉입(封入)된 액정층(52)을 구비한다.
이 액정표시장치(S)는, 투과형(透過型) 액정표시장치이며, TFT기판(10)과 대향기판(50)이 겹치는 영역에 있어서 씰재(51)의 내측, 즉 액정층(52)이 형성된 영역에 화상표시를 행하는 표시영역(D)을 갖는다. 또, 이 표시영역(D)의 외부에는, TFT기판(10)이 대향기판(50)보다 예를 들어 L자형 등으로 돌출한 단자영역(10a)이 형성된다.
표시영역(D)은, 예를 들어 직사각형의 영역이며, 화상의 최소단위인 화소가 매트릭스형으로 복수 배열하여 구성된다. 한편, 단자영역(10a)의 일변측(도 1 중 좌변측)에는, 각각 이방성 도전막(Anisotropic Conductive Film, 이하, ACF라 함)을 개재하여 복수의 게이트 드라이버 집적회로(Integrated Circuit, 이하, IC라 함)칩(53)이 실장(實裝)된다. 또, 단자영역(10a)의 타변측(도 1 중 하변측)에는, 각각 ACF를 개재하여 복수의 소스 드라이버 IC칩(54)이 실장된다.
TFT기판(10) 및 대향기판(50)은, 예를 들어 직사각형으로 형성되고, 도 2에 나타내듯이, 서로 대향하는 내측 표면에 배향막(55, 56)이 각각 형성됨과 동시에, 외측 표면에 편광판(57, 58)이 각각 배치된다. 액정층(52)은, 전기광학특성을 갖는 네마틱(nematic)의 액정재료 등에 의해 구성된다.
<TFT기판(10)의 구성>
상기 TFT기판의(10)의 개략 구성도를 도 3 및 도 4에 나타낸다. 도 3은, 하나의 화소 및 각 배선의 단자부를 나타내는 평면도이다. 도 4는, 도면 중 좌측에서부터 차례로, 도 3의 A-A선, B-B선, C-C선의 단면구조를 나타내는 단면도이다.
TFT기판(10)은, 도 4에 나타내는 베이스기판인 유리기판 등의 절연성기판(12)을 가지며, 표시영역(D)에 있어서, 도 3에 나타내듯이, 절연성 기판(12) 상에, 서로 평행으로 연장하도록 형성된 복수의 게이트 배선(14gl)과, 각 게이트배선(14gl)마다 이 각 게이트배선(14gl)을 따라 연장하도록 형성된 복수의 유지용량배선(14hl)과, 절연막을 개재하여 각 게이트배선(14gl) 및 각 유지용량배선(14hl)과 교차하는 방향으로 서로 평행으로 연장하도록 형성된 복수의 소스배선(24sl)을 구비한다. 여기서, 게이트배선(14gl) 및 소스배선(24sl)은, 각 화소를 구획하도록 전체적으로 격자상으로 형성된다. 또, 각 유지용량배선(14hl)은, 게이트 배선(14gl)이 연장하는 방향으로 나열되는 복수의 화소에 걸쳐 이들 각 화소를 횡단하도록 연장한다.
이 TFT기판(10)은 추가로, 상기 각 게이트배선(14gl)와 각 소스배선(24sl)과의 교차부마다, 즉 각 화소마다 TFT(26), 유지용량소자(27) 및 화소 전극(30pd)을 구비한다.
각 TFT(26)는, 채널 에칭형 TFT이며, 도 4(A-A 단면)에 나타내듯이, 절연성 기판(12) 상에 형성된 게이트 전극(14gd)과, 이 게이트 전극(14gd)을 피복하도록 형성된 게이트절연막(16)과, 이 게이트절연막(16) 상에 상기 게이트 전극(14gd)에 겹치도록 형성된 산화물 반도체층(18sl)과, 각각 일부가 상기 산화물 반도체층(18sl)에 접속되도록, 또한 이 산화물 반도체층(18sl) 상에서 서로 대향하도록 형성된 소스 전극(24sd) 및 드레인 전극(24dd)을 구비하고, 이들 소스 전극(24sd)과 드레인 전극(24dd)과의 사이의 산화물 반도체층(18sl) 부분에 채널영역(18c)이 구성된다.
게이트 전극(14gd)은, 대응하는 교차부를 구성하는 게이트배선(14gl)의 일부이며, 도 3에 나타내듯이 이 게이트배선(14gl)의 폭방향 양측으로 돌출하는 돌출부를 가지며, 이 돌출부의 돌출폭으로 상기 TFT(26)의 채널길이를 조정한다. 이 게이트 전극(14gd)은, 도시하지 않으나, 게이트배선(14gl)과 함께 예를 들어 알루미늄(Al)층, 티타늄(Ti)층 및 질화티타늄(TiN)층이 차례로 적층되어 일체로 구성된다.
또, 게이트절연막(16)은, 예를 들어 산화실리콘(SiO)으로 이루어진다. 이에 따라, 게이트절연막(16)이 예를 들어 질화실리콘막으로 이루어진 경우에 우려되는 막 중의 수소 탈리에 의한 산화물 반도체층(18sl)의 산소결손 발생이 억제된다. 산화물 반도체층(18sl)은, In-Ga-Zn-O계의 산화물 반도체로 이루어진다.
그리고, 소스 전극(24sd) 및 드레인 전극(24dd)은, 제 1 도전층인 티타늄(Ti)층(20s, 20d), 제 2 도전층인 질화 몰리브덴(MoN)층(21s, 21d), 제 3 도전층인 알루미늄(Al)층(22s, 22d) 및 제 4 도전층인 질화 몰리브덴(MoN)층(23s, 23d)이 차례로 적층되어 일체로 구성된 적층체로 이루어진다. 여기서, 알루미늄층(22s, 22d)은 산화물 반도체와 산화환원반응을 일으키기 쉽고, 티타늄층(20s, 20d)은 알루미늄층(22s, 22d)보다 산화물 반도체와 산화환원반응을 일으키기 어렵다. 그리고, 질화 몰리브덴층(21s, 21d, 23s, 23d)은, 티타늄층(20s, 20d)보다 알루미늄층(22s, 22d)의 금속입자가 확산되기 어렵다.
상세한 것은 후술하나, 상기 티타늄층(20s, 20d)은, 기판 전면(全面)에 평탄하게 성막한 티타늄막을 드라이에칭에 의해 패터닝하여 형성되는 것이며, 상기 질화 몰리브덴층(21s, 21d), 알루미늄층(22s, 22d) 및 질화 몰리브덴층(23s, 23d)은, 기판 전면에 평탄하게 성막한 질화 몰리브덴막, 알루미늄막 및 질화 몰리브덴막의 적층막을 ?에칭에 의해 패터닝하여 형성되는 것이다. 여기서, 티타늄층(20s, 20d)의 두께는, 산화물 반도체층(18sl)에 대한 피복성(coverage)을 양호하게 하며, 또한 이 티타늄층(20s, 20d) 형성 시의 드라이에칭에 의해 인한 산화물 반도체층(18sl) 채널영역(18c)의 플라즈마 데미지를 억제하는 관점에서, 5㎚ 이상이며 또한 50㎚ 이하인 것이 바람직하며, 예를 들어 20㎚ 정도이다.
각 유지용량소자(27)는 도 4(B-B단면)에 나타내듯이, 유지용량배선(14hl)의 일부로 구성되어 게이트 절연막(16)에 의해 피복된 하부전극(14hd)과, 이 하부전극(14hd)에 대응하는 게이트 절연막의 부분으로 이루어진 유전층(16h)과, 이 유전층(16h)을 개재하여 상기 하부전극(14hd)에 겹치는 섬형상의 상부전극(24hd)을 구비한다. 상기 하부전극(14hd)은, 유지용량배선(14hl)과 함께 게이트배선(14gl) 및 게이트 전극(14gd)과 마찬가지 적층구조(TiN／Ti／Al)를 갖는다. 상기 상부전극(24hd)은, 소스 전극(24sd) 및 드레인 전극(24dd)과 마찬가지 적층구조(MoN／Al／MoN／Ti)를 갖는다.
상기 각 TFT(26) 및 각 유지용량소자(27)는, 도 4에 나타내듯이, 산화실리콘으로 이루어진 보호 절연막(28)에 의해 피복된다. 이와 같이 보호 절연막(28)이 산화실리콘으로 이루어짐으로써, 이 보호 절연막(28)이 예를 들어 질화실리콘으로 이루어진 경우에 우려되는 막 중의 수소 탈리로 인한 산화물 반도체층(18sl)의 산소결손 발생이 억제된다. 이 보호 절연막(28) 상에는, 상기 각 화소 전극(30pd)이 형성된다.
이들 각 화소 전극(30pd)은, 인듐주석산화물(Indium Tin Oxide, 이하, ITO라 함)로 이루어지며, 유지용량소자(27)를 피복하도록 화소의 거의 전체에 형성된다. 상기 보호 절연막(28)에는, 각 화소의 드레인 전극(24dd) 및 상부전극(24hd)의 대응부분에, 이 각 전극(24dd, 24hd)에 달하는 콘택트 홀(28a, 28b)이 형성된다. 그리고, 각 화소 전극(30pd)은, 이들 각 콘택트 홀(28a, 28b)을 개재하고 대응하는 화소의 드레인 전극(24dd) 및 상부전극(24hd)에 접속된다. 여기서 각 화소 전극(30pd)은, 드레인 전극(24dd) 및 상부전극(24hd)의 최상층을 구성하는 질화 몰리브덴층(23d, 23h)과 직접 접속된다. 이들 ITO로 이루어진 화소 전극(30pd)과 질화 몰리브덴층(23d, 23h)과의 사이의 이온화 경향의 차는 화소 전극(30pd)과 알루미늄층(22d, 22h)과의 사이의 이온화 경향의 차보다 작고, 질화 몰리브덴층(23d, 23h)에 의해 드레인 전극(24dd) 및 상부전극(24hd)과 화소 전극(30pd)과의 사이의 이온화경향의 차가 완충되므로, 이 드레인 전극(24dd) 및 상부전극(24hd)과 화소 전극(30pd)과의 사이의 갈바닉 부식현상 발생이 억제된다.
또, 각 게이트배선(14gl)은, 게이트 드라이버 IC칩(53)이 실장되는 단자영역(10a)으로까지 인출되며, 그 인출된 선단(先端)부분이 도 3에 나타내는 게이트 단자부(14gt)를 구성한다. 이 게이트 단자부(14gt)는, 게이트절연막(16) 및 보호 절연막(28)에 형성된 도 4(C-C단면)에 나타내는 콘택트 홀(29)을 개재하고 이 절연막(28) 상에 형성된 게이트 접속전극(30gt)에 접속된다. 이 게이트 접속전극(30gt)은, 게이트 드라이버 IC칩(53)에 전기적으로 접속하기 위한 전극을 구성한다.
각 소스배선(24sl)은, 소스 드라이버 IC칩(54)이 실장되는 단자영역(10a)으로까지 인출되며, 그 인출된 선단부분이 도 3에 나타내는 소스단자부(24st)를 구성한다. 이 소스단자부(24st)는, 보호 절연막(28)에 형성된 콘택트 홀(28c)을 개재하여 이 절연막(28) 상에 형성된 소스 접속전극(30st)에 접속된다. 이 소스 접속전극(30st)은, 소스 드라이버 IC칩(54)에 전기적으로 접속하기 위한 전극을 구성한다.
각 유지용량배선(14hl)은, 씰재(51)가 형성된 영역까지 양 단부(端部)가 연장되며, 그 양 단부가 유지용량 단자부(14ht)를 각각 구성한다. 이들 각 유지용량 단자부(14ht)는 공통배선(14cl)에 접속되어, 후술하는 대향기판(50)의 공통전극에 이른바 공통전이(common transfer)에 의해 전기적으로 접속되고, 보호용량배선(14hl)에 대해 상기 공통전극과 마찬가지 공통전압을 인가하기 위한 전극을 구성한다.
<대향기판(50)의 구성>
대향기판(50)은, 도시는 생략하나, 베이스 기판인 절연성 기판 상에 게이트 배선(14gl) 및 소스배선(24sl)에 대응하도록 격자상(格子狀)으로 형성된 블랙 매트릭스와, 이 블랙 매트릭스의 격자 사이에 주기적으로 배열하도록 형성된 적색층, 녹색층 및 청색층을 포함하는 복수 색의 컬러필터와, 이들 블랙 매트릭스 및 각 컬러필터를 피복하도록 형성된 공통전극과, 이 공통전극 상에 기둥형으로 형성된 포토 스페이서를 구비한다.
<액정표시장치(S)의 작동>
상기 구성의 액정표시장치(S)에서는, 각 화소에 있어서, 게이트 드라이버 IC칩(53)으로부터 게이트신호가 게이트배선(14gl)을 개재하여 게이트 전극(14gd)으로 보내지며, TFT(26)가 온(ON)상태로 되었을 때에, 소스 드라이버 IC칩(54)으로부터 소스신호가 소스배선(24sl)을 개재하여 소스 전극(24sd)에 보내지고, 산화물 반도체층(18sl) 및 드레인 전극(24dd)을 개재하여, 화소 전극(30pd)에 소정의 전하가 기입됨과 동시에 유지용량소자(27)가 충전(充電)된다. 이 때, TFT기판(10)의 각 화소 전극(30pd)과 대향기판(50)의 공통전극과의 사이에서 전위차가 발생하고, 액정층(52)에 소정의 전압이 인가된다. 또, 각 TFT(26)가 오프(OFF)상태인 때에는, 유지용량소자(27)에 형성된 유지용량에 의해, 대응하는 화소 전극(30pd)에 기입된 전압의 저하가 억제된다. 그리고, 액정표시장치(S)에서는, 각 화소에서, 액정층(52)에 인가하는 전압의 크기에 의해 액정분자의 배향(配向)상태를 바꿈으로써, 액정층(52)에서의 광 투과율을 조정하여 화상이 표시된다.
-제조방법-
다음에, 상기 TFT기판(10) 및 액정표시장치(S)를 제조하는 방법에 대해, 도 5∼도 12를 참조하면서 일례를 들어 설명한다. 도 5는 TFT기판(10) 제조방법의 제 1 패터닝 공정을, 도 6은 TFT기판(10) 제조방법의 게이트 절연막 성막공정을, 도 7은 TFT기판(10) 제조방법의 제 2 패터닝 공정을, 도 8∼도 11은 TFT기판(10) 제조방법의 제 3 패터닝 공정을, 도 12는 TFT기판(10) 제조방법의 제 4 패터닝 공정을 각각 나타내는 도 4 대응부분의 단면도이다.
본 실시형태의 액정표시장치(S) 제조방법은, TFT기판 제조공정과, 대향기판 제조공정과, 맞붙임공정, 실장공정을 포함한다.
< TFT기판 제조공정>
TFT기판 제조공정은, 제 1∼제 5 패터닝 공정을 포함한다.
<제 1 패터닝 공정>
미리 준비한 유리기판 등의 절연성 기판(12) 상에, 스퍼터링(sputtering)법에 의해, 예를 들어, 티타늄막, 알루미늄막 및 티타늄막 등을 차례로 성막하여 적층 도전막을 형성한다. 이어서, 이 적층 도전막의 게이트배선(14gl) 및 게이트 전극(14gd), 그리고 유지용량배선(14hl) 및 하부전극(14hd)의 형성부분에 대해, 제 1 포토마스크를 이용한 포토리소 그래피(photolithography)에 의해 레지스트(resist) 패턴을 형성한다. 계속해서, 이 레지스트 패턴을 마스크로써 상기 적층 도전막을 드라이에칭의 일종인 염소계 가스를 이용한 반응성 이온에칭(Reactive Ion Etching, 이하, RIE라 함)을 행함으로써 패터닝한다. 그 후에, 레지스트 박리액에 의한 상기 레지스트 패턴의 박리 및 세척을 행함으로써, 도 5에 나타내듯이, 게이트배선(14gl) 및 게이트 전극(14gd), 그리고 유지용량배선(14hl) 및 하부전극(14hd)을 동시에 형성한다.
<게이트 절연막 형성공정>
상기 게이트 전극(14gd) 및 하부전극(14hd) 등이 형성된 기판 상에, CVD법에 의해, 산화 실리콘막을 성막하고, 도 6에 나타내듯이 게이트 절연막(16)이라 한다.
<제 2 패터닝 공정>
상기 게이트 절연막(16)이 형성된 기판 상에, 스퍼터링법에 의해, In-Ga-Zn-O계의 산화물 반도체로 이루어진 반도체막을 성막한다. 이어서, 이 반도체막에 대해, 제 2 포토마스크를 이용한 포토리소 그래피에 의해 레지스트 패턴을 형성한다. 계속해서, 이 레지스트 패턴을 마스크로써 상기 반도체막을 옥살산(oxalic acid)액에 의해 ?에칭을 행함으로써 패터닝한다. 그 후, 레지스트 박리액에 의해 상기 레지스트 패턴의 박리 및 세척을 행함으로써, 도 7에 나타내듯이, 산화물 반도체층(18sl)을 형성한다.
<제 3 패터닝 공정>
상기 산화물 반도체층(18sl)이 형성된 기판 상에, 스퍼터링법에 의해, 티타늄막(20)(예를 들어, 두께 20㎚ 정도), 질화 몰리브덴막(21)(예를 들어, 두께 50㎚ 정도), 알루미늄막(22)(예를 들어 두께 150㎚ 정도) 및 질화 몰리브덴막(23)(예를 들어, 두께 100㎚ 정도)을 차례로 성막함으로써, 도 8에 나타내듯이 적층 도전막(24)을 형성한다.
계속해서, 상기 적층도전막(24)에 대해, 제 3 포토마스크를 이용한 포토리소 그래피에 의해, 도 9에 나타내듯이, 소스배선(24sl) 및 소스 전극(24sd), 드레인 전극(24dd), 그리고 상부전극(24hd)의 형성부분에 레지스트 패턴을 형성한다.
그리고, 상기 레지스트 패턴을 마스크로써 상기 적층 도전막(24) 중 상측 3층의 질화 몰리브덴막(21), 알루미늄막(22) 및 질화 몰리브덴막(23)을 인산(phosphoric acid), 아세트산(acetic acid) 및 질산(nitric acid)의 혼합액에 의해 예를 들어 40℃에서 60초간에 걸쳐 ?에칭을 행함으로써 패터닝하고, 도 10에 나타내듯이, 소스배선(24sl) 및 소스 전극(24sd), 드레인 전극(24dd) 그리고 상부전극(24hd)을 구성하는 질화 몰리브덴층(21s, 21d, 21h), 알루미늄층(22s, 22d, 22h) 및 질화 몰리브덴층(23s, 23d, 23h)을 형성한다. 이 때, 티타늄막(20)의 두께는 예를 들어 20㎚ 정도이므로, 산화물 반도체층(18sl)에 대한 티타늄막(20)의 피복성(covergage)이 양호하며, 질화 몰리브덴층(21s, 21d, 21h), 알루미늄층(22s, 22d, 22h) 및 질화 몰리브덴층(23s, 23d, 23h)을 형성할 때의 에칭액이 산화물 반도체층(18sl)에까지 침투하는 것을 방지할 수 있다.
또한, 상기 레지스트 패턴과 함께 먼저 형성한 질화 몰리브덴층(21s, 21d, 21h), 알루미늄층(22s, 22d, 22h) 및 질화 몰리브덴층(23s, 23d, 23h)을 마스크로써, 남은 티타늄막(20)을 RIE에 의해 패터닝함으로써, 도 11에 나타내듯이, 소스배선(24sl) 및 소스 전극(24sd), 드레인 전극(24dd), 그리고 상부전극(24hd)을 동시에 형성하고, TFT(26) 및 유지용량소자(27)를 구성한다. 이 때, 티타늄막(20)의 두께는 예를 들어 20㎚ 정도이므로, 이 티타늄막(20)만이 RIE에 의해 패터닝됨으로써, 티타늄막(20) 성막 시의 두께 불균일에 기인하는 오버에칭에 의해 산화물 반도체층(18sl)의 채널영역(18c)이 플라즈마에 노출되는 시간이 짧아, 이 채널영역(18c)의 플라즈마 데미지를 억제할 수 있다.
그리고, 상기 RIE에서의 에칭조건은, 예를 들어, 원료가스로써 Cl2(유량 100sc㎝ 정도)과 BCl3(유량 100sc㎝ 정도)과의 혼합가스를 이용하여, 챔버 내 압력을 4㎩ 정도, 고주파 전력을 1100W 정도로 한다.
<제 4 패터닝 공정>
상기 소스 전극(24sd) 및 드레인 전극(24dd) 등이 형성된 기판 상에, CVD법에 의해, 산화실리콘막을 성막하고 보호 절연막(28)이라 한다.
다음에, 이 보호 절연막(28)이 성막된 기판에 대해, 어닐 챔버(anneal chamber)를 이용하여, 산소가스를 캐리어가스로써, 산소를 함유한 분위기 중에서 100℃∼450℃ 정도의 고온 어닐처리를 대기압에서 행한다. 이 때, 산화실리콘으로 이루어진 보호 절연막(28)은 예를 들어 질화실리콘막보다 산소의 투과율이 일반적으로 높으므로, 산화물 반도체층(18sl)의 채널영역(18c)에 이 어닐처리의 산소가 유효하게 공급된다. 이와 같이 보호 절연막(28)의 성막 후에 어닐처리를 행함으로써, 이 보호 절연막(28)의 성막을 위한 CVD법에 의해 산화물 반도체층(18sl)의 채널영역(18c)이 플라즈마에 노출되고, 이 채널영역(18c)의 산소가 탈리되어도, 이 어닐처리에 의해, 산화물 반도체층(18sl)의 산소결함이 수복되고 이 반도체층(18sl)의 특성을 안정화시킬 수 있다.
계속해서, 어닐처리가 행해진 기판 상에, 제 4 포토마스크를 이용한 포토리소 그래피에 의해, 보호 절연막(28)의 콘택트 홀(28a, 28b, 28c, 29)의 형성부분에서 개구하도록 레지스트 패턴을 형성한다. 그리고, 이 레지스트 패턴을 마스크로써 상기 보호 절연막(28)을 불소계 가스를 이용한 RIE에 의해 패터닝한다. 그 후에, 레지스트 박리 액에 의해 상기 레지스트 패턴의 박리 및 세척을 행함으로써, 도 12에 나타내듯이 콘택트 홀(28a, 28b, 28c, 29)을 형성한다.
<제 5 패터닝 공정>
상기 보호 절연막(28)에 콘택트 홀(28a, 28b, 28c, 29)이 형성된 기판 상에, 스퍼터링법에 의해, 예를 들어 ITO 등의 투명도전막을 성막한다. 계속해서, 이 투명도전막에 대해, 제 5 포토마스크를 이용한 포토리소 그래피에 의해 화소 전극(30pd), 게이트 접속전극(30gd) 및 소스 접속전극(30sd)의 형성부분에 레지스트 패턴을 형성한다. 그리고, 이 레지스트 패턴을 마스크로써 상기 투명도전막을 옥산살액에 의해 ?에칭을 행함으로써 패터닝한다. 그 후에, 레지스트 박리액에 의해 상기 레지스트 패턴의 박리 및 세척을 행함으로써, 화소 전극(30pd), 게이트 접속전극(30gd) 및 소스 접속전극(30sd)을 형성한다.
이상과 같이 하여, 도 4에 나타내는 TFT기판(10)을 제조할 수 있다.
<대향기판 제조공정>
먼저, 유리기판 등의 절연성 기판 상에, 스핀코트법 또는 슬릿코트법에 의해, 예를 들어, 검정색으로 착색된 감광성 수지를 도포한 후, 그 도포막을 포토마스크를 이용하여 노광(露光)한 후에 현상함으로써 패터닝하고, 블랙 매트릭스를 형성한다.
계속해서, 블랙 매트릭스가 형성된 기판 상에, 예를 들어 녹색 또는 청색으로 착색된 네가형 아크릴계 감광성 수지를 도포하고, 이 도포막을, 포토마스크를 개재하여 노광한 후에 현상함으로써 패터닝하고, 선택한 색의 착색층(예를 들어 적색층)을 형성한다. 또한, 다른 2색의 착색층(예를 들어 녹색층 및 청색층)에 대해서도 마찬가지 처리를 반복하여 행함으로써 형성하고, 컬러필터를 형성한다.
이어서, 컬러필터가 형성된 기판 상에, 스퍼터링법에 의해, 예를 들어 ITO막을 성막하여, 공통전극을 형성한다. 그 후, 공통전극이 형성된 기판 상에, 스핀코트법에 의해, 포지형 페놀 노볼락(phenolic novolac)계의 감광성 수지를 도포하고, 그 도포막을, 포토마스크를 개재하여 노광한 후에 현상함으로써 패터닝하고, 포토 스페이서(photo spacer)를 형성한다.
이상과 같이 하여, 대향기판(50)을 제조할 수 있다.
<맞붙임공정>
먼저, TFT기판(10)의 표면에, 인쇄법에 의해 폴리이미드계 수지를 도포한 후, 그 도포막에 대해 소성(燒成) 및 러빙(rubbing)처리를 행함으로써, 배향막(55)을 형성한다. 또, 대향기판(50)의 표면에도, 인쇄법에 의해 폴리이미드계 수지를 도포한 후, 그 도포막에 대해 소성 및 러빙처리를 행함으로써, 배향막(56)을 형성한다.
이어서, 디스펜서(dispenser) 등을 이용하여, 배향막(56)이 형성된 대향기판(50)에, 자외선 경화성 및 열경화성을 갖는 병용형 수지 등의 씰재(51)를 직사각형 틀형상으로 그린다. 계속해서, 대향기판(50)의 씰재(51) 내측영역에 액정재료를 소정량 적하(滴下)한다.
그리고, 액정재료가 적하된 대향기판(50)과, 배향막(55)이 형성된 TFT기판(10)을, 감압 하에서 맞붙인 후, 이 맞붙인 접합체를 대기압 하에 개방함으로써, 접합체의 표면을 가압한다. 또한, 접합체의 씰재(51)에 UV(UltraViolet)광을 조사하여 씰재(51)를 예비경화(硬化)시킨 후, 그 접합체를 가열함으로써, 씰재(51)를 완전경화시시켜, TFT기판(10)과 대향기판(50)을 접착한다.
그 후, 서로 접착된 TFT기판(10) 및 대향기판(50)의 외표면에 대해, 편광판(57, 58)을 각각 붙인다.
<실장공정>
양면에 편광판(57, 58)이 붙여진 접합체의 단자영역(10a)에 ACF를 배치한 후, 이들을 ACF를 개재하고 각 게이트 드라이버 IC칩(53) 및 각 소스 드라이버 IC칩(54)을 단자영역(10a)에 열압착(熱壓着)함으로써, 이들 각 드라이버 IC칩(53, 54)을 접합체에 실장(實裝)한다.
이상의 공정을 행하여, 액정표시장치(S)를 제조할 수 있다.
-실시형태의 효과-
따라서, 이 실시형태에 의하면, 질화 몰리브덴층(21s, 23s, 21d, 23d)은 티타늄층(20s, 20d)과 비교하여 알루미늄층(22s, 22d)의 금속입자가 확산되기 어려우므로, 산화물 반도체층(18sl)을 어닐처리한 때, 산화물 반도체층(18sl)과 산화환원반응을 일으키는 알루미늄층(22s, 22d)의 금속입자가 질화 몰리브덴층(21s, 23s, 21d, 23d)에 확산되지 않고, 하층의 질화 몰리브덴층(21s, 21d)에 의해 알루미늄층(22s, 22d)의 금속입자가 최하층의 티타늄층(20s, 20d)으로 확산하는 것을 방지할 수 있다. 그리고, 티타늄층(20s, 20d)은, 알루미늄층(22s, 22d)보다 산화물 반도체와 산화환원반응을 일으키기 어려우므로, 상기 어닐처리를 행했을 때에, 산화물 반도체와 산화환원반응을 일으키기 어렵고, 소스 전극(24sd) 및 드레인 전극(24dd)에 의해 산화물 반도체층(18sl)이 환원되어 금속화하는 것을 방지할 수 있다. 이에 따라, 상기 어닐처리에 의해 산화물 반도체층(18sl)의 격자결함을 양호하게 수복하고, 이 반도체층(18sl)의 특성을 확실하게 안정화시킬 수 있다. 따라서, 산화물 반도체층(18sl)을 이용한 채널 에칭형 TFT(26)에 있어서, 양호한 특성을 안정되게 얻을 수 있다. 그 결과, 총 5장의 포토마스크를 이용하여 TFT기판(10)을 저원가로 제조하면서, 표시품위를 향상시킬 수 있다.
그리고, 상기 실시형태에서는, 소스 전극(24sd) 및 드레인 전극(24dd)이, 제 1 도전층으로 티타늄층(20s, 20d), 제 2 도전층으로 질화 몰리브덴층(21s, 21d), 제 3 도전층으로 알루미늄층(22s, 22d), 및 제 4 도전층으로 질화 몰리브덴층(23s, 23d)을 채용한 적층구조(MoN／Al／MoN／Ti)인 경우를 예시했으나, 본 발명은 이에 한정되지 않는다.
즉, 제 1 도전층(20s, 20d)은, 티타늄(Ti) 대신에, 질화 티타늄(TiN)이나 산화 티타늄(TiO), 티타늄(Ti)을 주성분으로 하는 합금 등의 고융점 금속으로 이루어져도 되고, 그 외의, 제 4 족 금속원소, 이를 주성분으로 하는 합금, 또는 이들의 질화물 또는 산화물로 이루어져도 된다.
또, 제 2 도전층(21s, 21d)은 질화 몰리브덴(MoN) 대신에, 몰리브덴(Mo)이나 몰리브덴을 주성분으로 하는 합금, 그 외의, 크롬(Cr), 니오브(Nb), 탄탈(Ta) 또는 텅스텐(W), 이를 주성분으로 하는 합금, 또는 이들의 질화물 또는 산화물 등의 고융점 금속으로 이루어져도 되고, 제 5 족 또는 제 6 족 금속원소, 이를 주성분으로 하는 합금, 또는 이들의 질화물 또는 산화물로 이루어지면 된다.
또, 제 3 도전층(22s, 22d)은, 알루미늄(Al) 대신에, 구리(Cu)나 은(Ag)으로 이루어져도 되고, 그 외의 비저항(比抵抗)이 5μΩ·㎝ 이하의 저 저항인 금속재료로 이루어져도 상관없다.
또, 제 4 도전층(23s, 23d)은, 질화 몰리브덴(MoN) 대신에, 몰리브덴(Mo)이나 몰리브덴을 주성분으로 하는 합금, 그 외의, 크롬(Cr), 니오브(Nb), 탄탈(Ta) 또는 텅스텐(W), 이를 주성분으로 하는 합금, 또는 이들의 질화물 또는 산화물 등의 고융점 금속으로 이루어져도 되고, 제 5 족 또는 제 6 족 금속원소, 이를 주성분으로 하는 합금, 또는 이들의 질화물 또는 산화물로 이루어져도 상관없고, 이 제 4 도전층과 제 3 도전층(22d) 및 화소 전극(30pd)과의 사이의 이온화 경향의 차가 이들 제 3 도전층(22d)과 화소 전극(30pd)과의 사이의 이온화 경향의 차보다 작은 금속재료로 이루어지면 된다.
구체적인 소스 전극(24sd) 및 드레인 전극(24dd)의 다른 적층구조로는, 예를 들어, 최하층의 티타늄층(20s, 20d) 대신에, 텅스텐층을 갖는 적층구조(MoN／Al／MoN／W)나, 탄탈층을 갖는 적층구조(MoN／Al／MoN／Ta) 등을 들 수 있다.
또, 드레인 전극(24dd)과 화소 전극(30pd)과의 사이에서의 갈바닉 부식현상이 약하면, 제 4 도전층(23s, 23d)은 없어도 상관없다. 이 경우의 적층구조로는, 예를 들어, 제 1 도전층으로 티타늄층, 제 2 도전층으로 질화 몰리브덴층, 및 제 3 도전층으로 구리층을 채용한 적층구조(Cu／MoN／Ti)나, 이 적층구조의 티타늄층 대신에, 텅스텐층을 갖는 적층구조(Cu／MoN／W), 탄탈층을 갖는 적층구조(Cu／MoN／Ta) 등을 들 수 있다.
또, 상기 실시형태에서는, In-Ga-Zn-O계의 산화물 반도체층을 이용한 TFT를 예시했으나, 본 발명은, 인듐-실리콘-아연-산화물(In-Si-Zn-O)계, 인듐-알루미늄-아연-산화물(In-Al-Zn-O)계, 주석-실리콘-아연-산화물(Sn-Si-Zn-O)계, 주석-알루미늄-아연-산화물(Sn-Al-Zn-O)계, 주석-갈륨-아연-산화물(Sn-Ga-Zn-O)계, 갈륨-실리콘-아연-산화물(Ga-Si-Zn-O)계, 갈륨-알루미늄-아연-산화물(Ga-Al-Zn-O)계, 인듐-구리-아연-산화물(In-Cu-Zn-O)계, 주석-구리-아연-산화물(Sn-Cu-Zn-O)계, 주석-산화물(Zn-O)계, 인듐-산화물(In-O)계 등의 다른 산화물 반도체층을 이용한 TFT를 구비한 TFT기판에도 적용할 수 있다.
또, 상기 실시형태에서는, TFT기판 제조공정에 있어서, 보호 절연막(28)을 성막한 후에 있어서, 이 보호 절연막(28)에 콘택트 홀(28a, 28b, 28c, 29)을 형성하기 전에 어닐처리를 행한다고 했으나, 이 어닐처리는, 소스 전극(24sd) 및 드레인 전극(24dd)을 형성한 후라면, 보호 절연막(28)을 성막하기 전이라도 되고, 보호 절연막(28)에 콘택트 홀(28a, 28b, 28c, 29)을 형성한 후라도 상관없다.
또, 상기 각 실시형태에서는, 투과형 액정표시장치(S)를 구성하는 TFT기판(10)을 예로 들어 설명했으나, 본 발명은 이에 한정되지 않으며, 본 발명의 TFT기판(10)은, 반사형 또는 투과반사 양용형의 액정표시장치나, 유기 EL(Electro Luminescence) 표시장치 등 다른 각종 표시장치, 및 이들의 제조방법에도 적용할 수 있다.
이상, 본 발명의 바람직한 실시형태에 대해 설명했으나, 본 발명의 기술적 범위는 상기 실시형태에 기재한 범위에 한정되지 않는다. 상기 실시형태가 예시이고, 이들의 각 구성요소나 각 처리 프로세스의 조합에, 추가로 여러 가지 변형예가 가능한 것, 또 그러한 변형예도 본 발명의 범위인 것은 당업자에게 이해되는 점이다.
[산업상 이용 가능성]
이상 설명한 바와 같이, 본 발명은, 산화물 반도체층을 이용한 채널 에칭형 TFT에 있어서, 양호한 특성을 안정되게 얻을 수 있으므로, TFT기판 및 이를 구비한 액정표시장치나 유기 EL 표시장치 등의 여러 가지 표시장치, 그리고 이들 제조방법에 대해 유용하다.
S : 액정표시장치
10 : TFT기판(박막 트랜지스터 기판)
12 : 절연성 기판(베이스 기판)
14gd : 게이트 전극 16 : 게이트 절연막
18sl : 산화물 반도체층 20 : 티타늄막(제 1 도전막)
21 : 질화 몰리브덴막(제 2 도전막) 22 : 알루미늄막(제 3 도전막)
24 : 적층 도전막 24sd : 소스 전극
24dd : 드레인 전극
20s, 20d, 20h : 티타늄층(제 1 도전층)
21s, 21d, 21h : 질화 몰리브덴층(제 2 도전층)
22s, 22d, 22h : 알루미늄층(제 3 도전층)
23s, 23d, 23h : 질화 몰리브덴층(제 4 도전층)
26 : TFT(박막 트랜지스터) 28 : 보호 절연막
28a, 28b, 28c, 29 : 콘택트 홀 30pd : 화소 전극
50 : 대향기판 52 : 액정층

Claims (12)

  1. 베이스기판과,
    상기 베이스기판 상에 형성된 게이트 전극, 이 게이트 전극을 피복하도록 형성된 게이트 절연막, 이 게이트 절연막 상에, 상기 게이트 전극에 겹치도록 형성된 산화물 반도체로 이루어진 반도체층, 그리고, 각각 일부가 이 반도체층에 접속되도록, 또한 이 반도체층 상에서 서로 대향하도록 상기 게이트 절연막 상에 형성된 소스 전극 및 드레인 전극을 갖는 박막 트랜지스터를 구비한 박막 트랜지스터 기판에 있어서,
    상기 각 소스 전극 및 각 드레인 전극은, 제 1 도전층, 제 2 도전층 및 제 3 도전층이 차례로 적층된 적층체를 가지며,
    상기 제 3 도전층은, 산화물 반도체와 산화환원반응을 일으키는 저 저항 금속으로 이루어지고,
    상기 제 1 도전층은, 상기 반도체층과 직접 접촉하여, 드라이에칭(dry ethcing)에 의해 형성되고, 상기 제 3 도전층보다 산화물 반도체와 산화환원반응을 일으키기 어려운 제 4 족 금속원소, 이를 포함하는 합금, 또는 이들의 질화물 또는 산화물을 함유하는 고융점 금속으로 이루어지며,
    상기 제 2 도전층은, 상기 제 1 도전층보다 상기 제 3 도전층의 금속입자가 확산되기 어려운 제 5 족 또는 제 6 족 금속원소, 이를 포함하는 합금, 또는 이들의 질화물 또는 산화물을 함유하는 고융점 금속으로 이루어지고,
    상기 반도체층은, 상기 소스 전극 및 드레인 전극의 형성 후에 산소를 함유하는 분위기 중에서 어닐(anneal)처리되어 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 청구항 1에 있어서,
    상기 제 1 도전층은, 티타늄을 함유하고,
    상기 제 2 도전층은, 몰리브덴, 크롬, 니오브, 탄탈 및 텅스텐으로부터 선택된 적어도 한 원소를 함유하며,
    상기 제 3 도전층은, 알루미늄, 구리 및 은으로부터 선택된 적어도 한 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 청구항 1 또는 2에 있어서,
    상기 박막 트랜지스터는, 산화 실리콘으로 이루어진 보호 절연막에 의해 피복되는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 청구항 1 또는 2에 있어서,
    상기 게이트 절연막은, 산화실리콘으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 청구항 1 또는 2에 있어서,
    상기 박막 트랜지스터마다 형성되어, 이 박막 트랜지스터의 드레인 전극에 접속된 화소 전극을 추가로 구비하고,
    상기 소스 전극 및 드레인 전극은, 상기 제 3 도전층 상에 제 4 도전층을 추가로 가지며,
    상기 제 4 도전층은, 고융점 금속, 제 5 족 또는 제 6 족 금속원소, 이를 포함하는 합금, 또는 이들의 질화물 또는 산화물로 이루어져 있고,
    상기 드레인 전극의 제 4 도전층은, 상기 화소 전극과 직접 접속되고, 이 화소 전극 및 상기 제 3 도전층과의 사이의 이온화 경향의 차가 이들 화소 전극과 제 3 도전층과의 사이의 이온화 경향의 차보다 작은 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 청구항 1 또는 2에 있어서,
    상기 제 1 도전층은, 5㎚ 이상이며 또한 50㎚ 이하의 두께인 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 청구항 1 또는 2에 있어서,
    상기 반도체층은, 인듐-갈륨-아연-산화물계의 산화물 반도체로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 청구항 1 또는 2에 기재한 박막 트랜지스터 기판과,
    상기 박막 트랜지스터 기판에 대향하여 배치된 대향기판과,
    상기 박막 트랜지스터 기판과 상기 대향기판과의 사이에 형성된 액정층을 구비하는 것을 특징으로 하는 액정표시장치.
  9. 청구항 1 에 기재된 박막 트랜지스터 기판의 제조 방법에 있어서,
    상기 베이스 기판 상에 도전막을 성막하고, 이 도전막을 제 1 포토마스크를 이용하여 패터닝함으로써, 상기 게이트 전극을 형성하는 제 1 패터닝 공정과,
    상기 게이트 전극을 피복하도록 상기 게이트 절연막을 성막하는 게이트 절연막 성막공정과,
    상기 게이트 절연막 상에 산화물 반도체로 이루어진 반도체막을 성막하고, 이 반도체막을 제 2 포토마스크를 이용하여 패터닝함으로써, 상기 반도체층을 형성하는 제 2 패터닝 공정과,
    상기 반도체층을 피복하도록, 제 4 족 금속원소, 이를 포함하는 합금, 또는 이들의 질화물 또는 산화물을 함유한 고융점 금속으로 이루어진 제 1 도전막과, 제 5 족 또는 제 6 족 금속원소, 이를 포함하는 합금, 또는 이들의 질화물 또는 산화물을 함유하는 고융점 금속으로 이루어진 제 2 도전막과, 산화물 반도체와 산화환원반응을 일으키는 저 저항 금속으로 이루어진 제 3 도전막을 차례로 성막하여 적층 도전막을 형성하고, 제 3 포토마스크를 이용하여, 상기 적층도전막 중 제 2 및 제 3 도전막을 ?에칭에 의해 패터닝한 후, 남은 상기 제 1 도전막을 드라이에칭에 의해 패터닝함으로써, 상기 소스 전극 및 드레인 전극을 형성하는 제 3 패터닝 공정을 포함하고,
    상기 소스 전극 및 드레인 전극이 형성된 기판을, 산소를 함유하는 분위기 중에서 어닐처리하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  10. 청구항 9에 있어서,
    상기 소스 전극 및 드레인 전극을 피복하도록 보호 절연막을 성막하고, 이 보호 절연막을 제 4 포토마스크를 이용하여 패터닝함으로써, 상기 드레인 전극의 대응부분에 콘택트 홀을 형성하는 제 4 패터닝 공정과,
    상기 보호 절연막 상에 대해, 상기 콘택트 홀을 개재하여 상기 드레인 전극에 접속하도록 도전막을 성막하고, 이 도전막을 제 5 포토마스크를 이용하여 패터닝함으로써, 상기 드레인 전극에 접속하도록 화소 전극을 형성하는 제 5 패터닝 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  11. 청구항 10에 있어서,
    상기 제 4 패터닝 공정에서 보호 절연막 성막 후에, 상기 어닐처리를 행하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  12. 청구항 9∼11 중 어느 한 항에 있어서,
    상기 산화물 반도체는, 인듐-갈륨-아연-산화물계의 산화물 반도체인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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