WO2010150435A1

WO2010150435A1 - アクティブマトリクス基板及びそれを備えた液晶表示装置並びにアクティブマトリクス基板の製造方法

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Publication number: WO2010150435A1
Application number: PCT/JP2010/001150
Authority: WO
Inventors: 美崎克紀
Original assignee: シャープ株式会社
Priority date: 2009-06-22
Filing date: 2010-02-22
Publication date: 2010-12-29
Also published as: US20120069260A1

Abstract

　層間絶縁膜（１９）及びゲート絶縁膜（１３）に、層間絶縁膜（１９）を貫通して保持容量素子（２２）の誘電層を構成するゲート絶縁膜部分（１３ｃ）を凹陥し且つ画素電極（２１ｐ）で覆われた凹部（２０ｂ）を形成し、該凹部（２０ｂ）の底面に対応する画素電極部分で保持容量素子（２２）の上部電極（２１ｐｃ）を構成する。

Description

アクティブマトリクス基板及びそれを備えた液晶表示装置並びにアクティブマトリクス基板の製造方法

　本発明は、アクティブマトリクス基板及びそれを備えた液晶表示装置並びにアクティブマトリクス基板の製造方法に関するものである。

　アクティブマトリクス駆動方式の液晶表示装置は、画像の最小単位である画素毎に薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと称する）が設けられ、ＴＦＴを介して選択された各画素毎に信号電圧を印加することにより所望の表示を行うように構成されている。また、液晶表示装置には、ＴＦＴがオフ期間中の信号電圧を保持するための保持容量素子が各画素に設けられている。

　この保持容量素子は、誘電層を介して互いに対向する上部電極及び下部電極を有しており、製造プロセスの簡略化及び製造コストの低減を目的として、ＴＦＴなどと併せてアクティブマトリクス基板上に形成される。例えば、ボトムゲート型のＴＦＴである場合には、下部電極がゲート電極、誘電層がゲート絶縁膜、上部電極がソース電極及びドレイン電極と同時にそれぞれ形成される。

　このように保持容量素子とＴＦＴとを併せて形成する場合には、上部電極及び下部電極がＴＦＴを構成する各電極と同一の非透過の金属材料によってそれぞれ形成されるため、保持容量素子が設けられた領域は非透過領域となり画素の開口率を低下させる要因となる。そして、ゲート絶縁膜が保持容量素子の誘電層として用いられているので、その誘電層の厚さはゲート絶縁膜がＴＦＴでの絶縁耐圧を確保するように設定される。このため、所定の容量の保持容量素子を形成するには、ゲート絶縁膜の厚さに応じて一定以上の面積で上部電極及び下部電極を設ける必要がある。したがって、画素の高精細化に伴って画素サイズが小さくなると、画素内で保持容量素子が占める面積が大きくなり画素の開口率が低下する。そこで、上部電極及び下部電極の面積を小さくしても所定の容量を有する保持容量素子の構成が従来から提案されている。

　例えば、特許文献１には、保持容量素子の下部電極上のゲート絶縁膜がエッチングにより除去され、その下部電極上にゲート絶縁膜とは別個に保持容量素子の誘電層が設けられた構成が開示されている。そして、これによれば、保持容量素子の誘電層を薄く形成する又はその誘電層の誘電比率を上げて、保持容量素子の単位面積当たりの容量を増加させることにより、保持容量素子の面積を画素電極の面積と比較して相対的に減少させることができる、と記載されている。

特開２００１－１３５２０号公報

　しかし、特許文献１のように下部電極上のゲート絶縁膜をエッチングにより除去し、その下部電極上に保持容量素子の誘電層をゲート絶縁膜と別個に設ける場合には、エッチングの際のマスクとしてレジスト層をゲート絶縁膜上に形成するために新たなフォトマスクの追加が必要になると共に、そのレジスト層を形成するために、レジスト塗布、露光、現像などの処理を行う必要があり、製造工程が大幅に増加してしまうので、改善の余地がある。

　本発明は、斯かる点に鑑みてなされたものであり、その目的とするところは、製造工程の増加及び画素の開口率の低下を招くことなく、所望の容量の保持容量素子を形成することにある。

　上記の目的を達成するために、この発明は、層間絶縁膜及びゲート絶縁膜に対するコンタクトホールの形成と併せて下部電極に対応するゲート絶縁膜部分を薄くし、且つ画素電極の一部で上部電極を構成するようにしたものである。

　具体的に、本発明に係るアクティブマトリクス基板は、ベース基板と、前記ベース基板上に設けられたゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、及び該ゲート絶縁膜上に設けられたドレイン電極を有するＴＦＴと、前記ベース基板上に設けられて前記ゲート絶縁膜に覆われた下部電極、該下部電極に対応するゲート絶縁膜部分で構成された誘電層、及び該誘電層を介して前記下部電極に重なるように設けられた上部電極を有する保持容量素子と、前記ＴＦＴを覆うように設けられ、前記ドレイン電極に達する第１コンタクトホールを有する層間絶縁膜と、前記層間絶縁膜上に設けられ、前記第１コンタクトホールを介して前記ドレイン電極に電気的に接続された画素電極とを備えたアクティブマトリクス基板であって、前記層間絶縁膜及びゲート絶縁膜には、前記ゲート電極に対応するゲート絶縁膜部分よりも前記誘電層が薄くなるように前記層間絶縁膜を貫通して前記ゲート絶縁膜を凹陥し、且つ前記画素電極で覆われた凹部が形成されており、前記上部電極は、前記凹部の底面に対応する画素電極部分で構成されていることを特徴とする。

　上記構成のアクティブマトリクス基板において、前記ベース基板上には、前記ゲート絶縁膜に覆われて前記下部電極に電気的に接続された端子部が設けられ、前記層間絶縁膜及びゲート絶縁膜には、前記端子部に達するように第２コンタクトホールが形成され、前記層間絶縁膜上には、前記第２コンタクトホールを介して前記端子部に電気的に接続されて、該端子部に共通電圧を印加するための接続電極が前記画素電極とは別個に設けられ、前記ＴＦＴは、前記ゲート絶縁膜を介して前記ゲート電極に重なると共に前記ドレイン電極に電気的に接続された半導体層をさらに有し、前記下部電極に対応するゲート絶縁膜上では、前記半導体層と同一の膜から形成されたエッチング抑制層を前記凹部が貫通していることが好ましい。

　また、本発明に係る液晶表示装置は、上記構成のアクティブマトリクス基板と、前記アクティブマトリクス基板に対向して配置された対向基板と、前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層とを備えることを特徴とする。

　また、本発明に係るアクティブマトリクス基板の製造方法は、ベース基板上に設けられたゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、及び該ゲート絶縁膜上に設けられたドレイン電極を有するＴＦＴと、前記ベース基板上に設けられて前記ゲート絶縁膜に覆われた下部電極、該下部電極に対応するゲート絶縁膜部分で構成された誘電層、及び該誘電層を介して前記下部電極に重なるように設けられた上部電極を有する保持容量素子とを備えたアクティブマトリクス基板を製造する方法であって、前記ベース基板上に導電膜を成膜した後に該導電膜をパターニングすることにより、前記ゲート電極及び下部電極を同時に形成する第１電極形成工程と、前記ゲート電極及び下部電極を覆うように前記ゲート絶縁膜を成膜するゲート絶縁膜成膜工程と、前記ゲート絶縁膜上に前記ドレイン電極を形成する第２電極形成工程と、前記ドレイン電極を覆うと共に前記ゲート絶縁膜を介して前記下部電極に重なるように層間絶縁膜を成膜する層間絶縁膜成膜工程と、前記層間絶縁膜及びゲート絶縁膜を一括してパターニングすることにより、前記層間絶縁膜に前記ドレイン電極に達するコンタクトホールを形成すると共に、前記ゲート電極に対応するゲート絶縁膜部分よりも前記誘電層が薄くなるように前記層間絶縁膜を貫通して前記ゲート絶縁膜を凹陥する凹部を形成する絶縁膜パターニング工程と、前記コンタクトホールが形成された層間絶縁膜上に、前記コンタクトホールを介して前記ドレイン電極に電気的に接続するように、且つ前記凹部を覆うように画素電極を形成し、前記凹部の底面に対応する画素電極部分で前記上部電極を構成する画素電極形成工程とを含むことを特徴とする。

　　　－作用－
　次に、本発明の作用について説明する。

　本発明に係るアクティブマトリクス基板は、層間絶縁膜及びゲート絶縁膜に、ゲート電極に対応するゲート絶縁膜部分よりも誘電層（下部電極に対応するゲート絶縁膜部分）が薄くなるように前記層間絶縁膜を貫通してゲート絶縁膜を凹陥する凹部が形成されているため、ゲート電極に対応するゲート絶縁膜部分よりも誘電層が薄い分、保持容量素子の単位面積当たりの容量が増加する。そのことにより、上部電極及び下部電極の面積を小さくしても、所定の容量を有する保持容量素子を形成することが可能になる。つまり、所定の容量を確保しながら保持容量素子の面積を小さくすることが可能になる。これにより、画素の開口率を低下させることなく、所望の容量の保持容量素子を形成することが可能になる。

　そして、保持容量素子は、誘電層が下部電極に対応するゲート絶縁膜部分で構成され、上部電極が凹部の底面に対応する画素電極部分で構成されているので、新たなフォトマスク及び製造工程を追加せずに、保持容量素子を形成することが可能になる。

　すなわち、上記アクティブマトリクス基板を製造する場合には、本発明に係るアクティブマトリクス基板の製造方法にしたがい、まず、第１電極形成工程において、ベース基板上に導電膜を成膜した後にその導電膜をパターニングすることでゲート電極及び下部電極を同時に形成する。さらに、ゲート絶縁膜形成工程においてゲート電極及び下部電極を覆うようにゲート絶縁膜を成膜し、第２電極形成工程においてゲート絶縁膜上にドレイン電極を形成した後、層間絶縁膜成膜工程においてドレイン電極を覆うと共にゲート絶縁膜を介して下部電極に重なるように層間絶縁膜を成膜する。そして、絶縁膜パターニング工程において、層間絶縁膜及びゲート絶縁膜を一括してパターニングすることにより、層間絶縁膜にドレイン電極に達する第１コンタクトホールを形成すると共に、ゲート電極に対応するゲート絶縁膜部分よりも誘電層（下部電極に対応するゲート絶縁膜部分）が薄くなるように層間絶縁膜を貫通してゲート絶縁膜を凹陥する凹部を形成する。さらに、画素電極形成工程において、層間絶縁膜上に、第１コンタクトホールを介してドレイン電極に電気的に接続するように、且つ凹部を覆うように画素電極を形成し、凹部の底面に対応する画素電極部分で上部電極を構成する。以上の工程により、新たなフォトマスク及び製造工程を追加することなく、ゲート電極に対応するゲート絶縁膜部分よりも相対的に薄い誘電層を有する保持容量素子が形成される。

　したがって、製造工程の増加及び開口率の低下を招くことなく、所望の容量の保持容量素子を形成することが可能になる。

　本発明に係るアクティブマトリクス基板は、ゲート絶縁膜に覆われて下部電極に電気的に接続された端子部がベース基板上に設けられており、その端子部に達するように第２コンタクトホールが層間絶縁膜及びゲート絶縁膜に形成され、第２コンタクトホールを介して端子部に電気的に接続されてその端子部に共通電圧を印加するための接続電極が画素電極とは別個に層間絶縁膜上に設けられていてもよい。しかし、このようなアクティブマトリクス基板を製造する場合に、層間絶縁膜及びゲート絶縁膜をフォトリソグラフィーにより一括してパターニングすることによって第２コンタクトホールと共に上記ゲート絶縁膜を凹陥する凹部を形成すると、第２コンタクトホールが所望の凹部深さよりも深いため、凹部を形成する領域でのエッチングが進行し過ぎて下部電極にまで達する貫通孔が形成され、相対的に薄い誘電層を良好に形成できずに保持容量素子が破損してしまう。

　これに対して、下部電極に対応するゲート絶縁膜上に第２コンタクトホール形成時のエッチングを抑制するエッチング抑制層が設けられ、そのエッチング抑制層を凹部が貫通している場合には、相対的に薄い誘電層を有する保持容量素子を良好に形成することが可能になる。すなわち、アクティブマトリクス基板の製造において、ゲート絶縁膜上に下部電極に重なるようにエッチング抑制層を形成し、そのエッチング抑制層を覆うように層間絶縁膜を成膜した後、層間絶縁膜及びゲート絶縁膜をフォトリソグラフィーにより一括してパターニングすることによって下部電極の端子部に達する第２コンタクトホールと共に凹部を形成すれば、層間絶縁膜及びゲート絶縁膜をパターニングするときに、凹部を形成する領域でのエッチングの進行が、エッチング抑制層により抑制されて、第２コンタクトホールを形成する領域でのエッチングの進行よりも遅くなる。そのことにより、第２コンタクトホールと共に凹部を良好に形成することが可能になる。これによって、凹部を形成する領域でのエッチングが進行し過ぎることによる保持容量素子の破損が防止される。

　さらに、エッチング抑制層がＴＦＴを構成する半導体層と同一の膜から形成されている場合には、エッチング抑制層を半導体層と同時に形成することが可能である。このようにすれば、エッチング抑制層を形成するための製造工程が低減する。

　上記アクティブマトリクス基板は、液晶表示装置などの表示装置においても有効であり、上記アクティブマトリクス基板を備える表示装置は、製造プロセスの簡略化及び製造コストの低減を図りながらも、表示品位を向上させることが可能である。

　本発明によれば、層間絶縁膜及びゲート絶縁膜に対するコンタクトホールの形成と併せて、層間絶縁膜を貫通して下部電極に対応するゲート絶縁膜部分を凹陥する凹部を形成し、その凹部を覆うように画素電極を形成して凹部の底面に対応する画素電極部分で上部電極を構成することにより、ゲート電極に対応するゲート絶縁膜部分よりも薄い誘電層を有する保持容量素子が設けられているので、製造工程の増加及び画素の開口率の低下を招くことなく、所望の容量の保持容量素子を形成することができる。その結果、製造プロセスの簡略化及び製造コストの低減を図りながらも、表示品位を向上させることができる。

図１は、本発明の実施形態に係る液晶表示装置を概略的に示す平面図である。図２は、図１のII－II線に沿って液晶表示装置を概略的に示す断面図である。図３は、実施形態１におけるアクティブマトリクス基板の１画素及び各端子部の構成を概略的に示す平面図である。図４は、図３のＡ－Ａ線、Ｂ－Ｂ線、Ｃ－Ｃ線に沿ってアクティブマトリクス基板を概略的に示す断面図である。図５は、本発明の実施形態に係るアクティブマトリクス基板の製造方法における第１電極形成工程で金属積層膜を成膜した状態を示す断面図である。図６は、本発明の実施形態に係るアクティブマトリクス基板の製造方法における第１電極形成工程でゲート電極及び下部電極を形成した状態を示す断面図である。図７は、本発明の実施形態に係るアクティブマトリクス基板の製造方法におけるゲート絶縁膜成膜工程を示す断面図である。図８は、本発明の実施形態に係るアクティブマトリクス基板の製造方法における第２電極形成工程で半導体層形成部及びエッチング抑制層を形成した状態を示す断面図である。図９は、本発明の実施形態に係るアクティブマトリクス基板の製造方法における第２電極形成工程で半導体層、ソース電極及びドレイン電極を形成した状態を示す断面図である。図１０は、本発明の実施形態に係るアクティブマトリクス基板の製造方法における層間絶縁膜成膜工程を示す断面図である。図１１は、本発明の実施形態に係るアクティブマトリクス基板の製造方法における絶縁膜パターニング工程を示す断面図である。

　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。

　《発明の実施形態》
　図１～図１１は、本発明に係るアクティブマトリクス基板及びそれを備えた液晶表示装置並びにアクティブマトリクス基板の製造方法の実施形態を示している。

　図１は、本実施形態の液晶表示装置Ｓを概略的に示す平面図である。図２は、図１のII－II線に沿って液晶表示装置Ｓを概略的に示す断面図である。図３は、液晶表示装置Ｓを構成するアクティブマトリクス基板１０の１画素及び各端子部の構成を概略的に示す平面図である。図４は、図３の画素及び各端子部の要部断面を概略的に示す断面図である。図５～図１１は、後述するように、本実施形態のアクティブマトリクス基板１０の製造方法を説明するための図である。なお、図１では、説明の便宜上、偏光板３６の図示を省略している。また、図４では、図中左側から順に、図３におけるＡ－Ａ線、Ｂ－Ｂ線、Ｃ－Ｃ線に沿った断面をそれぞれ示している。

　＜液晶表示装置Ｓの構成＞
　液晶表示装置Ｓは、図１及び図２に示すように、アクティブマトリクス基板１０と、アクティブマトリクス基板に対向して配置された対向基板３０と、これらアクティブマトリクス基板１０と対向基板３０との間に設けられた液晶層３１と、アクティブマトリクス基板１０と対向基板３０とを互いに接着すると共に液晶層３１を封入するためのシール材３２とを備えている。

　アクティブマトリクス基板１０及び対向基板３０は、例えば矩形状に形成され、図２に示すように、液晶層３１側の表面に配向膜３３，３４がそれぞれ設けられていると共に、液晶層３１とは反対側の表面に偏光板３５，３６がそれぞれ設けられている。液晶層３１は、電気光学特性を有するネマチックの液晶材料などにより構成されている。シール材３２は、図１に示すように、例えば対向基板３０の各辺に沿って延びるように矩形枠状に形成されている。

　また、液晶表示装置Ｓには、アクティブマトリクス基板１０と対向基板３０とが重なる領域であってシール材３２の内側に画像表示を行う表示領域Ｄが規定され、この表示領域Ｄの外部にアクティブマトリクス基板１０が対向基板３０からＬ字状などに突出した実装部１０ａを有している。

　表示領域Ｄは、例えば矩形状の領域であって、画像の最小単位である画素がマトリクス状に複数配列して構成されている。一方、実装部１０ａには、一辺側（図１中左辺側）に異方性導電膜（Anisotropic Conductive Film、以下、ＡＣＦと称する）を介して複数のゲートドライバ集積回路（Integrated Circuit、以下、ＩＣと称する）チップ３７が実装され、他辺側（図１中下辺側）にＡＣＦを介して複数のソースドライバＩＣチップ３８が実装されている。

　＜アクティブマトリクス基板１０の構成＞
　アクティブマトリクス基板１０は、図３及び図４に示すように、ベース基板である絶縁性基板１１を有し、表示領域Ｄにおいて、絶縁性基板１１上に互いに並行して延びるように設けられた複数のゲート配線１２ｇと、各ゲート配線１２ｇの間に互いに並行して延びるように設けられた複数の保持容量配線１２ｃと、各ゲート配線１２ｇ及び各保持容量配線１２ｃに重なるように設けられたゲート絶縁膜１３と、ゲート絶縁膜１３上に各ゲート配線１２ｇに交差する方向に互いに並行して延びるように設けられた複数のソース配線１６ｓとを備えている。ここで、ゲート配線１２ｇ及びソース配線１６ｓは、各画素を区画するように全体として格子状に設けられている。また、各保持容量配線１２ｃは、ゲート配線１２ｇが延びる方向に並ぶ複数の画素に亘ってそれら各画素の中央部分を横断するように延びている。

　さらに、アクティブマトリクス基板１０は、各画素毎に設けられたＴＦＴ１８及び保持容量素子２２と、各ＴＦＴ１８を覆うように略全面に設けられた層間絶縁膜１９と、層間絶縁膜１９上に各画素に対応してマトリクス状に複数設けられた画素電極２１ｐとを備えている。

　＜ＴＦＴ１８及び保持容量素子２２の構成＞
　各ＴＦＴ１８は、図４（Ａ－Ａ断面）に示すように、ボトムゲート型のＴＦＴであり、絶縁性基板１１上に設けられたゲート電極１２ｇｄと、ゲート電極１２ｇｄを覆うように設けられたゲート絶縁膜１３と、ゲート絶縁膜１３を介してゲート電極１２ｇｄに重なる位置に島状に設けられた半導体層１７と、各々半導体層１７に接続されると共に互いに離間して設けられたソース電極１６ｓｄ及びドレイン電極１６ｄとを備えている。

　ゲート電極１２ｇｄは、ゲート配線１２ｇの一部で構成されている。半導体層１７は、真性アモルファスシリコン層１４ｉ及びｎ＋アモルファスシリコン層１５ｎが順に積層されて構成されている。ｎ＋アモルファスシリコン層１５ｎは真性アモルファスシリコン層１４ｉを露出させるように中央部分で一部除去されてゲート電極１２ｇｄの幅方向（図４中左右方向）に２分されており、真性アモルファスシリコン層１４ｉの露出した部分でチャネル部が構成されている。

　ソース電極１６ｓｄは、図３に示すようにソース配線１６ｓの側方に突出した部分であり、図４に示すように２分された一方のｎ＋アモルファスシリコン層１５ｎに重なるように設けられている。また、ドレイン電極１６ｄは、他方のｎ＋アモルファスシリコン層１５ｎに重なるように設けられている。そして、層間絶縁膜１９にはドレイン電極１６ｄに達するコンタクトホール（第１コンタクトホール）２０ａが形成されており、そのコンタクトホール２０ａを介して画素電極２１ｐがドレイン電極１６ｄに接続されている。

　さらに、層間絶縁膜１９及びゲート絶縁膜１３には、ゲート電極１２ｇｄに対応するゲート絶縁膜部分１３ｇよりも保持容量配線１２ｃに対応するゲート絶縁膜部分１３ｃが画素内で部分的に薄くなるように層間絶縁膜１９を貫通してゲート絶縁膜１３を凹陥する凹部２０ｂが各画素毎に形成されている。この凹部２０ｂは、その底面が保持容量配線１２ｃの幅全体に対応するように形成され、画素電極２１ｐで覆われている。

　凹部２０ｂの周囲には、その凹部２０ｂを形成する際のエッチングを抑制するためのエッチング抑制層１４ｅがゲート絶縁膜１３上に枠状に残存している。すなわち、凹部２０ｂは、保持容量配線１２ｃに対応するゲート絶縁膜１３上でエッチング抑制層１４ｅを貫通している。このエッチング抑制層１４ｅは、半導体層１７の真性アモルファスシリコン層１４ｉと同一の膜から形成されている。

　各保持容量素子２２は、図４（Ａ－Ａ断面）に示すように、絶縁性基板１１上に設けられてゲート絶縁膜１３に覆われた下部電極１２ｃｄと、下部電極１２ｃｄに対応するゲート絶縁膜部分で構成された誘電層１３ｃと、誘電層１３ｃを介して下部電極１２ｃｄに重なるように設けられた上部電極２１ｐｃとを備えている。

　下部電極１２ｃｄは、凹部２０ｂに対応する保持容量配線１２ｃの一部で構成され、ゲート電極１２ｇｄ（ゲート配線１２ｇ）と同一の膜から形成されている。上部電極２１ｐｃは、凹部２０ｂの底面に対応する画素電極部分で構成されている。そして、誘電層１３ｃは、下部電極１２ｃｄと上部電極２１ｐｃとの間における相対的に薄いゲート絶縁膜部分で構成されている。

　また、各保持容量配線１２ｃは、シール材３２が設けられた領域まで両端部が延びており、その両端部が図３に示す保持容量端子部１２ｃｔをそれぞれ構成している。そして、層間絶縁膜１９及びゲート絶縁膜１３には保持容量端子部１２ｃｔに達するようにコンタクトホール（第２コンタクトホール）２０ｃが連続して形成されており、そのコンタクトホール２０ｃを介して保持容量端子部１２ｃｔに接続された共通接続電極２１ｃが層間絶縁膜１９上に設けられている。この共通接続電極２１ｃは、共通配線２１ｃｌに接続されて、後述する対向基板３０の共通電極にいわゆるコモン転移により電気的に接続されており、保持容量端子部１２ｃｔに対して共通電極と同様の共通電圧を印加するための電極を構成している。

　各ゲート配線１２ｇは、ゲートドライバＩＣチップ３７が実装される領域にまで実装部１０ａに引き出され、その引き出された先端部分が図３に示すゲート端子部１２ｇｔを構成している。このゲート端子部１２ｇｔは、層間絶縁膜１９とゲート絶縁膜１３とに連続して形成されたコンタクトホール２０ｄを介して層間絶縁膜１９上に設けられたゲート接続電極２１ｇに接続されている。このゲート接続電極２１ｇは、ゲートドライバＩＣチップ３７に電気的に接続するための電極を構成している。

　各ソース配線１６ｓは、図３に示すように、ゲート配線１２ｇと同一の膜から形成された引き出し配線１２ｓに繋ぎ替える繋ぎ替え部２３を介してソースドライバＩＣチップ３８が実装される領域まで実装部１０ａに引き出され、その引き出された先端部分がソース端子部１２ｓｔを構成している。

　繋ぎ替え部２３は、例えばシール材３２が配置される領域に設けられている。この繋ぎ替え部２３では、表示領域Ｄのソース配線１６ｓと同一層に設けられた引き出し端部１６ｓｔが図４（Ｂ－Ｂ断面）に示すように層間絶縁膜１９に形成されたコンタクトホール２０ｅを介して層間絶縁膜１９上に設けられた繋ぎ替え接続電極２１ｔに接続され、そしてその繋ぎ替え接続電極２１ｔが層間絶縁膜１９とゲート絶縁膜１３に連続して形成された図４（Ｃ－Ｃ断面）に示すコンタクトホール２０ｆを介して引き出し配線１２ｓの一端部１２ｓａに接続されている。

　そして、引き出し配線１２ｓの他端部が構成するソース端子部１２ｓｔは、層間絶縁膜１９とゲート絶縁膜１３とに連続して形成されたコンタクトホール２０ｇを介して、層間絶縁膜１９上に設けられたソース接続電極２１ｓに接続されている。このソース接続電極２１ｓは、ソースドライバＩＣチップ３８に電気的に接続するための電極を構成している。

　＜対向基板３０の構成＞
　対向基板３０は、図示は省略するが、絶縁性基板上にゲート配線１２ｇ及びソース配線１６ｓに対応するように格子状に設けられたブラックマトリクスと、そのブラックマトリクスの格子間に周期的に配列するようにそれぞれ設けられた赤色層、緑色層及び青色層を含む複数色のカラーフィルタと、それらブラックマトリクス及び各カラーフィルタを覆うように設けられた共通電極と、その共通電極上に柱状に設けられたフォトスペーサとを備えている。

　＜液晶表示装置Ｓの作動＞
　上記構成の液晶表示装置Ｓでは、各画素において、ゲートドライバＩＣチップ３７からゲート信号がゲート配線１２ｇを介してゲート電極１２ｇｄに送られて、ＴＦＴ１８がオン状態になったときに、ソースドライバＩＣチップ３８からソース信号がソース配線１６ｓを介してソース電極１６ｓｄに送られて、半導体層１７及びドレイン電極１６ｄを介して、画素電極２１ｐに所定の電荷が書き込まれる。このとき、アクティブマトリクス基板１０の各画素電極２１ｐと対向基板３０の共通電極との間において電位差が生じ、液晶層３１に所定の電圧が印加される。また、ＴＦＴ１８がオフ状態のときには、保持容量素子２２における下部電極１２ｃｄと上部電極２１ｐｃとの間に形成された保持容量によって、画素電極２１ｐに書き込まれた電圧の低下が抑制される。そして、液晶表示装置Ｓでは、液晶層３１に印加する電圧の大きさによって液晶分子の配向状態を各画素毎に変えることにより、液晶層３１の光透過率を調整して所望の画像が表示される。

　　－製造方法－
　次に、上記アクティブマトリクス基板１０及び液晶表示装置Ｓを製造する方法について、図５～図１１を参照しながら説明する。

　図５及び図６は、ゲート電極１２ｇｄ及び下部電極１２ｃｄの形成方法について説明するための断面図である。図７は、ゲート絶縁膜１３を成膜した状態を示す断面図である。図８及び図９は、半導体層１７、エッチング抑制層１４ｅ、ソース電極１６ｓｄ及びドレイン電極１６ｄの形成方法について説明するための断面図である。図１０は、層間絶縁膜１９を成膜した状態を示す断面図である。図１１は、層間絶縁膜１９及びゲート絶縁膜１３をパターニングした状態を示す断面図である。なお、図５～図１１は、図４の各断面（Ａ－Ａ断面、Ｂ－Ｂ断面、Ｃ－Ｃ断面）に対応する箇所を示している。

　本実施形態の液晶表示装置Ｓの製造方法は、アクティブマトリクス基板製造工程、対向基板製造工程、貼り合わせ工程、及び実装工程を含んでいる。

　＜アクティブマトリクス基板製造工程＞
　アクティブマトリクス基板製造工程は、第１電極形成工程、ゲート絶縁膜成膜工程、第２電極形成工程、層間絶縁膜成膜工程、絶縁膜パターニング形成工程、及び画素電極形成工程を含んでいる。

　＜第１電極形成工程＞
　予め準備したガラス基板などの絶縁性基板１１上に、図５に示すように、スパッタリング法により、例えばチタン膜、アルミニウム膜及びチタン膜などを順に成膜して金属積層膜１２を成膜した後、その金属積層膜１２を、第１のマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーによりパターニングして、図６に示すように、ゲート配線１２ｇ、ゲート電極１２ｇｄ、保持容量配線１２ｃ、下部電極１２ｃｄ、及び引き出し配線１２ｓを形成する。その後、マスクとして用いたレジスト層をアッシングにより除去する。

　＜ゲート絶縁膜成膜工程＞
　第１電極形成工程でゲート電極１２ｇｄ及び下部電極１２ｃｄなどが形成された基板上に、図７に示すように、プラズマＣＶＤ（Chemical Vapor Deposition）法により、例えば窒化シリコン膜などを成膜することによって、ゲート電極１２ｇｄ及び下部電極１２ｃｄを覆うようにゲート絶縁膜１３を成膜する。

　＜第２電極形成工程＞
　ゲート絶縁膜成膜工程でゲート絶縁膜１３が成膜された基板上に、プラズマＣＶＤ法により、例えば、真性アモルファスシリコン膜、及びリン（Ｐ）などがドープされたｎ＋アモルファスシリコン膜を連続して成膜することによって、半導体積層膜を形成する。そして、その半導体積層膜を、第２のフォトマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーによりパターニングして、図８に示すように、真性アモルファスシリコン層１４ｉ及びｎ＋アモルファスシリコン層１５ｎが積層された半導体層形成部１７’、及びｎ＋アモルファスシリコン層１５ａが積層されたエッチング抑制層１４ｅを形成する。その後、マスクとして用いたレジスト層をアッシングにより除去する。

　次いで、半導体層形成部１７’及びエッチング抑制層１４ｅが形成された基板上に、スパッタリング法により、例えばアルミニウム膜及びチタン膜などを順に積層して金属積層膜を成膜する。そして、その金属積層膜を、第３のフォトマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーによりパターニングして、ゲート絶縁膜１３上のソース配線１６ｓ、ソース電極１６ｓｄ及びドレイン電極１６ｄを形成する。その後、マスクとして用いたレジスト層をアッシングにより除去する。

　続いて、ソース電極１６ｓｄ及びドレイン電極１６ｄをマスクとして半導体層形成部１７’のｎ＋アモルファスシリコン層１５ｎをエッチングすることにより、図９に示すように、チャネル部をパターニングして、半導体層１７及びそれを備えたＴＦＴ１８を形成する。このとき、エッチング抑制層１４ｅ上のｎ＋アモルファスシリコン層１５ａもエッチングにより除去される。

　＜層間絶縁膜成膜工程＞
　ドレイン電極形成工程でＴＦＴ１８が形成された基板上に、図１０に示すように、プラズマＣＶＤ法により、例えば窒化シリコン膜を成膜することによって、ドレイン電極１６ｄを覆うと共にゲート絶縁膜１３及びエッチング抑制層１４ｅを介して下部電極１２ｃｄに重なるように層間絶縁膜１９を成膜する。ここまでの段階では、ゲート電極１２ｇｄに対応するゲート絶縁膜部分１３ｇと下部電極１２ｃｄに対応するゲート絶縁膜部分１３ｃとは互いに略等しい厚さになっている。

　＜絶縁膜パターニング工程＞
　層間絶縁膜成膜工程で成膜された層間絶縁膜１９とゲート絶縁膜１３とを、第４のフォトマスクを用いて形成したレジスト層をマスクとして例えばＣＦ_４ガスなどのフッ化系ガスでドライエッチングを行うフォトリソグラフィーにより一括してパターニングすることによって、図１１に示すように、コンタクトホール２０ａ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇを形成すると共に、ゲート電極１２ｇｄに対応するゲート絶縁膜部分１３ｇよりも下部電極１２ｃｄに対応するゲート絶縁膜部分１３ｃが薄くなるように層間絶縁膜１９を貫通してゲート絶縁膜１３を凹陥する凹部２０ｂを形成する。そのことにより、保持容量素子２２の誘電層１３ｃが相対的に薄く形成される。

　このとき、コンタクトホール２０ａ，２０ｅを形成する領域でのエッチングは、ドレイン電極１６ｄ及びソース配線１６ｓの引き出し端部１６ｓｔがエッチングストッパとして機能するため、これらドレイン電極１６ｄ及びソース配線１６ｓの引き出し端部１６ｓｔが露出した時点で止まる。一方、凹部２０ｂを形成する領域でのエッチングは、エッチング抑制層１４ｅにより抑制されて、その進行がコンタクトホール２０ｃ，２０ｄ，２０ｆ，２０ｇを形成する領域よりも遅くなる。そのことにより、コンタクトホール２０ａ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇと共に凹部２０ｂを良好に形成することが可能になる。これによって、凹部２０ｂを形成する領域でのエッチングが進行し過ぎることによる保持容量素子２２の破損が防止される。

　その後、マスクとして用いたレジスト層をアッシングにより除去する。

　＜画素電極形成工程＞
　絶縁膜パターニング工程でコンタクトホール２０ａ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ及び凹部２０ｂが形成された基板上に、スパッタリング法により、例えばＩＴＯ（Indium Tin Oxide）膜を成膜し、そのＩＴＯ膜を、第５のフォトマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーによりパターニングして、コンタクトホール２０ａを介してドレイン電極に接続するように、且つ凹部２０ｂを覆うように画素電極２１ｐを形成し、凹部２０ｂの底面に対応する画素電極部分で上部電極２１ｐｃを構成する。そのことにより、画素電極２１ｐと同時に上部電極２１ｐｃを形成する。このとき、共通接続電極２１ｃ、ゲート接続電極２１ｇ、繋ぎ替え接続電極２１ｔ、及びソース接続電極２１ｓもＩＴＯ膜から同時に形成する。その後、マスクとして用いたレジスト層をアッシングにより除去する。

　以上のようにして、図４に示すアクティブマトリクス基板１０を作製することができる。

　＜対向基板製造工程＞
　まず、ガラス基板などの絶縁性基板上の表面全体に、スピンコート法により、例えばカーボンなどの微粒子が分散されたネガ型のアクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に現像することによりパターニングして、ブラックマトリクスを形成する。

　続いて、ブラックマトリクスが形成された基板上に、例えば赤、緑又は青に着色されたネガ型のアクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に現像することによりパターニングして、選択した色の着色層（例えば赤色層）を形成する。さらに、他の２色の着色層（例えば緑色層及び青色層）についても、同様な工程を繰り返し行うことにより形成して、カラーフィルタを形成する。

　次いで、カラーフィルタが形成された基板上に、スパッタリング法により、例えばＩＴＯ膜を成膜して、共通電極を形成する。その後、共通電極が形成された基板上に、スピンコート法により、ポジ型のフェノールノボラック系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に現像することにより、フォトスペーサを形成する。

　以上のようにして、対向基板３０を作製することができる。

　＜貼り合わせ工程＞
　まず、アクティブマトリクス基板１０の表面に、印刷法によりポリイミド系樹脂を塗布した後、ラビング工程を行って、配向膜３３を形成する。また、対向基板３０の表面にも、印刷法によりポリイミド系樹脂を塗布した後、ラビング工程を行って、配向膜３４を形成する。

　次いで、例えば、ディスペンサなどを用いて、配向膜３４が設けられた対向基板３０に、紫外線硬化性及び熱硬化性を有する併用型樹脂などにより構成されたシール材３２を矩形枠状に描画する。続いて、シール材３２が描画された対向基板３０におけるシール材３２の内側の領域に液晶材料を所定量滴下する。

　そして、液晶材料が滴下された対向基板３０と、配向膜３３が設けられたアクティブマトリクス基板１０とを、減圧下で貼り合わせた後、その貼り合わせた貼合体を大気圧下に開放することにより、貼合体の表面を加圧する。さらに、貼合体のシール材３２にＵＶ（UltraViolet）光を照射してシール材３２を仮硬化させた後、その貼合体を加熱することにより、シール材３２を本硬化させて、アクティブマトリクス基板１０と対向基板３０とを接着する。

　その後、互いに接着されたアクティブマトリクス基板１０及び対向基板３０の表面に対し、偏光板３５，３６をそれぞれ貼り付ける。

　＜実装工程＞
　両面に偏光板３５，３６がそれぞれ貼り付けられた貼合体における実装部１０ａの各ドライバＩＣチップ３７，３８を実装する領域にＡＣＦをそれぞれ配置した後、それらＡＣＦを介して各ドライバＩＣチップ３７，３８を実装部１０ａに熱圧着することにより、各ドライバＩＣチップ３７，３８を貼合体に実装する。

　以上の工程を行って、図１に示す液晶表示装置Ｓを製造することができる。

　　－実施形態の効果－
　したがって、この実施形態のアクティブマトリクス基板１０及びそれを備えた液晶表示装置Ｓ並びにそれらの製造方法によると、層間絶縁膜１９及びゲート絶縁膜１３には、ゲート電極１２ｇｄに対応するゲート絶縁膜部分１３ｇよりも保持容量素子２２の誘電層（下部電極１２ｃｄに対応するゲート絶縁膜部分）１３ｃが薄くなるようにゲート絶縁膜１３を凹陥する凹部２０ｂが形成されているため、ゲート電極１２ｇｄに対応するゲート絶縁膜部分１３ｇよりも誘電層１３ｃが薄い分、保持容量素子２２の単位面積当たりの容量を増加させることができる。そのことにより、上部電極２１ｐｃ及び下部電極１２ｃｄの面積を小さくしても、所定の容量を有する保持容量素子２２を形成できる。すなわち、所定の容量を確保しながら保持容量素子２２の面積を小さくすることができる。これにより、画素の開口率を低下させることなく、所望の容量の保持容量素子２２を形成することができる。

　さらに、保持容量素子２２は、誘電層１３ｃが下部電極１２ｃｄに対応するゲート絶縁膜部分で構成され、上部電極２１ｐｃが凹部２０ｂの底面に対応する画素電極部分で構成されているため、上記アクティブマトリクス基板製造工程で例示したように、ゲート絶縁膜成膜工程及び絶縁膜パターニング工程を利用して相対的に薄い誘電層１３ｃを形成でき、画素電極形成工程を利用して上部電極２１ｐｃを形成できる。このようにすれば、例えばゲート絶縁膜１３と別個に保持容量素子の誘電層を形成する場合には少なくとも６枚のフォトマスクが必要になるのに対し、５枚のフォトマスク（第１～第５のフォトマスク）でアクティブマトリクス基板１０を製造できるため、新たなフォトマスク及び製造工程を追加することなく、ゲート電極１２ｇｄに対応するゲート絶縁膜部分１３ｇよりも薄い誘電層１３ｃを有する保持容量素子２２を形成することができる。

　したがって、製造工程の増加及び開口率の低下を招くことなく、所望の容量の保持容量素子２２を形成することができる。これにより、製造プロセスの簡略化及び製造コストの低減を図りながらも、表示品位を向上させることができる。

　なお、上記実施形態では、各画素毎に矩形状の凹部２０ｂが１つ形成されている場合を例示して説明したが、本発明はこれに限られず、各画素毎に小さな凹部が複数並べて形成されていてもよい。また、凹部２０ｂは、円形や楕円形などの他の形状であってもよく、平面視で保持容量配線１２ｃよりもその幅方向に大きく形成されていてもよい。

　また、上記実施形態では、層間絶縁膜１９及びゲート絶縁膜１３などをパターニングするためにマスクとして用いたレジスト層を除去するとしたが、そのレジスト層を残した状態で画素電極２１ｐ及びゲート接続電極２１ｇなどが形成されていてもよい。

　また、上記実施形態では、液晶表示装置Ｓを構成するアクティブマトリクス基板１０について説明したが、本発明はこれに限られず、有機ＥＬ（Electro Luminescence）表示装置などの他の表示装置やそれを構成するアクティブマトリクス基板、及びそれらの製造方法にも適用することができる。

　以上説明したように、本発明は、アクティブマトリクス基板及びそれを備える液晶表示装置並びにそれらの製造方法について有用であり、特に、製造工程の増加及び画素の開口率の低下を招くことなく、所望の容量の保持容量素子を形成することが要望されるアクティブマトリクス基板及びそれを備える液晶表示装置並びにそれらの製造方法に適している。

　Ｓ　　液晶表示装置
　１０　　アクティブマトリクス基板
　１１　　絶縁性基板（ベース基板）
　１２　　金属積層膜（導電膜）
　１２ｇｄ　　ゲート電極
　１２ｃｄ　　下部電極
　１２ｃｔ　　共通端子部
　１３　　ゲート絶縁膜
　１３ｃ　　誘電層
　１３ｇ　　ゲート電極に対応するゲート絶縁膜部分
　１４ｅ　　エッチング抑制層
　１６ｄ　　ドレイン電極
　１７　　半導体層
　１８　　ＴＦＴ（薄膜トランジスタ）
　１９　　層間絶縁膜
　２０ａ　　コンタクトホール（第１コンタクトホール）
　２０ｂ　　凹部
　２０ｃ　　コンタクトホール（第２コンタクトホール）
　２１ｐ　　画素電極
　２１ｐｃ　　上部電極
　２２　　保持容量素子
　３０　　対向基板
　３１　　液晶層

Claims

　ベース基板と、
　前記ベース基板上に設けられたゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、及び該ゲート絶縁膜上に設けられたドレイン電極を有する薄膜トランジスタと、
　前記ベース基板上に設けられて前記ゲート絶縁膜に覆われた下部電極、該下部電極に対応するゲート絶縁膜部分で構成された誘電層、及び該誘電層を介して前記下部電極に重なるように設けられた上部電極を有する保持容量素子と、
　前記薄膜トランジスタを覆うように設けられ、前記ドレイン電極に達する第１コンタクトホールを有する層間絶縁膜と、
　前記層間絶縁膜上に設けられ、前記第１コンタクトホールを介して前記ドレイン電極に電気的に接続された画素電極とを備えたアクティブマトリクス基板であって、
　前記層間絶縁膜及びゲート絶縁膜には、前記ゲート電極に対応するゲート絶縁膜部分よりも前記誘電層が薄くなるように前記層間絶縁膜を貫通して前記ゲート絶縁膜を凹陥し、且つ前記画素電極で覆われた凹部が形成され、
　前記上部電極は、前記凹部の底面に対応する画素電極部分で構成されている
ことを特徴とするアクティブマトリクス基板。
　請求項１に記載のアクティブマトリクス基板において、
　前記ベース基板上には、前記ゲート絶縁膜に覆われて前記下部電極に電気的に接続された端子部が設けられ、
　前記層間絶縁膜及びゲート絶縁膜には、前記端子部に達するように第２コンタクトホールが形成され、
　前記層間絶縁膜上には、前記第２コンタクトホールを介して前記端子部に電気的に接続されて、該端子部に共通電圧を印加するための接続電極が前記画素電極とは別個に設けられ、
　前記薄膜トランジスタは、前記ゲート絶縁膜を介して前記ゲート電極に重なると共に前記ドレイン電極に電気的に接続された半導体層をさらに有し、
　前記下部電極に対応するゲート絶縁膜上では、前記半導体層と同一の膜から形成されたエッチング抑制層を前記凹部が貫通している
ことを特徴とするアクティブマトリクス基板。
　請求項１又は２に記載のアクティブマトリクス基板と、
　前記アクティブマトリクス基板に対向して配置された対向基板と、
　前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層とを備える
ことを特徴とする液晶表示装置。
　ベース基板上に設けられたゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、及び該ゲート絶縁膜上に設けられたドレイン電極を有する薄膜トランジスタと、前記ベース基板上に設けられて前記ゲート絶縁膜に覆われた下部電極、該下部電極に対応するゲート絶縁膜部分で構成された誘電層、及び該誘電層を介して前記下部電極に重なるように設けられた上部電極を有する保持容量素子とを備えたアクティブマトリクス基板を製造する方法であって、
　前記ベース基板上に導電膜を成膜した後に該導電膜をパターニングすることにより、前記ゲート電極及び下部電極を同時に形成する第１電極形成工程と、
　前記ゲート電極及び下部電極を覆うように前記ゲート絶縁膜を成膜するゲート絶縁膜成膜工程と、
　前記ゲート絶縁膜上に前記ドレイン電極を形成する第２電極形成工程と、
　前記ドレイン電極を覆うと共に前記ゲート絶縁膜を介して前記下部電極に重なるように層間絶縁膜を成膜する層間絶縁膜成膜工程と、
　前記層間絶縁膜及びゲート絶縁膜を一括してパターニングすることにより、前記層間絶縁膜に前記ドレイン電極に達するコンタクトホールを形成すると共に、前記ゲート電極に対応するゲート絶縁膜部分よりも前記誘電層が薄くなるように前記層間絶縁膜を貫通して前記ゲート絶縁膜を凹陥する凹部を形成する絶縁膜パターニング工程と、
　前記コンタクトホールが形成された層間絶縁膜上に、前記コンタクトホールを介して前記ドレイン電極に電気的に接続するように、且つ前記凹部を覆うように画素電極を形成し、前記凹部の底面に対応する画素電極部分で前記上部電極を構成する画素電極形成工程とを含む
ことを特徴とするアクティブマトリクス基板の製造方法。