JP2007294709A - 電気光学装置、電子機器、および電気光学装置の製造方法 - Google Patents

電気光学装置、電子機器、および電気光学装置の製造方法 Download PDF

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Abstract

【課題】ゲート絶縁層を部分的に薄くした部分を保持容量の誘電体層として用いた場合で
も、保持容量の容量のばらつきや保持容量の耐電圧低下を抑えることのできる電気光学装
置、電子機器、および電気光学装置の製造方法を提供すること。
【解決手段】液晶装置の保持容量を構成するにあたって、ゲート絶縁層４の厚い下層側ゲ
ート絶縁層４ａを形成した後、ドライエッチングにより下電極３ｃと重なる部分の下層側
ゲート絶縁層４ａを除去する。次に、薄い上層側ゲート絶縁層４ｂを形成し、この上層側
ゲート絶縁層４ｂを保持容量１ｈの誘電体層４ｃとして用いる。
【選択図】図３

Description

本発明は、素子基板上に薄膜トランジスタおよび保持容量を備えた電気光学装置、電子
機器、および当該電気光学装置の製造方法に関するものである。
各種の電気光学装置のうち、アクティブマトリクス型の液晶装置では、例えば、図１４
（ａ）、（ｂ）に示す素子基板１０と対向基板（図示せず）との間に液晶が保持されてい
る。素子基板１０において、ゲート線３ａ（走査線）とソース線６ａ（データ線）との交
差に対応する複数の画素領域１ｅの各々には、画素スイッチング用の薄膜トランジスタ１
ｃ、およびこの薄膜トランジスタ１ｃのドレイン領域に電気的に接続された画素電極２ａ
が形成されており、ソース線６ａから薄膜トランジスタ１ｃを介して画素電極２ａに印加
された画像信号により液晶１ｆの配向を画素毎に制御する。また、画素領域１ｅには、液
晶１ｆを駆動する際のドレイン電極６ｂの延設部分を上電極６ｃとする保持容量１ｈが形
成されており、保持容量１ｈでは、薄膜トランジスタ１ｃのゲート絶縁層４を誘電体層４
ｃとして利用することが多い。ここで、保持容量１ｈの単位面積当たりの容量値を高めれ
ば、電荷の保持特性が向上する。また、保持容量１ｈの単位面積当たりの容量値を高めれ
ば、占有面積を縮小し、画素開口率を高めることができる。
そこで、ゲート電極、ゲート絶縁層、および半導体層が下層側から順に積層されたボト
ムゲート構造の薄膜トランジスタを形成するにあたって、ゲート絶縁層を形成した後、ゲ
ート絶縁層の上層に半導体層を島状に形成し、次に、ゲート絶縁層のうち、保持容量の下
電極と重なる部分に深さ方向の途中位置までエッチングを行い、エッチングにより、膜厚
を薄くした部分を保持容量の誘電体層として用いる構成が提案されている（特許文献１参
照）。
また、半導体層、ゲート絶縁層、およびゲート電極が下層側から順に積層されたトップ
ゲート構造の薄膜トランジスタを形成するにあたって、半導体層に対する熱酸化により形
成したシリコン酸化膜からなる第１の絶縁膜と、ＣＶＤ法により形成したシリコン窒化膜
からなる第２の絶縁膜との積層膜をゲート絶縁層として形成した後、ゲート絶縁層のうち
、チャネル領域と重なる領域をレジストマスクで覆って第２の絶縁膜をエッチングにより
除去し、ゲート絶縁層において膜厚を薄くした部分を保持容量の誘電体層として用いる構
成が提案されている（特許文献２参照）。
特許第２５８４２９０号公報 特許第３１０６５６６号公報
しかしながら、特許文献１に記載の技術のように、ゲート絶縁層をエッチングにより薄
くして保持容量の誘電層を形成した場合には、成膜時の膜厚ばらつき、およびエッチング
時のゲート絶縁層の除去量ばらつきの双方が影響し、保持容量の容量にばらつきが発生し
やすいという問題点がある。
また、特許文献２に記載の技術のように、ゲート絶縁層のうち、チャネル領域と重なる
領域をレジストマスクで覆って第２の絶縁膜をエッチングすると、ゲート絶縁層とゲート
電極との界面がレジストで汚染されるという問題点がある。
ここに本願発明者は、図１５を参照して以下に説明するように、図１４（ａ）、（ｂ）
を参照して説明したボトムゲート構造の薄膜トランジスタを備えた素子基板に対して、特
許文献２に記載の技術を適用することを提案するものであり、かかる構成によれば、図１
５を参照して以下に説明するように、ゲート絶縁層とゲート電極との界面がレジストで汚
染されることを防止できる。しかしながら、特許文献２に記載の技術のように、ゲート絶
縁層を構成する第１の絶縁膜および第２の絶縁膜のうち、上層側の第２の絶縁膜をエッチ
ングにより除去した場合には、第２の絶縁膜のエッチング時に第１の絶縁膜が損傷し、保
持容量の耐電圧が低下するという問題点がある。図１５は、特許文献２に記載の技術を、
図１４（ａ）、（ｂ）に示すようなボトムゲート構造の薄膜トランジスタ１ｃを備えた素
子基板１０を製造する際に適用した場合の工程断面図であり、ここに記載の例は、従来技
術ではなく、本願発明者が案出した参考例である。図１５に示す製造方法では、まず、図
１５（ａ）に示すように、ゲート線３ａ（ゲート電極）を下電極３ｃ（容量線３ｂの一部
）と同時形成した後、図１５（ｂ）に示すように、ゲート絶縁層４の下層側を構成する下
層側ゲート絶縁層４ａ、およびゲート絶縁層４の上層側を構成する上層側ゲート絶縁層４
ｂを形成する。次に、能動層を構成するための真性のアモルファスシリコン膜７ｄ、およ
びオーミックコンタクト層を構成するためのｎ+型シリコン膜７ｅを順次形成した後、エ
ッチングを行い、図１５（ｃ）に示すように、能動層を構成する半導体層７ａおよびｎ+
型シリコン膜７ｅを島状にパターニングする。次に、図１５（ｄ）に示すように、ゲート
絶縁層４において下電極３ｃと重なる部分に対してエッチングを行い、上層側ゲート絶縁
層４ｂを除去し、開口４１を形成する。次に、導電膜を形成した後、エッチングを行い、
ソース電極（ソース線６ａ）およびドレイン電極６ｂを形成する。続いて、ｎ+型シリコ
ン膜７ｅにエッチングを行い、オーミックコンタクト層７ｂ、７ｃを形成する。その結果
、薄膜トランジスタ１ｃが形成される。また、下層側ゲート絶縁層４ａを誘電体層４ｃと
し、ドレイン電極６ｂの延設部分を上電極６ｃとする保持容量１ｈが形成される。
このような製造方法によれば、ゲート絶縁層４とゲート電極（ゲート線３ａ）との界面
、およびゲート絶縁層４と半導体層７ａとの界面のいずれをもレジストで汚染されること
を防止できるが、図１５（ｃ）に示す工程でドライエッチングにより半導体膜７ａをパタ
ーニング形成する際、および図１５（ｄ）に示す工程で上層側ゲート絶縁層４ｂをドライ
エッチングにより除去する際の２度にわたって、下層側ゲート絶縁層４ａがドライエッチ
ング時の静電気やプラズマにより損傷し、下層側ゲート絶縁層４ａに欠陥が発生してしま
う。また、図１５（ｄ）に示す工程で、上層側ゲート絶縁層４ｂをウエットエッチングに
より除去した場合には、下層側ゲート絶縁層４ａにおいて弱い箇所にピンホールが発生し
てしまう。その結果、保持容量１ｈの耐電圧が低下するという問題が発生する。
以上の問題点に鑑みて、本発明の課題は、ゲート絶縁層を部分的に薄くした部分を保持
容量の誘電体層として用いた場合でも、保持容量の容量のばらつきや保持容量の耐電圧低
下を抑えることのできる電気光学装置、電子機器、および電気光学装置の製造方法を提供
することにある。
上記課題を解決するために、本発明では、素子基板上の複数の各画素領域の各々に、ゲ
ート電極、ゲート絶縁層および半導体層が積層された薄膜トランジスタと、該薄膜トラン
ジスタのドレイン領域に電気的に接続された画素電極と、前記ゲート絶縁層を挟んで対向
する下電極および上電極を備えた保持容量と、を有する電気光学装置において、前記薄膜
トランジスタは、前記ゲート電極、前記ゲート絶縁層および前記半導体層が下層側から順
に積層され、前記ゲート絶縁層は、１層乃至複数層の絶縁膜からなる下層側ゲート絶縁層
と、１層乃至複数層の絶縁膜からなる上層側ゲート絶縁層とを備え、前記下層側ゲート絶
縁層は、前記薄膜トランジスタの寄生容量を小さくする厚さに形成されているとともに、
前記下電極および前記上電極と重なる部分で除去されていることを特徴とする。
本発明では、素子基板上の複数の各画素領域の各々に、ゲート電極、ゲート絶縁層およ
び半導体層が積層された構造の薄膜トランジスタと、該薄膜トランジスタのドレイン領域
に電気的に接続された画素電極と、前記ゲート絶縁層を挟んで対向する下電極および上電
極を備えた保持容量と、を有する電気光学装置の製造方法において、前記ゲート電極を前
記下電極と同時形成するゲート電極形成工程と、前記ゲート絶縁層を形成するゲート絶縁
層形成工程と、前記半導体層を形成する半導体層形成工程とを有し、前記ゲート絶縁層形
成工程では、前記ゲート絶縁層の下層側を前記薄膜トランジスタ寄生容量を小さくする厚
さに構成する１層乃至複数層の絶縁膜を形成する下層側ゲート絶縁層形成工程と、該下層
側ゲート絶縁層形成工程で形成された絶縁膜において前記下電極と重なる部分を除去する
下層側ゲート絶縁層エッチング工程と、前記ゲート絶縁層の上層側を構成する１層乃至複
数層の絶縁膜を形成する上層側ゲート絶縁層形成工程と、を行うことを特徴とする。
本発明では、画素形成領域に形成する薄膜トランジスタとして、ゲート電極、ゲート絶
縁層および半導体層が下層側から順に積層されたボトムゲート構造を備えた薄膜トランジ
スタを構成したので、上層側ゲート絶縁層と半導体層とを連続して成膜できる。従って、
ゲート絶縁層とゲート電極との界面、およびゲート絶縁層と半導体層との界面のいずれを
もレジストで汚染されることを防止できる。それ故、薄膜トランジスタの信頼性を向上す
ることができる。また、ゲート絶縁層を部分的に薄くした部分を保持容量の誘電体層とし
て用いるにあたって、下層側ゲート絶縁層を残さず、上層側ゲート絶縁層のみで誘電体層
を構成するため、ゲート絶縁層を深さ方向の途中位置までエッチングするという構成を採
用する必要がないので、エッチング深さのばらつきに起因する保持容量の容量ばらつきを
防止することができる。さらに、ゲート絶縁層を部分的に薄くした部分を保持容量の誘電
体層として用いるにあたって、下層側ゲート絶縁層および上層側ゲート絶縁層のうち、下
層側ゲート絶縁層を除去し、上層側ゲート絶縁層を保持容量の誘電体層として用いる。こ
のような上層側ゲート絶縁層であれば、下層側ゲート絶縁層を部分的にドライエッチング
する際の静電気やプラズマに晒されることがないので、上層側ゲート絶縁層に、表面の損
傷や欠陥が発生することを防止することができる。また、上層側ゲート絶縁層は、下層側
ゲート絶縁層を部分的にウエットエッチングした際のエッチング液に接触することもない
ので、上層側ゲート絶縁層にはピンホールも発生しない。それ故、保持容量の耐電圧が低
下することを防止することができる。
本発明において、前記上層側ゲート絶縁膜は、前記下層側ゲート絶縁膜より薄く形成さ
れていることが好ましい。
本発明において、前記上層側ゲート絶縁層形成工程および前記半導体層形成工程につい
ては前記素子基板を真空雰囲気中に保持したまま連続して行うことが好ましい。このよう
に構成すると、ゲート絶縁層の表面（上層側ゲート絶縁層の表面）を清浄に保つことがで
きるので、薄膜トランジスタの信頼性を向上することができる。
本発明において、前記下層側ゲート絶縁層および前記上層側ゲート絶縁層を各々、複数
層の絶縁膜により構成してもよいが、前記下層側ゲート絶縁層および前記上層側ゲート絶
縁層を各々、１層の絶縁膜により構成してもよい。
本発明において、前記半導体層は例えばアモルファスシリコン膜からなる。
本発明において、前記上層側ゲート絶縁層はシリコン窒化膜からなることが好ましい。
シリコン窒化膜はシリコン酸化膜に比較して誘電率が高いので、保持容量の占有面積が同
一であれば高い容量を得ることができる。
本発明において、前記上電極は、前記薄膜トランジスタのドレイン電極から前記下電極
と対向する領域まで延びた部分である構成を採用することができる。
本発明において、前記上電極は、前記画素電極のうち、前記下電極と対向する部分であ
る構成を採用してもよい。
本発明において、前記上電極は、前記薄膜トランジスタのドレイン電極に電気的に接続
された透明電極である構成を採用してもよい。このように構成すると、遮光性の上電極を
用いた場合と比較して画素開口率を高めることができる。
本発明では、前記下電極が、前記ゲート線に対して並列して延在する容量線により形成
されている構成を採用することができる。また、本発明では、前記下電極が、当該下電極
が形成された画素領域に対して前記ゲート線の延在方向に対して交差する方向で隣接する
前段の画素領域にゲート信号を供給するゲート線により形成されている構成を採用しても
よい。
本発明に係る電気光学装置は、携帯電話機やモバイルコンピュータなどの電子機器に用
いることができる。
以下、図面を参照して、本発明の実施の形態を説明する。なお、以下の説明に用いた各
図では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に
縮尺を相違させてある。また、以下の説明では、図１４および図１５に示した例との対応
が明確になるように、共通する機能を有する部分には同一の符号を付して説明する。
［実施の形態１］
（液晶装置の全体構成）
図１（ａ）、（ｂ）はそれぞれ、液晶装置（電気光学装置）をその上に形成された各構
成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。図１（ａ
）、（ｂ）において、本形態の液晶装置１は、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）
モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎ
ｇｅｎｃｅ）モード、あるいはＶＡＮ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｅｄ Ｎｅｍａｔ
ｉｃ）モードの透過型のアクティブマトリクス型の液晶装置である。この液晶装置１では
、シール材２２を介して素子基板１０と対向基板２０とが貼り合わされ、その間に液晶１
ｆが保持されている。素子基板１０において、シール材２２の外側に位置する端部領域に
は、データ線駆動用ＩＣ６０、および走査線駆動用ＩＣ３０がＣＯＧ（Ｃｈｉｐ Ｏｎ
Ｇｌａｓｓ）実装されているとともに、基板辺に沿って実装端子１２が形成されている。
シール材２２は、素子基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光
硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするため
のグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。シール材
２２には、その途切れ部分によって液晶注入口２５が形成され、液晶１ｆを注入した後、
封止材２６により封止されている。
詳しくは後述するが、素子基板１０には薄膜トランジスタ１ｃや画素電極２ａがマトリ
クス状に形成され、その表面に配向膜１９が形成されている。対向基板２０には、シール
材２２の内側領域に遮光性材料からなる額縁２４（図１（ｂ）では図示を省略）が形成さ
れ、その内側が画像表示領域１ａになっている。対向基板２０には、図示を省略するが、
各画素の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストラ
イプなどと称せられる遮光膜が形成され、その上層側には、対向電極２８および配向膜２
９が形成されている。図１（ｂ）では図示を省略するが、対向基板２０において、素子基
板１０の各画素に対向する領域には、ＲＧＢのカラーフィルタがその保護膜とともに形成
され、それにより、液晶装置１をモバイルコンピュータ、携帯電話機、液晶テレビなどと
いった電子機器のカラー表示装置として用いることができる。
（素子基板１０の構成）
図２は、図１に示す液晶装置の素子基板の電気的な構成を示す説明図である。図２に示
すように、素子基板１０には、画像表示領域１ａに相当する領域に複数のソース線６ａ（
データ線）およびゲート線３ａ（走査線）が互いに交差する方向に形成され、これらの配
線の交差部分に対応する位置に画素１ｂが構成されている。ゲート線３ａは走査線駆動用
ＩＣ３０から延びており、ソース線６ａはデータ線駆動用ＩＣ６０から延びている。また
、素子基板１０には、液晶１ｆの駆動を制御するための画素スイッチング用の薄膜トラン
ジスタ１ｃが各画素１ｂに形成され、薄膜トランジスタ１ｃのソースにはソース線６ａが
電気的に接続され、薄膜トランジスタ１ｃのゲートにはゲート線３ａが電気的に接続され
ている。
さらに、素子基板１０には、ゲート線３ａと並行して容量線３ｂが形成されている。本
形態では、薄膜トランジスタ１ｃに対して、対向基板２０との間に構成された液晶容量１
ｇが直列に接続されているとともに、液晶容量１ｇに対して並列に保持容量１ｈが接続さ
れている。ここで、容量線３ｂは、走査線駆動用ＩＣ３０に接続されているが、定電位に
保持されている。なお、保持容量１ｈは、前段のゲート線３ａとの間に構成される場合が
あり、この場合、容量線３ｂは省略できる。
このように構成した液晶装置１では、薄膜トランジスタ１ｃを一定期間だけそのオン状
態とすることにより、ソース線６ａから供給される画像信号を各画素１ｂの液晶容量１ｇ
に所定のタイミングで書き込む。液晶容量１ｇに書き込まれた所定レベルの画像信号は、
液晶容量１ｇで一定期間保持されるとともに、保持容量１ｈは、液晶容量１ｇに保持され
た画像信号がリークするのを防止している。
（各画素の構成）
図３（ａ）、（ｂ）は、本発明の実施の形態１に係る液晶装置の画素１つ分の平面図、
およびＡ１−Ｂ１に相当する位置で液晶装置を切断したときの断面図である。図３（ａ）
では、画素電極を太くて長い点線で示し、ゲート線およびそれと同時形成された薄膜を細
い実線で示し、ソース線およびそれと同時形成された薄膜を細い一点鎖線で示し、半導体
層を細くて短い点線で示してある。また、保持容量を構成する誘電体層に相当する部分に
ついては細い二点鎖線で示し、コンタクトホールについては、ゲート線などと同様、細い
実線で示してある。
図３（ａ）に示すように、素子基板１０では、ゲート線３ａとソース線６ａで囲まれた
画素領域１ｅに画素１ｂを構成する以下の要素が構成されている。まず、画素領域１ｅに
は、ボトムゲート型の薄膜トランジスタ１ｃの能動層を構成するアモルファスシリコン膜
からなる半導体層７ａが形成されている。また、ゲート線３ａからの突出部分によってゲ
ート電極が形成されている。薄膜トランジスタ１ｃの能動層を構成する半導体層７ａのう
ち、ソース側の端部には、ソース線６ａがソース電極として重なっており、ドレイン側の
端部にはドレイン電極６ｂが重なっている。また、ゲート線３ａと並列して容量線３ｂが
形成されている。
また、画素領域１ｅには、容量線３ｂからの突出部分を下電極３ｃとし、ドレイン電極
６ｂからの延設部分を上電極６ｃとする保持容量１ｈが形成されている。また、上電極６
ｃに対しては、コンタクトホール８１、９１を介して、ＩＴＯ膜（Ｉｎｄｉｕｍ Ｔｉｎ
Ｏｘｉｄｅ）からなる画素電極２ａが電気的に接続されている。
このように構成した素子基板１０のＡ１−Ｂ１断面は、図３（ｂ）に示すように表され
る。まず、ガラス基板や石英基板からなる絶縁基板１１上には、導電膜からなるゲート線
３ａ（ゲート電極）、および容量線３ｂ（保持容量１ｈの下電極３ｃ）が形成されている
。本形態において、ゲート線３ａおよび容量線３ｂはいずれも、膜厚が１５０ｎｍのネオ
ジウム含有のアルミニウム合金膜の上層に膜厚が２０ｎｍのモリブデン膜を積層した２層
構造になっている。
本形態において、ゲート線３ａの上層側にはゲート線３ａを覆うようにゲート絶縁層４
が形成されている。ゲート絶縁層４の上層のうち、ゲート線３ａの突出部分（ゲート電極
）と部分的に重なる領域には、薄膜トランジスタ１ｃの能動層を構成する半導体層７ａが
形成されている。半導体層７ａのうち、ソース領域の上層には、ドープトシリコン膜から
なるオーミックコンタクト層７ｂ、およびソース線６ａが積層され、ドレイン領域の上層
には、ドープトシリコン膜からなるオーミックコンタクト層７ｃ、およびドレイン電極６
ｂが形成され、薄膜トランジスタ１ｃが構成されている。また、ドレイン電極６ｂの延設
部分によって保持容量１ｈの上電極６ｃが形成されている。本形態において、半導体層７
ａは、膜厚が１５０ｎｍの真性のアモルファスシリコン膜からなり、オーミックコンタク
ト層７ｂ、７ｃは、リンがドープされた膜厚が５０ｎｍのｎ+型のアモルファスシリコン
膜からなる。ソース線６ａおよびドレイン電極６ｂ（上電極６ｃ）はいずれも、下層側か
ら上層側に向けて、膜厚が５ｎｍのモリブデン膜、膜厚が１５００ｎｍのアルミニウム膜
、および膜厚が５０ｎｍのモリブデン膜を積層した３層構造を備えている。
ソース線６ａ、ドレイン電極６ｂ、および上電極６ｃの上層側には、シリコン窒化膜な
どからなるパッシベーション膜８、およびアクリル樹脂などの感光性樹脂層からなる平坦
化膜９が各々、層間絶縁膜として形成されており、平坦化膜９の上層には画素電極２ａが
形成されている。画素電極２ａは、平坦化膜９に形成されたコンタクトホール９１、およ
びパッシベーション膜８に形成されたコンタクトホール８１を介して上電極６ｃに電気的
に接続し、上電極６ｃおよびドレイン電極６ｂを介して薄膜トランジスタ１ｃのドレイン
領域に電気的に接続している。画素電極２ａの表面には配向膜１９が形成されている。本
形態において、パッシベーション膜８は、膜厚が２５０ｎｍのシリコン窒化膜からなり、
画素電極２ａは、膜厚が１００ｎｍのＩＴＯ膜からなる。
このように構成された素子基板１０に対向するように対向基板２０が配置され、素子基
板１０と対向基板２０との間には液晶１ｆが保持されている。対向基板２０には、各色の
カラーフィルタ２７、対向電極２８および配向膜２９が形成されており、画素電極２ａと
対向電極２８との間に液晶容量１ｇ（図２参照）が構成される。なお、対向基板２０の側
にはブラックマトリクスや保護膜などが形成される場合があるが、それらの図示を省略す
る。
（ゲート絶縁層および誘電体層の構成）
本形態の液晶装置１において、ゲート絶縁層４は、下層側の厚いシリコン窒化膜からな
る下層側ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層
との２層構造になっている。本形態において、下層側ゲート絶縁層４ａの膜厚は、薄膜ト
ランジスタの寄生容量の影響を小さくする厚さに形成され、上層側ゲート絶縁膜の膜厚は
下層側ゲート絶縁膜よりも薄く形成される。例えば下層側ゲート絶縁膜は２５０〜５００
ｎｍで好ましくは３００ｎｍであり、上層側ゲート絶縁層４ｂの膜厚は５０〜２００ｎｍ
で好ましくは１００ｎｍである。これらの膜厚は、薄膜トランジスタの書き込み能力、寄
生容量及び保持容量のバランスを考慮した上で最適化して決められる。例えば、高精細で
画素１ｂの寸法が小さな構造の場合（例えば１画素の短辺が４０μｍ以下）、画素１ｃに
おける保持容量１ｈ、液晶容量１ｇが小さくなるが、薄膜トランジスタ１ｃの最小寸法は
フォトリソグラフィの解像度で律則される。このため、このような高精細画素では、薄膜
トランジスタ１ｃの寄生容量が１画素全体の容量に占める割合が高くなる。この寄生容量
の割合(以下、寄生容量比)が大きくなると、電気光学装置１ではフリッカや、クロストー
ク、焼き付きといった表示品位の劣化を招くことが知られており、この寄生容量比が極力
小さくなるように設計を行うのが一般的である。しかしながら、前記のような高精細なレ
イアウトによって寄生容量比が制約を受ける場合、従来の手法では、これを改善すること
が困難である。しかるに本発明の構造、プロセスを用いれば、薄膜トランジスタ１ｃのゲ
ート絶縁膜４の膜厚を保持容量１ｈの側とは全く独立に設定・製造できる。すなわち、前
記の高精細画素においては、ゲート絶縁膜を標準的な条件よりも厚く設定することにより
、薄膜トランジスタ１ｃの寄生容量を低減し、寄生容量比を小さくすることができる。な
お、このような条件設定においては、薄膜トランジスタ１ｃの電流駆動能力（画素１ｂへ
の信号書き込み能力）が低下するが、高精細画素は、書き込む画素容量そのものが小さく
なっているため、このようにゲート絶縁膜の厚さを厚くしても書き込み能力的には問題を
生じないように設計をおこなうことができる。
本形態では、ゲート絶縁層４において下層側ゲート絶縁層４ａは、保持容量１ｈの下電
極３ｃおよび上電極６ｃと平面的に重なる領域で厚さ方向の全体にわたって除去され、開
口４１が形成されている。これに対して、上層側ゲート絶縁層４ｂは、略全面に形成され
ている。このため、ゲート絶縁層４は、下電極３ｃおよび上電極６ｃと平面的に重なる領
域（開口４１と平面的に重なる領域）に、上層側ゲート絶縁層４ｂのみからなる膜厚の薄
い部分を備えており、かかる膜厚の薄い部分によって保持容量１ｈの誘電体層４ｃが構成
されている。ここで、下電極３ｃの上層側のうち、下電極３ｃの端縁に沿ってはゲート絶
縁層４と同一厚の厚い部分が残っており、誘電体層４ｃは、この厚い絶縁膜で囲まれてい
る。このため、下電極３ｃの縁部分や上電極６ｃの縁部分で発生しやすい耐電圧低下を防
止することができる。
（液晶装置１の製造方法）
図４（ａ）〜（ｇ）、および図５（ａ）〜（ｄ）は、本形態の液晶装置１に用いた素子
基板１０の製造方法を示す工程断面図である。なお、素子基板１０を製造するには、素子
基板１０を多数取りできる大型基板の状態で以下の工程が行われるが、以下の説明では、
大型基板についても素子基板１０として説明する。
まず、図４（ａ）に示すゲート電極形成工程において、大型のガラス基板などの絶縁基
板１１の表面に金属膜（膜厚が１５０ｎｍのアルミニウム合金膜と、膜厚が２０ｎｍのモ
リブデン膜との積層膜）を形成した後、フォトリソグラフィ技術を用いて金属膜をパター
ニングし、ゲート線３ａ（ゲート電極）、および容量線３ｂ（下電極３ｃ）を同時形成す
る。
次に、ゲート絶縁層形成工程を行う。本形態において、ゲート絶縁層形成工程では、ま
ず、図４（ｂ）に示す下層側ゲート絶縁層形成工程において、プラズマＣＶＤ法により、
ゲート絶縁層４の下層側を構成する厚い下層側ゲート絶縁層４ａを形成する。本形態にお
いて、下層側ゲート絶縁層４ａは、膜厚が約３００ｎｍのシリコン窒化膜からなる。
次に、図４（ｃ）に示す下層側ゲート絶縁層エッチング工程では、フォトリソグラフィ
技術を用いて、下電極３ｃと平面的に重なる領域に開口を備えたレジストマスク（図示せ
ず）を形成した後、下層側ゲート絶縁層４ａに対して、ＳＦ6などのフッ素系のエッチン
グガスによる反応性イオンエッチング（ドライエッチング）を行い、開口４１を形成する
。このような反応性イオンエッチングは、イオンの物理的なスパッタ効果と、ラジカルの
化学的なエッチング効果の相乗効果を利用するため、異方性に優れ、かつ、高い生産性が
得られる。
次に、図４（ｄ）に示す上層側ゲート絶縁層成膜工程では、プラズマＣＶＤ法により、
ゲート絶縁層４の上層側を構成する薄い上層側ゲート絶縁層４ｂを形成する。本形態にお
いて、上層側ゲート絶縁層４ｂは、膜厚が約１００ｎｍのシリコン窒化膜からなる。その
結果、ゲート線３ａ（ゲート電極）の上層側には、厚い下層側ゲート絶縁層４ａと、薄い
上層側ゲート絶縁層４ｂとからなるゲート絶縁層４が形成される一方、開口４１と平面的
に重なる領域には、上層側ゲート絶縁層４ｂのみからなる誘電体層４ｃが形成される。
次に、図４（ｅ）に示す半導体層形成工程では、プラズマＣＶＤ法により、膜厚が１５
０ｎｍの真性のアモルファスシリコン膜７ｄ、および膜厚が５０ｎｍのｎ+型シリコン膜
７ｅを連続して形成する。その際、図４（ｄ）に示す上層側ゲート絶縁層形成工程を行っ
た素子基板１０を真空雰囲気中に保持したまま、図４（ｅ）に示す半導体層形成工程を行
い、素子基板１０を大気と接触させない。それにより、ゲート絶縁層４（上層側ゲート絶
縁層４ｂ）の表面が清浄な状態でアモルファスシリコン膜７ｄを積層できる。
次に、図４（ｆ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシリ
コン膜７ｄ、およびｎ+型シリコン膜７ｅにエッチングを行い、島状の半導体層７ａ、お
よび島状のｎ+型シリコン膜７ｅを形成する。このエッチングにおいても、ＳＦ6などのフ
ッ素系のエッチングガスを用いた反応性イオンエッチング（ドライエッチング）を行う。
次に、図４（ｇ）に示すように、金属膜（膜厚が５ｎｍのモリブデン膜、膜厚が１５０
０ｎｍのアルミニウム膜、および膜厚が５０ｎｍのモリブデン膜の積層膜）を形成した後
、フォトリソグラフィ技術を用いてパターニングし、ソース線６ａ、ドレイン電極６ｂ、
および上電極６ｃを形成する。続いて、ソース線６ａおよびドレイン電極６ｂをマスクと
して用いて、ソース線６ａとドレイン電極６ｂとの間のｎ+型シリコン膜７ｅをエッチン
グにより除去し、ソース・ドレインの分離を行う。その結果、ソース線６ａおよびドレイ
ン電極６ｂが形成されていない領域からｎ+型シリコン膜７ｅが除去されてオーミックコ
ンタクト層７ｂ、７ｃが形成される。その際、半導体層７ａの表面の一部がエッチングさ
れる。このようにして、ボトムゲート型の画素スイッチング用の薄膜トランジスタ１ｃが
形成されるとともに、保持容量１ｈが形成される。
次に、図５（ａ）に示すように、プラズマＣＶＤ法により、膜厚が２５０ｎｍのシリコ
ン窒化膜からなるパッシベーション膜８を形成する。
次に、図５（ｂ）に示すように、スピンコート法により、アクリル樹脂などの感光性樹
脂を塗布した後、露光、現像して、コンタクトホール９１を備えた平坦化膜９を形成する
。
次に、図５（ｃ）に示すように、フォトリソグラフィ技術を用いてパッシベーション膜
８に対してエッチングを行い、コンタクトホール９１と重なる位置にコンタクトホール８
１を形成する。このエッチングにおいても、ＳＦ6などのフッ素系のエッチングガスを用
いた反応性イオンエッチング（ドライエッチング）を行う。
次に、図５（ｄ）に示すように、スパッタ法により、膜厚が１００ｎｍのＩＴＯ膜を形
成した後、フォトリソグラフィ技術およびウエットエッチングを利用してパターニングし
、画素電極２ａを形成する。その結果、画素電極２ａは、コンタクトホール９１、８１を
介して上電極６ｃに電気的に接続される。続いて、図４に示す配向膜１９を形成するため
のポリイミド膜を形成した後、ラビング処理を施す。
このようにして大型基板の状態で各種配線やＴＦＴを形成した素子基板１０については
、別途形成した大型の対向基板２０とシール材２２で貼り合わせた後、所定のサイズに切
断する。それにより、液晶注入口２５が開口するので、液状注入口２５から素子基板１０
と対向基板２０との間に液晶１ｆを注入した後、液晶注入口２５を封止材２６により封止
する。
（本形態の主な効果）
以上説明したように、本形態の液晶装置１では、薄膜トランジシタ１ｃをボトムゲート
構造で構成したため、上層側ゲート絶縁膜４ｂ、能動層（半導体層７ａ）を構成するため
の真性のアモルファスシリコン膜７ｄ、およびオーミックコンタクト層７ｂ、７ｃを構成
するためのｎ+型シリコン膜７ｅを連続成膜できるため、清浄な上層側ゲート絶縁膜４ｂ
の上層にアモルファスシリコン膜７ｄを形成することができる。しかも、本形態では、上
層側ゲート絶縁膜４ｂ、アモルファスシリコン膜７ｄ、およびオーミックコンタクト層７
ｂ、７ｃを構成する際、素子基板１０を真空雰囲気中に保持し続けるため、上層側ゲート
絶縁膜４ｂの表面の汚染を確実に防止することができる。それ故、ゲート絶縁層４と半導
体層７ａとの界面が清浄であり、薄膜トランジスタ１ｃの信頼性が高い。
また、保持容量１ｈの誘電体層４ｃの厚さがゲート絶縁層４の厚さの１／４倍であるた
め、単位面積当たりの静電容量が４倍である。しかも、誘電体層４ｃを構成する上層側ゲ
ート絶縁層４ｂは、シリコン窒化膜（誘電率が約７〜８）であり、シリコン酸化膜より誘
電率が高いので、保持容量１ｈは、単位面積当たりの静電容量が高い。それ故、保持容量
１ｈは、電荷の保持特性が高い一方、単位面積当たりの容量値が高くなった分、その占有
面積を縮小すれば画素開口率を高めることができる。
さらに、本形態では、ゲート絶縁層４を部分的に薄くした部分を保持容量１ｈの誘電体
層４ｃとして用いるにあたって、下層側ゲート絶縁層４ａを残さず、上層側ゲート絶縁層
４ｂのみで誘電体層４ｃを構成したため、下層側ゲート絶縁層４ａを部分的に残す場合と
違って、エッチング深さのばらつきに起因する保持容量１ｈの容量ばらつきを防止するこ
とができる。
また、本形態では、ゲート絶縁層４を部分的に薄くした部分を保持容量１ｈの誘電体層
４ｃとして用いるにあたって、下層側ゲート絶縁層４ａおよび上層側ゲート絶縁層４ｂの
うち、下層側ゲート絶縁層４ａを除去し、この下層側ゲート絶縁層４ａの上層に形成した
上層側ゲート窒化膜４ｂを保持容量１ｈの誘電体層４ｃとして用いる。このような上層側
ゲート絶縁層４ｂであれば、下層側ゲート絶縁層４ａをドライエッチングにより除去する
際の静電気やプラズマに晒されることがないので、上層側ゲート絶縁層４ｂの欠陥密度が
低い。それ故、保持容量１ｈの耐電圧の低下などといった不具合の発生を防止することが
できる。例えば、図１５を参照して説明した保持容量１ｈの誘電体層４ｃ（下層側ゲート
絶縁層４ａ）は、静電気やプラズマの影響を受けて欠陥密度が０．２個／ｃｍ2であるの
に対して、本形態の保持容量１ｈの誘電体層４ｃ（上層側ゲート絶縁層４ｂ）は、静電気
やプラズマの影響を受けないので、欠陥密度が０．０１個／ｃｍ2であり、著しく少ない
。このような欠陥密度は、２．４ｉｎｃｈのＨＶＧＡ方式の液晶パネルに換算すると、図
１５を参照して説明した保持容量１ｈを備えた液晶装置１では不良発生率が２０％に相当
するのに対して、本形態の保持容量１ｈを備えた液晶装置１によれば不良発生率を１％ま
で低減できることになる。
なお、本形態では、下層側ゲート絶縁層４ａに対してドライエッチングを行って開口４
１を形成したが、ウエットエッチングを行って開口４１を形成してもよい。このような場
合でも、上層側ゲート絶縁層４ｂは、下層側ゲート絶縁層４ａに対するエッチング液に接
触することもないので、上層側ゲート絶縁層４ｂにピンホールが発生することがない。そ
れ故、保持容量１ｈの耐電圧がばらつくことを防止することができる。
［実施の形態２］
図６（ａ）、（ｂ）は、本発明の実施の形態２に係る液晶装置の画素１つ分の平面図、
およびＡ２−Ｂ２に相当する位置で液晶装置を切断したときの断面図である。図７（ａ）
〜（ｇ）は、本形態の液晶装置１に用いた素子基板１０の製造工程のうち、ソース・ドレ
イン電極を形成するまでの工程を示す工程断面図である。図６（ａ）では、画素電極を太
くて長い点線で示し、ゲート線およびそれと同時形成された薄膜を細い実線で示し、ソー
ス線およびそれと同時形成された薄膜を細い一点鎖線で示し、半導体層を細くて短い点線
で示してある。また、保持容量を構成する誘電体層に相当する部分については細い二点鎖
線で示し、コンタクトホールについては、ゲート線などと同様、細い実線で示してある。
また、エッチングストッパ層については、太くて短い太線で示してある。なお、本形態の
基本的な構成は、実施の形態１と同様であるため、共通する部分には同一の符号を付して
それらの説明を省略する。
図６（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０に
おいて、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の薄
膜トランジスタ１ｃと保持容量１ｈとが形成されている。保持容量１ｈは、容量線３ｂか
らの突出部分を下電極３ｃとし、ドレイン電極６ｂからの延設部分を上電極６ｃとしてい
る。ゲート絶縁層４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層
側ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との２
層構造になっている。下層側ゲート絶縁層４ａは、保持容量１ｈの下電極３ｃおよび上電
極６ｃと平面的に重なる領域で厚さ方向の全体にわたって除去され、開口４１が形成され
ている。このため、保持容量１ｈの誘電体層４ｃは、ゲート絶縁層４のうち、膜厚の薄い
部分（下層側ゲート絶縁層４ａ）によって構成されている。なお、下電極３ｃの上層側の
うち、下電極３ｃの端縁に沿ってはゲート絶縁層４と同一厚の絶縁膜が形成されており、
誘電体層４ｃは、この厚い絶縁膜で囲まれている。
本形態では、半導体層７ａの上層側のうち、ソース線６ａ（ソース電極）の端部とドレ
イン電極６ｂの端部との間に挟まれた領域にエッチングストッパ層７ｘが形成されており
、エッチングストッパ層７ｘの上層に被さるようにオーミックコンタクト層７ｂ、７ｃが
形成されている。本形態において、エッチングストッパ層７ｘは、膜厚が１５０ｎｍのシ
リコン窒化膜からなる。その他の構成は、実施の形態１と同様であるため、説明を省略す
る。
このような構成の素子基板１０を製造するには、図７（ａ）に示すゲート電極形成工程
において、絶縁基板１１の表面に金属膜（アルミニウム合金膜とモリブデン膜との積層膜
）を形成した後、フォトリソグラフィ技術を用いて金属膜をパターニングし、ゲート線３
ａ（ゲート電極）、および容量線３ｂ（下電極３ｃ）を形成する。
次に、ゲート絶縁層形成工程を行う。本形態でも、実施の形態１と同様、図７（ｂ）に
示す下層側ゲート絶縁層形成工程において、プラズマＣＶＤ法により、ゲート絶縁層４の
下層側を構成する厚いシリコン窒化膜（下層側ゲート絶縁層４ａ）を形成した後、下層側
ゲート絶縁層エッチング工程において、下層側ゲート絶縁層４ａに対してエッチングを行
い、下電極３ｃと重なる位置に開口４１を形成する。次に、図７（ｃ）に示す上層側ゲー
ト絶縁層成膜工程において、ゲート絶縁層４の上層側を構成する薄いシリコン窒化膜（上
層側ゲート絶縁層４ｂ）を形成する。
次に、図７（ｄ）に示す半導体層形成工程において、プラズマＣＶＤ法により、真性の
アモルファスシリコン膜７ｄを形成する。その際、図７（ｃ）に示す上層側ゲート絶縁層
形成工程を行った素子基板１０については、真空雰囲気中に保持したまま、図７（ｄ）に
示す半導体層形成工程を行い、素子基板１０を大気と接触させない。それにより、ゲート
絶縁層４（上層側ゲート絶縁層４ｂ）の表面が清浄な状態でアモルファスシリコン膜７ｄ
（能動層）を積層できる。次に、アモルファスシリコン膜７ｄの上層側に、膜厚が１５０
ｎｍのシリコン窒化膜を形成した後、シリコン窒化膜をエッチングし、エッチングストッ
パ層７ｘを形成する。このエッチングにおいても、ＳＦ6などのフッ素系のエッチングガ
スを用いた反応性イオンエッチング（ドライエッチング）を行う。
次に、図７（ｅ）に示すように、エッチングストッパ層７ｘの上層側にｎ+型シリコン
膜７ｅを形成する。次に、図７（ｆ）に示すように、アモルファスシリコン膜７ｄおよび
ｎ+型シリコン膜７ｅに対してフォトリソグラフィ技術を利用してドライエッチングを行
い、島状の半導体層７ａおよびｎ+型シリコン膜７ｅを形成する。
次に、図７（ｇ）に示すように、金属膜（モリブデン膜、アルミニウム膜、およびモリ
ブデン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてパターニングし、ソ
ース線６ａ、ドレイン電極６ｂ、および上電極６ｃを形成する。続いて、ソース線６ａお
よびドレイン電極６ｂをマスクとして用いて、ソース線６ａとドレイン電極６ｂとの間の
ｎ+型シリコン膜７ｅをエッチングにより除去し、ソース・ドレインの分離を行う。その
結果、ソース線６ａおよびドレイン電極６ｂが形成されていない領域からｎ+型シリコン
膜７ｅが除去されてオーミックコンタクト層７ｂ、７ｃが形成される。その際、エッチン
グストッパ層７ｘは、半導体層７ａを保護する機能を担う。このようにして、ボトムゲー
ト型の画素スイッチング用の薄膜トランジスタ１ｃが形成されるとともに、保持容量１ｈ
が形成される。それ以降の工程は、実施の形態１と同様であるため、説明を省略する。
このように本形態では、保持容量１ｈの基本的な構成が実施の形態１と同様であるため
、信頼性が高い薄膜トランジスタ１ｃを形成できるとともに、容量が高くて耐電圧が安定
した保持容量１ｈを形成できるなど、実施の形態１と同様な効果を奏する。
また、図７（ｄ）に示すように、エッチングストッパ層７ｘを形成する際、アモルファ
スシリコン膜７ｄは、上層側ゲート絶縁層４ｂを保護する機能を担う。それ故、エッチン
グストッパ層７ｘを形成した場合でも、誘電体層４ｃとして用いられる上層側ゲート絶縁
層４ｂに欠陥が発生するのを防止できる。
［実施の形態３］
図８（ａ）、（ｂ）は、本発明の実施の形態３に係る液晶装置の画素１つ分の平面図、
およびＡ３−Ｂ３相当する位置で液晶装置を切断したときの断面図である。図９（ａ）〜
（ｇ）は、本形態の液晶装置１に用いた素子基板１０の製造工程のうち、ソース・ドレイ
ン電極を形成するまでの工程を示す工程断面図である。図８（ａ）では、画素電極を太く
て長い点線で示し、ゲート線およびそれと同時形成された薄膜を細い実線で示し、ソース
線およびそれと同時形成された薄膜を細い一点鎖線で示し、半導体層を細くて短い点線で
示してある。また、保持容量を構成する誘電体層に相当する部分については細い二点鎖線
で示し、コンタクトホールについては、ゲート線などと同様、細い実線で示してある。ま
た、保持容量の上電極については、太い一点鎖線で示してある。なお、本形態の基本的な
構成は、実施の形態１と同様であるため、共通する部分には同一の符号を付してそれらの
説明を省略する。
図８（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０に
おいて、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の薄
膜トランジスタ１ｃと、保持容量１ｈとが形成されている。
本形態において、保持容量１ｈは、容量線３ｂからの突出部分を下電極３ｃとしている
点では実施の形態１と同様である。但し、保持容量１ｈの上電極５ａは、ゲート絶縁層４
とドレイン電極６ｂの層間に形成されたＩＴＯ膜によって構成されており、上電極５ａは
、ドレイン電極６ｂとの部分的な重なり部分によりドレイン電極６ｂに電気的に接続され
ている。本形態において、上電極５ａを構成するＩＴＯ膜の膜厚は５０ｎｍである。なお
、上電極５ａに対しては、コンタクトホール８１、９１を介して、平坦化膜９の上層に形
成された画素電極２ａが電気的に接続されている。
ゲート絶縁層４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層側
ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との２層
構造になっている。下層側ゲート絶縁層４ａは、保持容量１ｈの下電極３ｃおよび上電極
５ａと平面的に重なる領域で厚さ方向の全体にわたって除去され、開口４１が形成されて
いる。このため、保持容量１ｈの誘電体層４ｃは、ゲート絶縁層４のうち、膜厚の薄い部
分（下層側ゲート絶縁層４ａ）によって構成されている。なお、下電極３ｃの上層側のう
ち、下電極３ｃの端縁に沿ってはゲート絶縁層４と同一厚の絶縁膜が形成されており、誘
電体層４ｃは、この厚い絶縁膜で囲まれている。その他の構成は、実施の形態１と同様で
あるため、説明を省略する。
このような構成の素子基板１０を製造するには、図９（ａ）に示すゲート電極形成工程
において、絶縁基板１１の表面に金属膜（アルミニウム合金膜とモリブデン膜との積層膜
）を形成した後、フォトリソグラフィ技術を用いて金属膜をパターニングし、ゲート線３
ａ（ゲート電極）、および容量線３ｂ（下電極３ｃ）を形成する。
次に、ゲート絶縁層形成工程を行う。本形態でも、実施の形態１と同様、図９（ｂ）に
示す下層側ゲート絶縁層形成工程において、プラズマＣＶＤ法により、ゲート絶縁層４の
下層側を構成する厚いシリコン窒化膜（下層側ゲート絶縁層４ａ）を形成した後、下層側
ゲート絶縁層エッチング工程において、下層側ゲート絶縁層４ａに対してエッチングを行
い、下電極３ｃと重なる位置に開口４１を形成する。次に、図９（ｃ）に示す上層側ゲー
ト絶縁層成膜工程において、ゲート絶縁層４の上層側を構成する薄いシリコン窒化膜（上
層側ゲート絶縁層４ｂ）を形成する。
次に、図９（ｄ）に示す半導体層形成工程において、真性のアモルファスシリコン膜７
ｄ、およびｎ+型シリコン膜７ｅを順次、形成する。その際、図９（ｃ）に示す上層側ゲ
ート絶縁層形成工程を行った素子基板１０については、真空雰囲気中に保持したまま、図
９（ｄ）に示す半導体層形成工程を行い、素子基板１０を大気と接触させない。それによ
り、ゲート絶縁層４（上層側ゲート絶縁層４ｂ）の表面が清浄な状態でアモルファスシリ
コン膜７ｄ（能動層）を積層できる。
次に、図９（ｅ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシリ
コン膜７ｄ、およびｎ+型シリコン膜７ｅにドライエッチングを行い、島状の半導体層７
ａ、および島状のｎ+型シリコン膜７ｅを形成する。
次に、図９（ｆ）に示す上電極形成工程において、スパッタ法により、膜厚が５０ｎｍ
のＩＴＯ膜を形成した後、フォトリソグラフィ技術を用いて、ＩＴＯ膜にウエットエッチ
ングを行い、上電極５ａを形成する。このようにして、保持容量１ｈが形成される。
次に、図９（ｇ）に示すように、金属膜（モリブデン膜、アルミニウム膜、およびモリ
ブデン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてパターニングし、ソ
ース線６ａ、ドレイン電極６ｂ、および上電極６ｃを形成する。続いて、ソース線６ａお
よびドレイン電極６ｂをマスクとして用いて、ソース線６ａとドレイン電極６ｂとの間の
ｎ+型シリコン膜７ｅをエッチングにより除去し、ソース・ドレインの分離を行う。その
結果、ソース線６ａおよびドレイン電極６ｂが形成されていない領域からｎ+型シリコン
膜７ｅが除去されてオーミックコンタクト層７ｂ、７ｃが形成される。このようにして、
ボトムゲート型の画素スイッチング用の薄膜トランジスタ１ｃが形成される。それ以降の
工程は、実施の形態１と同様であるため、説明を省略する。
このように本形態では、保持容量１ｈの基本的な構成が実施の形態１と同様であるため
、信頼性が高い薄膜トランジスタ１ｃを形成できるとともに、容量が高くて耐電圧が安定
した保持容量１ｈを形成できるなど、実施の形態１と同様な効果を奏する。
また、上電極５ａとしてＩＴＯ膜（透明電極）を用いたため、ドレイン電極６ｂの延設
部分を上電極として用いた場合と比較して、画素開口率を高めることができる。
［実施の形態４］
図１０（ａ）、（ｂ）は、本発明の実施の形態４に係る液晶装置の画素１つ分の平面図
、およびＡ４−Ｂ４に相当する位置で液晶装置を切断したときの断面図である。図１１（
ａ）〜（ｇ）は、本形態の液晶装置１に用いた素子基板１０の製造工程のうち、ソース・
ドレイン電極を形成するまでの工程を示す工程断面図である。図１０（ａ）では、画素電
極を太くて長い点線で示し、ゲート線およびそれと同時形成された薄膜を細い実線で示し
、ソース線およびそれと同時形成された薄膜を細い一点鎖線で示し、半導体層を細くて短
い点線で示してある。また、保持容量を構成する誘電体層に相当する部分については細い
二点鎖線で示し、コンタクトホールについては、ゲート線などと同様、細い実線で示して
ある。なお、本形態の基本的な構成は、実施の形態１と同様であるため、共通する部分に
は同一の符号を付してそれらの説明を省略する。
図１０（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０
において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の
薄膜トランジスタ１ｃと、保持容量１ｈとが形成されている。但し、実施の形態１〜３と
違って、本形態では、平坦化膜が形成されておらず、画素電極２ａは、ゲート絶縁層４と
ドレイン電極６ｂの層間に形成され、ドレイン電極６ｂとの部分的な重なり部分によって
ドレイン電極６ｂに電気的に接続されている。
また、保持容量１ｈは、容量線３ｂからの突出部分を下電極３ｃとしている点では実施
の形態１と同様である。但し、保持容量１ｈの上電極は、画素電極２ａのうち、下電極３
ｃと平面的に重なる部分によって構成されている。
ゲート絶縁層４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層側
ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との２層
構造になっている。下層側ゲート絶縁層４ａは、保持容量１ｈの下電極３ｃおよび画素電
極２ａと平面的に重なる領域で厚さ方向の全体にわたって除去され、開口４１が形成され
ている。このため、保持容量１ｈの誘電体層４ｃは、ゲート絶縁層４のうち、膜厚の薄い
部分（下層側ゲート絶縁層４ａ）によって構成されている。なお、下電極３ｃの上層側の
うち、下電極３ｃの端縁に沿ってはゲート絶縁層４と同一厚の絶縁膜が形成されており、
誘電体層４ｃは、この厚い絶縁膜で囲まれている。その他の構成は、実施の形態１と同様
であるため、説明を省略する。
このような構成の素子基板１０を製造するには、図１１（ａ）に示すゲート電極形成工
程において、絶縁基板１１の表面に金属膜（アルミニウム合金膜とモリブデン膜との積層
膜）を形成した後、フォトリソグラフィ技術を用いて金属膜をパターニングし、ゲート線
３ａ（ゲート電極）、および容量線３ｂ（下電極３ｃ）を形成する。
次に、ゲート絶縁層形成工程を行う。本形態でも、実施の形態１と同様、図１１（ｂ）
に示す下層側ゲート絶縁層形成工程において、プラズマＣＶＤ法により、ゲート絶縁層４
の下層側を構成する厚いシリコン窒化膜（下層側ゲート絶縁層４ａ）を形成した後、下層
側ゲート絶縁層エッチング工程において、下層側ゲート絶縁層４ａに対してエッチングを
行い、下電極３ｃと重なる位置に開口４１を形成する。次に、図１１（ｃ）に示す上層側
ゲート絶縁層成膜工程において、ゲート絶縁層４の上層側を構成する薄いシリコン窒化膜
（上層側ゲート絶縁層４ｂ）を形成する。
次に、図１１（ｄ）に示す半導体層形成工程において、真性のアモルファスシリコン膜
７ｄ、およびｎ+型シリコン膜７ｅを順次、形成する。その際、図１１（ｃ）に示す上層
側ゲート絶縁層形成工程を行った素子基板１０については、真空雰囲気中に保持したまま
、図１１（ｄ）に示す半導体層形成工程を行い、素子基板１０を大気と接触させない。そ
れにより、ゲート絶縁層４（上層側ゲート絶縁層４ｂ）の表面が清浄な状態でアモルファ
スシリコン膜７ｄ（能動層）を積層できる。
次に、図１１（ｅ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシ
リコン膜７ｄ、およびｎ+型シリコン膜７ｅにドライエッチングを行い、島状の半導体層
７ａ、および島状のｎ+型シリコン膜７ｅを形成する。
次に、図１１（ｆ）に示す画素電極形成工程（上電極形成工程において、ＩＴＯ膜を形
成した後、フォトリソグラフィ技術を用いて、ＩＴＯ膜にエッチングを行い、画素２ａを
形成する。このようにして、保持容量１ｈが形成される。
次に、図１１（ｇ）に示すように、金属膜（モリブデン膜、アルミニウム膜、およびモ
リブデン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてパターニングし、
ソース線６ａ、ドレイン電極６ｂ、および上電極６ｃを形成する。続いて、ソース線６ａ
およびドレイン電極６ｂをマスクとして用いて、ソース線６ａとドレイン電極６ｂとの間
のｎ+型シリコン膜７ｅをエッチングにより除去し、ソース・ドレインの分離を行う。そ
の結果、ソース線６ａおよびドレイン電極６ｂが形成されていない領域からｎ+型シリコ
ン膜７ｅが除去されてオーミックコンタクト層７ｂ、７ｃが形成される。このようにして
、ボトムゲート型の画素スイッチング用の薄膜トランジスタ１ｃが形成される。それ以降
の工程は、実施の形態１と同様であるため、説明を省略する。
このように本形態では、保持容量１ｈの基本的な構成が実施の形態１と同様であるため
、信頼性が高い薄膜トランジスタ１ｃを形成できるとともに、容量が高くて耐電圧が安定
した保持容量１ｈを形成できるなど、実施の形態１と同様な効果を奏する。
また、保持容量１ｈの上電極として、ＩＴＯ膜（透明電極）からなる画素電極２ａの一
部を用いたため、ドレイン電極６ｂの延設部分を上電極として用いた場合と比較して、画
素開口率を高めることができる。
［実施の形態５］
図１２（ａ）、（ｂ）は、本発明の実施の形態５に係る液晶装置の画素１つ分の平面図
、およびＡ５−Ｂ５に相当する位置で液晶装置を切断したときの断面図である。図１２（
ａ）では、画素電極を太くて長い点線で示し、ゲート線およびそれと同時形成された薄膜
を細い実線で示し、ソース線およびそれと同時形成された薄膜を細い一点鎖線で示し、半
導体層を細くて短い点線で示してある。また、保持容量を構成する誘電体層に相当する部
分については細い二点鎖線で示し、コンタクトホールについては、ゲート線などと同様、
細い実線で示してある。なお、本形態の基本的な構成は、実施の形態１と同様であるため
、共通する部分には同一の符号を付してそれらの説明を省略する。
図１２（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０
において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の
薄膜トランジスタ１ｃと、保持容量１ｈとが形成されている。但し、実施の形態１〜４と
違って、本形態では、容量線が形成されておらず、走査方向（ゲート線３ａの延在方向と
交差する方向／ソース線６ａの延在方向）における前段側のゲート線３ａの一部によって
保持容量１ｈの下電極３ｃが構成されている。
また、保持容量１hでは、下電極３ｃと重なる領域に上電極６ｄが形成されており、本
形態では、上電極６ｄとしては、ソース線６ａやドレイン電極６ｂと同時形成された金属
層が用いられている。ここで、上電極６ｄは、ドレイン電極６ｂと分離して形成されてい
る。このため、平坦化膜９の上層に形成された画素電極２ａは、パッシベーション膜８の
コンタクトホール８１、および平坦化膜９のコンタクトホール９１を介して上電極６ｄに
電気的に接続し、パッシベーション膜８のコンタクトホール８２、および平坦化膜９のコ
ンタクトホール９２を介してドレイン電極６ｂに電気的に接続している。
ゲート絶縁層４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層側
ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との２層
構造になっている。下層側ゲート絶縁層４ａは、保持容量１ｈの下電極３ｃおよび上電極
６ｄと平面的に重なる領域で厚さ方向の全体にわたって除去され、開口４１が形成されて
いる。このため、保持容量１ｈの誘電体層４ｃは、ゲート絶縁層４のうち、膜厚の薄い部
分（下層側ゲート絶縁層４ａ）によって構成されている。なお、下電極３ｃの上層側のう
ち、下電極３ｃの端縁に沿ってはゲート絶縁層４と同一厚の絶縁膜が形成されており、誘
電体層４ｃは、この厚い絶縁膜で囲まれている。その他の構成は、実施の形態１と同様で
あるため、説明を省略する。
このような構成の素子基板１０は、基本的には実施の形態１と同様な方法で製造できる
。すなわち、図４（ａ）に示すゲート電極形成工程では、容量線を形成しないとともに、
ゲート線３ａを図１２（ａ）に示す平面形状に形成する。また、図４（ｇ）に示すソース
・ドレイン電極形成工程においてソース線６ａおよびドレイン電極６ｂを形成する際、上
電極６ｄを形成する。さらに、図５（ｂ）に示す平坦化膜形成工程では、コンタクトホー
ル９１、９２を備えた平坦化膜９を形成するとともに、図５（ｃ）に示すコンタクトホー
ル形成工程では、フォトリソグラフィ技術を用いてパッシベーション膜８に対してエッチ
ングを行う際、コンタクトホール９１、９２と重なる位置にコンタクトホール８１、８２
を形成する。
［その他の実施の形態］
上記実施の形態では、ゲート絶縁層４を構成する下層側ゲート絶縁層４ａおよび上層側
ゲート絶縁層４ｂのいずれもが同一の絶縁膜からなる構成であったが、下層側ゲート絶縁
層４ａおよび上層側ゲート絶縁層４ｂが異なる絶縁膜からなる構成であってもよい。この
場合、ゲート絶縁層４をシリコン酸化膜とシリコン窒化膜とによって構成する場合、誘電
体層４ｃとして利用する上層側ゲート絶縁層４ｂについては誘電率の高いシリコン窒化膜
により構成することが好ましい。また、上記実施の形態では、下層側ゲート絶縁層４ａお
よび上層側ゲート絶縁層４ｂは各々、１層の絶縁膜からなる構成であったが、下層側ゲー
ト絶縁層４ａおよび上層側ゲート絶縁層４ｂが各々、複数層の絶縁膜からなる構成であっ
てもよい。
上記実施の形態では、ゲート絶縁層４を部分的に薄くした部分を保持容量１ｈの誘電体
層４ｃとして用いるにあたって、下電極３ｃの外周縁より内側領域のみで下層側ゲート絶
縁層４ａを除去して開口４１を形成したが、下電極３ｃの縁部分や上電極の縁部分で発生
しやすい耐電圧低下が問題とならない場合や、他の対策が施されている場合には、下電極
３ｃや上電極よりも広い領域にわたって下層側ゲート絶縁層４ａを除去してもよい。
上記実施の形態では、ゲート線３ａにアルミニウム合金膜とモリブデン膜との多層膜を
用い、ソース線６ａにアルミニウム膜とモリブデン膜との多層膜を用いたが、これらの配
線にはその他の金属膜を用いることができ、さらには、シリサイド膜などといった導電膜
を用いてもよい。また、上記実施の形態では半導体層７ａとして真性のアモルファスシリ
コン膜を用いたが、その他のシリコン膜や、有機半導体膜、酸化亜鉛などの透明半導体膜
を用いてもよい。
また、上記実施の形態では、透過型の液晶装置を例に説明したが、半透過反射型の液晶
装置や全反射型の液晶装置に本発明を適用してもよい。また、上記実施の形態では、ＴＮ
モード、ＥＣＢモード、ＶＡＮモードのアクティブマトリクス型の液晶装置を例に説明し
たが、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード等の他のモードを本発明
の液晶装置（電気光学装置）に適用してもよい。
さらに、電気光学装置として液晶装置に限らず、例えば、有機ＥＬ（エレクトロルミネ
ッセンス）装置でも、有機ＥＬ膜を電気光学物質として保持する素子基板上の各画素領域
に、薄膜トランジスタと、該薄膜トランジスタに電気的に接続された画素電極と、前記薄
膜トランジスタのゲート絶縁層より下層側に下電極を具備する保持容量とが形成されるの
で、かかる有機ＥＬ装置に本発明を適用してもよい。
［電子機器の実施形態］
図１３は、本発明に係る液晶装置を各種の電子機器の表示装置として用いる場合の一実
施形態を示している。ここに示す電子機器は、パーソナルコンピュータや携帯電話機など
であり、表示情報出力源１７０、表示情報処理回路１７１、電源回路１７２、タイミング
ジェネレータ１７３、そして液晶装置１を有する。また、液晶装置１は、パネル１７５お
よび駆動回路１７６を有しており、前述した液晶装置１を用いることができる。表示情報
出力源１７０は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等といったメモリ、各種ディスク等といったストレージ
ユニット、デジタル画像信号を同調出力する同調回路等を備え、タイミングジェネレータ
１７３によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号
等といった表示情報を表示情報処理回路１７１に供給する。表示情報処理回路１７１は、
シリアル−パラレル変換回路や、増幅・反転回路、ローテーション回路、ガンマ補正回路
、クランプ回路等といった周知の各種回路を備え、入力した表示情報の処理を実行して、
その画像信号をクロック信号ＣＬＫと共に駆動回路１７６へ供給する。電源回路１７２は
、各構成要素に所定の電圧を供給する。
（ａ）、（ｂ）はそれぞれ、液晶装置（電気光学装置）をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。 図１に示す液晶装置の素子基板の電気的な構成を示す説明図である。 （ａ）、（ｂ）はそれぞれ、本発明の実施の形態１に係る液晶装置の画素１つ分の平面図、およびＡ１−Ｂ１に相当する位置で液晶装置を切断したときの断面図である。 （ａ）〜（ｇ）は、図３に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。 （ａ）〜（ｄ）は、図３に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。 （ａ）、（ｂ）はそれぞれ、本発明の実施の形態２に係る液晶装置の画素１つ分の平面図、およびＡ２−Ｂ２に相当する位置で液晶装置を切断したときの断面図である。 （ａ）〜（ｇ）は、図６に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。 （ａ）、（ｂ）はそれぞれ、本発明の実施の形態３に係る液晶装置の画素１つ分の平面図、およびＡ３−Ｂ３に相当する位置で液晶装置を切断したときの断面図である。 （ａ）〜（ｇ）は、図８に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。 （ａ）、（ｂ）はそれぞれ、本発明の実施の形態４に係る液晶装置の画素１つ分の平面図、およびＡ４−Ｂ４に相当する位置で液晶装置を切断したときの断面図である。 （ａ）〜（ｇ）は、図１０に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。 （ａ）、（ｂ）はそれぞれ、本発明の実施の形態５に係る液晶装置の画素１つ分の平面図、およびＡ５−Ｂ５に相当する位置で液晶装置を切断したときの断面図である。 本発明に係る液晶装置を各種の電子機器の表示装置として用いた場合の説明図である。 （ａ）、（ｂ）はそれぞれ、従来の液晶装置の画素１つ分の平面図、およびＡ１１−Ｂ１１に相当する位置で液晶装置を切断したときの断面図である。 （ａ）〜（ｅ）は、参考例に係る液晶装置に用いた素子基板の製造方法を示す工程断面図である。
符号の説明
１・・液晶装置（電気光学装置）、１ｂ・・画素、１ｃ・・薄膜トランジスタ、１ｅ・・
画素形成領域、１ｆ・・液晶、１ｇ・・液晶容量、１ｈ・・保持容量、２ａ・・画素電極
、３ａ・・ゲート線（ゲート電極／走査線）、３ｂ・・容量線、３ｃ・・保持容量の下電
極、４・・ゲート絶縁層、４ａ・・下層側ゲート絶縁層、４ｂ・・上層側ゲート絶縁層、
４ｃ・・誘電体層、６ａ・・ソース線（データ線）、６ｂ・・ドレイン電極、５ａ、６ｃ
、６ｄ・・保持容量の上電極

Claims (11)

  1. 素子基板上の複数の各画素領域の各々に、ゲート電極、ゲート絶縁層および半導体層が
    積層された薄膜トランジスタと、該薄膜トランジスタのドレイン領域に電気的に接続され
    た画素電極と、前記ゲート絶縁層を挟んで対向する下電極および上電極を備えた保持容量
    と、を有する電気光学装置において、
    前記薄膜トランジスタは、前記ゲート電極、前記ゲート絶縁層および前記半導体層が下
    層側から順に積層され、
    前記ゲート絶縁層は、１層乃至複数層の絶縁膜からなる下層側ゲート絶縁層と、１層乃
    至複数層の絶縁膜からなる上層側ゲート絶縁層と、を備え、
    前記下層側ゲート絶縁層は、前記薄膜トランジスタの寄生容量を小さくする厚さに形成
    されているとともに前記下電極および前記上電極と重なる部分で除去されていることを特
    徴とする電気光学装置。
  2. 前記上層側ゲート絶縁膜は、前記下層側ゲート絶縁膜より薄く形成されていることを特
    徴とする請求項１に記載の電気光学装置。
  3. 前記下層側ゲート絶縁層は１層の絶縁膜から構成され、前記上層側ゲート絶縁層は１層
    の絶縁膜から構成されていることを特徴とする請求項１または２に記載の電気光学装置。
  4. 前記半導体層はアモルファスシリコン膜からなることを特徴とする請求項１乃至３に記
    載の電気光学装置。
  5. 前記上層側ゲート絶縁層はシリコン窒化膜からなることを特徴とする請求項１乃至４の
    何れか一項に記載の電気光学装置。
  6. 前記上電極は、前記薄膜トランジスタのドレイン電極から前記下電極と対向する領域ま
    で延びた部分であることを特徴とする請求項１乃至５の何れか一項に記載の電気光学装置
    。
  7. 前記上電極は、前記薄膜トランジスタのドレイン電極に電気的に接続された透明電極で
    あることを特徴とする請求項１乃至５の何れか一項に記載の電気光学装置。
  8. 前記上電極は、前記画素電極のうち、前記下電極と対向する部分であることを特徴とす
    る請求項１乃至５の何れか一項に記載の電気光学装置。
  9. 請求項１乃至８の何れか一項に記載の電気光学装置を備えていることを特徴とする電子
    機器。
  10. 素子基板上の複数の各画素領域の各々に、ゲート電極、ゲート絶縁層および半導体層が
    積層された薄膜トランジスタと、該薄膜トランジスタのドレイン領域に電気的に接続され
    た画素電極と、前記ゲート絶縁層を挟んで対向する下電極および上電極を備えた保持容量
    と、を有する電気光学装置の製造方法において、
    前記ゲート電極を前記下電極と同時形成するゲート電極形成工程と、
    前記ゲート絶縁層を形成するゲート絶縁層形成工程と、
    前記半導体層を形成する半導体層形成工程とを有し、
    前記ゲート絶縁層形成工程では、前記ゲート絶縁層の下層側を前記薄膜トランジスタの
    寄生容量を小さくする厚さに構成する１層乃至複数層の絶縁膜を形成する下層側ゲート絶
    縁層形成工程と、該下層側ゲート絶縁層形成工程で形成された絶縁膜において前記下電極
    と重なる部分を除去する下層側ゲート絶縁層エッチング工程と、前記ゲート絶縁層の上層
    側を構成する１層乃至複数層の絶縁膜を形成する上層側ゲート絶縁層形成工程と、を行う
    ことを特徴とする電気光学装置の製造方法。
  11. 前記上層側ゲート絶縁層形成工程および前記半導体層形成工程については前記素子基板
    を真空雰囲気中に保持したまま連続して行うことを特徴とする請求項１０に記載の電気光
    学装置の製造方法。
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