JP5418421B2 - 液晶表示素子 - Google Patents
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Description
請求項3に記載の発明は、請求項1又は2に記載の液晶表示素子において、前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする。
請求項4に記載の発明は、請求項1乃至3の何れか1項に記載の液晶表示素子において、前記ゲート電極と前記エッチング防止層と前記補助容量電極は、前記薄膜トランジスタに対応する領域では、前記エッチング防止層の前記第1の方向の長さの中心における、前記第1の方向に直交する第2の方向に沿った軸を対称軸として、互いのエッジ間距離が、前記第1の方向において前記対称軸に対して対称になるように配置されていることを特徴とする。
請求項6に記載の発明は、請求項1乃至5の何れか1項に記載の液晶表示素子において、前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、前記エッチング防止層は、透光性の材料からなることを特徴とする。
また、請求項7に記載の液晶表示素子は、共通電極と画素電極との間に配置された液晶層と、ソース電極及びドレイン電極の何れか一方が前記画素電極に接続された薄膜トランジスタと、前記共通電極と等しい電位に設定されるとともに、少なくとも一部が前記薄膜トランジスタに重なるように配置された補助容量電極と、を備え、前記薄膜トランジスタは、半導体層と、前記半導体層に接するように配置された絶縁性材料からなるエッチング防止層と、前記エッチング防止層との間に前記半導体層が介在するように配置されたゲート電極と、を有し、前記補助容量電極のうちの前記ゲート電極と重なる領域は、前記薄膜トランジスタにおけるチャネル長方向に沿う第1の方向の長さが、前記ゲート電極の前記第1の方向の長さよりも短く且つ前記エッチング防止層の前記第1の方向の長さよりも長いことを特徴とする。
請求項8に記載の発明は、請求項7に記載の液晶表示素子において、前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする。
請求項9に記載の発明は、請求項7又は8に記載の液晶表示素子において、前記補助容量電極は、前記ソース電極または前記ドレイン電極として成膜された導電層と前記画素電極として成膜された導電層との間の層として配置されていることを特徴とする。
請求項10に記載の発明は、請求項9に記載の液晶表示素子において、前記画素電極の方が前記共通電極よりも前記補助容量電極に近い側の層として配置されていることを特徴とする。
請求項11に記載の発明は、請求項7乃至10の何れか1項に記載の液晶表示素子において、前記ゲート電極、前記エッチング防止層及び前記補助容量電極は、前記薄膜トランジスタに対応する領域では、前記エッチング防止層の前記第1の方向の長さの中心における、前記第1の方向に直交する第2の方向に沿った軸を対称軸として、互いのエッジ間距離が、前記第1の方向において前記対称軸に対して対称になるように配置されていることを特徴とする。
請求項12に記載の発明は、請求項7乃至11の何れか1項に記載の液晶表示素子において、前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、前記エッチング防止層は、透光性の材料からなることを特徴とする。
また、請求項13に記載の液晶表示素子は、第1の方向に延伸するように配置された走査線と、ソース電極及びドレイン電極の何れか一方が画素電極に接続された薄膜トランジスタと、前記画素電極との間で補助容量を形成するとともに、少なくとも一部が前記薄膜トランジスタに重なるように配置された補助容量電極と、を備え、前記薄膜トランジスタは、半導体層と、前記半導体層に接するように配置された絶縁性材料からなるエッチング防止層と、前記エッチング防止層との間に前記半導体層が介在するように配置されるとともに前記走査線に接続されたゲート電極と、を有し、前記補助容量電極のうちの前記ゲート電極と重なる領域は、前記第1の方向に直交する第2の方向の長さが、前記ゲート電極の前記第2の方向の長さよりも短く且つ前記エッチング防止層の前記第2の方向の長さよりも長いことを特徴とする。
請求項14に記載の発明は、請求項13に記載の液晶表示素子において、前記薄膜トランジスタよりも前記補助容量電極の方が液晶層に近い側に配置されていることを特徴とする。
請求項15に記載の発明は、請求項13又は14に記載の液晶表示素子において、前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする。
請求項16に記載の発明は、請求項13乃至15の何れか1項に記載の液晶表示素子において、前記ゲート電極、前記エッチング防止層及び前記補助容量電極は、前記薄膜トランジスタに対応する領域では、前記エッチング防止層の前記第2の方向の長さの中心における、前記第1の方向に沿った軸を対称軸として、互いのエッジ間距離が、前記第2の方向に沿う方向において前記対称軸に対して対称になるように配置されていることを特徴とする。
請求項17に記載の発明は、請求項13乃至16の何れか1項に記載の液晶表示素子において、前記補助容量電極は、前記ソース電極または前記ドレイン電極として成膜された導電層と前記画素電極として成膜された導電層との間の層として配置されていることを特徴とする。
請求項18に記載の発明は、請求項13乃至17の何れか1項に記載の液晶表示素子において、前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、前記エッチング防止層は、透光性の材料からなることを特徴とする。
請求項19に記載の発明は、請求項13乃至18の何れか1項に記載の液晶表示素子において、前記薄膜トランジスタは、チャネル幅方向が前記第1の方向に沿うように配置されていることを特徴とする。
請求項20に記載の発明は、請求項19に記載の液晶表示素子において、前記ゲート極は前記走査線の一部として設けられていることを特徴とする。
図1(a)及び図1(b)に示すように、アクティブマトリクス型の液晶表示素子1は、第1の基板2と第2の基板3とが互いに対向するように配置されている。第1の基板2と第2の基板3は、枠形状に形成されたシール材4により貼りあわされている。また、第1の基板2と第2の基板3との間には、シール材4に囲まれた領域に液晶が充填されることにより、液晶層5が形成されている。そして、液晶表示素子1は、表示領域6に、複数の表示画素がマトリクス状に配列されている。
Claims (20)
- ソース電極及びドレイン電極の何れか一方が画素電極に接続された薄膜トランジスタと、
前記画素電極との間で補助容量を形成するとともに、少なくとも一部が前記薄膜トランジスタに重なるように配置された補助容量電極と、
を備え、
前記薄膜トランジスタは、半導体層と、該半導体層に接するように配置された絶縁性材料からなるエッチング防止層と、前記エッチング防止層との間に前記半導体層が介在するように配置されたゲート電極と、
を有し、
前記補助容量電極のうちの前記薄膜トランジスタの前記ゲート電極と重なる領域は、前記薄膜トランジスタにおけるチャネル長方向に沿う第1の方向の長さが、前記ゲート電極の前記第1の方向の長さよりも短く、且つ、前記エッチング防止層の前記第1の方向の長さよりも長いことを特徴とする液晶表示素子。 - 前記薄膜トランジスタよりも前記補助容量電極の方が液晶層に近い側に配置されていることを特徴とする請求項1に記載の液晶表示素子。
- 前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする請求項1又は2に記載の液晶表示素子。
- 前記ゲート電極と前記エッチング防止層と前記補助容量電極は、前記薄膜トランジスタに対応する領域では、前記エッチング防止層の前記第1の方向の長さの中心に前記第1の方向に直交する第2の方向に沿って設けられた軸を対称軸として、互いのエッジ間距離が、前記第1の方向において前記対称軸に対して対称になるように配置されていることを特徴とする請求項1乃至3の何れか1項に記載の液晶表示素子。
- 前記補助容量電極は、前記薄膜トランジスタのソース電極またはドレイン電極として成膜された導電層と画素電極として成膜された導電層との間の層として形成されていることを特徴とする請求項1乃至4の何れか1項に記載の液晶表示素子。
- 前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、
前記エッチング防止層は、透光性の材料からなることを特徴とする請求項1乃至5の何れか1項に記載の液晶表示素子。 - 共通電極と画素電極との間に配置された液晶層と、
ソース電極及びドレイン電極の何れか一方が前記画素電極に接続された薄膜トランジスタと、
前記共通電極と等しい電位に設定されるとともに、少なくとも一部が前記薄膜トランジスタに重なるように配置された補助容量電極と、
を備え、
前記薄膜トランジスタは、半導体層と、前記半導体層に接するように配置された絶縁性材料からなるエッチング防止層と、前記エッチング防止層との間に前記半導体層が介在するように配置されたゲート電極と、を有し、
前記補助容量電極のうちの前記ゲート電極と重なる領域は、前記薄膜トランジスタにおけるチャネル長方向に沿う第1の方向の長さが、前記ゲート電極の前記第1の方向の長さよりも短く且つ前記エッチング防止層の前記第1の方向の長さよりも長いことを特徴とする液晶表示素子。 - 前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする請求項7に記載の液晶表示素子。
- 前記補助容量電極は、前記ソース電極または前記ドレイン電極として成膜された導電層と前記画素電極として成膜された導電層との間の層として配置されていることを特徴とする請求項7又は8に記載の液晶表示素子。
- 前記画素電極の方が前記共通電極よりも前記補助容量電極に近い側の層として配置されていることを特徴とする請求項9に記載の液晶表示素子。
- 前記ゲート電極、前記エッチング防止層及び前記補助容量電極は、前記薄膜トランジスタに対応する領域では、前記エッチング防止層の前記第1の方向の長さの中心に前記第1の方向に直交する第2の方向に沿って設けられた軸を対称軸として、互いのエッジ間距離が、前記第1の方向において前記対称軸に対して対称になるように配置されていることを特徴とする請求項7乃至10の何れか1項に記載の液晶表示素子。
- 前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、
前記エッチング防止層は、透光性の材料からなることを特徴とする請求項7乃至11の何れか1項に記載の液晶表示素子。 - 第1の方向に延伸するように配置された走査線と、
ソース電極及びドレイン電極の何れか一方が画素電極に接続された薄膜トランジスタと、
前記画素電極との間で補助容量を形成するとともに、少なくとも一部が前記薄膜トランジスタに重なるように配置された補助容量電極と、
を備え、
前記薄膜トランジスタは、半導体層と、前記半導体層に接するように配置された絶縁性材料からなるエッチング防止層と、前記エッチング防止層との間に前記半導体層が介在するように配置されるとともに前記走査線に接続されたゲート電極と、を有し、
前記補助容量電極のうちの前記ゲート電極と重なる領域は、前記第1の方向に直交する第2の方向の長さが、前記ゲート電極の前記第2の方向の長さよりも短く且つ前記エッチング防止層の前記第2の方向の長さよりも長いことを特徴とする液晶表示素子。 - 前記薄膜トランジスタよりも前記補助容量電極の方が液晶層に近い側に配置されていることを特徴とする請求項13に記載の液晶表示素子。
- 前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする請求項13又は14に記載の液晶表示素子。
- 前記ゲート電極、前記エッチング防止層及び前記補助容量電極は、前記薄膜トランジスタに対応する領域では、前記エッチング防止層の前記第2の方向の長さの中心に前記第1の方向に沿って設けられた軸を対称軸として、互いのエッジ間距離が、前記第2の方向に沿う方向において前記対称軸に対して対称になるように配置されていることを特徴とする請求項13乃至15の何れか1項に記載の液晶表示素子。
- 前記補助容量電極は、前記ソース電極または前記ドレイン電極として成膜された導電層と前記画素電極として成膜された導電層との間の層として配置されていることを特徴とする請求項13乃至16の何れか1項に記載の液晶表示素子。
- 前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、
前記エッチング防止層は、透光性の材料からなることを特徴とする請求項13乃至17の何れか1項に記載の液晶表示素子。 - 前記薄膜トランジスタは、チャネル幅方向が前記第1の方向に沿うように配置されていることを特徴とする請求項13乃至18の何れか1項に記載の液晶表示素子。
- 前記ゲート電極は前記走査線の一部として設けられていることを特徴とする請求項19に記載の液晶表示素子。
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