JP2001217427A - 薄膜トランジスタ、液晶表示パネル、および薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタ、液晶表示パネル、および薄膜トランジスタの製造方法Info
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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Abstract
(57)【要約】
【課題】 薄膜トランジスタに形成されるフローティン
グアイランド部分のリーク電流を低減すると共に、ＴＦ
Ｔ動作に必要なオン電流を高く保つ。 【解決手段】 絶縁基板の上方に設けられると共に、所
定のパターンにて形成されるゲート電極１８と、このゲ
ート電極１８のパターニングに対応して形成されるａ−
Ｓｉ膜１６と、このａ−Ｓｉ膜１６を介して形成される
ソース電極１４と、このソース電極１４から所定の間隙
を隔てて配設されるドレイン電極１５とを有し、ａ−Ｓ
ｉ膜１６は、ゲート電極１８の上下に位置しないフロー
ティングアイランド部分２２を備え、ソース電極１４お
よびドレイン電極１５は、ゲート電極１８の上下に位置
するソース電極１４およびドレイン電極１５によって形
成されるオン電流のチャネル長ＬONに対し、このフロー
ティングアイランド部分２２におけるオフ電流のチャネ
ル長ＬOFFが長くなるように構成されている。
グアイランド部分のリーク電流を低減すると共に、ＴＦ
Ｔ動作に必要なオン電流を高く保つ。 【解決手段】 絶縁基板の上方に設けられると共に、所
定のパターンにて形成されるゲート電極１８と、このゲ
ート電極１８のパターニングに対応して形成されるａ−
Ｓｉ膜１６と、このａ−Ｓｉ膜１６を介して形成される
ソース電極１４と、このソース電極１４から所定の間隙
を隔てて配設されるドレイン電極１５とを有し、ａ−Ｓ
ｉ膜１６は、ゲート電極１８の上下に位置しないフロー
ティングアイランド部分２２を備え、ソース電極１４お
よびドレイン電極１５は、ゲート電極１８の上下に位置
するソース電極１４およびドレイン電極１５によって形
成されるオン電流のチャネル長ＬONに対し、このフロー
ティングアイランド部分２２におけるオフ電流のチャネ
ル長ＬOFFが長くなるように構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
ックス方式の液晶ディスプレイ等に用いられる薄膜トラ
ンジスタ及びこの薄膜トランジスタの製造方法に関す
る。
ックス方式の液晶ディスプレイ等に用いられる薄膜トラ
ンジスタ及びこの薄膜トランジスタの製造方法に関す
る。
【０００２】
【従来の技術】薄膜トランジスタを用いたアクティブマ
トリックス方式の液晶ディスプレイ装置は、ゲート線
(Ｙ電極)と信号線(Ｘ電極)とをマトリックス状に配置
し、その交点に薄膜トランジスタ(ＴＦＴ)が配置された
ＴＦＴアレイ基板と、その基板と隙間を空けて重ねられ
る対向基板との間に液晶を封入し、液晶に与える電圧を
薄膜トランジスタにより制御して、液晶の電気光学効果
を用いて表示を可能としている。
トリックス方式の液晶ディスプレイ装置は、ゲート線
(Ｙ電極)と信号線(Ｘ電極)とをマトリックス状に配置
し、その交点に薄膜トランジスタ(ＴＦＴ)が配置された
ＴＦＴアレイ基板と、その基板と隙間を空けて重ねられ
る対向基板との間に液晶を封入し、液晶に与える電圧を
薄膜トランジスタにより制御して、液晶の電気光学効果
を用いて表示を可能としている。
【０００３】ここで、図７(ａ)、(ｂ)は、トップゲート
型の薄膜トランジスタ構造を説明するための図である。
薄膜トランジスタの構造としては、従来、トップゲート
型(正スタガ型)と、ボトムゲート型(逆スタガ型)の構造
が知られている。図７(ａ)を用いてトップゲート型の薄
膜トランジスタ構造を説明すると、トップゲート型の薄
膜トランジスタは、ガラス基板等の絶縁基板１０１上に
遮光膜１０２が備えられ、その上に酸化シリコンＳｉＯ
ｘや窒化シリコンＳｉＮｘ等からなる絶縁膜１０３が設
けられている。その上にＩＴＯ(インジウム・スズ酸化
物)膜によるドレイン電極１０４とソース電極１０５が
チャネル間隔を空けて備えられ、その両電極上を覆う、
半導体層としてのアモルファスシリコン膜(ａ-Ｓｉ膜)
１０６と、その上にＳｉＯｘやＳｉＮｘ等からなるゲー
ト絶縁膜１０７、その上にゲート電極１０８が設けられ
て、ａ-Ｓｉアイランドと呼ばれる島状の領域が形成さ
れている。
型の薄膜トランジスタ構造を説明するための図である。
薄膜トランジスタの構造としては、従来、トップゲート
型(正スタガ型)と、ボトムゲート型(逆スタガ型)の構造
が知られている。図７(ａ)を用いてトップゲート型の薄
膜トランジスタ構造を説明すると、トップゲート型の薄
膜トランジスタは、ガラス基板等の絶縁基板１０１上に
遮光膜１０２が備えられ、その上に酸化シリコンＳｉＯ
ｘや窒化シリコンＳｉＮｘ等からなる絶縁膜１０３が設
けられている。その上にＩＴＯ(インジウム・スズ酸化
物)膜によるドレイン電極１０４とソース電極１０５が
チャネル間隔を空けて備えられ、その両電極上を覆う、
半導体層としてのアモルファスシリコン膜(ａ-Ｓｉ膜)
１０６と、その上にＳｉＯｘやＳｉＮｘ等からなるゲー
ト絶縁膜１０７、その上にゲート電極１０８が設けられ
て、ａ-Ｓｉアイランドと呼ばれる島状の領域が形成さ
れている。
【０００４】この薄膜トランジスタを製造する工程とし
て、所謂７ＰＥＰ(ＰＥＰ：Photo Engraving Process：
写真蝕刻工程)構造が一般的に存在する。この７ＰＥＰ
構造では、ＩＴＯ膜のドレイン電極１０４及びソース電
極１０５をパターニングした後、ａ-Ｓｉ膜１０６をＣ
ＶＤ(Chemical Vapour Deposition：化学的気相成長)技
術で着膜し、島状にパターニングする。その後、ゲート
絶縁膜１０７をＣＶＤ技術にて着膜し、所定の形状にパ
ターニングしている。またその後、ゲート電極１０８と
しての例えばアルミニウム(Ａｌ)をスパッタリングで着
膜し、パターニングすることでＴＦＴを完成させてい
る。
て、所謂７ＰＥＰ(ＰＥＰ：Photo Engraving Process：
写真蝕刻工程)構造が一般的に存在する。この７ＰＥＰ
構造では、ＩＴＯ膜のドレイン電極１０４及びソース電
極１０５をパターニングした後、ａ-Ｓｉ膜１０６をＣ
ＶＤ(Chemical Vapour Deposition：化学的気相成長)技
術で着膜し、島状にパターニングする。その後、ゲート
絶縁膜１０７をＣＶＤ技術にて着膜し、所定の形状にパ
ターニングしている。またその後、ゲート電極１０８と
しての例えばアルミニウム(Ａｌ)をスパッタリングで着
膜し、パターニングすることでＴＦＴを完成させてい
る。
【０００５】しかしながら、この７ＰＥＰ構造では工程
数が複雑となるために、工程数を減らした次世代４ＰＥ
Ｐ構造の提案がなされている。この４ＰＥＰ構造は、ゲ
ート電極１０８の下にあるゲート絶縁膜１０７及びａ-
Ｓｉ膜１０６を一度にエッチングするものである。即
ち、ゲート電極１０８のメッキパターンをマスクとして
１回のパターニング工程で、ゲート電極１０８、ゲート
絶縁膜１０７及びａ-Ｓｉ膜１０６を連続してエッチン
グするものであり、製造プロセスを短縮できるといった
点で非常に優れている。図７(ａ)は、この製造プロセス
短縮によって得られたトップゲート型の薄膜トランジス
タである。
数が複雑となるために、工程数を減らした次世代４ＰＥ
Ｐ構造の提案がなされている。この４ＰＥＰ構造は、ゲ
ート電極１０８の下にあるゲート絶縁膜１０７及びａ-
Ｓｉ膜１０６を一度にエッチングするものである。即
ち、ゲート電極１０８のメッキパターンをマスクとして
１回のパターニング工程で、ゲート電極１０８、ゲート
絶縁膜１０７及びａ-Ｓｉ膜１０６を連続してエッチン
グするものであり、製造プロセスを短縮できるといった
点で非常に優れている。図７(ａ)は、この製造プロセス
短縮によって得られたトップゲート型の薄膜トランジス
タである。
【０００６】ここで、上述のように、ゲート電極１０
８、ゲート絶縁膜１０７及びａ-Ｓｉ膜１０６を連続し
てエッチングし、そのままの状態とすると、図７(ａ)に
示すように、ゲート電極１０８の端部とソース電極１０
５およびドレイン電極１０４との間隔が非常に短くな
る。即ち、これらの間隔は高々０.４μｍ程度であり、
ゲート電極１０８の端部とソース電極１０５およびドレ
イン電極１０４との間で表面リークによるショートが発
生してしまう。
８、ゲート絶縁膜１０７及びａ-Ｓｉ膜１０６を連続し
てエッチングし、そのままの状態とすると、図７(ａ)に
示すように、ゲート電極１０８の端部とソース電極１０
５およびドレイン電極１０４との間隔が非常に短くな
る。即ち、これらの間隔は高々０.４μｍ程度であり、
ゲート電極１０８の端部とソース電極１０５およびドレ
イン電極１０４との間で表面リークによるショートが発
生してしまう。
【０００７】図７(ｂ)では、ゲート電極１０８をオーバ
ーエッチングして、この問題点に対処している。即ち、
ゲート電極１０８をパターニングするときにオーバーエ
ッチングすることで、図７(ｂ)に示すような約１.５μ
ｍの長さを確保し、ソース電極１０５およびドレイン電
極１０４に対して１.９μｍ(約２μｍ)の間隔を空ける
ことで、表面リークによるショートを防止している。
ーエッチングして、この問題点に対処している。即ち、
ゲート電極１０８をパターニングするときにオーバーエ
ッチングすることで、図７(ｂ)に示すような約１.５μ
ｍの長さを確保し、ソース電極１０５およびドレイン電
極１０４に対して１.９μｍ(約２μｍ)の間隔を空ける
ことで、表面リークによるショートを防止している。
【０００８】尚、出願人は、この製造プロセス短縮に関
わる技術として、特願平１１−２１４６０３号を既に提
示している。この出願では、薄膜トランジスタの製造工
程における必要な工程数を減らすと共に、他のデータ線
からのリーク電流による異常電位の発生を防止する技術
について示している。
わる技術として、特願平１１−２１４６０３号を既に提
示している。この出願では、薄膜トランジスタの製造工
程における必要な工程数を減らすと共に、他のデータ線
からのリーク電流による異常電位の発生を防止する技術
について示している。
【０００９】
【発明が解決しようとする課題】このように、トップゲ
ート型ＴＦＴのゲート電極１０８形成時にゲート線をオ
ーバーエッチングし、更にゲート電極１０８形成用のレ
ジストマスク(図示せず)を用いてアイランドカット(ゲ
ート絶縁膜１０７、ａ-Ｓｉ膜１０６層のエッチング)を
行うことで、工程の簡略化と共に、表面リークによるシ
ョートの防止を図ることが可能となる。しかしながら、
この手法を用いた場合、ａ-Ｓｉ膜１０６とゲート絶縁
膜１０７が露出し、ゲート電極１０８に覆われていない
アイランド部分(フローティングアイランド部分)でリー
クが発生することを発明者らは発見するに至った。
ート型ＴＦＴのゲート電極１０８形成時にゲート線をオ
ーバーエッチングし、更にゲート電極１０８形成用のレ
ジストマスク(図示せず)を用いてアイランドカット(ゲ
ート絶縁膜１０７、ａ-Ｓｉ膜１０６層のエッチング)を
行うことで、工程の簡略化と共に、表面リークによるシ
ョートの防止を図ることが可能となる。しかしながら、
この手法を用いた場合、ａ-Ｓｉ膜１０６とゲート絶縁
膜１０７が露出し、ゲート電極１０８に覆われていない
アイランド部分(フローティングアイランド部分)でリー
クが発生することを発明者らは発見するに至った。
【００１０】図８は、このフローティングアイランド部
分の形成された状態を説明するための図である。図８で
は、ソース電極１１１とドレイン電極１１２とが所定の
間隔を隔て、且つ互いに略平行となるように配設されて
おり、ゲート電極１１０と直交してキの字型構造のＴＦ
Ｔを形成している。このキの字型構造のＴＦＴは、隣接
するデータ線(図示せず)からの余計な電流(クロストー
ク)をゲート電極１１０をまたがるドレイン電極１１２
によって防止でき、また、アライメントずれの影響を最
小限に留めることができるものとして、前述の特願平１
１−２１４６０３号にて詳述したものである。
分の形成された状態を説明するための図である。図８で
は、ソース電極１１１とドレイン電極１１２とが所定の
間隔を隔て、且つ互いに略平行となるように配設されて
おり、ゲート電極１１０と直交してキの字型構造のＴＦ
Ｔを形成している。このキの字型構造のＴＦＴは、隣接
するデータ線(図示せず)からの余計な電流(クロストー
ク)をゲート電極１１０をまたがるドレイン電極１１２
によって防止でき、また、アライメントずれの影響を最
小限に留めることができるものとして、前述の特願平１
１−２１４６０３号にて詳述したものである。
【００１１】ここで、ゲート電極１１０の外周領域であ
ってａ-Ｓｉ膜１０６とゲート絶縁膜１０７が露出する
部分がフローティングアイランド部分１０９である。通
常のａ-Ｓｉでは上下に電極が設けられているが、この
フローティングアイランド部分１０９を構成する半導体
層としてのａ-Ｓｉ膜１０６は、ゲート電極１１０が上
下に存在しておらず、ａ-Ｓｉの用い方としては特異な
ものである。そのため、このフローティングアイランド
部分１０９では電圧がコントロールされていない状態に
ある。即ち、このフローティングアイランド部分１０９
はゲート電極１１０に覆われておらず、端に行くにした
がってゲート電極１１０によるゲートの電圧で押さえき
れない状態にある。ＯＢＩＣ(Optically Beam Induced
Current)分析法を用いてリークパスを確認すると、フロ
ーティングアイランド部分１０９の中でソース電極１１
１とドレイン電極１１２との間にあってゲート電極１１
０が上下に存在しない部分、即ち、図８に示す斜線部分
で、ソース電極１１１とドレイン電極１１２との間の電
圧によるリークが発生することが明らかになった。この
斜線部分であるリーク箇所にてリークが発生すると、ソ
ース電極１１１とドレイン電極１１２との間で電圧をコ
ントロールすることができず、異常電位の発生によって
画素の色が変わる等の問題が生じていた。
ってａ-Ｓｉ膜１０６とゲート絶縁膜１０７が露出する
部分がフローティングアイランド部分１０９である。通
常のａ-Ｓｉでは上下に電極が設けられているが、この
フローティングアイランド部分１０９を構成する半導体
層としてのａ-Ｓｉ膜１０６は、ゲート電極１１０が上
下に存在しておらず、ａ-Ｓｉの用い方としては特異な
ものである。そのため、このフローティングアイランド
部分１０９では電圧がコントロールされていない状態に
ある。即ち、このフローティングアイランド部分１０９
はゲート電極１１０に覆われておらず、端に行くにした
がってゲート電極１１０によるゲートの電圧で押さえき
れない状態にある。ＯＢＩＣ(Optically Beam Induced
Current)分析法を用いてリークパスを確認すると、フロ
ーティングアイランド部分１０９の中でソース電極１１
１とドレイン電極１１２との間にあってゲート電極１１
０が上下に存在しない部分、即ち、図８に示す斜線部分
で、ソース電極１１１とドレイン電極１１２との間の電
圧によるリークが発生することが明らかになった。この
斜線部分であるリーク箇所にてリークが発生すると、ソ
ース電極１１１とドレイン電極１１２との間で電圧をコ
ントロールすることができず、異常電位の発生によって
画素の色が変わる等の問題が生じていた。
【００１２】図９は、図８に示したタイプ(キの字型Ｔ
ＦＴ)の電流電圧特性を示すグラフである。横軸はゲー
ト電圧(Ｖｇ)を示しており、例えば−５Ｖ〜−７Ｖ近辺
はゲート電極１１０がオフ(ＯＦＦ)の状態を示してい
る。縦軸はソース・ドレイン電流(Ｉｄｓ)を示してい
る。また、Ｌはソース電極１１１およびドレイン電極１
１２の間の長さを示している。この図９から明らかなよ
うに、Ｌが大きくなると急激にオフ電流(ゲート電極１
１０がオフの時の電流)が減少することが判る。これ
は、図８に示す斜線部分のソース・ドレイン間の長さＬ
であるＬOFFおよび幅ΔＷの関係から、ＬOFF/ΔＷが大
きくなるにつれて、フローティングアイランド部分１０
９にかかる電圧がソース・ドレイン電圧支配からゲート
電圧支配に変わることが理由である。そのために、Ｌ
(ＬOFF)を長くすることによって、フローティングアイ
ランド部分１０９に存在するａ-Ｓｉは、ソース電極１
１１およびドレイン電極１１２の電圧の影響を受けなく
なり、ゲート電極１１０の電圧支配を大きく受けて、リ
ーク電流を減少させることが可能となる。
ＦＴ)の電流電圧特性を示すグラフである。横軸はゲー
ト電圧(Ｖｇ)を示しており、例えば−５Ｖ〜−７Ｖ近辺
はゲート電極１１０がオフ(ＯＦＦ)の状態を示してい
る。縦軸はソース・ドレイン電流(Ｉｄｓ)を示してい
る。また、Ｌはソース電極１１１およびドレイン電極１
１２の間の長さを示している。この図９から明らかなよ
うに、Ｌが大きくなると急激にオフ電流(ゲート電極１
１０がオフの時の電流)が減少することが判る。これ
は、図８に示す斜線部分のソース・ドレイン間の長さＬ
であるＬOFFおよび幅ΔＷの関係から、ＬOFF/ΔＷが大
きくなるにつれて、フローティングアイランド部分１０
９にかかる電圧がソース・ドレイン電圧支配からゲート
電圧支配に変わることが理由である。そのために、Ｌ
(ＬOFF)を長くすることによって、フローティングアイ
ランド部分１０９に存在するａ-Ｓｉは、ソース電極１
１１およびドレイン電極１１２の電圧の影響を受けなく
なり、ゲート電極１１０の電圧支配を大きく受けて、リ
ーク電流を減少させることが可能となる。
【００１３】しかし、その一方で、実際のＴＦＴ動作を
する領域におけるソース電極１１１およびドレイン電極
１１２の間の長さをＬONとすると、実際のＴＦＴ動作を
するために必要なオン(ＯＮ)電流ＩONは、ＬONが増加す
ると逆に反比例して減少する傾向にある。オン電流(Ｉ
ON)の値(例えば、図９におけるゲート電圧(Ｖｇ)が２０
〜２５Ｖ近辺の電流値)は、大きいほど好ましいことか
ら、オン電流(ＩON)の観点からは、Ｌ(ＬON)を短くする
ことが望ましいのである。
する領域におけるソース電極１１１およびドレイン電極
１１２の間の長さをＬONとすると、実際のＴＦＴ動作を
するために必要なオン(ＯＮ)電流ＩONは、ＬONが増加す
ると逆に反比例して減少する傾向にある。オン電流(Ｉ
ON)の値(例えば、図９におけるゲート電圧(Ｖｇ)が２０
〜２５Ｖ近辺の電流値)は、大きいほど好ましいことか
ら、オン電流(ＩON)の観点からは、Ｌ(ＬON)を短くする
ことが望ましいのである。
【００１４】本発明は、以上の技術的課題を解決するた
めになされたものであって、その目的とするところは、
薄膜トランジスタに形成されるフローティングアイラン
ド部分のリーク電流を低減すると共に、ＴＦＴ動作に必
要なオン電流を高く保つことにある。
めになされたものであって、その目的とするところは、
薄膜トランジスタに形成されるフローティングアイラン
ド部分のリーク電流を低減すると共に、ＴＦＴ動作に必
要なオン電流を高く保つことにある。
【００１５】
【課題を解決するための手段】そのために、本発明が適
用される薄膜トランジスタは、絶縁基板の上方に設けら
れると共に、所定のパターンにて形成されるゲート電極
と、このゲート電極のパターニングに対応して形成され
る半導体層と、この半導体層を介して形成される画素電
極と、半導体層を介して形成されると共に、この画素電
極から所定の間隙を隔てて配設される信号電極とを有
し、半導体層は、ゲート電極の上下に位置しないフロー
ティングアイランド領域を備え、画素電極および信号電
極は、ゲート電極の上下に位置する画素電極および信号
電極によって形成されるオン電流チャネル長に対し、こ
のフローティングアイランド領域における画素電極およ
び信号電極によって形成されるオフ電流チャネル長が長
くなるように構成されていることを特徴としている。こ
こで、この信号電極は、隣接する信号線から半導体層を
介して画素電極へと流れるクロストークを阻止する位置
に配設されることを特徴とすることができる。
用される薄膜トランジスタは、絶縁基板の上方に設けら
れると共に、所定のパターンにて形成されるゲート電極
と、このゲート電極のパターニングに対応して形成され
る半導体層と、この半導体層を介して形成される画素電
極と、半導体層を介して形成されると共に、この画素電
極から所定の間隙を隔てて配設される信号電極とを有
し、半導体層は、ゲート電極の上下に位置しないフロー
ティングアイランド領域を備え、画素電極および信号電
極は、ゲート電極の上下に位置する画素電極および信号
電極によって形成されるオン電流チャネル長に対し、こ
のフローティングアイランド領域における画素電極およ
び信号電極によって形成されるオフ電流チャネル長が長
くなるように構成されていることを特徴としている。こ
こで、この信号電極は、隣接する信号線から半導体層を
介して画素電極へと流れるクロストークを阻止する位置
に配設されることを特徴とすることができる。
【００１６】また、本発明が適用される薄膜トランジス
タは、絶縁基板の上方に所定の間隙を隔てて配設された
ソース電極およびドレイン電極と、このソース電極およ
びドレイン電極に対して配設された半導体層と、この半
導体層に重ねられたゲート絶縁膜と、このゲート絶縁膜
に重ねられたゲート電極とを有し、半導体層は、ゲート
電極の上下に位置しないフローティングアイランド領域
を備え、ソース電極およびドレイン電極は、フローティ
ングアイランド領域におけるソース電極およびドレイン
電極によって形成されるチャネル長が１８μｍ以上とな
るように構成されていることを特徴としている。更に、
ソース電極およびドレイン電極は、ゲート電極の上下に
位置するチャネル長が４μｍ以下となるように構成され
ていることを特徴とすることができる。これらのように
構成すれば、フローティングアイランド領域に起因する
リーク電流を抑制できると共に、充分なオン電流を確保
することができる点で好ましい。
タは、絶縁基板の上方に所定の間隙を隔てて配設された
ソース電極およびドレイン電極と、このソース電極およ
びドレイン電極に対して配設された半導体層と、この半
導体層に重ねられたゲート絶縁膜と、このゲート絶縁膜
に重ねられたゲート電極とを有し、半導体層は、ゲート
電極の上下に位置しないフローティングアイランド領域
を備え、ソース電極およびドレイン電極は、フローティ
ングアイランド領域におけるソース電極およびドレイン
電極によって形成されるチャネル長が１８μｍ以上とな
るように構成されていることを特徴としている。更に、
ソース電極およびドレイン電極は、ゲート電極の上下に
位置するチャネル長が４μｍ以下となるように構成され
ていることを特徴とすることができる。これらのように
構成すれば、フローティングアイランド領域に起因する
リーク電流を抑制できると共に、充分なオン電流を確保
することができる点で好ましい。
【００１７】また、本発明が適用される薄膜トランジス
タは、絶縁基板の上方に設けられると共に、所定のパタ
ーンにて形成されるゲート電極と、このゲート電極のパ
ターニングと略同一のパターンにて形成される半導体層
と、この半導体層を介して形成されるソース電極と、こ
の半導体層を介して形成されると共に、ソース電極から
所定の間隙を隔てて配設されるドレイン電極とを有し、
ソース電極およびドレイン電極は、ゲート電極による電
圧がオフのときにソース電極およびドレイン電極の間を
流れるオフ電流が１×１０-12[Ａ]未満であり、ゲート
電極による電圧が２０Ｖ以上のときにソース電極および
ドレイン電極の間を流れるオン電流が１×１０-6[Ａ]以
上となるように構成されていることを特徴としている。
タは、絶縁基板の上方に設けられると共に、所定のパタ
ーンにて形成されるゲート電極と、このゲート電極のパ
ターニングと略同一のパターンにて形成される半導体層
と、この半導体層を介して形成されるソース電極と、こ
の半導体層を介して形成されると共に、ソース電極から
所定の間隙を隔てて配設されるドレイン電極とを有し、
ソース電極およびドレイン電極は、ゲート電極による電
圧がオフのときにソース電極およびドレイン電極の間を
流れるオフ電流が１×１０-12[Ａ]未満であり、ゲート
電極による電圧が２０Ｖ以上のときにソース電極および
ドレイン電極の間を流れるオン電流が１×１０-6[Ａ]以
上となるように構成されていることを特徴としている。
【００１８】更に、この半導体層は、ゲート電極の周辺
であってこのゲート電極の上下に位置しないフローティ
ングアイランド領域を備えると共に、ソース電極および
ドレイン電極は、フローティングアイランド領域を流れ
るオフ電流が１×１０-12[Ａ]未満となるように構成さ
れていることを特徴としている。更にまた、ソース電極
およびドレイン電極は、フローティングアイランド領域
におけるソース電極およびドレイン電極の位置関係と、
ゲート電極の上下に位置するソース電極およびドレイン
電極の位置関係とに基づいて、オフ電流が１×１０
-12[Ａ]未満、オン電流が１×１０-6[Ａ]以上となるよ
うに構成されていることを特徴とすれば、ソース電極お
よびドレイン電極の平面形状によってフローティングア
イランド領域に起因するリーク電流の抑制と高いＴＦＴ
特性とを確保することが可能となる。
であってこのゲート電極の上下に位置しないフローティ
ングアイランド領域を備えると共に、ソース電極および
ドレイン電極は、フローティングアイランド領域を流れ
るオフ電流が１×１０-12[Ａ]未満となるように構成さ
れていることを特徴としている。更にまた、ソース電極
およびドレイン電極は、フローティングアイランド領域
におけるソース電極およびドレイン電極の位置関係と、
ゲート電極の上下に位置するソース電極およびドレイン
電極の位置関係とに基づいて、オフ電流が１×１０
-12[Ａ]未満、オン電流が１×１０-6[Ａ]以上となるよ
うに構成されていることを特徴とすれば、ソース電極お
よびドレイン電極の平面形状によってフローティングア
イランド領域に起因するリーク電流の抑制と高いＴＦＴ
特性とを確保することが可能となる。
【００１９】尚、これらの発明では、絶縁基板の「上
方」に画素電極(ソース電極)と信号電極(ドレイン電極)
が形成されていれば足り、絶縁基板側にこれらの電極が
設けられ、ゲート電極がその上方にある所謂トップゲー
ト型ＴＦＴや、絶縁基板側にゲート電極が設けられ、そ
の上方に画素電極(ソース電極)と信号電極(ドレイン電
極)が形成される所謂ボトムゲート型ＴＦＴの、何れに
も適用することができる。また、「重ねられた」の表現
は、上に重ねるものだけではなく、下に重ねるものも含
まれ、また、必ずしも接触していることを要件とはせ
ず、他の部材が間に入って重ねられる構成であっても構
わない。
方」に画素電極(ソース電極)と信号電極(ドレイン電極)
が形成されていれば足り、絶縁基板側にこれらの電極が
設けられ、ゲート電極がその上方にある所謂トップゲー
ト型ＴＦＴや、絶縁基板側にゲート電極が設けられ、そ
の上方に画素電極(ソース電極)と信号電極(ドレイン電
極)が形成される所謂ボトムゲート型ＴＦＴの、何れに
も適用することができる。また、「重ねられた」の表現
は、上に重ねるものだけではなく、下に重ねるものも含
まれ、また、必ずしも接触していることを要件とはせ
ず、他の部材が間に入って重ねられる構成であっても構
わない。
【００２０】一方、本発明が適用される液晶表示パネル
は、ゲート線と信号線とがマトリックス状に配置され、
その交点に薄膜トランジスタが配置されると共に、表示
電極に電圧を加えて液晶を差動させる液晶表示パネルに
おいて、この薄膜トランジスタは、ゲート線と接続され
て一体的に形成されるゲート電極と、信号線に接続され
るドレイン電極と、表示電極に接続されると共にドレイ
ン電極に対して所定の間隔を隔てて配設されるソース電
極と、ソース電極およびドレイン電極とゲート電極との
間に形成される半導体層とを備え、この半導体層は、ゲ
ート電極の周辺であってこのゲート電極の上下に位置し
ない領域を有すると共に、薄膜トランジスタの領域を越
えてゲート線に沿った状態にてパターニングされ、ドレ
イン電極は、隣接する信号線から半導体層を介してソー
ス電極へ流入する電流を阻止するように構成されると共
に、ソース電極との間に形成されるチャネル長をゲート
電極の上下に位置しない領域で長く、このゲート電極の
上下に位置する領域で短くなるように構成されているこ
とを特徴としている。
は、ゲート線と信号線とがマトリックス状に配置され、
その交点に薄膜トランジスタが配置されると共に、表示
電極に電圧を加えて液晶を差動させる液晶表示パネルに
おいて、この薄膜トランジスタは、ゲート線と接続され
て一体的に形成されるゲート電極と、信号線に接続され
るドレイン電極と、表示電極に接続されると共にドレイ
ン電極に対して所定の間隔を隔てて配設されるソース電
極と、ソース電極およびドレイン電極とゲート電極との
間に形成される半導体層とを備え、この半導体層は、ゲ
ート電極の周辺であってこのゲート電極の上下に位置し
ない領域を有すると共に、薄膜トランジスタの領域を越
えてゲート線に沿った状態にてパターニングされ、ドレ
イン電極は、隣接する信号線から半導体層を介してソー
ス電極へ流入する電流を阻止するように構成されると共
に、ソース電極との間に形成されるチャネル長をゲート
電極の上下に位置しない領域で長く、このゲート電極の
上下に位置する領域で短くなるように構成されているこ
とを特徴としている。
【００２１】また、このドレイン電極は、ゲート電極の
上下に位置しない領域におけるチャネル長を１８μｍ以
上となるように構成されていることを特徴とすれば、ゲ
ート電圧がオフのときでもゲート電極の支配を増して、
ゲート電極の上下に位置しない領域に起因するリーク電
流を減らすことができる点で好ましい。更に、このドレ
イン電極は、ゲート電極の上下に位置するチャネル長を
４μｍ以下となるように構成されていることを特徴とす
れば、リーク電流の低減を図った場合でも必要なＴＦＴ
特性を維持することができる点で優れている。また更
に、ドレイン電極は、ゲート線から薄膜トランジスタの
領域を分断するように構成されていることを特徴とすれ
ば、隣接する信号線からのクロストークによる異常電位
の発生を併せて抑止できる点で好ましい。
上下に位置しない領域におけるチャネル長を１８μｍ以
上となるように構成されていることを特徴とすれば、ゲ
ート電圧がオフのときでもゲート電極の支配を増して、
ゲート電極の上下に位置しない領域に起因するリーク電
流を減らすことができる点で好ましい。更に、このドレ
イン電極は、ゲート電極の上下に位置するチャネル長を
４μｍ以下となるように構成されていることを特徴とす
れば、リーク電流の低減を図った場合でも必要なＴＦＴ
特性を維持することができる点で優れている。また更
に、ドレイン電極は、ゲート線から薄膜トランジスタの
領域を分断するように構成されていることを特徴とすれ
ば、隣接する信号線からのクロストークによる異常電位
の発生を併せて抑止できる点で好ましい。
【００２２】一方、本発明が適用された薄膜トランジス
タの製造方法は、基板上に遮光膜を着膜する遮光膜着膜
工程と、この遮光膜を覆うように絶縁基板上に絶縁膜を
形成する絶縁膜形成工程と、形成されたこの絶縁膜上
に、画素電極および信号電極を形成する画素・信号電極
形成工程と、この画素電極および信号電極の上方に、半
導体層およびゲート絶縁膜層を順次成膜する半導体・絶
縁膜層成膜工程と、このゲート絶縁膜層上にゲート線お
よびゲート電極用の金属膜を着膜するゲート電極着膜工
程と、着膜されたこのゲート線およびゲート電極用の金
属膜の上方にレジストマスクを設けると共に、このレジ
ストマスクを用いてゲート線およびゲート電極をパター
ニングするゲート電極パターニング工程と、このレジス
トマスクを用いて半導体層およびゲート絶縁膜層をパタ
ーニングすると共に、ゲート電極の周辺にゲート電極を
上方に有しないフローティングアイランド領域を形成す
る半導体層パターニング工程と、レジストマスクを剥離
する工程と、を含み、この画素・信号電極形成工程は、
ゲート電極パターニング工程によりパターニングされる
ゲート線とゲート電極との領域を分断する位置に信号電
極を形成すると共に、画素電極と信号電極との間隔をフ
ローティングアイランド領域で長く、ゲート電極を上方
に有する領域で短くなるように画素電極と信号電極とを
形成することを特徴としている。また、このゲート電極
パターニング工程は、ゲート電極用の金属膜をレジスト
マスクに対してオーバーエッチングしてゲート電極をパ
ターニングすることを特徴としている。
タの製造方法は、基板上に遮光膜を着膜する遮光膜着膜
工程と、この遮光膜を覆うように絶縁基板上に絶縁膜を
形成する絶縁膜形成工程と、形成されたこの絶縁膜上
に、画素電極および信号電極を形成する画素・信号電極
形成工程と、この画素電極および信号電極の上方に、半
導体層およびゲート絶縁膜層を順次成膜する半導体・絶
縁膜層成膜工程と、このゲート絶縁膜層上にゲート線お
よびゲート電極用の金属膜を着膜するゲート電極着膜工
程と、着膜されたこのゲート線およびゲート電極用の金
属膜の上方にレジストマスクを設けると共に、このレジ
ストマスクを用いてゲート線およびゲート電極をパター
ニングするゲート電極パターニング工程と、このレジス
トマスクを用いて半導体層およびゲート絶縁膜層をパタ
ーニングすると共に、ゲート電極の周辺にゲート電極を
上方に有しないフローティングアイランド領域を形成す
る半導体層パターニング工程と、レジストマスクを剥離
する工程と、を含み、この画素・信号電極形成工程は、
ゲート電極パターニング工程によりパターニングされる
ゲート線とゲート電極との領域を分断する位置に信号電
極を形成すると共に、画素電極と信号電極との間隔をフ
ローティングアイランド領域で長く、ゲート電極を上方
に有する領域で短くなるように画素電極と信号電極とを
形成することを特徴としている。また、このゲート電極
パターニング工程は、ゲート電極用の金属膜をレジスト
マスクに対してオーバーエッチングしてゲート電極をパ
ターニングすることを特徴としている。
【００２３】
【発明の実施の形態】以下、添付図面に示す実施の形態
に基づいてこの発明を詳細に説明する。図１は、本実施
の形態における薄膜トランジスタ(ＴＦＴ)構造を示す平
面図である。また、図２は、図１におけるＡＡ'断面を
示した図である。尚、技術的理解を容易にするために、
図１における符号１４、１５、２１ａ、２１ｂの構造を
最上段に太線で示しており、図１の上下関係は実際のも
のとは異なる。
に基づいてこの発明を詳細に説明する。図１は、本実施
の形態における薄膜トランジスタ(ＴＦＴ)構造を示す平
面図である。また、図２は、図１におけるＡＡ'断面を
示した図である。尚、技術的理解を容易にするために、
図１における符号１４、１５、２１ａ、２１ｂの構造を
最上段に太線で示しており、図１の上下関係は実際のも
のとは異なる。
【００２４】本実施の形態におけるＴＦＴは、図２に示
すように、無アルカリガラスや石英等の絶縁基板１１上
に、ＭｏやＭｏＣｒ等のＭｏ合金からなる遮光膜(ライ
トシールド)１２が設けられ、その上部を覆うように酸
化シリコンＳｉＯｘや窒化シリコンＳｉＮｘ等からなる
アンダーコート層としての絶縁膜１３が備えられてい
る。その上に、透明導電膜であるインジウム・スズ酸化
物(ＩＴＯ)からなる表示電極１９が形成され、更にこの
表示電極１９と一体的に形成され、ＩＴＯ膜の上層にＭ
ｏやＴｉ，Ｔａ、Ｃｒ、Ｎｂ、Ｗ、Ａｇ等を用いたモリ
ブデン・タングステン(Ｍｏ-Ｗ)合金等の金属膜が積層
されてなるソース電極(画素電極)１４とドレイン電極
(信号電極)１５がパターン形成されている。また、この
パターン形成されたソース電極１４とドレイン電極１５
の上層には、半導体層を形成するａ-Ｓｉ膜１６が着膜
され、更にその上層には第１の窒化シリコン膜(第１Ｓ
ｉＮｘ膜)、及びＴＦＴチャネルのパシベーション膜と
しての第２の窒化シリコン膜(第２ＳｉＮｘ膜)とで構成
されるゲート絶縁膜１７が着膜されている。更にこのゲ
ート絶縁膜１７の上層には、ＣｒやＡｌ等の金属からな
るゲート電極１８が形成されている。
すように、無アルカリガラスや石英等の絶縁基板１１上
に、ＭｏやＭｏＣｒ等のＭｏ合金からなる遮光膜(ライ
トシールド)１２が設けられ、その上部を覆うように酸
化シリコンＳｉＯｘや窒化シリコンＳｉＮｘ等からなる
アンダーコート層としての絶縁膜１３が備えられてい
る。その上に、透明導電膜であるインジウム・スズ酸化
物(ＩＴＯ)からなる表示電極１９が形成され、更にこの
表示電極１９と一体的に形成され、ＩＴＯ膜の上層にＭ
ｏやＴｉ，Ｔａ、Ｃｒ、Ｎｂ、Ｗ、Ａｇ等を用いたモリ
ブデン・タングステン(Ｍｏ-Ｗ)合金等の金属膜が積層
されてなるソース電極(画素電極)１４とドレイン電極
(信号電極)１５がパターン形成されている。また、この
パターン形成されたソース電極１４とドレイン電極１５
の上層には、半導体層を形成するａ-Ｓｉ膜１６が着膜
され、更にその上層には第１の窒化シリコン膜(第１Ｓ
ｉＮｘ膜)、及びＴＦＴチャネルのパシベーション膜と
しての第２の窒化シリコン膜(第２ＳｉＮｘ膜)とで構成
されるゲート絶縁膜１７が着膜されている。更にこのゲ
ート絶縁膜１７の上層には、ＣｒやＡｌ等の金属からな
るゲート電極１８が形成されている。
【００２５】更に、図１に示すように、ソース電極１４
とドレイン電極１５は所定の線幅で所定の間隔を隔てて
配設されている。このドレイン電極１５は信号線(デー
タ線)２１ａ,２１ｂと一体的にパターン形成され、ま
た、このソース電極１４は表示電極１９と接するように
形成されている。一方、ゲート電極１８はゲート線２０
から突き出た部分によって構成され、ゲート電極１８を
そのままゲート線２０として使用している。また、本実
施の形態におけるＴＦＴでは、工程短縮を目的として、
後述するようにａ-Ｓｉ膜１６、第１ＳｉＮｘ膜及び第
２ＳｉＮｘ膜からなるゲート絶縁膜１７を、ゲート線２
０およびゲート電極１８のパターンをマスクとして一度
にエッチングしている。その結果、図２に示すように、
ゲート線２０の下部全ての部分に対してａ-Ｓｉ膜１６
およびゲート絶縁膜１７が残った状態とり、ａ-Ｓｉア
イランド以外であるゲート線２０の下に不要な半導体層
が残存した状態となる。
とドレイン電極１５は所定の線幅で所定の間隔を隔てて
配設されている。このドレイン電極１５は信号線(デー
タ線)２１ａ,２１ｂと一体的にパターン形成され、ま
た、このソース電極１４は表示電極１９と接するように
形成されている。一方、ゲート電極１８はゲート線２０
から突き出た部分によって構成され、ゲート電極１８を
そのままゲート線２０として使用している。また、本実
施の形態におけるＴＦＴでは、工程短縮を目的として、
後述するようにａ-Ｓｉ膜１６、第１ＳｉＮｘ膜及び第
２ＳｉＮｘ膜からなるゲート絶縁膜１７を、ゲート線２
０およびゲート電極１８のパターンをマスクとして一度
にエッチングしている。その結果、図２に示すように、
ゲート線２０の下部全ての部分に対してａ-Ｓｉ膜１６
およびゲート絶縁膜１７が残った状態とり、ａ-Ｓｉア
イランド以外であるゲート線２０の下に不要な半導体層
が残存した状態となる。
【００２６】更に、本実施の形態におけるＴＦＴでは、
このゲート線２０から突き出た部分であるゲート電極１
８に対して略直交する形でドレイン電極１５を配設し
て、薄膜トランジスタ(ＴＦＴ)の所謂ａ-Ｓｉアイラン
ドを形成している。即ち、このドレイン電極１５は、図
１に示すようにソース電極１４よりもゲート線２０に近
い位置にてゲート電極１８に直交しており、ゲート線２
０からａ-Ｓｉアイランドを形成するゲート電極１８を
分断できるように構成されている。このために、例え
ば、信号線２１ａと一体化しているドレイン電極１５
は、隣接する信号線２１ｂ等から周り込むクロストーク
を遮断することが可能であり、リーク電流が表示電極１
９へ周り込むことを防止することができる。
このゲート線２０から突き出た部分であるゲート電極１
８に対して略直交する形でドレイン電極１５を配設し
て、薄膜トランジスタ(ＴＦＴ)の所謂ａ-Ｓｉアイラン
ドを形成している。即ち、このドレイン電極１５は、図
１に示すようにソース電極１４よりもゲート線２０に近
い位置にてゲート電極１８に直交しており、ゲート線２
０からａ-Ｓｉアイランドを形成するゲート電極１８を
分断できるように構成されている。このために、例え
ば、信号線２１ａと一体化しているドレイン電極１５
は、隣接する信号線２１ｂ等から周り込むクロストーク
を遮断することが可能であり、リーク電流が表示電極１
９へ周り込むことを防止することができる。
【００２７】また、本実施の形態におけるＴＦＴでは、
ゲート電極１８の周りを約１.５μｍ程度の幅でオーバ
ーエッチングし、表面リークによるショートを防止する
ように構成している。その結果、ゲート電極１８の周辺
に、ゲート電極１８に覆われずにａ-Ｓｉ膜１６および
ゲート絶縁膜１７が露出した、フローティングアイラン
ド部分２２が形成されている。このフローティングアイ
ランド部分２２は、ゲート電極１８の電圧で抑えきれな
い場合に、ドレイン電極１５とソース電極１４との間の
電圧によるリークによってオフ電流が発生するおそれが
ある。
ゲート電極１８の周りを約１.５μｍ程度の幅でオーバ
ーエッチングし、表面リークによるショートを防止する
ように構成している。その結果、ゲート電極１８の周辺
に、ゲート電極１８に覆われずにａ-Ｓｉ膜１６および
ゲート絶縁膜１７が露出した、フローティングアイラン
ド部分２２が形成されている。このフローティングアイ
ランド部分２２は、ゲート電極１８の電圧で抑えきれな
い場合に、ドレイン電極１５とソース電極１４との間の
電圧によるリークによってオフ電流が発生するおそれが
ある。
【００２８】前述した図９の実験結果によるグラフか
ら、フローティングアイランド部分２２におけるソース
・ドレイン間の長さ(チャネル長)ＬOFFが１８.７μｍで
あれば、オフ電流は充分に小さくなっている。即ち、Ｌ
OFFが１８μｍ以上とすれば、ゲート電極１８による支
配を大きくすることができ、リークであるオフ電流を減
少することができる。また、実際のＴＦＴ動作をするた
めに必要なオン電流ＩONは、ゲート電極１８に上下する
ソース・ドレイン間の長さ(チャネル長)ＬONを短くする
ことで高くすることができる。図９の実験結果によるグ
ラフから、８.６μｍ程度の短さでもまだ充分ではな
く、３.８μｍでは充分に高いオン電流を得ることがで
きる。即ち、ＬONは４〜５μｍ程度まで短くすることが
好ましいことが理解できる。
ら、フローティングアイランド部分２２におけるソース
・ドレイン間の長さ(チャネル長)ＬOFFが１８.７μｍで
あれば、オフ電流は充分に小さくなっている。即ち、Ｌ
OFFが１８μｍ以上とすれば、ゲート電極１８による支
配を大きくすることができ、リークであるオフ電流を減
少することができる。また、実際のＴＦＴ動作をするた
めに必要なオン電流ＩONは、ゲート電極１８に上下する
ソース・ドレイン間の長さ(チャネル長)ＬONを短くする
ことで高くすることができる。図９の実験結果によるグ
ラフから、８.６μｍ程度の短さでもまだ充分ではな
く、３.８μｍでは充分に高いオン電流を得ることがで
きる。即ち、ＬONは４〜５μｍ程度まで短くすることが
好ましいことが理解できる。
【００２９】この図９の実験結果を受けて、図１に示す
ＴＦＴでは、ソース電極１４の表示電極１９へ伸びる部
分を、ドレイン電極１５と直交する上方向(ドレイン電
極１５と反対方向)へ伸ばすように構成した。その結
果、図１に示されるように、実際のＴＦＴ動作をする領
域(ゲート電極１８の覆う範囲)におけるチャネル長(ド
レイン電極１５とソース電極１４との間の距離)ＬONを
非常に短くとることが可能となり、その一方で、オフ電
流の発生に係わるフローティングアイランド部分２２の
チャネル長ＬOFFは、非常に長く確保することが可能と
なる。この図１によるＴＦＴの構造によれば、オンのチ
ャネル長ＬONを４μｍ以下まで短くすることが可能であ
り、一方でオフのチャネル長ＬOFFを１８μｍ以上、確
保することが容易となる。即ち、オンのチャネル長ＬON
とオフのチャネル長ＬOFFとを独立に決定することがで
き、図８にて説明したＬOFF/ΔＷを大きくすることがで
きる。その結果、図９の実験結果による、それぞれの良
いところを取ることが可能となり、必要なオン電流を充
分に確保すると共に、フローティングアイランド部分２
２に起因するリーク電流を抑制することが可能となる。
ＴＦＴでは、ソース電極１４の表示電極１９へ伸びる部
分を、ドレイン電極１５と直交する上方向(ドレイン電
極１５と反対方向)へ伸ばすように構成した。その結
果、図１に示されるように、実際のＴＦＴ動作をする領
域(ゲート電極１８の覆う範囲)におけるチャネル長(ド
レイン電極１５とソース電極１４との間の距離)ＬONを
非常に短くとることが可能となり、その一方で、オフ電
流の発生に係わるフローティングアイランド部分２２の
チャネル長ＬOFFは、非常に長く確保することが可能と
なる。この図１によるＴＦＴの構造によれば、オンのチ
ャネル長ＬONを４μｍ以下まで短くすることが可能であ
り、一方でオフのチャネル長ＬOFFを１８μｍ以上、確
保することが容易となる。即ち、オンのチャネル長ＬON
とオフのチャネル長ＬOFFとを独立に決定することがで
き、図８にて説明したＬOFF/ΔＷを大きくすることがで
きる。その結果、図９の実験結果による、それぞれの良
いところを取ることが可能となり、必要なオン電流を充
分に確保すると共に、フローティングアイランド部分２
２に起因するリーク電流を抑制することが可能となる。
【００３０】また、フローティングアイランド部分２２
におけるソース・ドレイン間を流れるオフ電流で、好ま
しいレベルは、図９に示す電流値ＩＥ−１２(１×１０
-12)[Ａ]未満であり、更に好ましくは、ＩＥ−１３(１
×１０-13)[Ａ]近傍である。また、ゲート電極１８の上
下部分にある、本来のＴＦＴ構造下を流れるオン電流
で、好ましいレベルは、ゲート電極１８による電圧が２
０Ｖ以上のときに電流値ＩＥ−０６(１×１０-6)[Ａ]以
上である。この図１に示すＴＦＴの構造を言い換えれ
ば、ソース電極１４とドレイン電極１５の平面構造を、
かかるオン電流とオフ電流値を生じさせることができる
ように構成すれば良いと言える。
におけるソース・ドレイン間を流れるオフ電流で、好ま
しいレベルは、図９に示す電流値ＩＥ−１２(１×１０
-12)[Ａ]未満であり、更に好ましくは、ＩＥ−１３(１
×１０-13)[Ａ]近傍である。また、ゲート電極１８の上
下部分にある、本来のＴＦＴ構造下を流れるオン電流
で、好ましいレベルは、ゲート電極１８による電圧が２
０Ｖ以上のときに電流値ＩＥ−０６(１×１０-6)[Ａ]以
上である。この図１に示すＴＦＴの構造を言い換えれ
ば、ソース電極１４とドレイン電極１５の平面構造を、
かかるオン電流とオフ電流値を生じさせることができる
ように構成すれば良いと言える。
【００３１】図３は、図１に示したＴＦＴ構造における
電流電圧特性を示すグラフである。横軸はゲート電圧
(Ｖｇ)を示し、縦軸はソース・ドレイン電流(Ｉｄｓ)を
示している。この図３から明らかなように、ゲート電極
１８がオフの状態である、例えばＶｇが−５Ｖ〜−７Ｖ
近辺では、ＩｄｓはＩＥ−１２(１×１０-12)よりも小
さく、充分に小さなオフ電流となっていることが解る。
また、オンの状態として、例えばＶｇが１５〜２０Ｖ近
辺では、ＩｄｓはＩＥ−０６(１×１０-6)を超えて高い
電流値を得ることができる。このように、本実施の形態
のＴＦＴを用いた場合には、補助容量を大きくせずに、
保持特性に優れたＴＦＴを形成することが可能となり、
高精細化した場合でも充分な開口率を保つことが可能と
なる。
電流電圧特性を示すグラフである。横軸はゲート電圧
(Ｖｇ)を示し、縦軸はソース・ドレイン電流(Ｉｄｓ)を
示している。この図３から明らかなように、ゲート電極
１８がオフの状態である、例えばＶｇが−５Ｖ〜−７Ｖ
近辺では、ＩｄｓはＩＥ−１２(１×１０-12)よりも小
さく、充分に小さなオフ電流となっていることが解る。
また、オンの状態として、例えばＶｇが１５〜２０Ｖ近
辺では、ＩｄｓはＩＥ−０６(１×１０-6)を超えて高い
電流値を得ることができる。このように、本実施の形態
のＴＦＴを用いた場合には、補助容量を大きくせずに、
保持特性に優れたＴＦＴを形成することが可能となり、
高精細化した場合でも充分な開口率を保つことが可能と
なる。
【００３２】図４および図５は、図１に示したＴＦＴ構
造の変形例を示している。図４では、ドレイン電極１５
をくし形状とし、ソース電極１４を、図の上方に向けて
直線形状として、フローティングアイランド部分２２の
チャネル長ＬOFFを長くとり、ゲート電極１８の覆う範
囲にあるオンのチャネル長ＬONを短くするように構成し
たものである。また、図５は、ソース電極１４をゲート
電極１８の突出に直交させ、ドレイン電極１５を複数箇
所で屈折させて、フローティングアイランド部分２２の
チャネル長ＬOFFを長くとり、ゲート電極１８の覆う範
囲にあるオンのチャネル長ＬONを短くするように構成し
たものである。この図４および図５に示したＴＦＴ構造
によれば、図１と同様に、オンのチャネル長ＬONを４μ
ｍ以下まで短くすることが可能であり、一方でオフのチ
ャネル長ＬOFFを１８μｍ以上、確保することが容易と
なる。その結果、必要なオン電流を充分に確保すると共
に、フローティングアイランド部分２２に起因するリー
ク電流を抑制することが可能となる。
造の変形例を示している。図４では、ドレイン電極１５
をくし形状とし、ソース電極１４を、図の上方に向けて
直線形状として、フローティングアイランド部分２２の
チャネル長ＬOFFを長くとり、ゲート電極１８の覆う範
囲にあるオンのチャネル長ＬONを短くするように構成し
たものである。また、図５は、ソース電極１４をゲート
電極１８の突出に直交させ、ドレイン電極１５を複数箇
所で屈折させて、フローティングアイランド部分２２の
チャネル長ＬOFFを長くとり、ゲート電極１８の覆う範
囲にあるオンのチャネル長ＬONを短くするように構成し
たものである。この図４および図５に示したＴＦＴ構造
によれば、図１と同様に、オンのチャネル長ＬONを４μ
ｍ以下まで短くすることが可能であり、一方でオフのチ
ャネル長ＬOFFを１８μｍ以上、確保することが容易と
なる。その結果、必要なオン電流を充分に確保すると共
に、フローティングアイランド部分２２に起因するリー
ク電流を抑制することが可能となる。
【００３３】尚、この図４および図５に示したＴＦＴ構
造も、図１に示したＴＦＴ構造と同様に、ドレイン電極
１５は、ソース電極１４よりもゲート線２０に近い位置
にてａ-Ｓｉアイランドを形成するゲート電極１８を分
断できるように構成されている。このために、図１と同
様、信号線２１ａと一体化しているドレイン電極１５
は、隣接する信号線２１ｂ等から周り込むクロストーク
を遮断することが可能であり、リーク電流が表示電極１
９へ周り込むことを防止することができる。
造も、図１に示したＴＦＴ構造と同様に、ドレイン電極
１５は、ソース電極１４よりもゲート線２０に近い位置
にてａ-Ｓｉアイランドを形成するゲート電極１８を分
断できるように構成されている。このために、図１と同
様、信号線２１ａと一体化しているドレイン電極１５
は、隣接する信号線２１ｂ等から周り込むクロストーク
を遮断することが可能であり、リーク電流が表示電極１
９へ周り込むことを防止することができる。
【００３４】以上の説明では、トップゲート型の薄膜ト
ランジスタ構造を例にとって説明したが、ボトムゲート
型の構造においても同様に適用することが可能である。
即ち、ボトムゲート型であっても、ソース電極とドレイ
ン電極の間にあってゲート電極の上にない領域に、半導
体層としてのａ-Ｓｉ膜が存在する構造(フローティング
アイランド部分)を有するＴＦＴには、同様な問題点が
発生する。そのために、ソース電極とドレイン電極との
構造を上述のように適用することで、フローティングア
イランド部分のチャネル長ＬOFFを長くとり、ゲート電
極の覆う範囲にあるオンのチャネル長ＬONを短くするよ
うに構成でき、必要なオン電流を充分に確保すると共
に、フローティングアイランド部分に起因するリーク電
流を抑制することが可能となる。
ランジスタ構造を例にとって説明したが、ボトムゲート
型の構造においても同様に適用することが可能である。
即ち、ボトムゲート型であっても、ソース電極とドレイ
ン電極の間にあってゲート電極の上にない領域に、半導
体層としてのａ-Ｓｉ膜が存在する構造(フローティング
アイランド部分)を有するＴＦＴには、同様な問題点が
発生する。そのために、ソース電極とドレイン電極との
構造を上述のように適用することで、フローティングア
イランド部分のチャネル長ＬOFFを長くとり、ゲート電
極の覆う範囲にあるオンのチャネル長ＬONを短くするよ
うに構成でき、必要なオン電流を充分に確保すると共
に、フローティングアイランド部分に起因するリーク電
流を抑制することが可能となる。
【００３５】次に、本実施の形態における薄膜トランジ
スタ(ＴＦＴ)を製造する製造工程について、トップゲー
ト型のＴＦＴを例にとり、図６(ａ)〜(ｄ)を用いて説明
する。図６(ａ)に示すように、まず、ガラス基板等の絶
縁基板１１をブラシ洗浄(スクラブ洗浄)等の機械的洗浄
や、酸又は有機溶液等による科学的洗浄などを用いて洗
浄した後、ライトシールド用のＭｏ合金をマグネトロン
スパッタリングを用いて所定の膜圧にて着膜させ、図示
しないフォトレジストをマスクとしてフォトエッチング
加工するフォトリソグラフィ技術を用い、遮光膜(ライ
トシールド)１２を形成する。
スタ(ＴＦＴ)を製造する製造工程について、トップゲー
ト型のＴＦＴを例にとり、図６(ａ)〜(ｄ)を用いて説明
する。図６(ａ)に示すように、まず、ガラス基板等の絶
縁基板１１をブラシ洗浄(スクラブ洗浄)等の機械的洗浄
や、酸又は有機溶液等による科学的洗浄などを用いて洗
浄した後、ライトシールド用のＭｏ合金をマグネトロン
スパッタリングを用いて所定の膜圧にて着膜させ、図示
しないフォトレジストをマスクとしてフォトエッチング
加工するフォトリソグラフィ技術を用い、遮光膜(ライ
トシールド)１２を形成する。
【００３６】続いて、図６(ｂ)に示すように、層間絶縁
膜として、密着力の強い酸化シリコン膜(ＳｉＯｘ)から
なる絶縁膜１３をプラズマＣＶＤ法により成膜する。更
に、画素電極用ＩＴＯ膜を着膜し、パターニングにより
表示電極１９を形成する。また、ドレイン・ソース電極
用ＩＴＯとデータバスライン用のＭｏ合金の着膜をマグ
ネトロンスパッタリングで連続成膜し、着膜後にデータ
バスライン及びドレイン・ソース電極をフォトリソグラ
フィ技術によりパターニングし、ソース電極１４、ドレ
イン電極１５を形成する。
膜として、密着力の強い酸化シリコン膜(ＳｉＯｘ)から
なる絶縁膜１３をプラズマＣＶＤ法により成膜する。更
に、画素電極用ＩＴＯ膜を着膜し、パターニングにより
表示電極１９を形成する。また、ドレイン・ソース電極
用ＩＴＯとデータバスライン用のＭｏ合金の着膜をマグ
ネトロンスパッタリングで連続成膜し、着膜後にデータ
バスライン及びドレイン・ソース電極をフォトリソグラ
フィ技術によりパターニングし、ソース電極１４、ドレ
イン電極１５を形成する。
【００３７】次に、図６(ｃ)に示すように、半導体材料
としてのａ-Ｓｉ膜１６をプラズマＣＶＤで着膜し、そ
の後、第１ＳｉＮｘ膜及び第２ＳｉＮｘ膜からなるゲー
ト絶縁膜１７をプラズマＣＶＤで順に着膜する。更に、
これらのエッチングを省略してゲート電極１８用のＡｌ
及びゲート線(図示せず)用のＡｌをマグネトロンスパッ
タリングで着膜させる。本実施の形態では、ａ-Ｓｉ膜
１６、第１ＳｉＮｘ膜及び第２ＳｉＮｘ膜からなるゲー
ト絶縁膜１７を着膜した後の単独によるエッチング工程
を省略している。
としてのａ-Ｓｉ膜１６をプラズマＣＶＤで着膜し、そ
の後、第１ＳｉＮｘ膜及び第２ＳｉＮｘ膜からなるゲー
ト絶縁膜１７をプラズマＣＶＤで順に着膜する。更に、
これらのエッチングを省略してゲート電極１８用のＡｌ
及びゲート線(図示せず)用のＡｌをマグネトロンスパッ
タリングで着膜させる。本実施の形態では、ａ-Ｓｉ膜
１６、第１ＳｉＮｘ膜及び第２ＳｉＮｘ膜からなるゲー
ト絶縁膜１７を着膜した後の単独によるエッチング工程
を省略している。
【００３８】続いて、図６(ｄ)に示すように、図示しな
いレジストマスクを形成した後、リソグラフィ技術を用
いてゲート電極１８及びゲート線２０を形成する。ゲー
ト電極１８は、オーバーエッチングをかけてレジストマ
スク(図示せず)により１.５μｍ程度内側に入った状態
でエッチングされる。更に、本実施の形態では、このレ
ジストマスクをマスクとしてａ-Ｓｉ膜１６、ゲート絶
縁膜１７を一度にエッチングしている。その結果、一回
のリソグラフィ工程でこれらを連続してエッチングする
ことができるので、製造工程を大きく短縮することが可
能である。このように工程を短縮した結果、本来、ＴＦ
Ｔとして必要なゲート電極１８の下層の他、ゲート線２
０の下層にもａ-Ｓｉ膜１６およびゲート絶縁膜１７が
除去できずに残った状態にてＴＦＴアレイが形成され
る。更に、ゲート電極１８がオーバーエッチングされて
おり、ソース電極１４およびドレイン電極１５の間にあ
ってゲート電極１８の下にない部分にａ-Ｓｉ膜１６お
よびゲート絶縁膜１７が存在し、所謂フローティングア
イランド部分が形成される。その後、レジストマスクが
剥離される。
いレジストマスクを形成した後、リソグラフィ技術を用
いてゲート電極１８及びゲート線２０を形成する。ゲー
ト電極１８は、オーバーエッチングをかけてレジストマ
スク(図示せず)により１.５μｍ程度内側に入った状態
でエッチングされる。更に、本実施の形態では、このレ
ジストマスクをマスクとしてａ-Ｓｉ膜１６、ゲート絶
縁膜１７を一度にエッチングしている。その結果、一回
のリソグラフィ工程でこれらを連続してエッチングする
ことができるので、製造工程を大きく短縮することが可
能である。このように工程を短縮した結果、本来、ＴＦ
Ｔとして必要なゲート電極１８の下層の他、ゲート線２
０の下層にもａ-Ｓｉ膜１６およびゲート絶縁膜１７が
除去できずに残った状態にてＴＦＴアレイが形成され
る。更に、ゲート電極１８がオーバーエッチングされて
おり、ソース電極１４およびドレイン電極１５の間にあ
ってゲート電極１８の下にない部分にａ-Ｓｉ膜１６お
よびゲート絶縁膜１７が存在し、所謂フローティングア
イランド部分が形成される。その後、レジストマスクが
剥離される。
【００３９】ここで、図６(ｂ)の工程では、ソース電極
１４とドレイン電極１５は、所定の線幅で所定の間隔を
隔てて形成されると共に、ドレイン電極１５によってゲ
ート電極１８の根元をまたぐことができるようにパター
ニングされている。また、この工程でパターニングされ
るソース電極１４とドレイン電極１５は、ゲート電極１
８が覆われる範囲でチャネル長が４μｍ以下まで近接
し、ゲート電極１８に覆われていないフローティングア
イランド部分にてチャネル長が１８μｍ以上となるよう
に構成されている。また、言い換えれば、フローティン
グアイランド部分にてソース・ドレイン間を流れるオフ
電流が電流値ＩＥ−１２(１×１０-12)[Ａ]未満とな
り、ゲート電極１８の上下部分である本来のＴＦＴ構造
下を流れるオン電流が、ゲート電極１８による電圧が２
０Ｖ以上のときに電流値ＩＥ−０６(１×１０-6)[Ａ]以
上となるように、ソース電極１４とドレイン電極１５の
形状が決定されてパターニングされている。以上のよう
なＴＦＴの製造工程によれば、ＴＦＴ製造工程における
必要な工程数を減らすことが可能になると共に、工程数
削減に伴う、隣接するデータ線からのクロストークによ
る電位の鈍りを防止することができる。更に、工程数を
削減した場合であっても、必要なオン電流を充分に確保
すると共にフローティングアイランド部分に起因するリ
ーク電流を抑制できるＴＦＴを提供することができる。
１４とドレイン電極１５は、所定の線幅で所定の間隔を
隔てて形成されると共に、ドレイン電極１５によってゲ
ート電極１８の根元をまたぐことができるようにパター
ニングされている。また、この工程でパターニングされ
るソース電極１４とドレイン電極１５は、ゲート電極１
８が覆われる範囲でチャネル長が４μｍ以下まで近接
し、ゲート電極１８に覆われていないフローティングア
イランド部分にてチャネル長が１８μｍ以上となるよう
に構成されている。また、言い換えれば、フローティン
グアイランド部分にてソース・ドレイン間を流れるオフ
電流が電流値ＩＥ−１２(１×１０-12)[Ａ]未満とな
り、ゲート電極１８の上下部分である本来のＴＦＴ構造
下を流れるオン電流が、ゲート電極１８による電圧が２
０Ｖ以上のときに電流値ＩＥ−０６(１×１０-6)[Ａ]以
上となるように、ソース電極１４とドレイン電極１５の
形状が決定されてパターニングされている。以上のよう
なＴＦＴの製造工程によれば、ＴＦＴ製造工程における
必要な工程数を減らすことが可能になると共に、工程数
削減に伴う、隣接するデータ線からのクロストークによ
る電位の鈍りを防止することができる。更に、工程数を
削減した場合であっても、必要なオン電流を充分に確保
すると共にフローティングアイランド部分に起因するリ
ーク電流を抑制できるＴＦＴを提供することができる。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
薄膜トランジスタに形成されるフローティングアイラン
ド部分のリーク電流を低減すると共に、ＴＦＴ動作に必
要なオン電流を高く保つことができる。
薄膜トランジスタに形成されるフローティングアイラン
ド部分のリーク電流を低減すると共に、ＴＦＴ動作に必
要なオン電流を高く保つことができる。
【図１】 本実施の形態における薄膜トランジスタ(Ｔ
ＦＴ)構造を示す平面図である。
ＦＴ)構造を示す平面図である。
【図２】 図１におけるＡＡ'断面を示した図である。
【図３】 図１に示したＴＦＴ構造における電流電圧特
性を示すグラフである。
性を示すグラフである。
【図４】 図１に示したＴＦＴ構造の変形例を示した図
である。
である。
【図５】 図１に示したＴＦＴ構造の変形例を示した図
である。
である。
【図６】 (ａ)〜(ｄ)は、本実施の形態における薄膜ト
ランジスタ(ＴＦＴ)を製造する製造工程を説明するため
の図である。
ランジスタ(ＴＦＴ)を製造する製造工程を説明するため
の図である。
【図７】 (ａ)、(ｂ)は、トップゲート型の薄膜トラン
ジスタ構造を説明するための図である。
ジスタ構造を説明するための図である。
【図８】 フローティングアイランド部分の形成された
状態を説明するための図である。
状態を説明するための図である。
【図９】 図８に示したタイプ(キの字型ＴＦＴ)の電流
電圧特性を示すグラフである。
電圧特性を示すグラフである。
【符号の説明】 １１…絶縁基板、１２…遮光膜(ライトシールド)、１３
…絶縁膜、１４…ソース電極(画素電極)、１５…ドレイ
ン電極(信号電極)、１６…ａ-Ｓｉ膜、１７…ゲート絶
縁膜、１８…ゲート電極、１９…表示電極、２０…ゲー
ト線、２１ａ，２１ｂ…信号線(データ線)、２２…フロ
ーティングアイランド部分
…絶縁膜、１４…ソース電極(画素電極)、１５…ドレイ
ン電極(信号電極)、１６…ａ-Ｓｉ膜、１７…ゲート絶
縁膜、１８…ゲート電極、１９…表示電極、２０…ゲー
ト線、２１ａ，２１ｂ…信号線(データ線)、２２…フロ
ーティングアイランド部分
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三和 宏一 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Ｆターム(参考） 2H092 JA25 JA29 JA38 JA42 JA44 JA47 JB13 JB23 JB32 JB33 JB38 JB51 JB57 JB58 JB63 JB69 KA05 KA07 KA12 KA16 KA18 MA05 MA07 MA08 MA13 MA17 MA27 MA35 MA37 MA41 NA22 NA25 NA27 PA06 5F110 AA06 AA16 BB01 CC05 DD02 DD03 DD13 DD14 DD15 EE03 EE04 EE44 FF03 FF30 GG02 GG15 GG28 GG45 HK02 HK04 HK06 HK33 NN02 NN24 NN33 NN46 NN73 QQ02 QQ09
Claims (13)
- 【請求項１】 絶縁基板の上方に設けられると共に、所
定のパターンにて形成されるゲート電極と、 前記ゲート電極のパターニングに対応して形成される半
導体層と、 前記半導体層を介して形成される画素電極と、 前記半導体層を介して形成されると共に、前記画素電極
から所定の間隙を隔てて配設される信号電極とを有し、 前記半導体層は、前記ゲート電極の上下に位置しないフ
ローティングアイランド領域を備え、 前記画素電極および前記信号電極は、前記ゲート電極の
上下に位置する当該画素電極および当該信号電極によっ
て形成されるオン電流チャネル長に対し、前記フローテ
ィングアイランド領域における当該画素電極および当該
信号電極によって形成されるオフ電流チャネル長が長く
なるように構成されていることを特徴とする薄膜トラン
ジスタ。 - 【請求項２】 前記信号電極は、隣接する信号線から前
記半導体層を介して前記画素電極へと流れるクロストー
クを阻止する位置に配設されることを特徴とする請求項
１記載の薄膜トランジスタ。 - 【請求項３】 絶縁基板の上方に所定の間隙を隔てて配
設されたソース電極およびドレイン電極と、 前記ソース電極および前記ドレイン電極に対して配設さ
れた半導体層と、 前記半導体層に重ねられたゲート絶縁膜と、 前記ゲート絶縁膜に重ねられたゲート電極とを有し、 前記半導体層は、前記ゲート電極の上下に位置しないフ
ローティングアイランド領域を備え、 前記ソース電極および前記ドレイン電極は、前記フロー
ティングアイランド領域における当該ソース電極および
当該ドレイン電極によって形成されるチャネル長が１８
μｍ以上となるように構成されていることを特徴とする
薄膜トランジスタ。 - 【請求項４】 前記ソース電極およびドレイン電極は、
前記ゲート電極の上下に位置するチャネル長が４μｍ以
下となるように構成されていることを特徴とする請求項
３記載の薄膜トランジスタ。 - 【請求項５】 絶縁基板の上方に設けられると共に、所
定のパターンにて形成されるゲート電極と、 前記ゲート電極のパターニングと略同一のパターンにて
形成される半導体層と、 前記半導体層を介して形成されるソース電極と、 前記半導体層を介して形成されると共に、前記ソース電
極から所定の間隙を隔てて配設されるドレイン電極とを
有し、 前記ソース電極および前記ドレイン電極は、前記ゲート
電極による電圧がオフのときに当該ソース電極および当
該ドレイン電極の間を流れるオフ電流が１×１０
-12[Ａ]未満であり、当該ゲート電極による電圧が２０
Ｖ以上のときに当該ソース電極および当該ドレイン電極
の間を流れるオン電流が１×１０-6[Ａ]以上となるよう
に構成されていることを特徴とする薄膜トランジスタ。 - 【請求項６】 前記半導体層は、前記ゲート電極の周辺
であって当該ゲート電極の上下に位置しないフローティ
ングアイランド領域を備えると共に、 前記ソース電極および前記ドレイン電極は、前記フロー
ティングアイランド領域を流れるオフ電流が１×１０
-12[Ａ]未満となるように構成されていることを特徴と
する請求項５記載の薄膜トランジスタ。 - 【請求項７】 前記ソース電極および前記ドレイン電極
は、前記フローティングアイランド領域における当該ソ
ース電極および当該ドレイン電極の位置関係と、前記ゲ
ート電極の上下に位置する当該ソース電極および当該ド
レイン電極の位置関係とに基づいて、前記オフ電流が１
×１０-12[Ａ]未満、前記オン電流が１×１０-6[Ａ]以
上となるように構成されていることを特徴とする請求項
６記載の薄膜トランジスタ。 - 【請求項８】 ゲート線と信号線とがマトリックス状に
配置され、その交点に薄膜トランジスタが配置されると
共に、表示電極に電圧を加えて液晶を差動させる液晶表
示パネルにおいて、 前記薄膜トランジスタは、前記ゲート線と接続されて一
体的に形成されるゲート電極と、前記信号線に接続され
るドレイン電極と、前記表示電極に接続されると共に前
記ドレイン電極に対して所定の間隔を隔てて配設される
ソース電極と、前記ソース電極および前記ドレイン電極
と前記ゲート電極との間に形成される半導体層とを備
え、 前記半導体層は、前記ゲート電極の周辺であって当該ゲ
ート電極の上下に位置しない領域を有すると共に、前記
薄膜トランジスタの領域を越えて前記ゲート線に沿った
状態にてパターニングされ、 前記ドレイン電極は、隣接する信号線から前記半導体層
を介して前記ソース電極へ流入する電流を阻止するよう
に構成されると共に、当該ソース電極との間に形成され
るチャネル長を前記ゲート電極の上下に位置しない領域
で長く、前記ゲート電極の上下に位置する領域で短くな
るように構成されていることを特徴とする液晶表示パネ
ル。 - 【請求項９】 前記ドレイン電極は、前記ゲート電極の
上下に位置しない領域における前記チャネル長を１８μ
ｍ以上となるように構成されていることを特徴とする請
求項８記載の液晶表示パネル。 - 【請求項１０】 前記ドレイン電極は、前記ゲート電極
の上下に位置する前記チャネル長を４μｍ以下となるよ
うに構成されていることを特徴とする請求項８記載の液
晶表示パネル。 - 【請求項１１】 前記ドレイン電極は、前記ゲート線か
ら前記薄膜トランジスタの領域を分断するように構成さ
れていることを特徴とする請求項８記載の液晶表示パネ
ル。 - 【請求項１２】 基板上に遮光膜を着膜する遮光膜着膜
工程と、 前記遮光膜を覆うように前記絶縁基板上に絶縁膜を形成
する絶縁膜形成工程と、 形成された前記絶縁膜上に、画素電極および信号電極を
形成する画素・信号電極形成工程と、 前記画素電極および前記信号電極の上方に、半導体層お
よびゲート絶縁膜層を順次成膜する半導体・絶縁膜層成
膜工程と、 前記ゲート絶縁膜層上にゲート線およびゲート電極用の
金属膜を着膜するゲート電極着膜工程と、 着膜された前記ゲート線および前記ゲート電極用の金属
膜の上方にレジストマスクを設けると共に、当該レジス
トマスクを用いて当該ゲート線および当該ゲート電極を
パターニングするゲート電極パターニング工程と、 前記レジストマスクを用いて前記半導体層および前記ゲ
ート絶縁膜層をパターニングすると共に、前記ゲート電
極の周辺に当該ゲート電極を上方に有しないフローティ
ングアイランド領域を形成する半導体層パターニング工
程と、 前記レジストマスクを剥離する工程と、を含み、 前記画素・信号電極形成工程は、前記ゲート電極パター
ニング工程によりパターニングされる前記ゲート線と前
記ゲート電極との領域を分断する位置に前記信号電極を
形成すると共に、前記画素電極と前記信号電極との間隔
を前記フローティングアイランド領域で長く、前記ゲー
ト電極を上方に有する領域で短くなるように当該画素電
極と当該信号電極とを形成することを特徴とする薄膜ト
ランジスタの製造方法。 - 【請求項１３】 前記ゲート電極パターニング工程は、
前記ゲート電極用の金属膜を前記レジストマスクに対し
てオーバーエッチングして前記ゲート電極をパターニン
グすることを特徴とする請求項１２記載の薄膜トランジ
スタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000028357A JP3701832B2 (ja) | 2000-02-04 | 2000-02-04 | 薄膜トランジスタ、液晶表示パネル、および薄膜トランジスタの製造方法 |
| US09/775,974 US6576925B2 (en) | 2000-02-04 | 2001-02-02 | Thin film transistor, liquid crystal display panel, and manufacturing method of thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000028357A JP3701832B2 (ja) | 2000-02-04 | 2000-02-04 | 薄膜トランジスタ、液晶表示パネル、および薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001217427A true JP2001217427A (ja) | 2001-08-10 |
| JP3701832B2 JP3701832B2 (ja) | 2005-10-05 |
Family
ID=18553772
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000028357A Expired - Lifetime JP3701832B2 (ja) | 2000-02-04 | 2000-02-04 | 薄膜トランジスタ、液晶表示パネル、および薄膜トランジスタの製造方法 |
Country Status (2)
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|---|---|
| US (1) | US6576925B2 (ja) |
| JP (1) | JP3701832B2 (ja) |
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|---|---|---|---|---|
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|---|---|---|---|---|
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| KR100495702B1 (ko) * | 2001-04-13 | 2005-06-14 | 삼성에스디아이 주식회사 | 유기 전계 발광 표시 장치 및 그 제조 방법 |
| KR100442489B1 (ko) * | 2001-06-11 | 2004-07-30 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 |
| TWI256732B (en) * | 2002-08-30 | 2006-06-11 | Sharp Kk | Thin film transistor, liquid crystal display apparatus, manufacturing method of thin film transistor, and manufacturing method of liquid crystal display apparatus |
| KR100870522B1 (ko) * | 2002-09-17 | 2008-11-26 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
| JP2005223047A (ja) * | 2004-02-04 | 2005-08-18 | Casio Comput Co Ltd | アクティブマトリクスパネル |
| KR101282397B1 (ko) | 2004-12-07 | 2013-07-04 | 삼성디스플레이 주식회사 | 표시 장치용 배선, 상기 배선을 포함하는 박막 트랜지스터표시판 및 그 제조 방법 |
| US7436095B2 (en) * | 2005-10-31 | 2008-10-14 | Caterpillar Inc. | Rotary electric machine |
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Family Cites Families (17)
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|---|---|---|---|---|
| JPS60213062A (ja) * | 1984-04-09 | 1985-10-25 | Hosiden Electronics Co Ltd | 薄膜トランジスタの製造方法 |
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| JPH0210331A (ja) | 1988-06-29 | 1990-01-16 | Hitachi Ltd | アクティブマトリクス |
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| JPH0659277A (ja) | 1992-08-06 | 1994-03-04 | Hitachi Ltd | 半導体装置及びその製造方法 |
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2000
- 2000-02-04 JP JP2000028357A patent/JP3701832B2/ja not_active Expired - Lifetime
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- 2001-02-02 US US09/775,974 patent/US6576925B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US6576925B2 (en) | 2003-06-10 |
| US20010043292A1 (en) | 2001-11-22 |
| JP3701832B2 (ja) | 2005-10-05 |
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Legal Events
| Date | Code | Title | Description |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050607 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20050708 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3701832 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S202 | Request for registration of non-exclusive licence |
Free format text: JAPANESE INTERMEDIATE CODE: R315201 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S202 | Request for registration of non-exclusive licence |
Free format text: JAPANESE INTERMEDIATE CODE: R315201 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080722 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080722 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090722 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090722 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090722 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100722 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110722 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110722 Year of fee payment: 6 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110722 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110722 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120722 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120722 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120722 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130722 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130722 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130722 Year of fee payment: 8 |
|
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