JP2941908B2 - 薄膜トランジスタ及びその製造方法並びにそれを有する装置 - Google Patents

薄膜トランジスタ及びその製造方法並びにそれを有する装置

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各種電子回路装置に使用される半導体装置
に関し、特にSOI構造を有する薄膜トランジスタ及びそ
の製造方法に関するものである。
〔従来の技術〕
薄膜トランジスタは、近年３次元集積回路や、密着型
イメージセンサ及び平面デイスプレイ用装置を構成する
半導体装置として注目されている。特にシリコン薄膜ト
ランジスタにおいては、結晶性を単結晶のそれに近づけ
て高性能化を図ることともに、最近では、膜厚を超薄膜
（0.1μｍ以下）における固有のメカニズムによって非
常に高いキヤリアのモビリテイを得ようとする研究が行
なわれつつある。しかしそのような研究においては特定
の特性のみが注目されているだけで、それに付随して他
のトランジスタ特性がどう変化するのかが解明どころか
把握すらされていない。
本発明者らはSOI構造を有する薄膜トランジスタの全
般的な電気特性に関する研究を進めた結果、半導体層の
膜厚がある膜厚より薄くなると、ゲート電圧がOVのとき
（OFF時）のドレイン耐圧が急激に劣化することが判明
した。そして本発明者らは数多くの実験をくり返し行な
った結果その原因として以下に述べる現象が起こってい
ることを見い出した。それは、ドレイン耐圧を決めるド
レイン端でのアバランシエブレイクダウンが、一般に厚
膜の場合はゲート界面近傍での発生であるのに対し、あ
る膜厚さ以下では下地の絶縁基板との界面近傍では発生
であるというものである。
更に詳しくいえば、例えば厚い絶縁基板上に薄膜半導
体層、ゲート絶縁膜、ゲート電極を形成して構成したSO
I（Semicoductor on Iusuator）構造を有するゲート絶
縁型電界効果トランジスタにおいて、従来最大電界はゲ
ート界面近傍に集中するのでアバランシエブレイクダウ
ンは最初にゲート界面近傍で生じ、その傾向は半導体層
の膜厚に依存しないといわれていた。これに対し本発明
者等は、現実のSOI構造における下地絶縁基板と半導体
層との間の界面固定電荷（Qss）の存在を考慮するとい
う新しい発想のもとに、まずシミユレーシヨンを行なっ
てみた。すると、予想通り所定の膜厚以下では電界はゲ
ート界面側が下地界面近傍に比較して強いにも関わら
ず、実際のアバランシエブレイクダウンは下地界面近傍
で生じていることが判明した。より詳細は理論的なメカ
ニズムは現在解明中であるが、おそらくアバランシエブ
レイクダウンが電界のみならず、キヤリア数にも依存し
ており、同等のQssをゲート及び下地界面近傍に仮定し
た場合、下地界面の方がキヤリア数に対する影響が大き
いためと推察される。
上述した技術の理解を容易にするために、まず、従来
のSOI型電界効果トランジスタについて説明する。
従来のSOI型薄膜電界効果トランジスタの断面構造を
第15図（Ａ）に示す（Ａタイプ）。また、第15図（Ｂ）
はオフセツト構造を適用したSOI薄膜電界効果トランジ
スタを示す模式的断面図である（Ｂタイプ）。このオフ
セツトの距離は、後述する本発明の一実施例におけるオ
フセツトの距離と等しくなる様作成した。ここで１は絶
縁性基板、２は半導体層、３はゲート絶縁層、４はゲー
ト電極である。
従来型のＡタイプにおいては耐圧が例えば6voltと低
い。またこれを改良し他の構成は同じものであってもＢ
タイプの様にオフセツトにすると、ゲート界面付近の電
界が緩和される影響で、間接的に下地界面も電界も緩和
される。その結果、多少耐圧が向上する。しかし、その
値は例えば10voltと低く実用的な値を得ることはできな
い。薄膜電界効果トランジスタにおいては、薄膜である
ため、最も電界の強い領域は、ゲート絶縁膜側のドレイ
ンとチャネルの接合の位置で決まり、その領域はその接
合位置から下地絶縁基板への鉛直線上近傍である。故
に、従来のような不純物プロフアイルでは電界の最も強
い領域と、アバランシエが発生しやすい接合面が重なっ
ている為、アバランシエが大変起きやすい。このことは
仮令、オフセツトにしたとしても、下地界での電界緩和
はそれほど、大きくないことを示している。
以上詳述した点を他の従来例の比較して更に詳しく述
べる。
例えばドレイン端近傍の電界を緩和するために従来、
ドレイン近傍に濃度の薄い領域を形成するというLightl
y−Doped−Drain（LDD）という方法が知られている。
第16図は上述のLDD方法を用いた従来の薄膜のMOSFET
の断面図である。第16図において、301は下地絶縁基板
であり、302は半導体層、303はゲート絶縁膜、304は多
結晶シリコン膜、309はソース、310はドレインであり、
306は低不純物濃度領域ソース、307を低不純物濃度ドレ
インであり、この低不純物濃度領域ドレイン307をドレ
イン310近傍に形成することによって、ドレイン310近傍
の高電回を緩和しようとするものである。尚、同図にお
いて308はNSG、311はPSG、314、315は電極である。
しかしながら、この超薄膜MOSFETにおいても、上記ド
レイン近傍の高電界によるドレイン耐圧の劣化ととも
に、半導体層302の膜厚が、ある所定の膜厚より薄くな
ると、ゲート電圧が0Vのとき（OFF時）のドレイン耐圧
が、厚膜の場合に比較した急激に劣化する。
また、第16図に示す、従来用いられているドレインの
低不純物濃度領域307のドレインの高不純物濃度310の接
合面がゲート絶縁膜303下にある構造では、ドレイン耐
圧を決めるドレイン端でのアバランシエブレイクダウン
は、一般に、厚膜の場合はゲートの多結晶シリコン膜30
4近傍で生じるのに対し、ある所定の膜厚以下では下地
の絶縁基板301との界面近傍で生じていることも前述し
たとおりである。
以上のように従来のSOI型トランジスタは、耐圧とい
う点に改善の余地を残していたのである。
〔発明の目的〕
本発明の目的は低価値で高性能な改良された薄膜トラ
ンジスタを提供することにある。
本発明の別の目的は、上述したような新しい知見に基
づきSOI構造のトランジスタにおいて薄膜化による高モ
ビリテイ及び低寄生容量といった高性能を維持しつつOF
F時とドレイン耐圧の劣化を改善した改良された薄膜ト
ランジスタを提供することである。
上記目的達成のため、本発明による薄膜トランジスタ
は、チャネルの低不純物濃度領域とドレインの高不純物
濃度領域の接合面が、ゲート絶縁膜から他の絶縁膜（下
地絶縁膜）に向かうに従って、ゲート端から遠ざかる断
面構造にすることで、下地絶縁膜近傍で電界の最も強い
領域とアバランシエが起きやすいドレイン接合をずら
し、同時にドレイン接合付近の電界をも緩和できる構造
を有する。
本発明の更に他の目的は半導体装置の一つとしてのSO
I構造のトランジスタにおいて、薄膜化と微細化による
高モビリテイ及び低寄生容量といった良好な特性を維持
しつつ、前述したOFF時のドレイン耐圧の劣化、即ち、
半導体層と下地絶縁基板との界面で生じるアバランシエ
ブレイクダウンによるドレイン耐圧劣化を改善した、改
良された薄膜トランジスタを実現しようとするものであ
る。
本発明の更に別の目的はドレインの境界面を斜めに作
成することにより、例えば、下地絶縁層に向かうにつれ
て、ゲートから遠ざかるようなドレイン領域を作成する
ことができ、ドレイン層の界面で生じる電界集中を緩和
し、アバランシエによってブレークダウンの耐圧を向上
できる薄膜トランジスタを提供することにある。
本発明の上述した目的は、第１の絶縁層領域と第２の
絶縁層領域とに挟持される半導体層領域と、該半導体層
領域に対して前記第２の絶縁層領域を介して設けられた
制御電極と、を有する薄膜トランジスタであって、前記
半導体層領域は、チャネル領域の前記チャネル領域より
不純物濃度の高い複数の主電極領域とを有しており、前
記複数の主電極領域の少なくとも一つと前記チャネル領
域とで形成される界面が前記第２の絶縁層領域側から前
記第１の絶縁層領域側に近づくにしたがって前記制御電
極側より遠ざかる断面構造を有していることを特徴とす
る薄膜トランジスタにより達成される。
そして、上記薄膜トランジスタは、不純物を前記半導
体層領域と前記第２の絶縁層領域との界面に対して斜め
から不純物を打ち込んで前記界面を形成することを特徴
とする薄膜トランジスタの製造方法や異方性エツチング
により前記界面に対応する斜面を形成した後、主電極領
域を形成することを特徴とする薄膜トランジスタの製造
方法によって得ることができる。
更に、上記トランジスタは次のような各種装置に搭載
されて優れた性能が発揮される。それは上記薄膜トラン
ジスタと、光電変換添とが同一基体上に一体的に形成さ
れている電子回路装置や、上記薄膜トランジスタと、前
記薄膜トランジスタにより駆動される液晶セルとを有す
る電子回路装置や上記薄膜トランジスタと光電変換素子
とが同一基体上に一体的に形成されている電子回路装置
と、原稿を読取位置に保持するための手段と、該原稿を
照明するための光源と、を有する情報処理装置や、上記
薄膜トランジスタと前記薄膜トランジスタにより駆動さ
れる液晶セルを有する電子回路装置と、前記電子回路装
置に入力する信号を出力する手段と、を有する情報処理
装置である。
〔実施例〕
以下図面を参照しながら本発明による実施例について
述べるが、本発明は以下の実施例に限定されることはな
く本発明の目的が達成される構成であれば良い。
支持体としてその表面が絶縁性の基板の即ち第１の絶
縁層領域の上に半導体層領域を備えたSOI構造を有し、
かつドレインとして用いられる主電極領域である高不純
物濃度領域が、下地の絶縁膜にまで達成される薄膜電界
効果トランジスタでは、薄膜SOI固有の問題として半導
体層の膜厚が最大空乏層幅の２倍度以下になると、膜全
体に電流が流れるようになる。これと共に、ドレイン端
の至るところで起こるアバランシエ・ブレイクダウンが
問題となってくる。特に下地絶縁膜との界面近傍でのア
バランシエはゲート電圧OFF時にも発生し、ドレイン耐
圧の低下を招く。
上述した技術的課題を解決し得る本発明の好適の実施
態様は、第２の絶縁層領域としてのゲート絶縁膜側から
支持体側の下地絶縁膜に近づくに従い、主電極領域とし
てのドレイン領域とチャネルを形成する領域との接合面
（チャネル・ドレイン接合面）が制御電極としてのゲー
トから遠ざかるような構造にしたものである。後述する
第１図に示すようにこのときゲート絶縁膜直下のチャネ
ル・ドレイン接合面の位置を原点（Ｏ）とし、半導体層
の層厚さをTSOI、半導体層の層厚方向と垂直に交わる方
向へチャネル・ドレイン接合面の位置の最大変位置をL
UPとしたときに、LUP/TSOIが0.35以上となるようチャネ
ル・ドレイン接合面を形成する。こうすると、ドレイン
耐圧が顕著に向上するので最も好ましい結果が得られ
る。接合面の形状はゲートから徐々に遠ざかる構成であ
れば良く特に限定されるものではないが、不必要な電界
集中を避けるためには、第１図に示すような単一平面な
ど、滑らかな形状が望ましい。このような構造は、従来
より知られたMOSプロセスを単に用いるだけでは達成で
きるものではなく、後述する様に、例えば、十数度の角
度からイオンの斜め打ち込みを行なうなど、積極的に行
なわなげればならないものである。何故ならば、高不純
物温度領域である半導体層の膜圧が数千Å以下の極めて
薄いからである。
本発明者らの知見によれば、半導体領域が、薄膜SOI
構造の薄膜であるためデバイス内で最も電界の強い領域
は、ドレインとチャネルの接合面に添うのではなく、ゲ
ート絶縁膜側のドレインとチャネルの接合の位置で決ま
る位置、つまりその接合の位置から下地絶縁基板の第３
図のSEPで示す位置への鉛直線（VL）上近傍にある。故
に、本発明の好適な実施態様例の構造にすれば、 最大電界強度領域のアバランシエの起きやすい、ドレ
イン接合面がずれており、そのずれ分電界勾配が緩や
かになり、最大電界強度を下げることができる。その結
果、従来６〜8volt程度であったMOS型電界効果トランジ
スタのOFF時のドレイン耐圧が他の構成を同じくし上述
したチャネル・ドレイン接合想像とすると、今まで考え
られなかったような20volt程度にまで向上するのであ
る。
本発明における第１の絶縁層領域としては、サフアイ
ヤ，アルミナ，ガラス，樹脂等の絶縁基板そのもの、或
いは半導体基板中に形成された絶縁領域又は、半導体基
板や導電性基板上に設けられた酸化シリコン、窒化シリ
コン等の絶縁層が用いられ、更には各機能をもつ素子が
形成された基体上に設けられた保護層としての酸化シリ
コン、窒化シリコン等の絶縁層等も適用可能である。第
２の絶縁層としては、酸化シリコン、窒素シリコン、酸
化窒素シリコン等が挙げられる。
ゲート電極とソース・ドレイン電極との構造は上ゲー
トスカダー型，下ゲートスタガー型，上ゲートコプラナ
ー型，下ゲートコプラナー型等が用いられる。
半導体層としてはシリコンを母体とする単結晶層や非
単結晶層としての多結晶層や微結晶が用いられるがなか
でも高キヤリア移動度もつ単結晶シリコン層や多結晶シ
リコン層が好ましい。
〔第１実施例〕 第１図は、本発明の一実施例によるSOI構造のFETを示
す模式的断面図である。10は絶縁性の表面をもつ基板と
してのサイフアイヤ基板、20はサイフアイヤ基板10上に
形成された層厚2000Åの単結晶シリコンからなる半導体
層、30は半導体層20上に設けられた絶縁層としての層厚
500Åの酸化シリコン膜、40は酸化シリコン膜上に配列
された多結晶シリコンからなるゲート電極である。
第３図に、本実施例によるトランジスタを作製し従来
技術により作製したトランジスタとを比較した結果を示
すグラフである。図中の曲線（ａ）は従来型の特性、曲
線（ｂ）はオフセツト構造を有したMOS型電界効果トラ
ンジスタ、曲線（ｃ）は本発明の構造を有したMOS型電
界効果トランジスタのOFF特性である。本発明が、従来
型を単にオフセツト構造にしただけはなく、それとは異
なる作用で大きな効果をあげたことを示している。
第３図において、（ａ）は第15図（Ａ）に示した例に
よる耐圧を示し、（ｂ）は第15図（Ｂ）に示した例によ
る耐圧を示す。（ｃ）が本実施例による耐圧を示し
（ａ）が約6Volt、（ｂ）が約10Voltであるのに対し本
例では約21Voltの耐圧が得られた。
〔第２の実施例〕 以下、第２図及び第３図を用いて本発明の第２の実施
例を説明する。第２図（ｄ）にその構造を示す。
本実施例ではドレイン界面Ｓがオフセツト構造を有
し、ソース界面はドレイン界面と平行に下地界面に近づ
くに従いゲート電極側に近づく構成になっている。
次に製造方法の説明をしながら本実施例について詳細
に述べる。絶縁性表面を有する基板及び該基板上の半導
体層を形成する為に、不純物濃度１×1016/cm2の面方位
（100）Ｐ型単結晶シリコン基板100に対し、加速電圧15
0kev、総ドーズ量2.14×1018/cm2、基板温度600℃の条
件で酸素を矢印AAで示すように注入する（第２図（ａ）
参照）。その後、N2ガス中で1300℃３時間のアニールを
施し、膜厚が1000Åの半導体層120を有する面方位（10
0）のＰ型SIMOX基板を作成する。101は下部の半導体
層、110は第１の絶縁層である（第２図（ｂ）参照）。
このSOI基板に対し、熱酸化法を用いて厚さ500Åのゲー
ト酸化膜130を形成し、その上にLP−CVDにより多結晶シ
リコン膜を形成し多結晶シリコンにP31をイオン注入
し、厚さ4000ÅのＮ型ゲートポリシリコン電極140をパ
ターニングにより形成する。ここでゲート長を２μｍ、
ゲート幅を10μｍとする。次に、ソース・ドレイン領域
として高不純物濃度領域を形成するため、第３図に示す
ようソース・ドレイン方向（電流の流れる方向）に平行
で、かつ打ち込み角度角が43゜（第２図（ｃ）中θ１）
であるような方向（矢印BB）からP31（燐）を加速電圧6
0kevでイオン注入し、次いで層間絶縁膜としてPSG膜150
を6000Å推積した後に、P31（燐）を活性化させるため
に900℃15分の熱処理を施す。本実施例において打ち込
み角度θ１とは、第２図（ｃ）に示すようにゲート絶縁
膜140の法線方向となす角度である。その結果、チヤネ
ル領域としての低不純物濃度領域122とドレイン領域と
して高不純物濃度領域121の接合面Ｓが下地絶縁膜110に
対して43゜傾いた断面構造を得ることができる。この
後、配線であるアルミニウムを蒸着、パターニングしド
レイン電極配線161,ソース電極162,ゲート電極配線163
を形成する。保護膜としてPSG膜170を推積すれば、第２
図（ｄ）に示すSOI構造を有する薄膜電界効果トランジ
スタを作成することができる。ここでは110の一部以下
の構成は省略している。（example）上述した製造方法
によって第２図（ｄ）に示すトランジスタを複数作成
し、その評価を行なった。そのオフセツトしている方
（121）をドレインとして、OFF時の耐圧を評価したとこ
ろ第３図に示した結果と同様な結果即ち耐圧が21voltの
実用に値する結果が得られた。
上述したイオンの斜め打ち込みによるソース・ドレイ
ン領域の形成は、バルクシリコンプロセスにおいて行な
われている。その目的はイオン注入のチヤネリング防止
や、オフセツト構造の形成である。しかし、従来のイオ
ンの斜め打ち込みは、下地に絶縁膜は存在せず、半導体
層が広がっているデバイスに対して施されたものであ
る。本発明は、高不純物濃度領域が下地絶縁膜にまで到
達している薄膜SOI型電界効果トランジスタ固有の問題
点を、薄膜SOI構造の電界分布を利用し、従来技術とは
異なる作用でOFF時のドレイン耐圧を向上させた。以
下、従来技術との比較により説明する。
本実施例では、不純物はプロフアイルをイオンの斜め
打ち込みにより、第２図（ｄ）に示すような構造にし、
電界の最も強い領域とアバランシエの起きやすいドレ
インとチヤネルの接合面をずらしたこと、またずらし
た分電位勾配が緩やかになり、最大電界強度が下がった
ことで、OFF時のドレイン耐圧が、従来のＡタイプから
約15volt、Ｂタイプから約11voltと飛躍的に向上した。
またON特性についても、上記の，の作用により、ド
レイン端の全領域で電界が緩和され、キンク現象の改善
がなされているのである。
〔第３実施例〕 以下、第４図〜第７図を用いて本発明の第３実施例を
説明する。第５図は本実施例によるトランジスタの断面
構造を示しており、ソース界面もドレイン界面と同じよ
うにオフセツト構造を有し、且つ下地界面に向かってゲ
ートより遠ざかるようになっている。
（example）次に製造方法の説明をしながら本実施例
について詳述する。
サフアイヤ基板3210上のシリコン単結晶220（SOS）
が、、膜厚2000Åであり、不純物濃度が２×1016/cm3で
あるSOI基板を用意し、熱酸化法を用いて厚さ800Åのゲ
ート酸化膜230を形成する。酸化膜の上にLP−CVDによる
多結晶シリコンを推積した後に、P31をイオン注入し、
パターニングにより厚さ4000ÅのＮ型ゲートポリシリコ
ン電極240を形成する。ここではゲート長を２μｍ、ゲ
ート幅を10μｍとする。
次に、第４図に示すように、ソース・ドレインの領域
を形成する為の不純物拡散用のマスク膜として、膜（図
中Rx）が2.3μｍのレジスト膜280を形成した後、打ち込
み角度θ２が32゜であるような方向からP31加速電圧60k
evで、基板を回転させながら、イオン注入する。ただ
し、このとき、レジストの厚さRxと、ゲート電極のマス
クとの間であるソース・ドレイン領域の長さＸと、イオ
ン注入角度θ２の関係は、 Ｘ≦Rx・tanθ２≦Ｘ＋Ｌ （Ｌはゲート長） をみたすよう作成する。こうして形成すると、RX＝2.3
μm,X＝３μm,L＝２μｍとなるのである。
その後、層間絶縁膜としてPSG膜250を6000Å推積した
後、燐を活性化させるために900℃15分の熱処理を施
す。その結果チヤネルの低不純物濃度領域222とドレイ
ンの高不純物濃度領域221の接合面Ｓが下地絶縁膜に対
して約30゜傾いた断面構造を得ることができる。この
後、配線であるアルミニウムを蒸着し、保護膜としてPS
Gを推積してドレイン電極配線261、ソース電極配線26
2、ゲート電極配線263、保護層270を形成した。こうし
て、第５図に示すSOI構造を有する薄膜電界効果トラン
ジスタを作成することができる。
第４図中のマスク膜としてのレジストW1,W2の働きを
明確にするため、第６図（Ａ）に、本実施例の断面方向
の不純物プロフアイルの模式図を示す。、第６図（Ｂ）
には、参考までに、W1,W2が通常のソース・ドレインマ
スクの様に低い場合（すなわちRx・tanθ＜Ｘ）で、同
様なイオン注入を行なう場合の断面方向の不純物プロフ
アイル断面図を示す。W1,W2が低い場合、接合面は傾斜
を持たず、ドレイン領域でゲート下にまで広がってしま
う。本実施例ではソース・ドレインマスクW1,W2が、Ｘ
≦Rxtanθ≦Ｘ＋Ｌをみたしているため、第４図中のＡ
方向から打ち込みイオンA1,A2はW2がドレイン領域に影
を作るので、打ち込みイオンA2は第４図中領域221（例
えばトレイン）には到達しない（注入されない）。そし
て打ち込みイオンA1のみが、第４図中領域223（例えば
ソース）に到達し、注入される。その結果、対称性があ
るオフセツト構造を有するSOI型薄膜前電界効果トラン
ジスタを作成することができる。
（example） 上述した製造方法により作成されたドレインとチヤネ
ルの接合面が約30゜であるトランジスタを作成し、OFF
時の耐圧特性を測定した。第７図にその結果を示す。耐
圧は約20voltと実用的な値のなった。また、ON特性にお
いても接合面全領域でOFF時ドレイン耐圧向上のメカニ
ズムと同様の減少が生じた従来と比較して、キンク現象
の改善がなされた。さらには構造に対称性があるため回
路設計の際、レイアウトに何ら規制をうけないのでその
はん用性が拡大した。（example） 上記第２の実施例と同様にして、イオンインプラにお
ける打ち込み角度を11゜、18゜、22゜にしてLUPがそれ
ぞれ200Å、330Å、410Å、であるMOS型電界効果トラン
ジスタを作成した。その結果、各々のOFF時のドレイン
耐圧Vdbは7V、8V、15Vであった。第10図のXAにその様子
を示す。LUPが350Å以上となるとドレイン耐圧が顕著に
向上した。
また半導体層が1500Å以上とした場合に於いても同様
にドレイン耐圧を測定した結果、LUPが530Å以上になる
と急激に耐圧が向上した。この結果をXBに示す。以上の
様にLUP/TSOIを0.35以上となるようにすることで特性は
さらに向上する。
前記各実施例において、下地界面近傍でのドレイン領
域のチヤネル領域との接合面がゲート絶縁近傍でのドレ
イン接合面よりゲート端より離れた構造にすることで、
特に下地界面において電界の際も強い領域とアバランシ
エと起きやすいドレイン接合面をずらし、または接合面
での電界を緩和することで、アンバラシエを起こりにく
くしてOFF時の耐圧を上げる効果をある。
またイオン斜め打ち込みで本発明の構成を実施する
と、容易にオフセツトの構造を作成することができ、NO
時においては、ホツトキヤリアの低減、キンク現象を改
善する効果がある。
〔第４図実施例〕 第９図は本発明の４実施例にによる半導体装置の製造
方法を示す模式的断面図である。なお第16図の従来例に
示した構造部材と同一構成については同一符号を付して
ある。
本実施例はチヤネル領域と低不純物濃度ドレイン領域
との界面及び低不純物濃度ドレイン領域と高不純物濃度
ドレイン領域との界面の両方が傾斜しているところが最
大の特徴点である。
まず第９図は（ａ）に示す様に、厚い絶縁基板301上
に700Åの半導体層302を形成した後、300Åのゲート絶
縁膜約303を形成する。
次に第９図（ｂ）に示す様に多結晶シリコン膜を4000
Å推積した後、燐を拡散し、ホトリソ技術を用いて該多
結晶シリコン膜304ををエツチングしてゲート電極394を
形成する。
さらにイオン・インプランテーシヨンを用いて第２図
のように不純物として燐を５×1012（個/cm2）、半導体
層302に斜めから打込み、アニールすると低濃度ソース3
06と低濃度ドレイン307が形成される。
次に第９図（ｃ）に示す様に、NSG膜308を3000Å推積
し、RIEにて異方性エツチングを行ない、多結晶シリコ
ン膜ゲート電極304の側壁にのみNSG膜308を残した後、
半導体層302に斜めからイオン・インプレテーシヨンを
用いて１×1015（個/cm2）の燐を打込み、PSG膜311を推
積し、アニールするとソース309とドレイン310が形成で
きる。
次に第９図（ｄ）に示す様に、PSG膜11と酸化膜（絶
縁膜）303に開口部312と313を設け、電極314と315を形
成するとにより平行四辺形状の断面をもつチヤネル領域
を有する本実施例のSOI型トランジスタとすることがで
きる。
〔第５実施例〕 第10図は、本発明のSOIトランジスタの製造方法の第
５実施例である。
本実施例では、第９図（ａ）と（ｂ）に示した方法と
同様の方法で、ゲート絶縁膜303と燐がドープされた多
結晶シリコン膜304と、低濃度のソース306と、ドレイン
307を形成後、酸化を行ない酸化膜305を形成する。その
後ゲート上部の酸化膜を残したまま第９図（ｃ）と同様
の方法で、ソース309ドレイン310に不純物として燐を注
入し、PSG膜311を推積後アニールする。そして第９図
（ｄ）と同様の方法で電極形状を行なうことに本実施例
のSOI型トランジスタとする。
〔第６実施例〕 第11図（ａ）〜（ｆ）は、本発明の半導体装置の製造
工程の更に別の実施例を示す断面図である。
まず第11図（ａ）に示す様に、厚い下地絶縁基板401
上に700Åの（100）の面方位を持つ半導体層402を形成
した後、300Åのゲート絶縁膜403を形成する。
次に第11図（ｂ）に示す様に、多結晶シリコン膜4000
Å程推積した後、燐を拡散し、ホトリソ技術を用いて多
結晶シリコン膜をエツチングした後、酸化を行なうと多
結晶シリコンゲート電極404上にはゲート絶縁膜403より
厚い酸化膜405を形成される。
次に第11図（ｃ）に示す様に多結晶シリコンゲート電
極404に接する領域以外の絶縁膜403を除去する。
次に第11図（ｄ）に示す様に、酸化膜405をエツチン
グマスクにして、半導体層402をSOHとIPA（イソプロピ
ルアルコール）と水の混合液（例えばKOH:IPA:H2O＝2:
7:1のもの）を用いて異方性エツチングして半導体層402
の斜めの面を形成する。即ち（111）面が表わされるの
である。
次に第11図（ｅ）に示す様に、多結晶シリコン膜を50
00Å程推積し、ホトリソ技術を用いて多結晶シリコンゲ
ート電極404上の多結晶シリコン膜エツチング除去した
後、イオン・インプランテーシヨンを用いて、不純物と
して燐を５×1015（個/cm2）注入して多結晶シリコン膜
413を形成し、その上にさらにPSG膜406を推積する。
次に第11図（ｆ）に示す様に熱処理を加えると、多結
晶シリコン膜413から燐が半導体層402に拡散し、ソース
407とドレイン408が形成される。次PSG膜406にコンタク
トホール409と410を開口し、電極411と412を形成して等
脚台形状の断面を持つチヤネル領域を有する本実施例の
半導体装置とすることができる。
〔第７実施例〕 第12図（ａ）〜（ｄ）は本発明の半導体装置の製造方
法による製造工程を示す更に別の実施例である。
第12図（ａ）に示す様に、第11図（ａ）に示したもの
と同一の方法で絶縁基板401上に半導体層402とゲート絶
縁膜403を形成した後、多結晶シリコン膜404の推積と燐
拡散、及びPSG膜406の推積を行ない、ホトリソ技術を用
いてPSG膜406と多結晶シリコン膜404のエツチングを行
なう。
次に第12図（ｂ）に示す様に、酸化を行なうと、多結
晶シリコン膜404の横に酸化膜405が成長する。
次に第12図（ｃ）に示す様に、多結晶シリコン膜404
で覆われた領域以外のゲート絶縁膜403を除去した後、
半導体層402を異方性エツチングし、イオン・インプラ
テーシヨンを用いて、不純物として、燐を１×1015（個
/cm2）注入し、さらに熱処理をすると、ソース407とド
レイン408が形成され斜めのソース・チヤネル接合面及
び斜めのドレイン・チヤネル接合面が形成される。
次に第12図（ｄ）に示す様に、電極411と412を形成し
て、本実施例の半導体装置を得ることができる。
〔第８実施例〕 第13図（ａ）〜（ｆ）は本発明の半導体装置の製造方
法の更に別の実施例を示す工程図である。
まず、第13図の実施例の第11図（ａ）〜（ｃ）と同一
の方法で半導体層415の表面にゲート絶縁膜403と多結晶
シリコン404と酸化膜405を形成した後、第13図（ｄ）に
示す様に、CC2F2とN2とC2とを用いたリアクテイブ・イ
オン・エツチ（R.I.E）にて半導体層415を酸化膜405を
及びレジストマスク421にして異方性エツチングする。
次に、第13図（ｅ）に示す様に、燐を２×1010（個/c
m3）含んだ多結晶シリコン膜414を5000Å推積した後、
ホトリソ技術を用いて酸化膜405上の燐を含んだ多結晶
シリコン膜414を除去し、次にPSG膜406を推積する。
次に第13図（ｆ）に示す様に、熱処理を加えると燐を
含んだ多結晶シリコン膜414から半導体層415に燐が拡散
し、ソース７とドレイン408が形成される。
次にPSG膜406にコンタクトホール409と410を開口した
後、電極411と412を形成することにより、本実施例の半
導体装置を得ることができる。
本実施例の半導体装置の製造方法によれば、ドレイン
形成領域の半導体層402又は415を、ゲートより遠ざかる
につれて、薄くなる様にエツチングし、下地絶縁基板40
1に対して、斜めの面を成す半導体層を形成し、該面に
沿ってドレイン層408を形成することによって、下地絶
縁基板１とドレイン層408のなす角度を斜めにすること
ができる。
本実施例では、これによって、下地絶縁基板401のド
レイン層408の界面で生じる電界集中が緩和されるとい
う効果が得られ、そのため、界面で生じるアバランシエ
によるドレインのブレークダウン耐圧が向上するという
効果が得られる。
以上説明したトランジスタは、３次元集積回路や密着
型イメージセンサ及び液晶表示装置といった電子回路装
置に採用されて、その装置特性の大巾に改善す得る。更
にこのような電子回路装置は複写機、フアクシミリ、イ
メージリーダー、ワードプロセッサー、液晶テレビ等の
情報処理装置に搭載される。
第14図（Ａ）は密着型イメージセンサの回路図であ
り、本発明によるトランジスタは信号読出し用のスイツ
チ手段として光電変換用受光素子と共に同一基体上に一
体的に形成されている。
第14図（Ａ）には、説明を簡単にする為に４セグメン
ト×２ブロツクを例にとり説明する。各受光素子S1〜S8
はブロツク毎に共通にブロツク選択用のTFTスイツチS
W1、S2を介して基準電圧源Vcに接続されている。各受光
素子S1〜S8の他方の電極は各々セグメント選択用のTFT
スイツチTSW1〜TSW8に接続されTFTスイツチTSW1〜TSW8
の各ゲートは各ブロツク内の対応するセグメイト同士が
共通に接続されてゲート共通線を構成しており、シフト
レジスタSRにて走査される各ソースは共通に接続されて
共通出力線VOUTより出力される。このようなイメージセ
ンISは、原稿照明用の光源LS及び原稿Ｐを読取り位置に
保持する保持手段でもある搬送ローラTR、及び光源LSと
ローラTRとイメージセンサISとを制御する制御手段CONT
と共に情報処理装置を構成している。（第14図（ｃ）） 第14図（Ｂ）は液晶表示装置を示す回路図であり、本
発明のトランジスタは各画素を構成する液晶セルLC1〜L
C4を駆動するスイツチDSW1〜DSW4に用いられゲートとソ
ースがマトリクス結線され垂直線選択用のシフトレジス
タVSRと水平線選択用のシフトレジスタHSRとで駆動され
る。
このような液晶表示装置は第16図（ｃ）で示した情報
処理装置に搭載されて制御手段によって前記センサにて
読取った出力信号が液晶表示装置に入力されて画像を表
示する。こうして、原稿読取りのモニターが可能となっ
ている。
【図面の簡単な説明】
第１図は本発明の好適な第１実施例による、SOI型薄膜
電界効果トランジスタの模式的断面図、 第２図は第２実施例によるSOI型薄膜電界効果トランジ
スタの模式的断面図、 第３図は従来例と第２実施例とによるSOI型薄膜電界効
果トランジスタのOFF時のドレイン耐圧特性を示すグラ
フ、 第４図は第３実施例によるSOI型薄膜電界効果トランジ
スタの製造方法を示す模式的断面図、 第５図は第３実施例によるSOI型薄膜電界効果トランジ
スタの模式的断面図、 第６図は従来例と第３実施例とによるSOI型薄膜電界効
果トランジスタの不純物プロフアイルを示す模式図、 第７図は第３実施例におけるSOI型薄膜電界効果トラン
ジスタのOFF時のドレイン耐圧特性を示すグラフ、 第８図はドレイン耐圧とチヤネル・ドレイン接合面の位
置の変位量との関係を示すグラフ、 第９図は本発明のSOI型トランジスタの製造方法の一実
施例を示す概略工程図、 第10図は本発明のSOI型トランジスタの製造方法の他の
実施例を示す概略工程図、 第11図は本発明の半導体装置の製造方法の更に別の実施
例を示す概略工程図、 第12図は本発明の半導体装置の製造方法の更に別の実施
例を示す概略工程図、 第13図は本発明の半導体装置の製造方法の更に別の実施
例を示す概略工程図、 第14図は本発明による薄膜トランジスタを有する電子回
路装置の回路図及びそれを搭載した情報処理装置を模式
図、 第15図は従来の電界効果トランジスタを示す模式的断面
図、 第16図は従来の製造方法によるSOI型トランジスタの製
造方法の実施例を示す概略工程図である。 10、110、210……第１の絶縁層領域 20、120、220……半導体層領域 30、130、230……第２の絶縁層領域 40、140、240……制御電極 Ｄ、Ｓ、121、123、221、223……主電極領域 Ｃ、122、222……チヤネル領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の絶縁層領域と第２の絶縁層領域とに
    挟持される半導体層領域と、該半導体層領域に対して前
    記第２の絶縁層領域を介して設けられた制御電極と、を
    有する薄膜トランジスタであって、 前記半導体層領域は、チャネル領域と前記チャネル領域
    より不純物濃度の高い主電極領域とを有しており、前記
    複数の主電極領域の少なくとも一つと前記チャネル領域
    とで形成される界面が前記第２の絶縁層領域側から前記
    第１の絶縁層領域側に近づくにしたがって前記制御電極
    側により遠ざかる断面構造を有し、第２の絶縁層領域の
    直下の前記界面の位置を原点とし、前記半導体層領域の
    層厚をTSOIとし、前記半導体層領域の層厚方向と垂直に
    交わる方向への最大変位量をLUPとしたとき、LUP/TSOI
    が0.35以上であることを特徴とする薄膜トランジスタ。
  2. 【請求項２】前記複数の主電極領域は、各々第１の半導
    体領域の該第１の半導体領域より不純物濃度の高い第２
    の半導体領域とを含んでおり、前記第１の半導体領域と
    前記第２の半導体領域との界面が前記第２の絶縁層領域
    側から前記第１の絶縁層領域側に近づくにしたがって前
    記制御電極側より遠ざかる断面構造を有していることを
    特徴とする請求項（１）に記載の薄膜トランジスタ。
  3. 【請求項３】前記半導体層領域は、更に前記複数の主電
    極領域の他方と前記チャネル領域とで形成される界面が
    前記第２の絶縁層領域側から前記第１の前記絶縁層領域
    側に近づくにしたがって前記制御電極側に近づく断面構
    造を有していることを特徴とする請求項（１）に記載の
    薄膜トランジスタ。
  4. 【請求項４】前記半導体層領域は、更に前記複数の主電
    極領域の他方と前記チャネル領域とで形成される界面も
    前記第２の絶縁層領域から前記第１と絶縁層領域側に近
    づくにしたがって前記制御電極側より遠ざかる断面構造
    を有していることを特徴とする請求項（１）に記載の薄
    膜トランジスタ。
  5. 【請求項５】前記チャネル領域の断面が平行四辺形状で
    あることを特徴とする請求項（１）に記載の薄膜トラン
    ジスタ。
  6. 【請求項６】前記チャネル領域の断面が台形状であるこ
    とを特徴とする請求項（１）に記載の薄膜トランジス
    タ。
  7. 【請求項７】前記チャネル領域の断面が等脚台形状であ
    ることを特徴とする請求項（１）に記載の薄膜トランジ
    スタ。
  8. 【請求項８】前記半導体層領域は単結晶シリコンで形成
    されていることを特徴とする請求項（１）に記載の薄膜
    トランジスタ。
  9. 【請求項９】前記半導体層領域は非単結晶シリコンで形
    成されていることを特徴とする請求項（１）に記載の薄
    膜トランジスタ。
  10. 【請求項１０】請求項（１）に記載の薄膜トランジスタ
    の製造方法であって、不純物を前記半導体層領域と前記
    第２の絶縁層領域との界面に対して斜めから不純物を打
    ち込んで前記界面を形成することを特徴とする薄膜トラ
    ンジスタ製造方法。
  11. 【請求項１１】不純物の打ち込みをイオンインプランテ
    ーションにて行なうことを特徴とする請求項（10）に記
    載と薄膜トランジスタ製造方法。
  12. 【請求項１２】前記イオンインプランテーションの際の
    イオン注入角度をθ２、用いるマスクの厚さをRX、制御
    電極の長さをＬ、前記制御電極と前記マスクとで画成さ
    れる開口部の長さをＸとしたとき、 Ｘ≦RX・tanθ２≦Ｘ＋Ｌ の関係を満たす条件でイオンを注入することを特徴とす
    る請求項（11）に記載と薄膜トランジスタの製造方法。
  13. 【請求項１３】請求項（１）に記載の薄膜トランジスタ
    と、光電変換素子とが同一基体上に一体的に形成されて
    いる電子回路装置。
  14. 【請求項１４】請求項（１）に記載の薄膜トランジスタ
    と、前記薄膜トランジスタにより駆動される液晶セルと
    を有する電子回路装置。
  15. 【請求項１５】請求項（１）に記載の薄膜トランジスタ
    と光電変換素子とが同一基体上に一体的に形成されてい
    る電子回路装置と、原稿を読取位置に保持するための手
    段と、該原稿を照明するための光源と、を有する情報処
    理装置。
  16. 【請求項１６】請求項（１）に記載の薄膜トランジスタ
    と前記薄膜トランジスタにより駆動される液晶セルとを
    有する電子回路装置と、前記電子回路装置に入力する信
    号を出力する手段と、を有する情報処理装置。
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