KR100307456B1 - 박막 트랜지스터의 제조 방법 - Google Patents

박막 트랜지스터의 제조 방법 Download PDF

Info

Publication number
KR100307456B1
KR100307456B1 KR1019990055686A KR19990055686A KR100307456B1 KR 100307456 B1 KR100307456 B1 KR 100307456B1 KR 1019990055686 A KR1019990055686 A KR 1019990055686A KR 19990055686 A KR19990055686 A KR 19990055686A KR 100307456 B1 KR100307456 B1 KR 100307456B1
Authority
KR
South Korea
Prior art keywords
region
thin film
layer
patterning
active layer
Prior art date
Application number
KR1019990055686A
Other languages
English (en)
Other versions
KR20010054739A (ko
Inventor
이정노
Original Assignee
김순택
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김순택, 삼성에스디아이 주식회사 filed Critical 김순택
Priority to KR1019990055686A priority Critical patent/KR100307456B1/ko
Priority to TW089123915A priority patent/TW535292B/zh
Priority to JP2000362354A priority patent/JP4372993B2/ja
Priority to CNB001340026A priority patent/CN1142585C/zh
Priority to US09/731,693 priority patent/US6451630B2/en
Publication of KR20010054739A publication Critical patent/KR20010054739A/ko
Application granted granted Critical
Publication of KR100307456B1 publication Critical patent/KR100307456B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

목적 : 본 발명은 포토 리소그라피 공정 수의 절감과 표면의 평탄화를 통한 반사 효율의 향상과 같은 특성을 가지는 박막 트랜지스터의 제조 방법을 제공함에 있다.
구성 : 본 발명은 기판의 상면에 버퍼층과 활성층을 적층 형성하고 이를 포토 리소그라피법으로 채널 영역을 정의하는 공정과, 상기 활성층의 상면에 절연층을 적층 형성하고 패터닝하여 상기 활성층의 소정 개소가 제한적으로 노출되게 하는 공정과, 상기 절연층의 상방으로 n+ 실리콘층과 금속막을 순차 적층하고 이들 층을 순차 식각하여 소스전극 영역과 드레인전극 영역, 그리고 게이트전극 영역을 정의하는 공정과, n- 이온 도핑을 실시하여 상기 활성층의 양단 소정부위가 LDD 영역으로 되게 하는 공정과, nMOS 박막의 상면을 선택적으로 n+ 도핑하는 공정과, pMOS 박막의 상면을 선택적으로 p+ 도핑하는 공정과, 상기 기판의 상면에 층간 절연층을 적층 형성하고 마스크를 통해 패터닝하여 소정 개소마다 콘택 홀이 형성되게 하는 공정과, 상기 층간 절연층의 상방으로 전극물질을 증착하고 마스크를 통한 패터닝을 실시하여 화소전극 및 부수적인 배선영역이 정의되게 하는 공정으로 행해진다.
효과 : 본 발명의 제조 방법은 공정의 전반에 걸쳐 포토 리소그라피가 5회 실시되는 것으로 족하기 때문에 종래의 방법에 비하여 획기적으로 공정 수를 줄일 수 있고, 소스전극과 드레인전극의 사이 간격을 마스크 상에서 조절할 수 있으므로LDD 영역의 폭을 컨트롤하기가 용이하며, 소스전극과 드레인전극의 하부에 n+ 실리콘 박막이 형성됨에 따라 게이트전극과 채널 사이의 워크 펑크션 차이가 감소되어 드레솔드 전압이 낮아지게 된다. 게다가 포토 리소그라피 공정 수의 단축은 적층 형성되는 박막의 표면 평탄화를 도모하여 주므로 반사형 액정표시소자에서는 입사광의 반사효율도 향상되는 효과가 있다.

Description

박막 트랜지스터의 제조 방법{Method for manufacturing Thin Film Transistor}
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 특히 구동회로를 내장한 다결정 실리콘 박막 트랜지스터에 있어서, 마스크를 이용한 포토 리소그라피 공정 수의 단축과 LDD영역의 폭 조절 용이화, 그리고 적층된 박막의 표면 평탄화 및 드레솔드 전압의 감소화를 도모할 수 있는 박막 트랜지스터의 제조 방법에 관한 것이다.
박막 트랜지스터는 CMOS를 내장할 수 있다는 특징 때문에 액티브 매트릭스 액정 표시장치와 같은 평판 표시소자 등에서 픽셀의 온 오프 스위칭소자로 널리 활용되고 있다. 여기에 적용되는 박막 트랜지스터는 내전압성과 온 오프 전류비가 높아야 하는 조건을 충족해야 한다. 이러한 특성은 막 사이의 접촉 저항에 영향을 받는 것이다.
박막 트랜지스터의 종류는 비정질 실리콘 트랜지스터와 다결정 실리콘 트랜지스터가 알려져 있으며, 비정질 실리콘에 비해 다결정 실리콘이 전자 이용도 등의 성능과 신뢰도 면에서 더 좋은 평가를 내리고 있지만 고온 분위기에서 박막을 형성시켜야 하는 문제가 있어서 일반적으로는 비정질 실리콘 박막 트랜지스터가 실용화되고 있다.
그러나 최근에 엑시머레이저 장비 등을 활용하여 박막 형성을 위한 고온 분위기를 간단하고 저렴한 비용으로 조성할 수 있는 기술적 진보가 이루어짐에 따라 다결정 실리콘 박막 트랜지스터에 대한 관심이 고조되고 있는 실정이다.
상기 액티브 매트릭스 액정 표시장치에서는 반도체의 양쪽으로 게이트, 소스 및 드레인전극을 위치시키는 코플래너 구조를 선호하는 경향이 있다. 상기 코플래너 구조는 소자의 크기를 최소화할 수 있고, p형 TFT와 n형 TFT를 함께 갖추어 상호간의 장 단점을 보완하는 특성을 가진다.
도 2는 종래의 일반적인 코플래너 구조로 된 박막 트랜지스터를 도시하고 있다.
도면에서 기판(1)의 상면에 적층된 버퍼층(2)과 소정 개소에는 포토 리소그라피법에 의해 패터닝되어서 형성된 활성층(3)이 위치하고, 상기 활성층(3)은 절연막(4)에 의해 코팅되고, 이 절연막(4) 상에는 다시 게이트 메탈층이 증착된 후에 포토 리소그라피 공정을 거쳐 소정의 게이트전극(5)이 위치하게 된다.
상기와 같이 게이트전극(5)을 형성한 다음, 잔여 포토 레지스트층을 제거하고 새로운 포토 레지스트층을 도포하되, 상기 게이트전극(5) 보다 약간 큰 폭으로 도포되도록 패터닝하고 노광, 현상한 후 이온 주입하여 상기 활성층(3)의 양단부에 n 영역을 형성하여 n 웰을 형성한다. 이후, 포토 레지스트층을 제거한 후에 가볍게 이온 도핑시키면 상기 게이트전극(5)의 좌우로 LDD영역(6)이 남게 된다.
이어서 게이트전극(5)의 상면에 층간절연막(7)을 적층하고 콘택홀을 형성한 다음, 금속막을 증착하여 소스전극(8) 또는 드레인전극(9)를 형성한다.
마지막으로 소스전극(8)과 드레인전극(9)의 상면에 패시베이션층(10)을 형성하고 필요 개소에 비아홀을 정의한 후 ITO 등의 화소전극(11)을 형성한다.
이와 같은 종래의 박막 트랜지스터 제조 공정에서 포토 리소그라피 공정은 적어도 9회 실시되기 때문에 공정 수의 증가에 따른 생산성의 저하 문제와 제품 불량률의 증가 문제를 피할 수 없었다.
특히 p웰 CMOS의 형성을 위한 포토 마스크 공정은, 웰 구조를 갖는 CMOS에서 필연적으로 발생하는 기생 pnpn 사이리스터 회로 문제, 그리고 nMOS와 pMOS 사이의 전기적 분리 또는 래치 업에 대한 내성 등을 충족시킬 수 있는 방향으로 행해져야 한다.
그리고 반사형 액정표시소자의 경우에는 입사광의 반사 효율을 고려하여 적층된 박막의 표면을 가급적 평탄화하는 것이 좋다.
따라서 본 발명의 목적은 포토 리소그라피 공정 수의 절감과 표면의 평탄화를 통한 반사 효율의 향상, 그리고 낮은 드레솔드전압을 가지는 박막 트랜지스터의 제조 방법을 제공함에 있다.
상기의 목적을 달성하기 위하여 본 발명은 기판의 상면에 버퍼층과 활성층을 적층 형성하는 공정과, 상기 활성층의 상면에 절연층을 적층 형성하고 패터닝하여 상기 활성층의 소정 개소가 제한적으로 노출되게 하는 공정과, 상기 절연층의 상방으로 n+ 실리콘층과 금속막을 순차 적층하고 이들 층을 순차 식각하여 소스전극 영역과 드레인전극 영역, 그리고 게이트전극 영역을 정의하는 공정과, n- 이온 도핑을 실시하여 상기 활성층의 양단 소정부위가 NDD 영역으로 되게 하는 공정과, nMOS 박막의 상면을 선택적으로 n+ 도핑하는 공정과, pMOS 박막의 상면을 선택적으로 p+ 도핑하는 공정과, 상기 기판의 상면에 층간 절연층을 적층 형성하고 마스크를 통해 패터닝하여 소정 개소마다 콘택 홀이 형성되게 하는 공정과, 상기 층간 절연층의상방으로 전극물질을 증착하고 마스크를 통한 패터닝을 실시하여 소스전극과 드레인전극 및 부수적인 배선영역이 정의되게 하는 공정으로 행해진다.
상술한 본 발명은 공정의 전반에 걸쳐 포토 리소그라피가 5회 실시되는 것으로 족하기 때문에 종래의 방법에 비하여 획기적으로 공정 수를 줄일 수 있다.
또 소스전극과 드레인전극의 사이 간격을 마스크 상에서 조절할 수 있으므로 LDD 영역의 폭을 컨트롤하기가 용이하고, 소스전극과 드레인전극의 하부에 n+ 실리콘 박막이 형성됨에 따라 게이트전극과 채널 사이의 워크 펑크션 차이가 감소되어 드레솔드 전압이 낮아지게 된다. 게다가 포토 리소그라피 공정 수의 단축은 적층 형성되는 박막의 표면 평탄화를 도모하여 주므로 반사형 액정표시소자에서는 입사광의 반사효율도 향상되는 효과가 있다.
도 1a 내지 도 1g는 본 발명에 따른 박막 트랜지스터의 제조 방법을 도시하는 공정순서도.
도 2는 종래의 CMOS 폴리 실리콘 박막 트랜지스터의 구조를 도시하는 단층도.
** 도면의 주요부분에 대한 부호의 설명 **
20 : 기판 22 : 버퍼층
24 : 채널영역 26 : 절연층
28 : n+ 실리콘층 30 : 드레인전극
32 : 소스전극 34 : 게이트전극
36 : 패시베이션층 38 : 비아 홀
이하, 첨부된 도면을 참조하여 본 발명의 제조 방법에 관한 바람직한 실시 예를 상세히 설명한다.
[실시예 1]
도 1a 내지 도 1g는 본 발명에 따른 박막 트랜지스터의 제조 방법을 도시하는 공정 단면도이다.
도 1a를 참조하면, 기판(20)의 상면에 버퍼층(22) 및 활성층을 순차적으로형성시키고, 상기 활성층상에 엑시머레이저를 조사하여 다결정 실리콘으로 되는 활성층을 형성한 다음, 포토 리소그라피법으로 패터닝하여 소정 개소에 채널영역(24)을 정의한다. 여기서 상기 버퍼층(22)은 선택적으로 실시되는 것이므로 이를 생략할 수도 있다.
채널영역(24)의 형성을 끝낸 후에 그 상면으로 절연막을 적층 형성하고 패터닝하여 도 1b의 도시와 같이 채널영역(24)의 양측 일부만 상방으로 열려지고 나머지 부분은 절연층(26)으로 코팅되게 한다.
다음에 도 1c의 도시와 같이 상기 절연층(26)을 포함한 모든 영역에 n+ 실리콘층(28)을 적층하고 이어서 그 위로 금속을 증착한 다음 형성된 금속막과 상기 n+ 실리콘층(28)을 순차 식각하여 드레인전극(30)과 소스전극(32), 그리고 게이트전극(34)을 정의한다. 이 공정에서 상기 n+ 실리콘층(28)은 채널영역(24)과 각 전극 영역(30)(32)(34) 사이의 오믹 콘택(ohmic contact)을 위하여 개재되는 것이다.
다음에 상기 게이트전극(34)을 마스크로 한 셀프 얼라인 방식으로 n- 이온 도핑을 실시하여 상기 채널영역(24)의 양단부가 LDD 영역으로 되게 한다.
이어서 마스크(35)를 이용하여 nMOS 영역을 오픈시킨 후 도 1d의 도시와 같이 nMOS 박막이 위치하는 부분에만 n+ 도핑을 실시한다.
동일한 방법으로 도 1e의 도시와 같이 마스크(35')를 이용하여 pMOS 박막이 위치하는 부분에만 p+ 도핑을 실시한다. 또한 상기 n+ 도핑 또는 p+ 도핑공정의 어느 하나는 경우에 따라 생략될 수도 있다.
다음에 패시베이션층(36)을 적층 형성한 다음 패터닝하여 도 1f의 도시와 같이 소정 개소마다 비아 홀(38)이 형성되게 한다.
이어서 상기 패시베이션층(36)의 상방으로 전극물질을 증착한 후 마스크를 이용하여 이를 패터닝해서 도 1g의 도시와 같이 화소전극(40)과 부수적인 배선영역(42)이 정의되게 함으로써 모든 공정이 완료된다.
상술한 바와 같이 본 발명의 제조 방법은 7회의 포토 리소그라피 공정을 거쳐 실시된다. 또 얻어진 박막 트랜지스터는 소스전극과 드레인전극의 하부에 n+ 박막이 형성되어 있게 된다. 이 구조는 게이트전극과 채널 사이의 워크 펑크션 차이를 최소로 낮춰서 드레솔드전압이 저하되게 하는 작용을 한다.
[실시예 2]
상술한 실시예 1에서 상기 게이트전극(34)을 마스크로 한 셀프 얼라인 방식으로 n- 이온 도핑을 실시하여 상기 채널영역(24)의 양단부가 LDD 영역으로 되게 한 다음에, 역시 동일한 셀프 얼라인 방식으로 nMOS 박막이 위치하게 되는 부분 및/또는 pMOS 박막이 위치하게 되는 부분을 각각 n+, p+ 도핑하여 상기 마스크를 이용한 n+, p+ 도핑을 생략하고, 층간 절연막의 적층 공정으로 이행한 다음 상기 실시예 1과 동일한 순서로 진행한다.
이상 설명한 본 발명은 CMOS 회로가 내장된 다결정 실리콘 박막 트랜지스터의 제조에서 포토 리소그라피 공정을 대폭 줄여 주기 때문에 생산성의 향상과 제품 불량률이 낮아지는 효과를 나타낸다. 또 소스전극과 드레인전극 및 게이트전극을 동시에 현상하여 형성하는 것이므로 두께를 대폭 감소시킬 수 있어서 박막화에 유리하고, 동시에 형성되는 소스전극과 드레인전극의 사이 간격을 마스크 상에서 조절할 수 있으므로 LDD 폭을 컨트롤하기도 용이한 효과가 있다.
그리고 소스전극과 드레인전극의 하부에 n+ 실리콘 박막이 형성됨에 따라 게이트전극과 채널 사이의 워크 펑크션 차이가 감소되어 드레솔드 전압이 낮아지게 된다. 게다가 포토 리소그라피 공정 수의 단축은 적층 형성되는 박막의 표면 평탄화를 향상시켜 주기 때문에 반사형 액정표시소자에 적용되는 경우에는 입사광의 반사효율도 향상되는 효과가 있다.

Claims (4)

  1. 기판의 상면에 버퍼층과 다결정 실리콘으로 되는 활성층을 적층 형성하는 공정과,
    상기 활성층을 패터닝하여 채널영역을 정의하는 공정과,
    상기 채널영역 위에 절연층을 형성하고 패터닝하여 상기 채널영역의 소정 개소가 제한적으로 노출되게 하는 공정과,
    상기 절연층의 상방으로 n+ 실리콘층과 금속막을 순차 적층하고 이들 층을 순차 식각하여 소스전극 영역과 드레인전극 영역, 그리고 게이트전극 영역을 정의하는 공정과,
    n- 이온 도핑을 실시하여 상기 활성층의 양단 소정부위가 LDD 영역으로 되게 하는 공정과,
    nMOS 박막의 상면을 선택적으로 n+ 도핑하는 공정과,
    pMOS 박막의 상면을 선택적으로 p+ 도핑하는 공정과,
    상기 기판의 상면에 층간 절연층을 적층 형성하고 마스크를 통해 패터닝하여 소정 개소마다 콘택 홀이 형성되게 하는 공정과,
    상기 층간 절연층의 상방으로 전극물질을 증착하고 마스크를 통한 패터닝을 실시하여 화소전극 및 부수적인 배선영역이 정의되게 하는 공정으로 행해짐을 특징으로 하는 박막 트랜지스터의 제조 방법.
  2. 기판의 상면에 버퍼층과 다결정 실리콘으로 되는 활성층을 적층 형성하는 공정과,
    상기 활성층을 패터닝하여 채널영역을 정의하는 공정과,
    상기 채널영역 위에 절연층을 형성하고 패터닝하여 상기 채널영역의 소정 개소가 제한적으로 노출되게 하는 공정과,
    상기 절연층의 상방으로 n+ 실리콘층과 금속막을 순차 적층하고 이들 층을 순차 식각하여 소스전극 영역과 드레인전극 영역, 그리고 게이트전극 영역을 정의하는 공정과,
    n- 이온 도핑을 실시하여 상기 활성층의 양단 소정부위가 LDD 영역으로 되게 하는 공정과,
    nMOS 박막의 상면을 선택적으로 n+ 도핑하는 공정과,
    상기 기판의 상면에 층간 절연층을 적층 형성하고 마스크를 통해 패터닝하여 소정 개소마다 콘택 홀이 형성되게 하는 공정과,
    상기 층간 절연층의 상방으로 전극물질을 증착하고 마스크를 통한 패터닝을 실시하여 화소전극 및 부수적인 배선영역이 정의되게 하는 공정으로 행해짐을 특징으로 하는 박막 트랜지스터의 제조 방법.
  3. 기판의 상면에 버퍼층과 다결정 실리콘으로 되는 활성층을 적층 형성하는 공정과,
    상기 활성층을 패터닝하여 채널영역을 정의하는 공정과,
    상기 채널영역 위에 절연층을 형성하고 패터닝하여 상기 채널영역의 소정 개소가 제한적으로 노출되게 하는 공정과,
    상기 절연층의 상방으로 n+ 실리콘층과 금속막을 순차 적층하고 이들 층을 순차 식각하여 소스전극 영역과 드레인전극 영역, 그리고 게이트전극 영역을 정의하는 공정과,
    n- 이온 도핑을 실시하여 상기 활성층의 양단 소정부위가 LDD 영역으로 되게 하는 공정과,
    pMOS 박막의 상면을 선택적으로 p+ 도핑하는 공정과,
    상기 기판의 상면에 층간 절연층을 적층 형성하고 마스크를 통해 패터닝하여 소정 개소마다 콘택 홀이 형성되게 하는 공정과,
    상기 층간 절연층의 상방으로 전극물질을 증착하고 마스크를 통한 패터닝을 실시하여 화소전극 및 부수적인 배선영역이 정의되게 하는 공정으로 행해짐을 특징으로 하는 박막 트랜지스터의 제조 방법.
  4. 제 1 항 , 제2항 또는 제 3 항의 어느 하나에 있어서, 상기 활성층의 양단부를 셀프 얼라인 방식에 따라 LDD 영역으로 되게 한 후에 동일한 셀프 얼라인 방식으로 nMOS 박막의 위치로의 n+ 도핑 및/또는 pMOS 박막의 위치로의 p+ 도핑을 실시하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
KR1019990055686A 1999-12-08 1999-12-08 박막 트랜지스터의 제조 방법 KR100307456B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019990055686A KR100307456B1 (ko) 1999-12-08 1999-12-08 박막 트랜지스터의 제조 방법
TW089123915A TW535292B (en) 1999-12-08 2000-11-13 Method for manufacturing a thin-film transistor
JP2000362354A JP4372993B2 (ja) 1999-12-08 2000-11-29 アクティブマトリックス液晶表示装置の製造方法
CNB001340026A CN1142585C (zh) 1999-12-08 2000-12-06 制造薄膜晶体管的方法
US09/731,693 US6451630B2 (en) 1999-12-08 2000-12-08 Method for manufacturing a thin-film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990055686A KR100307456B1 (ko) 1999-12-08 1999-12-08 박막 트랜지스터의 제조 방법

Publications (2)

Publication Number Publication Date
KR20010054739A KR20010054739A (ko) 2001-07-02
KR100307456B1 true KR100307456B1 (ko) 2001-10-17

Family

ID=19624164

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990055686A KR100307456B1 (ko) 1999-12-08 1999-12-08 박막 트랜지스터의 제조 방법

Country Status (5)

Country Link
US (1) US6451630B2 (ko)
JP (1) JP4372993B2 (ko)
KR (1) KR100307456B1 (ko)
CN (1) CN1142585C (ko)
TW (1) TW535292B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101500867B1 (ko) * 2013-10-24 2015-03-12 청운대학교 인천캠퍼스 산학협력단 저온 공정 다결정 실리콘 박막 트랜지스터 제조방법

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100525437B1 (ko) * 2002-04-19 2005-11-02 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
CN1322372C (zh) * 2003-04-08 2007-06-20 鸿富锦精密工业（深圳）有限公司 光罩工艺及薄膜晶体管的制造方法
KR100595456B1 (ko) * 2003-12-29 2006-06-30 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
KR101043991B1 (ko) * 2004-07-28 2011-06-24 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101056013B1 (ko) * 2004-08-03 2011-08-10 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
KR101043992B1 (ko) 2004-08-12 2011-06-24 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101037322B1 (ko) 2004-08-13 2011-05-27 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101048998B1 (ko) 2004-08-26 2011-07-12 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101048903B1 (ko) 2004-08-26 2011-07-12 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101073403B1 (ko) 2004-09-09 2011-10-17 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101050899B1 (ko) * 2004-09-09 2011-07-20 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101146418B1 (ko) * 2004-11-08 2012-05-17 엘지디스플레이 주식회사 폴리 실리콘형 액정 표시 장치용 어레이 기판 및 그 제조방법
KR101078360B1 (ko) 2004-11-12 2011-10-31 엘지디스플레이 주식회사 폴리형 액정 표시 패널 및 그 제조 방법
KR101192746B1 (ko) 2004-11-12 2012-10-18 엘지디스플레이 주식회사 폴리형 박막 트랜지스터 기판의 제조방법
KR101066489B1 (ko) 2004-11-12 2011-09-21 엘지디스플레이 주식회사 폴리형 박막 트랜지스터 기판 및 그 제조 방법
KR101146522B1 (ko) * 2004-12-08 2012-05-25 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
KR101153297B1 (ko) 2004-12-22 2012-06-07 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101086487B1 (ko) 2004-12-24 2011-11-25 엘지디스플레이 주식회사 폴리 박막 트랜지스터 기판 및 그 제조 방법
KR101107252B1 (ko) 2004-12-31 2012-01-19 엘지디스플레이 주식회사 일렉트로-루미네센스 표시 패널의 박막 트랜지스터 기판및 그 제조 방법
KR101107251B1 (ko) 2004-12-31 2012-01-19 엘지디스플레이 주식회사 폴리 박막 트랜지스터 기판 및 그 제조 방법
KR101125252B1 (ko) 2004-12-31 2012-03-21 엘지디스플레이 주식회사 폴리 액정 표시 패널 및 그 제조 방법
KR101107712B1 (ko) * 2005-02-28 2012-01-25 엘지디스플레이 주식회사 액정표시장치
KR101763414B1 (ko) 2010-10-01 2017-08-16 삼성디스플레이 주식회사 박막 트랜지스터 및 그것을 구비한 평판 표시 장치
TWI570809B (zh) * 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9048160B2 (en) 2012-07-12 2015-06-02 Carestream Health, Inc. Radiographic imaging array fabrication process for metal oxide thin-film transistors with reduced mask count
US9966467B2 (en) * 2013-09-27 2018-05-08 Phison Electronics Corp. Integrated circuit and code generating method
US9838389B2 (en) 2013-09-27 2017-12-05 Phison Electronics Corp. Integrated circuit, code generating method, and data exchange method
CN105514034B (zh) * 2016-01-13 2018-11-23 深圳市华星光电技术有限公司 Tft基板的制作方法
CN107039351B (zh) * 2017-04-05 2019-10-11 武汉华星光电技术有限公司 Tft基板的制作方法及tft基板
EP4042101A4 (en) 2019-10-07 2023-11-22 Boston Polarimetrics, Inc. SYSTEMS AND METHODS FOR DETECTING SURFACE NORMALS USING POLARIZATION
CN112880554B (zh) * 2021-01-18 2022-01-11 长江存储科技有限责任公司 红外干涉仪的标准片的制备方法、标准片、以及全局校准方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9613065D0 (en) * 1996-06-21 1996-08-28 Philips Electronics Nv Electronic device manufacture

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101500867B1 (ko) * 2013-10-24 2015-03-12 청운대학교 인천캠퍼스 산학협력단 저온 공정 다결정 실리콘 박막 트랜지스터 제조방법

Also Published As

Publication number Publication date
US6451630B2 (en) 2002-09-17
JP2001203365A (ja) 2001-07-27
JP4372993B2 (ja) 2009-11-25
CN1305222A (zh) 2001-07-25
US20010003657A1 (en) 2001-06-14
KR20010054739A (ko) 2001-07-02
CN1142585C (zh) 2004-03-17
TW535292B (en) 2003-06-01

Similar Documents

Publication Publication Date Title
KR100307456B1 (ko) 박막 트랜지스터의 제조 방법
US7402468B2 (en) Flat panel display and method of fabricating the same
KR100796608B1 (ko) 박막 트랜지스터 어레이 기판의 제조방법
KR100307457B1 (ko) 박막 트랜지스터의 제조 방법
US7842563B2 (en) Thin film transistor, method of fabricating the same, and flat panel display using thin film transistor
KR20010019665A (ko) 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법
US6805602B2 (en) Method of manufacturing flat panel display device
CN114914305A (zh) 薄膜晶体管阵列面板及相关制造方法
KR20010056037A (ko) 박막트랜지스터 제조방법
US20050112807A1 (en) Thin film transistor, method of fabricating the same and flat panel display using thin film transistor
JP3185759B2 (ja) 薄膜トランジスタの製造方法
US6703266B1 (en) Method for fabricating thin film transistor array and driving circuit
US20050110090A1 (en) Thin film transistor, method of fabricating the same, and flat panel display using the thin film transistor
KR100486717B1 (ko) 액정표시장치및그제조방법
KR100349913B1 (ko) 다결정실리콘 박막트랜지스터 제조방법
KR100635067B1 (ko) 엘디디 구조를 갖는 박막트랜지스터 및 그의 제조방법
KR100441436B1 (ko) 투과율이 향상된 평판표시장치 및 그의 제조방법
JP4353762B2 (ja) 薄膜トランジスタおよびその製造方法
US6576403B2 (en) Method for forming a thin film transistor with a lightly doped drain structure
JP2009010242A (ja) 表示装置及びその製造方法
JP3141636B2 (ja) 薄膜トランジスタ及びその製造方法
KR100486116B1 (ko) 고전압 트랜치 트랜지스터 및 그의 제조 방법
KR20000051369A (ko) 액정 표시 장치용 박막 트랜지스터의 제조 방법
KR20030082139A (ko) 오프셋 구조를 이용한 액정표시장치용 박막트랜지스터와그 제조방법
KR101338994B1 (ko) 박막트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120730

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20180802

Year of fee payment: 18