KR100486717B1 - 액정표시장치및그제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 239000010410 layer Substances 0.000 claims abstract description 163
- 239000010408 film Substances 0.000 claims abstract description 52
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 46
- 239000011229 interlayer Substances 0.000 claims abstract description 34
- 239000010409 thin film Substances 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 7
- 238000003860 storage Methods 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 claims description 13
- 150000002500 ions Chemical class 0.000 claims description 10
- 239000011651 chromium Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 239000007769 metal material Substances 0.000 claims description 7
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052804 chromium Inorganic materials 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims 4
- 229910008486 TiSix Inorganic materials 0.000 claims 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 claims 2
- 229910003437 indium oxide Inorganic materials 0.000 claims 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 claims 2
- 238000009413 insulation Methods 0.000 claims 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 claims 2
- 229910021341 titanium silicide Inorganic materials 0.000 claims 2
- 239000003795 chemical substances by application Substances 0.000 claims 1
- 238000005224 laser annealing Methods 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 abstract description 4
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 238000005468 ion implantation Methods 0.000 description 11
- 239000011521 glass Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 238000002310 reflectometry Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
- G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
Abstract
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 특히 다결정실리콘 박막트랜지스터를 화소 스위칭 소자로 사용하는 액정표시장치에 있어서, 제조시 공정 수를 줄이면서도 오프상태에서의 누설전류를 감소시킬 수 있는 박막트랜지스터 구조를 가지는 액정표시장치 및 그 제조방법에 관한 것이다. 이를 위한 본 발명의 액정표시장치는 복수개의 화소 각각에 복수개의 스위칭 소자인 박막트랜지스터와 상기 박막트랜지스터에 연결되는 복수개의 화소전극을 구비하는 액정표시장치에 있어서, 상기 박막트랜지스터는, 절연기판과, 상기 절연기판 상에 형성되는 활성층과, 상기 활성층상에 형성되는 게이트절연막과, 상기 게이트절연막의 소정의 위치에 형성되어 상기 활성층에 채널영역을 정의하는 제1게이트전극과, 상기 제1게이트전극 상에 위치하되, 상기 제1게이트전극의 하면보다 넓은 하면을 가지도록 형성되어 상기 활성층의 채널영역의 양측에 누설전류 제어영역을 정의하는 제2게이트전극과, 상기 활성층 내의 상기 누설전류 제어영역의 외측에 형성되는 소오스영역 및 드레인영역과, 상기 제2게이트전극과 상기 제1게이트전극 및 노출된 기판에 형성되되, 상기 소오스영역과 상기 드레인영역을 노출시키는 층간절연막과, 상기 소오스영역에 연결되는 소오스전극과 상기 드레인영역에 연결되는 드레인전극을 구비한다.
Description
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 특히 다결정실리콘 박막트랜지스터를 화소 스위칭 소자로 사용하는 액정표시장치에 있어서, 제조시 공정 수를 줄이면서도 오프상태에서의 누설전류를 감소시킬 수 있는 박막트랜지스터 구조를 가지는 액정표시장치 및 그 제조방법에 관한 것이다.
다결정 실리콘은 일반적으로 박막트랜지스터 제조시 사용되는 비정질 실리콘에 비하여 높은 캐리어 이동도를 가지고 있어서, 다결정 실리콘 박막트랜지스터를 채택할 경우 액정표시장치 패널 내부에 구동회로를 내장한 능동구동방식의 액정표시장치(AMLCD: Active Matrix Liquid Crystal Display device)를 용이하게 구현할 수 있는 장점을 가진다. 그러나, 화소 스위칭 소자로 다결정 실리콘 박막트랜지스터를 채택할 경우 오프상태에서 누설전류가 커서 화소의 신호전압을 제대로 유지할 수 없는 문제점이 있다. 그래서, 종래에 화소 스위칭 소자로서 소오스/드레인 영역과 채널영역 사이에 오프셋(offset) 영역이나 엘디디(LDD: Lightly Doped Drain) 영역을 가지는 박막트랜지스터 구조가 제안된 바 있다.
제1도는 종래 엘디디 영역을 가지는 박막트랜지스터를 화소 스위칭 소자로 하는 액정표시장치의 평면도이고, 제2도의 (가)-(사)는 제1도의 절단선 I-I에 의한 단면도로서, 제조방법을 설명하기 위한 제조단면도이다.
종래의 액정표시장치의 구조를 제1도 및 제2도의 (사)를 예로들어 설명하면 먼저, 절연기판(10)위에 소오스/드레인영역(11-1)(11-2)과 채널영역(11-3) 및 엘디디 영역(11-4)이 정의된 도상의 활성층(11)이 있고, 그 위에 게이트절연막(12)을 사이에 두고 게이트전극(13-1) 및 게이트버스라인(13-2)이 있다. 그리고, 그 위에 기판 전면에 걸쳐 층간절연막(15)이 있고, 층간절연막(15)과 게이트절연막(12)에 형성된 제1콘택홀(T1)을 통하여 소오스영역(11-1) 및 드레인영역(11-2)과 연결되는 소오스 전극 및 데이터버스라인(16)과 드레인전극(17)이 있다. 그 위에 보호막(1S)이 있고, 보호막(18)에 형성된 제2콘택홀(T2)을 통하여 드레인전극(17)과 연결된 화소전극(19)이 기판 일부영역에 형성되어 있다.
이와 같은 종래의 액정표시장치를 제조하기 위해서는 먼저, 제2도의 (가)와 같이, 절연기판(10) 위에 도상의 활성층(11)을 형성한다.
다음으로, 제2도의 (나)와 같이, 활성층(11) 위에, 기판 전면에 걸쳐, 게이트절연막(12)을 형성한다. 이어서, 게이트절연막(12)위에 활성층(11)의 채널형성영역에 중첩되도록 게이트전극(13-1)을 형성한다.
다음으로, 제2도의 (다)와 같이, 게이트전극(13-1)을 마스크로 기판 전면에 낮은 도우즈량으로 5가 이온을 주입하여 활성층(11)에 n-영역을 형성한다.
다음으로, 제2도의 (라)와 같이, 게이트전극(13-1) 양측 하부의 활성층(11)을 이온주입 마스크(14)로 가리고, 5가 이온을 높은 도우즈량으로 주입하여, 활성층(11)상에 채널영역(11-3)을 중심으로 두 개의 엘디디영역(11-4)과, 소오스영역(11-1) 및 드레인영역(11-2)을 형성한다.
제2도의 (다)와 (라)의 공정은 n 채널 박막트랜지스터를 형성하기 위한 공정을 예로 든 것이고, 만약 p 채널 박막트랜지스터를 형성하기 위해서는 3가 이온을 주입한다.
다음으로, 제2도의 (마)와 같이, 이온주입 마스크를 제거한 후, 기판 전면에 층간절연막(15)을 형성하고, 소오스영역(11-1) 및 드레인영역(11-2) 상부의 게이트절연막(12)과 층간절연막(15)을 콘택 패터닝하여 제1콘택홀(T1)들을 형성한다.
다음으로, 제2도의 (바)와 같이, 도전물질로 제1콘택홀(T1) 내부에 충진되며 층간절연막(15) 상부의 일부에 형성되는 소오스전극 및 데이터버스라인(15)과, 드레인전극(17)을 형성한다.
다음으로, 제2도의 (사)와 같이, 소오스전극 및 데이터버스라인(16)과 드레인전극(17)이 형성된 기판 전면에 보호막(18)을 형성하고, 이를 콘택 패터닝하여 제2콘택홀(T2)을 형성한다. 이어서, 투명도전물질로 화소전곡(19)을 형성하여, 액정표시장치를 제조한다.
이상과 같은 공정을 진행하여 제조되는 액정표시장치는 먼저, 엘디디영역이나 오프셋영역을 형성하기 위해서, 이온주입 공정시에 이온주입 마스크가 필요하다. 또한, 마스크 정렬 오차에 따라서, 엘디디영역 또는 오프셋영역의 길이가 달라질 수 있으며, 게이트전극과 화소전극을 형성하기 위하여 각각 1개씩의 패턴 마스크가 필요하다. 그리고, 공정 전체적으로 2번의 콘택 패턴이 필요하여 공정스텝(즉, 마스크수)이 많아지는 문제점을 가지고있다.
본 발명은 공정 전체적으로 마스크수를 줄일 수 있으면서도 오프 상태의 누설전류 감소효과를 가지는 다결정실리콘 박막트랜지스터를 화소 스위칭 소자로 가지는 액정표시장치 및 그 제조방법을 제공하고자 하는 것이다.
이를 위하여 본 발명의 액정표시장치는 복수개의 화소 각각에 복수개의 스위칭 소자인 박막트랜지스터와 상기 박막트랜지스터에 연결되는 복수개의 화소전극을 구비하는 액정표시장치에 있어서, 상기 박막트랜지스터는, 절연기판과, 상기 절연기판 상에 형성되는 활성층과, 상기 활성층 상에 형성되는 게이트절연막과, 상기 게이트절연막의 소정의 위치에 형성되어 상기 활성층에 채널영역을 정의하는 제1게이트전극과, 상기 제1게이트전극상에 위치하되, 상기 제1게이트전극의 하면보다 넓은 하면을 가지도록 형성되어 상기 활성층의 채널영역의 양측에 누설전류 제어영역을 정의하는 제2게이트전극과, 상기 활성층 내의 상기 누설전류 제어영역의 외측에 형성되는 소오스영역및 드레인영역과, 상기 제2게이트전극과 상기 제1게이트전극 및 노출된 기판에 형성되되, 상기 소오스영역과 상기 드레인영역을 노출시키는 층간절연막과, 상기 소오스영역에 연결되는 소오스전극과 상기 드레인영역에 연결되는 드레인전극을 구비한다.
또한, 본 발명은 박막트랜지스터부와 화소전극부를 구비하는 액정표시장치의 제조방법에 있어서, 절연기판 위에 반도체층을 적층한 후, 도상의 활성층을 형성하는 단계와, 상기 활성층 및 노출된 상기 절연기판 전면에 걸쳐 제1절연막과 제1도전층과 제2도전층을 차례로 적층하는 단계와, 상기 제2도전층을 사진식각하여 제1게이트전극과 상기 제1게이트전극에 연장되는 제1게이트버스라인을 형성하는 단계와, 상기 제1도전층을 사진식각하여 상기 제1게이트전극이 돌출되게 하되, 활성층에 채널영역을 정의하는 제2게이트전극과 상기 제2게이트전극에 연장되는 제2게이트버스라인을 형성하는 단계와, 상기 제1게이트전극을 마스크로 상기 활성층에 이온주입 또는 이온도핑하여 상기 제1게이트전극의 외측영역에 해당하는 상기 활성층 부분에 소오스영역 및 드레인영역을 형성하고, 상기 채널영역과 상기 소오스영역 및 상기 드레인영역 사이에 누설전류 고절영역을 정의하는 단계와, 기판 전면에 걸쳐 제2절연막을 형성하는 단계와, 상기 제2절연막 및 상기 제1절연막을 사진식각하여 상기 활성층의 상기 소오스영역 및 드레인영역을 노출시키는 콘택홀들을 형성하는 단계와, 상기 콘택홀들의 내부 및 기판 전면에 제3도전층을 적층한 후, 패터닝하여 소오스전극과 상기 소오스전극에 연장되는 데이타버스라인과 드레인전극을 형성하는 단계를 포함하여 이루어진다.
이하 첨부된 도면을 참조하여 본 발명을 자세히 설명하면 다음과 같다.
제3도는 본 발명에 따른 액정표시장치의 제1실시예를 예시한 도면으로, 제3도의 (가)는 한 화소를 중심으로 도시한 액정표시장치의 평면도이고, 제3도의 (나)는 절단선 II-II를 따라 절단한 박막트랜지스터 부분의 단면도이고, 제3도의 (다)는 절단선 III-III을 따라 절단한 스토리지 용량의 단면도이다.
먼저, 박막트랜지스터가 형성된 영역을 중심으로 설명하면 제3도의 (가) 및 제3도의 (나)와 같이, 유리기판(30)상에 도상의 활성층(31)이 형성되어 있고, 그 상부에 제1게이트전극(35-1), 제2게이트 전극(36-1)으로 이루어진 게이트전극이 게이트 절연막(32)을 개재하여 형성되어 있다. 제1, 제2게이트전극(35-1)(36-1)에는 제1, 제2게이트버스라인(35-2)(36-2)이 일방향으로 연장 형성되어 있다. 이 때, 제1게이트전극(35-1) 및 제1게이트버스라인(35-2)은 제2게이트전극(36-1) 및 제2게이트버스라인(36-2)보다 좁게 패터닝되어 게이트전극 및 게이트버스라인의 프로파일이 탁자형태를 가지도록 단차가 형성되어 있다. 따라서, 활성층상에 정의되는 채널영역(31-3)은 제1게이트전극(35-1)에 의해 결정되고, 소오스영역(31-1) 및 드레인영역(31-2)의 경계는 제2게이트전극(36-1)에 의하여 결정되어, 소오스영역(31-1)과 채널영역(31-3) 사이, 그리고 드레인영역(31-2)과 채널영역 (31-3)사이에 제1게이트전극(35-1)과 제2게이트전극(36-1) 사이의 단차깊이에 관련된 길이의 오프셋영역(31-4)이 정의된다. 제1게이트전극(35-1) 및 제2게이트전극(36-1)의 상부 및 측부는 층간절연막(39)에 의하여 둘러 싸여있고, 게이트절연막(32)의 노출된 표면상부에도 층간절연막(39)이 형성되어 있다. 게이트절연막(32)과 층간절연막(39)에 형성된 콘택홀을 통하여 층간절연막(39) 상부에 형성된 소오스전극(40)은 활성층의 소오스영역(31-1)에 연결되어 있고, 소오스전극(40)과 분리되어 층간절연막(39) 상부에 형성된 드레인전극(41)은 활성층의 드레인영역(31-2)에 연결되어 있다.
다음으로, 화소전극부를 살펴보면, 게이트절연막(32)의 상부에 제1게이트전극(35-1)과 동일물질로 형성된 제1화소전극층(37)이 형성되어 있고, 제1화소전극층(37)의 외곽을 따라 일부영역이 중첩되도록 상부에 제2 게이트전극(36-1)과 동일물질로 형성된 제2화소전극층(38a)이 있다.
이때, 제2화소전극층(38a)은 평면적으로 볼 때, 하부의 제1화소전극층(37)의 노출영역을 정의하도록 소정의 폭을 가지는 테두리와 같은 패턴을 가지고 있다. 그리고, 제2화소전극층(38a)의 외측은 그 하부에 있는 제1화소전극층(37)의 가장자리보다 돌출된다.
한편, 플리커 방지 등의 목적으로, 스토리지 용량을 형성하는 경우, 스토리지 용량의 구조는 제3도의 (다)와 같이, 최하부에 케이트절연막(32)이 있고, 그 상부에 제1스토리지 용량전극이자 게이트버스라인으로, 제1게이트버스라인(35-2)과 그 상부에 넓은 제2게이트버스라인(35-2)이 형성되어 있다. 따라서, 제2게이트버스라인(36-2)의 일부영역이 제1스토리지 용량전극 역할을 한다. 그 상부에는 층간절연막(39)이 게이트절연막(32)을 덮도록 형성되어 있고, 층간절연막(39)을 사이에 두고, 화소전극부의 제1화소전극층(37)과 연결되어 연장된 제2스토리지 용량전극(42)이 제2게이트버스라인(36-2)과 일부영역에서 중첩되도록 형성되어 있다.
제4도의 (가)에서 제4도의 (바)는 본 발명에 따른 액정표시장치를 제조함에 있어서, 각 제조단계에서 박막트랜지스터 및 그 주위영역을 예시한 제조공정도이다.
먼저, 제4도의 (가)와 같이, 유리기판(30)위에 비정질 실리콘을 전면에 화학기상 증착방법을 이용하여 적층한 후, 사진식각공정을 이용하여 패턴식각하여, 유리기판(30)상에 도상의 활성층(31)을 형성한다.
다음으로, 제4도의 (나)와 같이, 유리기판(30) 및 활성층(31)의 상부에 실리콘 질화막 또는 실리콘산화막을 이용하여 단일 또는 이중구조의 게이트 절연막(32)을 형성하고, 산화인듐(ITO)등의 투명금속을 스퍼터방법으로 게이트절연막(32)위에 전면에 적층하여 제1금속층(33)을 형성한다.
이어서, 그 상부에 통상 게이트전극으로 사용되는 크롬, 알루미늄 등을 스퍼터 방법으로 적층하여 제2금속층(34)을 형성한다.
다음으로, 제4도의 (다)와 같이, 제2금속층을 사진식각공정으로 패턴식각하여 게이트버스라인과 게이트전극 및 화소전극 형성영역에만 남도록 하여, 제2게이트전극(36-1) 및 제2화소전극층(38)을 형성한다. 이어서, 제1금속층을 제2게이트전극(36-1)을 마스크로 식각하여 제1게이트전극(35-1)을 형성한다. 이 때, 제2게이트전극(36-1)보다 과도하게 식각하여, 제1게이트전극(35-1)과 제2게이트전극(35-1)의 단면 프로파일이 단차가 있는 테이블 형상이 되도록 한다. 이러한 식각작업은 화소 영역에도 실시되어 제2화소전극층(38)을 마스크로 제1화소전극층(37)을 형성하여 동일한 프로파일을 갖도록 한다.
다음으로, 제4도의 (라)와 같이, 제2게이트전극(36-1)을 마스크로 활성층(31)에 p형 또는 n형의 이온을 이온도핑 또는 이온주입방법으로 주입하면, 활성층(31)에 불순물(n형 이온 또는 p형 이온)이 도핑된 소오스영역(31-1) 과 드레인영역(31-2)이 정의된다. 한편, 제2게이트전극(36-1) 에 의하여 가려진 활성층도 도핑특성은 같으나, 공정 완료후, 동작시 서로 구별되는 두 영역이 정의되는데, 제1게이트전극(35-1)하부의 영역인 채널영역(31-3)과 채널영역(31-3)과 두 불순물 영역(31-1)(31-2)사이에 각각 형성되는 누설전류 제어영역(31-4)이 정의된다.
다음으로, 제4도의 (마)와 같이, 실리콘산화막 또는 실리콘질화막을 노출된 전표면을 덮도록 화학기상증착방법으로 적층한 후, 화소전극영역 활성층(31)상의 소오스영역(31-1)과 드레인영역(31-2)에 실리콘산화막 또는 실리콘질화막을 제거하여 층간절연막(39)을 형성한다. 이 층간절연막(39)을 제2화소전극층(38)의 외곽영역의 일부만 접촉하도록 형성한다. 이때 활성층(31)상의 소오스영역(31-1) 및 드레인영역(31-2) 상부의 게이트절연막(32)까지 제거하여 콘택홀(T2)을 형성한다. 이어서, 화소전극부상에 잔류된 층간절연막(39)을 마스크로 제2화소전극층(38)을 식각하여 제1화소전극층(37)의 표면을 드러내어 제1화소전극층(37) 외곽의 일부영역의 상부에만 사각틀로 남겨지는 제2화소전극층(38a)을 형성한다.
다음으로, 제4도의 (바)와 같이, 콘택홀 내부 및 노출된 전표면상에 소오스/드레인전극 형성용 금속 즉, 알루미늄 또는 크롬과 같은 저저항성 금속을 적층한 후, 패턴식각하여 소오스전극(40)과 드레인전극(41)을 형성한다. 이 때, 소오스전극(40)은 제3도의 (가)도에서 볼 수 있듯이, 하부에 게이트전극에 연장하여 형성된 게이트버스라인(36-2)과 교차하여 중첩하는 데이타버스라인과 함께 형성되고, 드레인전극(41)은 일단이 화소전극부의 제1화소전극층(37)과 접촉되도록 형성한다.
제5도의 (가)에서 제5도의 (라)는 액정표시장치의 제조방법에 있어서, 스토리지 용량이 형성되는 각 단계를 도시한 것이다.
먼저, 제5도의 (가)와 같이, 박막트랜지스터 영역에 활성층을 형성한 후, 유리 기판(30)의 노출된 표면에 실리콘질화막 또는 실리콘산화막으로 이중 또는 단일 구조의 게이트절연막(32)을 형성한다. 이 후, 그 표면에 투명금속물질을 스퍼터방법으로 제1금속층(33)을 형성하고, 그 상부에 알루미늄 또는 크롬을 스퍼터방법으로 제2금속층(34)을 형성한다.
다음으로, 제5도의 (나)와 같이, 제2금속층을 패턴식각하여 제2게이트버스라인(36-2)을 형성하고, 이를 마스크로 제1금속층을 식각하여 제1게이트버스라인(35-2)을 형성한다. 이 때, 제1금속층을 제2게이트버스라인(35-2) 하부까지 과도식각하여 단면 프로파일이 단차를 가지는 테이블 형상이 되도록 한다. 여기서 제1, 제2게이트버스라인(35-2)(36-2)은 제1스토리지 용량전극이 된다.
다음으로, 제5도의 (다)와 같이, 노출된 전 표면에 실리콘질화막 또 실리콘산화막을 화학기상 증착방법으로 적층하여 층간절연막(39)을 형성한다. 이어서, 화소전극부에 있는 층간절연막(39)을 선택적으로 제거한 후, 화소전극부의 층간절연막(39)을 마스크로 하여 제2화소전극층(38)을 제거하여 제1화소전극층(37)을 노출시킨다. 미설명 도면부호(38a)는 층간절연막을 마스크로 하여 사각틀로 패턴식각된 제2화소전극층을 나타낸다.
다음으로, 제5도의 (라)와 같이, 층간절연막(39)의 상부에 소오스/드레인전극 형성용 금속물질을 스퍼터방법으로 적층한 후, 패턴식각하여 제2게이트버스라인(365-2)의 일부영역에서 중첩되며 화소전극부의 제1화소전극층(37)과 접촉 연결되는 제2스토리지 용량전극(42)을 형성한다.
제6도의 (가)에서 제6도의 (나)는 본 발명에 따른 액정표시장치의 제 2 실시예로서, 제1게이트전극(35-1)과 제2게이트전극(36-1)의 단면 프로파일 및 제1화소전극층(37)과 제2화소전극층(38a)의 단면 프로파일이 단차가 없이 형성하고, 소오스 전극(40) 및 드레인전극(41)과 분리되어 있으며, 제2게이트전극(36-1)의 상부에 층간절연막(39)을 개재하여 소오스/드레인 형성용 금속물질과 동일물질로 제3게이트전극(43)이 형성된 구조이다. 제3게이트전극(43)은 층간절연막(39)상에 제2게이트버스라인(36-2) 또는 제2게이트전극(36-1)을 노출시키는 콘택홀(T3)이 형성되어 있어 이를 통하여 연결되도록 한 것이다. 이와 같은 구조의 액정표시 장치에서는 박막트랜지스터 영역의 활성층이 제3도의 구조와 같이, 제1게이트전극(35-1) 하부의 채널영역(31-3)과 그 양측으로 제3게이트전극(43)에만 중첩되게 정의되는 누설전류제어영역(31-4)과 두 누설전류 제어영역(31-4)에 대하여 채널영역(31-3)의 반대편에 불순물이 도핑된 소오스영역(31-1) 및 드레인영역(31-2)이 정의되어 있다.
제6도의 (가) 및 제6도의 (나)에서 예시한 구조의 액정표시장치는 박막트랜지스터가 동작함에 있어서, 누설전류 제어영역(31-4)이 제3게이트 전극(43)에 의하여 제어됨으로써, 오프상태에서의 누설전류를 용이하게 제어할 수 있다.
한편, 제6도의 (가) 및 제6도의 (나)에서 제시한 구조의 액정표시장치를 제조하는 방법을, 제4도의 (가)에서 제4도의 (바)를 참조하여 설명하면, 제4도의 (가) 및 제4도의 (나)에 예시된 공정을 진행한 후, 제4도의 (다)단계에서 제2게이트전극(36-1)을 형성한 후, 제1금속층을 동일 패턴으로 식각하여 제1게이트전극(35-1)을 형성한다. 이때, 화소전극부의 제1화소전극층(37)과 제2화소전극층(38)은 두 층의 외곽면 사이에 단차가 없도록 형성한다.
다음으로, 제4도의 (라)단계에서, 이온주입시, 제1, 제2게이트전극(35-1)(36-1)의 양측면에 소정두께의 이온주입 마스크를 형성한 후, 이온 주입하여 소오스영역(31-1)과 드레인영역(31-2)과 두 누설전류제어영역 (31-4) 및 채널영역(31-3)을 정의하고, 이온주입 마스크를 제거한다. 이 때, 이온주입 마스크의 성질에 따라서, 제거공정을 별도로 진행하지 않을 수도 있다.
다음으로, 제4도의 (마)에 예시된 단계에서, 소오스영역(31-1) 및 드레인 영역(31-2)의 층간절연막을 패터닝하면서 동시에 화소전극부의 화소전극층(38)의 일부 영역을 노출시킨다. 이후, 층간절연막을 마스크로 하여 노출된 제2화소전극층을 사진식각함으로써 제1화소전극층을 노출시킨다.
다음으로, 제4도의 (바)에 예시된 단계에서, 소오스전극(40)과 드레인전극(41)을 형성시키면서, 제2게이트전극 상부 및 활성층에 정의된 누설전류제어영역(31-4)과 중첩되는 영역에도 소오스/드레인전극형성용 금속물질을 남도록 하여, 제3게이트전극(43)을 형성한다.
이상의 본 명세서에서는 투과형 액정표시장치 및 그 제조방법에 국한하여 설명하였으나, 제7도의 (가) 및 제7도의 (나)는 본 발명의 액정표시장치 및 제조방법의 기술적 사상을 반사형 액정표시장치 및 제조방법에 적용한 실시예를 설명하기 위하여 예시한 평면도 및 단면도이다.
제7도의 (가) 및 (나)와 같이, 최하부에 활성층(51)을 가지고, 게이트절연막을 개재하여 크롬 또는 알루미늄과 같은 반사성이 좋은 금속으로 게이트전극(55-1) 및 화소전극(56)이 형성되어 있고, 그 상부에 콘택홀(T4)을 가지는 층간절연막(57)을 개재하여 소오스전극(58) 및 드레인전극(59)이 형성된 구조로서, 드레인전극(59)은 게이트전극(55-1)과 동일물질로 동일층에 형성된 화소전극(56)과 연결된 구조를 가지고 있다.
이와 같은 본 발명의 기술적 사상을 적용한 반사형 액정표시장치를 제조하는 방법을 설명하면 다음과 같다.
먼저, 유리기판(50) 위에 활성층(51)을 형성한 후, 활성층(51) 및 유리기판(50)의 노출된 전 표면에 게이트절연막(52)을 형성한다. 이어서, 게이트절연막(52)의 상부에 반사성이 좋은 금속물질을 적층한 후 패턴식각하여 게이트전극(55-1)및 게이트버스라인(55-2)과 화소전극(55)을 형성한다. 이후, 게이트전극(55-1)을 마스크로 사용하여 활성층(51)에 이온주입을 실시하여 활성층(51)에 소오스/드레인영역(51-1)(51-2)과 누설전류 제어영역(51-4)과 채널영역(51-3)을 정의한다. 이후, 상부에 층간절연막(57)을 형성한 다음, 층간절연막(57)에 소오스/드레인영역 상부의 콘택홀(T4)들을 형성시킴과 동시에 화소전극(55)상부를 노출시킨다. 이후, 콘택홀 내부 및 노출된 전 표면에 소오스/드레인전극 형성용 금속물질을 적층한 후, 패턴 식각하여 소오스전극(58)과 드레인전극(59)을 형성한다. 이 때, 드레인전극(59)은 화소전극(56)의 일부와 접촉하도록 형성한다.
본 발명의 액정표시장치는 박막트랜지스터에 있어서, 제1게이트전극이 과도식각되어 단차를 가지므로 하면이 노출되는 제2게이트전극과 중첩되는 활성층에 대해서는 게이트절연막의 두께가 두꺼워진 것과 같은 효과를 내게 되어서 오프상태에서의 드레인 접합부분의 전계를 약하게 하여 누설전류를 감소시킨다. 또한, 화소전극부에서 외곽부에 남은 제2화소전극층은 빛을 투과시키지 않으므로 부분적으로 블랙매트릭스 역할을 할 수 있다.
또한 본 발명의 액정표시장치에 있어서, 적은 공정스텝을 사용하여 낮은 누설전류를 가지는 박막트랜지스터를 구비한 액정표시장치를 제작할 수 있게 된다.
제1도는 종래기술에 따른 액정표시장치의 평면도.
제2도는 종래기술에 따른 액정표시장치의 제조공정도.
제3도는 본 발명에 따른 액정표시장치의 제1실시예를 나타낸 도면.
제4도는 제3도에 나타낸 본 발명의 제조공정도.
제5도는 본 발명에 따른 액정표시장치의 제2실시예를 나타낸 도면.
제6도는 제5도에 나타낸 본 발명의 제조공정도.
제7도는 본 발명에 따른 액정표시장치의 제3실시예를 나타낸 도면.
** 도면의 주요부분에 대한 부호의 설명 **
31 : 활성층 35-1 : 제1게이트전극
36-1 : 제2게이트전극 35-2 : 제1주사선
36-2 : 제2주사선 42 : 제1스토리지 용량전극
38a : 제1화소전극 37 : 제2화소전극
40 : 소오스전극 및 신호선 41 : 드레인전극
32 : 게이트절연막 39 : 층간절연막
Claims (14)
- 복수개의 화소 각각에 박막트랜지스터와 상기 박막트랜지스터에 연결되는 화소전극을 구비하는 액정표시장치에 있어서, 상기 박막트랜지스터는절연기판과,상기 절연기판 상에 형성되는 활성층과,상기 활성층 상에 형성되는 게이트절연막과,상기 게이트절연막의 소정의 위치에 형성되어 상기 활성층에 채널영역을 정의하는 제1게이트전극과,상기 제1게이트전극 상부에 위치하되, 상기 제1게이트전극의 하면보다 넓은 하면을 가지도록 배치되어 상기 활성층 채널영역의 양측에 형성되는 누설전류 제어영역을 정의하는 제2게이트전극과,상기 활성층 내의 상기 누설전류 제어영역의 외측에 형성되는 소오스영역 및 드레인영역과,상기 제2게이트전극과 상기 제1게이트전극 및 노출된 기판에 형성되고 상기 소오스영역과 상기 드레인영역이 노출되는 층간절연막과,상긴 소오스영역에 연결되는 소오스전극과 상기 드레인영역에 연결되는 드레인전극을 구비하는 액정표시장치.
- 제1항에 있어서, 상기 제1게이트전극은 산화인듐(ITO)과 같은 투명도전물질로 형성된 것이 특징인 액정표시장치.
- 제1항에 있어서, 상기 제2게이트전극은 알루미늄(Al), 크롬(Cr), 티타늄실리사이드(TiSix) 또는 몰리브덴실리사이드(MoSix)과 같은 금속물질로 형성된 것이 특징인 액정표시장치.
- 제2항 또는 제3항에 있어서, 상기 화소전극은 게이트절연막 상에 상기 제1게이트전극과 동일한 물질로 형성되어 박막트랜지스터의 드레인전극과 접속되는 제1화소전극층과, 상기 제2게이트전극과 동일 물질로 형성되어 제1화소전극층의 외곽을 따라 제1화소전극층과 중접되는 제2화소전극층을 구비하는 것을 특징으로 하는 액정표시장치.
- 제4항에 있어서, 상기 제1, 제2게이트전극과 동일 구조로 연장 형성된 제1, 제2게이트버스라인의 일부 영역을 제1스토리지 용량전극으로 하고, 상기 층간절연막을 사이에 두고 상기 제1스토리지 용량전극과 일부 중첩되며, 상기 제1화소전극층과 연장 형성된 제2스토리지 용량전극을 구비하는 스토리지 용량을 가지는 것이 특징인 액정표시장치.
- 제1항에 있어서, 상기 제2게이트전극은 상기 제1게이트전극과 같은 형상으로 형성되고, 상기 층간절연막 상에 위치하여 상기 반도체층의 채널영역과 상기 소오스/드레인영역 사이에 누설전류 제어영역을 정의하도록 형성되되, 상기 제2게이트전극과 상기 층간절연막에 형성된 콘택홀을 통하여 상기 제2게이트전극에 연장된 제2게이트버스라인에 연결되는 보조게이트전극을 가지는 것을 특징으로 하는 액정표시장치.
- 제 6 항에 있어서, 상기 보조게이트전극이 상기 소오스전극 및 상기 드레인전극과 동일배선제로 형성된 것이 특징인 액정표시장치.
- 복수개의 화소 각각에 박막트랜지스터와 상기 박막트랜지스터에 연결되는 화소전극을 구비하는 액정표시장치에 있어서,절연기판과,상기 절연기판 상에 형성되는 활성층과,상기 활성층 상에 형성되는 게이트절연막과,상기 게이트절연막의 소정의 위치에 형성되어 상기 활성층에 채널영역을 정의하는 게이트전극과,상기 활성층의 양측에 형성되는 소오스영역 및 드레인영역과,상기 활성층에 위치하되, 상기 소오스영역과 상기 채널영역 사이 및 상기 드레인영역과 상기 채널영역 사이에 정의되는 누설전류 제어영역과,상기 게이트전극과 노출된 기판에 형성되되, 상기 소오스영역과 상기 드레인영역을 노출시키는 층간절연막과,상기 소오스영역에 연결되는 소오스전극과 상기 드레인영역에 연결되는 드레인전극과,상기 게이트절연막 상에 상기 게이트전극과 같은 물질로 형성되어 드레인전극과 연결되는 화소전극을 포함하여 이루어지는 액정표시장치.
- 박막트랜지스터부와 화소전극부를 구비하는 액정표시장치의 제조방법에 있어서,1) 절연기판 위에 반도체층을 적층하여 활성층을 형성하는 단계,2) 상기 활성층 및 노출된 상기 절연기판 전면에 걸쳐 제1절연막과 제1도전층과 제2도전층을 차례로 적층하는 단계와,3) 상기 제2도전층을 사진식각하여 제1게이트전극과 상기 제1게이트전극에 연장되는 제1게이트버스라인을 형성하고 화소전극부의 외곽영역을 따라 제1화소전극을 형성하는 단계와,4) 상기 제1게이트전극을 이용해서 상기 제1도전층을 사진식각하여, 상기 제1게이트전극 보다 폭이 작고 활성층에 채널영역을 정의하는 제2게이트전극과 상기 제2게이트 전극에 연장되는 제2게이트버스라인을 형성하며 화소전극부에 제2화소전극을 형성하는 단계와,5) 상기 제1게이트전극을 마스크로 상기 활성층에 이온을 도핑하여 상기 제1게이트전극의 외측영역에 해당하는 상기 활성층 부분에 소오스영역 및 드레인영역을 형성하고, 상기 채널영역과 상기 소오스영역 및 상기 드레인영역 사이에 누설전류 조절영역을 정의하는 단계와,7) 기판 전면에 걸쳐 제2절연막을 형성하는 단계와,8) 상기 제2절연막 및 상기 제1절연막을 사진식각하여 상기 활성층의 상기 소오스영역 및 드레인영역을 노출시키는 콘택홀들을 형성하는 단계와,9) 상기 콘택홀들의 내부 및 기판 전면에 제3도전층을 적층한 후 패터닝하여 소오스전극과 상기 소오스전극에 연장되는 데이타버스라인과 드레인전극을 형성하는 단계를 포함하여 이루어지는 액정표시장치의 제조방법.
- 제9항에 있어서, 상기 활성층을 형성하는 단계는,비정질 실리콘을 화학기상 증착방법으로 적층하는 단계와,적층된 비정질 실리콘을 열처리 또는 레이저 어닐링하는 단계로 이루어진 것을 특징으로 하는 액정표시장치 제조방법.
- 제9항에 있어서, 상기 제1도전층은 산화인듐(ITO)과 같은 투명도전물질로 형성하는 것을 특징으로 하는 액정표시장치 제조방법.
- 제9항에 있어서, 상기 제2도전층은 알루미늄(Al), 크롬(Cr), 티타늄실리사이드(TiSix), 몰리브덴실리사이드(MoSix) 또는 도핑된 다결정 실리콘 등의 도전물질 중 하나로 형성하는 것을 특징으로 하는 액정표시장치 제조방법.
- 제9항에 있어서, 상기 제3도전층을 패터닝하는 단계는 상기 제3도전층을 식각하여상기 제2절연막을 사이에 두고 게이트버스라인과 중첩되어 스토리지용량을 형성하는 스토리지전극을 형성하는 단계를 포함하는 것이 특징인 액정표시장치의 제조방법.
- 제9항에 있어서, 상기 제2게이트전극을 형성하는 단계는 제1도전층을 식각하여 상기 제1게이트전극과 동일한 형상으로 제2게이트전극을 형성하여 상기 활성층에 채널영역을 정의하며, 상기 제2절연막 상에는 상기 제3도전층을 사진식각하여 상기 제1게이트버스라인에 연결되어 상기 활성층에 전류누설 조절영역을 정의하는 보조게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960040793A KR100486717B1 (ko) | 1996-09-19 | 1996-09-19 | 액정표시장치및그제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019960040793A KR100486717B1 (ko) | 1996-09-19 | 1996-09-19 | 액정표시장치및그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980021815A KR19980021815A (ko) | 1998-06-25 |
| KR100486717B1 true KR100486717B1 (ko) | 2005-08-12 |
Family
ID=37304073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960040793A KR100486717B1 (ko) | 1996-09-19 | 1996-09-19 | 액정표시장치및그제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100486717B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8134152B2 (en) | 2009-01-13 | 2012-03-13 | Samsung Mobile Display Co., Ltd. | CMOS thin film transistor, method of fabricating the same and organic light emitting display device having laminated PMOS poly-silicon thin film transistor with a top gate configuration and a NMOS oxide thin film transistor with an inverted staggered bottom gate configuration |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4342711B2 (ja) * | 2000-09-20 | 2009-10-14 | 株式会社日立製作所 | 液晶表示装置の製造方法 |
| KR100923054B1 (ko) * | 2003-01-21 | 2009-10-22 | 삼성전자주식회사 | 디스플레이 픽셀 및 이의 제조 방법 |
| KR101043991B1 (ko) * | 2004-07-28 | 2011-06-24 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
| KR101125252B1 (ko) * | 2004-12-31 | 2012-03-21 | 엘지디스플레이 주식회사 | 폴리 액정 표시 패널 및 그 제조 방법 |
| KR101048965B1 (ko) * | 2009-01-22 | 2011-07-12 | 삼성모바일디스플레이주식회사 | 유기 전계발광 표시장치 |
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-
1996
- 1996-09-19 KR KR1019960040793A patent/KR100486717B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19980021815A (ko) | 1998-06-25 |
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