JPH0895083A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0895083A JPH0895083A JP22675094A JP22675094A JPH0895083A JP H0895083 A JPH0895083 A JP H0895083A JP 22675094 A JP22675094 A JP 22675094A JP 22675094 A JP22675094 A JP 22675094A JP H0895083 A JPH0895083 A JP H0895083A
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- wiring
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Abstract
(57)【要約】
【目的】 ゲートパルス電圧Vg の歪みを低減すること
で横方向輝度傾斜、横方向クロストークを低減させ、均
一な表示特性を得る。 【構成】 ゲート電極がゲート配線に接続され、ソース
電極がソース配線に接続されている薄膜トランジスタの
前記ゲート配線及びゲート電極を2層構造にしてその抵
抗を低減し、ソース電圧とゲートパルス電圧とのカップ
リングによるゲートパルス電圧の歪みを抑制する。
で横方向輝度傾斜、横方向クロストークを低減させ、均
一な表示特性を得る。 【構成】 ゲート電極がゲート配線に接続され、ソース
電極がソース配線に接続されている薄膜トランジスタの
前記ゲート配線及びゲート電極を2層構造にしてその抵
抗を低減し、ソース電圧とゲートパルス電圧とのカップ
リングによるゲートパルス電圧の歪みを抑制する。
Description
【0001】
【産業上の利用分野】本発明は走査信号を入力する走査
線と、表示信号を入力する信号線との各交差点に能動素
子として薄膜トランジスタを配したアクティブマトリク
ス型の液晶表示装置に関する。
線と、表示信号を入力する信号線との各交差点に能動素
子として薄膜トランジスタを配したアクティブマトリク
ス型の液晶表示装置に関する。
【0002】
【従来の技術】図7は従来の能動素子として薄膜トラン
ジスタを用いた液晶表示装置(TFT-LCD と略称す) にお
ける一画素分の等価回路図である。液晶表示装置は液晶
層を少なくとも一方が透明な一対の基板間に挟み、透明
な一方の基板上に複数のゲート配線1,1…が所定の間
隔で横向き平行に、また複数のソース配線2,2…が所
定の間隔で縦向き平行に全体としてマトリクス型をなす
よう配設され、各枡目毎に画素電極を配して夫々1個の
画素部が構成されている。他方の基板にはコモン電極CO
M が配設されている。各ゲート配線1,1…の同側の一
端は共通線にて出力抵抗Rout (40Ω程度)を介してゲ
ートパルス電源回路9に接続されている。
ジスタを用いた液晶表示装置(TFT-LCD と略称す) にお
ける一画素分の等価回路図である。液晶表示装置は液晶
層を少なくとも一方が透明な一対の基板間に挟み、透明
な一方の基板上に複数のゲート配線1,1…が所定の間
隔で横向き平行に、また複数のソース配線2,2…が所
定の間隔で縦向き平行に全体としてマトリクス型をなす
よう配設され、各枡目毎に画素電極を配して夫々1個の
画素部が構成されている。他方の基板にはコモン電極CO
M が配設されている。各ゲート配線1,1…の同側の一
端は共通線にて出力抵抗Rout (40Ω程度)を介してゲ
ートパルス電源回路9に接続されている。
【0003】ゲート配線1, 1…と前記各ソース配線
2, 2…との各交差部近傍には薄膜トランジスタTFT が
配設されている。薄膜トランジスタTFT はそのゲート電
極がゲート配線1に、またソース電極はソース配線2
に、更にドレイン電極は画素容量Cdsを介在させて前記
コモン電極COM に接続されると共に、蓄積容量CS を介
して他のゲート配線1に接続されている。
2, 2…との各交差部近傍には薄膜トランジスタTFT が
配設されている。薄膜トランジスタTFT はそのゲート電
極がゲート配線1に、またソース電極はソース配線2
に、更にドレイン電極は画素容量Cdsを介在させて前記
コモン電極COM に接続されると共に、蓄積容量CS を介
して他のゲート配線1に接続されている。
【0004】その他Cgsはゲート・ソース電極間寄生容
量、Cgdはゲート・ドレイン電極間寄生容量、Csdはソ
ース・ドレイン電極間寄生容量、Cc はソース配線・ゲ
ート配線間容量、Cgcはゲート配線・ソース電極間容
量、Cscはソース配線・コモン電極間容量である。
量、Cgdはゲート・ドレイン電極間寄生容量、Csdはソ
ース・ドレイン電極間寄生容量、Cc はソース配線・ゲ
ート配線間容量、Cgcはゲート配線・ソース電極間容
量、Cscはソース配線・コモン電極間容量である。
【0005】このような液晶表示装置にあってはソース
配線2を介してソース電極にソース電圧VS を印加する
と共に、ゲート電極にゲート配線1を介してゲートパル
ス電圧Vg を順次出力することで各薄膜トランジスタTF
T を放電させ、また保持状態とすることで線順次走査が
行なわれ、同時にコモン電極COM にコモン電圧Vcomを
印加することで駆動させる。
配線2を介してソース電極にソース電圧VS を印加する
と共に、ゲート電極にゲート配線1を介してゲートパル
ス電圧Vg を順次出力することで各薄膜トランジスタTF
T を放電させ、また保持状態とすることで線順次走査が
行なわれ、同時にコモン電極COM にコモン電圧Vcomを
印加することで駆動させる。
【0006】
【発明が解決しようとする課題】ところでこのような従
来の液晶表示装置にあっては、1水平走査時間tH毎にソ
ース電圧VS の極性を反転させるゲート・ライン反転方
式でノーマリホワイトモードの駆動を行なわせると、ゲ
ートパルス電圧Vg の入力端から表示領域が遠ざかるに
従って、表示パネルにおける表示輝度が上昇する、所謂
横方向輝度傾斜が発生する。また表示パネルに中間調の
バックグランドに、黒又は白のパターンを表示すると表
示領域間において表示輝度に差が生じる、所謂横方向ク
ロストークも発生するという問題があった。
来の液晶表示装置にあっては、1水平走査時間tH毎にソ
ース電圧VS の極性を反転させるゲート・ライン反転方
式でノーマリホワイトモードの駆動を行なわせると、ゲ
ートパルス電圧Vg の入力端から表示領域が遠ざかるに
従って、表示パネルにおける表示輝度が上昇する、所謂
横方向輝度傾斜が発生する。また表示パネルに中間調の
バックグランドに、黒又は白のパターンを表示すると表
示領域間において表示輝度に差が生じる、所謂横方向ク
ロストークも発生するという問題があった。
【0007】図8はTFT-LCE における横方向輝度傾斜を
示すための表示パネル10の説明図であり、図中aは表
示パネル9におけるゲートパルスの入力端に最も近い表
示領域、bはゲートパルスの入力端から最も遠い表示領
域を示している。図8においてゲートパルス入力端に近
い表示領域aから表示領域b方向へ遠ざかるに従って、
ゲート配線1に沿って液晶画素に加わる実効電圧Veff
が低下し、表示輝度が上昇する現象が横方向輝度傾斜で
ある。輝度傾斜率γLsは17.6%程度である。
示すための表示パネル10の説明図であり、図中aは表
示パネル9におけるゲートパルスの入力端に最も近い表
示領域、bはゲートパルスの入力端から最も遠い表示領
域を示している。図8においてゲートパルス入力端に近
い表示領域aから表示領域b方向へ遠ざかるに従って、
ゲート配線1に沿って液晶画素に加わる実効電圧Veff
が低下し、表示輝度が上昇する現象が横方向輝度傾斜で
ある。輝度傾斜率γLsは17.6%程度である。
【0008】図9は同じくTFT-LCD における横方向クロ
ストークを示すための表示パネル10の説明図であり、
全体が中間調で表示している領域の中央部に黒ウィンド
ウパターンを表示している。図中aはゲートパルスの入
力端に最も近い表示領域、bはゲートパルスの入力端か
ら最も遠い表示領域、cは各走査線上で全ての画素が中
間調を表示している領域の中でゲートパルスの入力端に
最も近い表示領域、dは各走査線上の全ての画素が中間
調を表示している領域の中でゲートパルスの入力端から
最も遠い表示領域を夫々示している。図9において表示
領域a,cの間、表示領域b,dの間の表示輝度に差が
生じる現象が横方向クロストークである。
ストークを示すための表示パネル10の説明図であり、
全体が中間調で表示している領域の中央部に黒ウィンド
ウパターンを表示している。図中aはゲートパルスの入
力端に最も近い表示領域、bはゲートパルスの入力端か
ら最も遠い表示領域、cは各走査線上で全ての画素が中
間調を表示している領域の中でゲートパルスの入力端に
最も近い表示領域、dは各走査線上の全ての画素が中間
調を表示している領域の中でゲートパルスの入力端から
最も遠い表示領域を夫々示している。図9において表示
領域a,cの間、表示領域b,dの間の表示輝度に差が
生じる現象が横方向クロストークである。
【0009】横方向輝度傾斜の原因は通常ゲートパルス
電圧Vg の遅延と考えられ、また横方向クロストークの
原因はソース電圧の極性反転のため、コモン電圧Vcom
がカップリングの影響を受け、薄膜トランジスタTFT が
オフになる瞬間のコモン電圧Vcom の変動量ΔVcom だ
け実効電圧Veff が減少することによると考えられてい
る。
電圧Vg の遅延と考えられ、また横方向クロストークの
原因はソース電圧の極性反転のため、コモン電圧Vcom
がカップリングの影響を受け、薄膜トランジスタTFT が
オフになる瞬間のコモン電圧Vcom の変動量ΔVcom だ
け実効電圧Veff が減少することによると考えられてい
る。
【0010】ただ図9における表示領域aにおけるクロ
ストーク電圧ΔVctと表示領域bにおけるクロストーク
電圧ΔVctとが異なること、また表示領域aにおけるク
ロストークは目視では殆ど問題とならないレベルである
のに対し、表示領域dでは顕著な横方向クロストークが
認められる。つまりコモン電圧の変化ΔVcom による実
効電圧Veff の低下は十分抑制されているにもかかわら
ず、ゲートパルス電圧Vg の入力端から遠い領域で横方
向クロストークが発生していることから、横方向輝度傾
斜と同様にゲートパルス歪みも横方向クロストークの原
因の一つとなっていると考えられる。
ストーク電圧ΔVctと表示領域bにおけるクロストーク
電圧ΔVctとが異なること、また表示領域aにおけるク
ロストークは目視では殆ど問題とならないレベルである
のに対し、表示領域dでは顕著な横方向クロストークが
認められる。つまりコモン電圧の変化ΔVcom による実
効電圧Veff の低下は十分抑制されているにもかかわら
ず、ゲートパルス電圧Vg の入力端から遠い領域で横方
向クロストークが発生していることから、横方向輝度傾
斜と同様にゲートパルス歪みも横方向クロストークの原
因の一つとなっていると考えられる。
【0011】図9はゲート・ライン反転方式の液晶表示
装置におけるソース電圧波形(図9(a))、コモン電圧波
形 (図9(b))、ゲートパルス波形 (図9(c),(d))を示す
波形図である。ソース電圧の極性反転によりゲートパル
ス電圧Vg が図7に示す出力抵抗Rout 、ゲート配線抵
抗rg 、TFT のゲート・ソース電極間寄生容量Cgs等の
カップリングの影響を受けて、図9(c) に示す表示領域
aでのゲートパルス波形と比較して表示領域bでのそれ
が著しく歪んでいることが解る。
装置におけるソース電圧波形(図9(a))、コモン電圧波
形 (図9(b))、ゲートパルス波形 (図9(c),(d))を示す
波形図である。ソース電圧の極性反転によりゲートパル
ス電圧Vg が図7に示す出力抵抗Rout 、ゲート配線抵
抗rg 、TFT のゲート・ソース電極間寄生容量Cgs等の
カップリングの影響を受けて、図9(c) に示す表示領域
aでのゲートパルス波形と比較して表示領域bでのそれ
が著しく歪んでいることが解る。
【0012】本発明はかかる事情に鑑みなされたもので
あって、その目的とするところはこのようなゲートパル
スの歪みを軽減することで横方向輝度傾斜及び横方向ク
ロストークを低減させ、均一な表示特性を得られるよう
にした液晶表示装置を提供するにある。
あって、その目的とするところはこのようなゲートパル
スの歪みを軽減することで横方向輝度傾斜及び横方向ク
ロストークを低減させ、均一な表示特性を得られるよう
にした液晶表示装置を提供するにある。
【0013】
【課題を解決するための手段】第1の発明に係る液晶表
示装置は、複数の走査信号線及び複数の映像信号線が交
差して配設されたマトリクス配線と、このマトリクス配
線の交差点近傍に設置された薄膜トランジスタと、前記
薄膜トランジスタを介して前記映像信号線に夫々接続さ
れ、液晶層を挟んでその一側に位置する画素電極及び他
側に位置する対向電極とを備えた液晶表示装置におい
て、前記走査信号線を、その抵抗を低減すべく複層構造
としたことを特徴とする。
示装置は、複数の走査信号線及び複数の映像信号線が交
差して配設されたマトリクス配線と、このマトリクス配
線の交差点近傍に設置された薄膜トランジスタと、前記
薄膜トランジスタを介して前記映像信号線に夫々接続さ
れ、液晶層を挟んでその一側に位置する画素電極及び他
側に位置する対向電極とを備えた液晶表示装置におい
て、前記走査信号線を、その抵抗を低減すべく複層構造
としたことを特徴とする。
【0014】第2の発明に係る液晶表示装置は、その走
査信号線を、第1層目をAl又はAl合金膜、第2層目をCr
膜で構成した複層構造とすることで抵抗が低減されるこ
とは勿論、作業性,耐久性が向上する。
査信号線を、第1層目をAl又はAl合金膜、第2層目をCr
膜で構成した複層構造とすることで抵抗が低減されるこ
とは勿論、作業性,耐久性が向上する。
【0015】第3の発明に係る液晶表示装置は、複数の
走査信号線及び複数の映像信号線が交差して配設された
マトリクス配線と、このマトリクス配線の交差点近傍に
設置された薄膜トランジスタと、前記薄膜トランジスタ
を介して前記映像信号線に夫々接続され、液晶層を挟ん
でその一側に位置する画素電極及び他側に位置する対向
電極とを備えた液晶表示装置において、前記走査線に出
力される走査信号パルス用電源回路の出力抵抗を略零と
したことを特徴とする。
走査信号線及び複数の映像信号線が交差して配設された
マトリクス配線と、このマトリクス配線の交差点近傍に
設置された薄膜トランジスタと、前記薄膜トランジスタ
を介して前記映像信号線に夫々接続され、液晶層を挟ん
でその一側に位置する画素電極及び他側に位置する対向
電極とを備えた液晶表示装置において、前記走査線に出
力される走査信号パルス用電源回路の出力抵抗を略零と
したことを特徴とする。
【0016】
【作用】第1の発明にあっては、走査線を多層構造に構
成してその抵抗を低下させることで、表示信号と走査信
号とのカップリングに起因する走査信号歪みを抑制し得
る。第2の発明にあっては、これによって簡単な構造で
抵抗を容易に低減し得る。第3の発明にあっては、走査
線に出力される走査信号パルス用電源回路の出力抵抗を
略0とすることで、走査信号歪を抑制し得る。
成してその抵抗を低下させることで、表示信号と走査信
号とのカップリングに起因する走査信号歪みを抑制し得
る。第2の発明にあっては、これによって簡単な構造で
抵抗を容易に低減し得る。第3の発明にあっては、走査
線に出力される走査信号パルス用電源回路の出力抵抗を
略0とすることで、走査信号歪を抑制し得る。
【0017】
【実施例】以下本発明をその実施例に基づき具体的に説
明する。 (実施例1)図1は本発明に係る液晶表示装置の1画素
分の模式的平面図、図2は図1のII−II線による断面図
である。図中1は走査信号線であるゲート配線、2は映
像信号線であるソース配線を示している。複数のゲート
配線1 (図面には1本のみ表われている)は相互に所定
の間隔を隔てて縦向き平行に、また複数のソース配線2
(図面には1本のみ表われている) は相互に所定の間隔
を隔てて横向き平行に夫々図示しないアレイ基板上に全
体としてマトリクス型をなすよう配設され、その各枡目
毎に液晶表示画素領域が形成され、ここに画素電極3が
配設されている。
明する。 (実施例1)図1は本発明に係る液晶表示装置の1画素
分の模式的平面図、図2は図1のII−II線による断面図
である。図中1は走査信号線であるゲート配線、2は映
像信号線であるソース配線を示している。複数のゲート
配線1 (図面には1本のみ表われている)は相互に所定
の間隔を隔てて縦向き平行に、また複数のソース配線2
(図面には1本のみ表われている) は相互に所定の間隔
を隔てて横向き平行に夫々図示しないアレイ基板上に全
体としてマトリクス型をなすよう配設され、その各枡目
毎に液晶表示画素領域が形成され、ここに画素電極3が
配設されている。
【0018】ゲート配線1、ソース配線2の交差部分に
はゲート配線1からは画素領域内に向けて走査信号電極
であるゲート電極1aが張り出されている。ゲート電極1a
はAl又はAl合金製の導電膜1b、Cr製の導電膜1cを2枚重
ねて構成され、その上に絶縁膜4を介在させてある。ま
たソース配線2からは同じく画素領域内に向けて前記絶
縁膜4上のアモルファスシリコン (a−Si) 層5上に表
示信号電極であるソース電極2aがその一部を前記ゲート
電極1a上にオーバラップさせる態様で配設されている。
はゲート配線1からは画素領域内に向けて走査信号電極
であるゲート電極1aが張り出されている。ゲート電極1a
はAl又はAl合金製の導電膜1b、Cr製の導電膜1cを2枚重
ねて構成され、その上に絶縁膜4を介在させてある。ま
たソース配線2からは同じく画素領域内に向けて前記絶
縁膜4上のアモルファスシリコン (a−Si) 層5上に表
示信号電極であるソース電極2aがその一部を前記ゲート
電極1a上にオーバラップさせる態様で配設されている。
【0019】画素電極3は各画素領域内にゲート配線
1、ソース配線2と非接触の状態で前記絶縁膜4上に配
設されており、その一部と接続し、前記ゲート電極1aに
オーバラップさせる態様でドレイン電極3aが設けられて
いる。これによって前記ゲート電極1a、ソース電極2a、
ドレイン電極3a及びアモルファスシリコン (a−Si) 層
5にて薄膜トランジスタTFT が構成されている。
1、ソース配線2と非接触の状態で前記絶縁膜4上に配
設されており、その一部と接続し、前記ゲート電極1aに
オーバラップさせる態様でドレイン電極3aが設けられて
いる。これによって前記ゲート電極1a、ソース電極2a、
ドレイン電極3a及びアモルファスシリコン (a−Si) 層
5にて薄膜トランジスタTFT が構成されている。
【0020】ゲート配線1及びゲート電極1aを図2に示
す如く導電膜1b,1c の2層構造とすることでゲート配線
抵抗rg (図7参照) が低下し、ゲートパルス電圧Vg
の歪みを抑制し得る。導電膜1b,1c の材料としてはAl,
Crを用い、Cr導電膜1cとAl導電膜1bとの膜厚比を3:1
としてAl又はAl合金導電膜1b上にCr導電膜1cを積層して
ある。ちなみにAl導電膜1bの比抵抗をCr導電膜1cの約1
/5とすることで配線幅を従来と同じにしても配線抵抗
Rg を2.7kΩに低減し得る。なお従来の如くCr導電膜の
みで図7に示すゲート配線1及びゲート電極を構成した
場合のゲート配線1本当たりの配線抵抗は7 kΩ程度で
ある。ここに配線抵抗はゲート配線抵抗rg ×横方向画
素数で与えられる。
す如く導電膜1b,1c の2層構造とすることでゲート配線
抵抗rg (図7参照) が低下し、ゲートパルス電圧Vg
の歪みを抑制し得る。導電膜1b,1c の材料としてはAl,
Crを用い、Cr導電膜1cとAl導電膜1bとの膜厚比を3:1
としてAl又はAl合金導電膜1b上にCr導電膜1cを積層して
ある。ちなみにAl導電膜1bの比抵抗をCr導電膜1cの約1
/5とすることで配線幅を従来と同じにしても配線抵抗
Rg を2.7kΩに低減し得る。なお従来の如くCr導電膜の
みで図7に示すゲート配線1及びゲート電極を構成した
場合のゲート配線1本当たりの配線抵抗は7 kΩ程度で
ある。ここに配線抵抗はゲート配線抵抗rg ×横方向画
素数で与えられる。
【0021】図3は図8に示す表示領域bでのゲートパ
ルス電圧Vg の波形図であり、横軸に水平走査期間を、
また縦軸にゲートパルス電圧(V) をとって示してあ
る。グラフ中破線が実施例1の、また実線は従来装置に
おける夫々表示領域aの波形を示し、また一点鎖線は従
来装置における表示領域bの波形である。
ルス電圧Vg の波形図であり、横軸に水平走査期間を、
また縦軸にゲートパルス電圧(V) をとって示してあ
る。グラフ中破線が実施例1の、また実線は従来装置に
おける夫々表示領域aの波形を示し、また一点鎖線は従
来装置における表示領域bの波形である。
【0022】図3から明らかな如く配線抵抗Rg =2.7k
Ωの実施例1の場合、表示領域bでのゲート電圧歪みは
従来装置の表示領域aでのゲートパルス電圧Vg 歪みと
略同等のレベルにまで抑制されているのが解る。つまり
実施例1の場合、表示領域bでのゲート電圧歪みによる
実効電圧Veffの減少量は従来の表示領域aでのゲート
電圧歪みによる実効電圧Veff の減少量と略同等レベル
にまで低減されることとなる。
Ωの実施例1の場合、表示領域bでのゲート電圧歪みは
従来装置の表示領域aでのゲートパルス電圧Vg 歪みと
略同等のレベルにまで抑制されているのが解る。つまり
実施例1の場合、表示領域bでのゲート電圧歪みによる
実効電圧Veffの減少量は従来の表示領域aでのゲート
電圧歪みによる実効電圧Veff の減少量と略同等レベル
にまで低減されることとなる。
【0023】図4はゲート配線1の他の態様を示す拡大
断面図であり、図中1dはAl配線、1eはCr配線を示してい
る。Al配線1dは断面矩形をなし、一方Cr配線1eはこのAl
配線の上面及び両側面にわたってこれを覆う態様でその
表面に密着させて形成されている。ちなみに ゲート配線長:19.2cm Cr配線幅 :20μm Al配線幅 :14μm Cr配線厚 :0.3 μm Al配線厚 :0.1 μm とすると、抵抗率はCr配線:20μΩ・cm、Al配線:4μ
Ω・cmであった。なおゲート配線長19.2cm、幅20μm 、
厚さ 0.3μm のCr配線のみで構成した場合の抵抗率は20
μΩ・cmであった。この結果、Rg を従来装置では9.6k
Ωであったのが、2.1kΩにまで低減出来ることが確認出
来た。
断面図であり、図中1dはAl配線、1eはCr配線を示してい
る。Al配線1dは断面矩形をなし、一方Cr配線1eはこのAl
配線の上面及び両側面にわたってこれを覆う態様でその
表面に密着させて形成されている。ちなみに ゲート配線長:19.2cm Cr配線幅 :20μm Al配線幅 :14μm Cr配線厚 :0.3 μm Al配線厚 :0.1 μm とすると、抵抗率はCr配線:20μΩ・cm、Al配線:4μ
Ω・cmであった。なおゲート配線長19.2cm、幅20μm 、
厚さ 0.3μm のCr配線のみで構成した場合の抵抗率は20
μΩ・cmであった。この結果、Rg を従来装置では9.6k
Ωであったのが、2.1kΩにまで低減出来ることが確認出
来た。
【0024】(実施例2)この実施例2にあっては図2
に示した絶縁膜4全体の厚さを2倍にする。他の構成は
実施例1のそれと同じである。このような実施例2にあ
っては従来装置におけるゲート・ソース電極間の寄生容
量Cgsを0.1pF とするとこれを0.05pFに低下させ得る。
実施例2と従来装置とにおけるゲートパルス電圧波形を
図5に対比して示す。図5は横軸に水平走査期間を、ま
た縦軸にゲートパルス電圧Vg をとって示してある。グ
ラフ中実線は実施例2での表示領域bの、また破線は従
来装置での表示領域aの、また一点鎖線は表示領域bで
のゲートパルス電圧を示している。
に示した絶縁膜4全体の厚さを2倍にする。他の構成は
実施例1のそれと同じである。このような実施例2にあ
っては従来装置におけるゲート・ソース電極間の寄生容
量Cgsを0.1pF とするとこれを0.05pFに低下させ得る。
実施例2と従来装置とにおけるゲートパルス電圧波形を
図5に対比して示す。図5は横軸に水平走査期間を、ま
た縦軸にゲートパルス電圧Vg をとって示してある。グ
ラフ中実線は実施例2での表示領域bの、また破線は従
来装置での表示領域aの、また一点鎖線は表示領域bで
のゲートパルス電圧を示している。
【0025】図5から明らかな如く実施例2の場合にお
ける表示領域bでのゲートパルス電圧歪みは従来装置で
の表示領域aと同等のレベルまで抑制されている。つま
り表示領域bでのゲートパルス電圧歪みによる実効電圧
Veff の減少量は従来装置の表示領域aでのゲートパル
ス電圧歪みによる実効電圧Veff の減少量と略同等レベ
ルで低減されている。このような実施例2にあっては絶
縁膜4全体の厚さを2倍にすることでゲート・ソース電
極間の寄生容量が低下し、ゲートパルス電圧とソース電
圧とのカップリングにより起きるゲートパルス電圧の歪
みを抑制し得る。
ける表示領域bでのゲートパルス電圧歪みは従来装置で
の表示領域aと同等のレベルまで抑制されている。つま
り表示領域bでのゲートパルス電圧歪みによる実効電圧
Veff の減少量は従来装置の表示領域aでのゲートパル
ス電圧歪みによる実効電圧Veff の減少量と略同等レベ
ルで低減されている。このような実施例2にあっては絶
縁膜4全体の厚さを2倍にすることでゲート・ソース電
極間の寄生容量が低下し、ゲートパルス電圧とソース電
圧とのカップリングにより起きるゲートパルス電圧の歪
みを抑制し得る。
【0026】(実施例3)この実施例3ではゲート電極に
出力されるゲートパルス用電源回路9の出力抵抗Rout
を従来の40Ωであったのを0Ωとする。即ち出力抵抗R
out を可及的に0に近づける。これを図6に示す等価回
路を参照して説明する。図7においては各ゲート配線1
の一端は共通線に接続され出力抵抗Rout を介してゲー
トパルス用電源回路9に接続されている。このローレベ
ル電源系における出力抵抗Rout を40から0Ωに低下さ
せる。このような実施例3と従来装置との表示領域aで
のゲート・ソースタイミングtgsとΔVctとの関係を図
6に示す。
出力されるゲートパルス用電源回路9の出力抵抗Rout
を従来の40Ωであったのを0Ωとする。即ち出力抵抗R
out を可及的に0に近づける。これを図6に示す等価回
路を参照して説明する。図7においては各ゲート配線1
の一端は共通線に接続され出力抵抗Rout を介してゲー
トパルス用電源回路9に接続されている。このローレベ
ル電源系における出力抵抗Rout を40から0Ωに低下さ
せる。このような実施例3と従来装置との表示領域aで
のゲート・ソースタイミングtgsとΔVctとの関係を図
6に示す。
【0027】図6は横軸にtgs (μs)を、また縦軸にV
ct (V) をとって示してある。グラフ中○印、□印は実
施例3における黒ウィンドウパターン、白ウィンドウパ
ターンの、また●印、黒四角印は従来装置における黒ウ
ィンドウパターン、白ウィンドウパターン (Rout :40
Ω) の結果を示している。このグラフから明らかな如く
Rg の低下によりいずれのtgsの範囲においても実施例
3は従来装置よりも格段にΔVctが低減され、横方向ク
ロストークが軽減されることが解る。
ct (V) をとって示してある。グラフ中○印、□印は実
施例3における黒ウィンドウパターン、白ウィンドウパ
ターンの、また●印、黒四角印は従来装置における黒ウ
ィンドウパターン、白ウィンドウパターン (Rout :40
Ω) の結果を示している。このグラフから明らかな如く
Rg の低下によりいずれのtgsの範囲においても実施例
3は従来装置よりも格段にΔVctが低減され、横方向ク
ロストークが軽減されることが解る。
【0028】
【発明の効果】第1の発明にあってはゲート配線を複層
構造とすることで配線抵抗が低下し、走査信号の入力端
から離れることに伴うゲートパルス電圧Vg の歪みは大
幅に抑制され、これに伴う実効電圧の減少量が低減さ
れ、横方向輝度傾斜及び横方向クロストークを低減出
来、均一な表示特性を得られる。
構造とすることで配線抵抗が低下し、走査信号の入力端
から離れることに伴うゲートパルス電圧Vg の歪みは大
幅に抑制され、これに伴う実効電圧の減少量が低減さ
れ、横方向輝度傾斜及び横方向クロストークを低減出
来、均一な表示特性を得られる。
【0029】第2の発明にあってはAl又はAl合金製の導
電膜とCr製の導電膜とを重ね合わせた2層構造とするこ
とで低抵抗を実現出来ると共に、作業性,耐久性も向上
しうる。
電膜とCr製の導電膜とを重ね合わせた2層構造とするこ
とで低抵抗を実現出来ると共に、作業性,耐久性も向上
しうる。
【0030】第3発明にあっては走査線に出力される走
査信号パルスの発生回路の出力抵抗を略0とすること
で、走査信号歪みを抑制し、同様に横方向輝度傾斜、横
方向クロストークを低減させる均一な表示特性が得られ
る。
査信号パルスの発生回路の出力抵抗を略0とすること
で、走査信号歪みを抑制し、同様に横方向輝度傾斜、横
方向クロストークを低減させる均一な表示特性が得られ
る。
【図1】 本発明に係る液晶表示装置の一画素の部分配
線構造を示す平面図である。
線構造を示す平面図である。
【図2】 図1のII−II線による拡大断面図である。
【図3】 実施例1と従来装置との表示領域a, b夫々
におけるゲートパルス電圧波形を示す波形図である。
におけるゲートパルス電圧波形を示す波形図である。
【図4】 ゲート配線の他の例を示す拡大断面図であ
る。
る。
【図5】 実施例2と従来装置との表示領域a, b夫々
におけるゲートパルス電圧波形を示す波形図である。
におけるゲートパルス電圧波形を示す波形図である。
【図6】 実施例3と従来装置とのtgsとΔVctとの関
係を示すグラフである。
係を示すグラフである。
【図7】 従来装置における一画素分の等価回路図であ
る。
る。
【図8】 液晶表示画面の説明図である。
【図9】 液晶表示装置の他の表示態様を示す説明図で
ある。
ある。
【図10】 表示領域aとbとでのソース電圧波形、コ
モン電圧波形、ゲートパルス波形を示す波形図である。
モン電圧波形、ゲートパルス波形を示す波形図である。
【符号の説明】 1 ゲート配線、2 ソース配線、3画素電極、1a ゲ
ート電極、1b Al又はAl合金製の膜、1c Cr製の膜、2a
ソース電極、3a ドレイン電極、4 絶縁膜、5 ア
モルファスシリコン層、8 基板、9 ゲートパルス用
電源回路。
ート電極、1b Al又はAl合金製の膜、1c Cr製の膜、2a
ソース電極、3a ドレイン電極、4 絶縁膜、5 ア
モルファスシリコン層、8 基板、9 ゲートパルス用
電源回路。
Claims (3)
- 【請求項1】 複数の走査信号線及び複数の映像信号線
が交差して配設されたマトリクス配線と、このマトリク
ス配線の交差点近傍に設置された薄膜トランジスタと、
前記薄膜トランジスタを介して前記映像信号線に夫々接
続され、液晶層を挟んでその一側に位置する画素電極及
び他側に位置する対向電極とを備えた液晶表示装置にお
いて、 前記走査信号線を、その抵抗を低減すべく複層構造とし
たことを特徴とする液晶表示装置。 - 【請求項2】 走査信号線は、第1層目をAl又はAl合金
膜、第2層目をCr膜で構成した複層構造としたことを特
徴とする請求項1記載の液晶表示装置。 - 【請求項3】 複数の走査信号線及び複数の映像信号線
が交差して配設されたマトリクス配線と、このマトリク
ス配線の交差点近傍に設置された薄膜トランジスタと、
前記薄膜トランジスタを介して前記映像信号線に夫々接
続され、液晶層を挟んでその一側に位置する画素電極及
び他側に位置する対向電極とを備えた液晶表示装置にお
いて、 前記走査線に出力される走査信号パルス用電源回路の出
力抵抗を略零としたことを特徴とする液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22675094A JPH0895083A (ja) | 1994-09-21 | 1994-09-21 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22675094A JPH0895083A (ja) | 1994-09-21 | 1994-09-21 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0895083A true JPH0895083A (ja) | 1996-04-12 |
Family
ID=16850028
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22675094A Pending JPH0895083A (ja) | 1994-09-21 | 1994-09-21 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0895083A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100486717B1 (ko) * | 1996-09-19 | 2005-08-12 | 엘지.필립스 엘시디 주식회사 | 액정표시장치및그제조방법 |
KR100488933B1 (ko) * | 1997-12-22 | 2005-08-31 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자및그의제조방법 |
KR100623974B1 (ko) * | 1998-12-08 | 2006-12-05 | 삼성전자주식회사 | 액정 표시 장치 및 그 제조 방법 |
US7176489B2 (en) * | 1997-03-04 | 2007-02-13 | Lg. Philips Lcd. Co., Ltd. | Thin-film transistor and method of making same |
US7323717B2 (en) | 1996-12-30 | 2008-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1994
- 1994-09-21 JP JP22675094A patent/JPH0895083A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100486717B1 (ko) * | 1996-09-19 | 2005-08-12 | 엘지.필립스 엘시디 주식회사 | 액정표시장치및그제조방법 |
US7323717B2 (en) | 1996-12-30 | 2008-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US7550325B2 (en) | 1996-12-30 | 2009-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing an active matrix display device |
US7176489B2 (en) * | 1997-03-04 | 2007-02-13 | Lg. Philips Lcd. Co., Ltd. | Thin-film transistor and method of making same |
USRE45579E1 (en) | 1997-03-04 | 2015-06-23 | Lg Display Co., Ltd. | Thin-film transistor and method of making same |
USRE45841E1 (en) * | 1997-03-04 | 2016-01-12 | Lg Display Co., Ltd. | Thin-film transistor and method of making same |
KR100488933B1 (ko) * | 1997-12-22 | 2005-08-31 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자및그의제조방법 |
KR100623974B1 (ko) * | 1998-12-08 | 2006-12-05 | 삼성전자주식회사 | 액정 표시 장치 및 그 제조 방법 |
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