JPH0830825B2 - アクティブマトリクス表示装置 - Google Patents
アクティブマトリクス表示装置Info
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- JPH0830825B2 JPH0830825B2 JP10598290A JP10598290A JPH0830825B2 JP H0830825 B2 JPH0830825 B2 JP H0830825B2 JP 10598290 A JP10598290 A JP 10598290A JP 10598290 A JP10598290 A JP 10598290A JP H0830825 B2 JPH0830825 B2 JP H0830825B2
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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-
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は液晶等の表示媒体を用いたアクティブマトリ
クス表示装置に関し、特にスイッチング素子として薄膜
トランジスタ（以下では「TFT」と称する）を用いたア
クティブマトリクス表示装置に関する。
クス表示装置に関し、特にスイッチング素子として薄膜
トランジスタ（以下では「TFT」と称する）を用いたア
クティブマトリクス表示装置に関する。
（従来の技術） アクティブマトリクス表示装置には、スイッチング素
子としてTFTが多用されている。TFTを各絵素電極に設け
ることにより、絵素間のクロストークが低減され、走査
線の数の制限がなくなる。従って、アクティブマトリク
ス表示装置では単純マトリクス型の表示装置に比べて、
大容量で高画質の表示が得られる。
子としてTFTが多用されている。TFTを各絵素電極に設け
ることにより、絵素間のクロストークが低減され、走査
線の数の制限がなくなる。従って、アクティブマトリク
ス表示装置では単純マトリクス型の表示装置に比べて、
大容量で高画質の表示が得られる。
第４図に従来のカラー液晶表示装置に用いられるアク
ティブマトリクス基板の平面模式図を示す。第５図に第
４図のアクティブマトリクス基板の部分拡大図を示す。
このアクティブマトリクス基板では、基板上にゲートバ
ス配線４が平行に設けられ、ゲートバス配線４の間には
多数の絵素電極５が配列されている。ゲートバス配線４
は奇数番目のゲートバス配線4aと、偶数番目のゲートバ
ス配線4bからなる。絵素電極５はゲートバス配線4aに接
続された絵素電極5aと、ゲートバス配線4bに接続された
絵素電極5bからなり、絵素電極5aの列と絵素電極5bの列
とは、ゲートバス配線４の延設方向の絵素電極５の一辺
の半分の長さづつずれている。赤、緑、青の３色の表示
を行う三角状に配置された絵素電極5a及び5bが絵素の一
単位を構成している。ソースバス配線６はこれらの絵素
電極5a及び5bの間にジグザグに設けられている。また、
各絵素電極５にはTFT1が設けられている。TFT1はゲート
バス配線4aに接続されたTFT1aと、ゲートバス配線4bに
接続されたTFT1bからなる。TFT1aはゲートバス配線4aか
ら該ゲートバス配線4aの延設方向に直角に設けられたゲ
ート電極10a上に形成されている。絵素電極5aにはTFT1a
のドレイン電極8aが接続され、TFT1aのソース電極9aは
ソースバス配線６に接続されている。同様に、TFT1bは
ゲートバス配線4bから該ゲートバス配線4bの延設方向に
直角に設けられたゲート電極10b上に形成されている。
絵素電極5bにはTFT1bのドレイン電極8bが接続され、TFT
1bのソース電極9bはソースバス配線６に接続されてい
る。TFT1aのゲート電極10aに対するドレイン電極8aの位
置関係と、TFT1bのゲート電極10bに対するドレイン電極
8bの位置関係とは、ゲートバス配線４の延設方向に沿っ
て互いに逆向きになっている。また、各絵素電極５に対
向して、付加容量配線７が設けられている。付加容量配
線７の一部が絵素電極５と対向する付加容量用電極とし
て機能する。尚、第４図では付加容量配線７の記載を省
略してある。
ティブマトリクス基板の平面模式図を示す。第５図に第
４図のアクティブマトリクス基板の部分拡大図を示す。
このアクティブマトリクス基板では、基板上にゲートバ
ス配線４が平行に設けられ、ゲートバス配線４の間には
多数の絵素電極５が配列されている。ゲートバス配線４
は奇数番目のゲートバス配線4aと、偶数番目のゲートバ
ス配線4bからなる。絵素電極５はゲートバス配線4aに接
続された絵素電極5aと、ゲートバス配線4bに接続された
絵素電極5bからなり、絵素電極5aの列と絵素電極5bの列
とは、ゲートバス配線４の延設方向の絵素電極５の一辺
の半分の長さづつずれている。赤、緑、青の３色の表示
を行う三角状に配置された絵素電極5a及び5bが絵素の一
単位を構成している。ソースバス配線６はこれらの絵素
電極5a及び5bの間にジグザグに設けられている。また、
各絵素電極５にはTFT1が設けられている。TFT1はゲート
バス配線4aに接続されたTFT1aと、ゲートバス配線4bに
接続されたTFT1bからなる。TFT1aはゲートバス配線4aか
ら該ゲートバス配線4aの延設方向に直角に設けられたゲ
ート電極10a上に形成されている。絵素電極5aにはTFT1a
のドレイン電極8aが接続され、TFT1aのソース電極9aは
ソースバス配線６に接続されている。同様に、TFT1bは
ゲートバス配線4bから該ゲートバス配線4bの延設方向に
直角に設けられたゲート電極10b上に形成されている。
絵素電極5bにはTFT1bのドレイン電極8bが接続され、TFT
1bのソース電極9bはソースバス配線６に接続されてい
る。TFT1aのゲート電極10aに対するドレイン電極8aの位
置関係と、TFT1bのゲート電極10bに対するドレイン電極
8bの位置関係とは、ゲートバス配線４の延設方向に沿っ
て互いに逆向きになっている。また、各絵素電極５に対
向して、付加容量配線７が設けられている。付加容量配
線７の一部が絵素電極５と対向する付加容量用電極とし
て機能する。尚、第４図では付加容量配線７の記載を省
略してある。
TFT1の断面構造について説明する。第６図に第５図の
TFT1aの部分の拡大図を示す。また、第７図に第６図のV
II-VII線に沿ったTFT1aの断面図を示す。尚、TFT1bの断
面構造は、TFT1aの断面構造とは左右対称となる。第７
図に示すように、TFT1aでは、ガラス基板21上にパター
ン形成されたゲート電極10a、陽極酸化膜22上の全面に
ゲート絶縁膜23が積層されている。ゲート絶縁膜23上に
はチャネル層24、チャネル保護膜25、コンタクト層26及
び26、並びにソース金属層19a及びドレイン金属層18aが
形成されている。ドレイン金属層18a上にはITOからなる
絵素電極5aが形成されている。ソース金属層19a上には
絵素電極5aと同時に形成されたITO膜27が形成されてい
る。コンタクト層26及びソース金属層19aによってソー
ス電極9aが構成されている。同様に、コンタクト層26及
びドレイン金属層18aによってドレイン電極8aが構成さ
れている。
TFT1aの部分の拡大図を示す。また、第７図に第６図のV
II-VII線に沿ったTFT1aの断面図を示す。尚、TFT1bの断
面構造は、TFT1aの断面構造とは左右対称となる。第７
図に示すように、TFT1aでは、ガラス基板21上にパター
ン形成されたゲート電極10a、陽極酸化膜22上の全面に
ゲート絶縁膜23が積層されている。ゲート絶縁膜23上に
はチャネル層24、チャネル保護膜25、コンタクト層26及
び26、並びにソース金属層19a及びドレイン金属層18aが
形成されている。ドレイン金属層18a上にはITOからなる
絵素電極5aが形成されている。ソース金属層19a上には
絵素電極5aと同時に形成されたITO膜27が形成されてい
る。コンタクト層26及びソース金属層19aによってソー
ス電極9aが構成されている。同様に、コンタクト層26及
びドレイン金属層18aによってドレイン電極8aが構成さ
れている。
（発明が解決しようとする課題） このアクティブマトリクス基板の等価回路図を第８図
に示す。このアクティブマトリクス基板のTFT1には、絵
素電極５と対向電極と液晶層とによって構成される絵素
容量11、絵素電極５とゲート絶縁膜23と付加容量配線７
とによって構成される付加容量12、及びTFT1のゲート電
極10a（又は10b）によって構成される寄生容量13が接続
されている。寄生容量13は、第６図に示すように、ゲー
ト電極10a（又は10b）と、ドレイン電極8a（又は8b）と
の重畳部分（第６図の斜線で示す面積Ｘ×Ｗの領域）に
形成されている。従って、ドレイン電極8aが形成される
位置がずれると、寄生容量13の大きさが変化することに
なる。また、ソース電極の位置ずれによっても上記のよ
うな寄生容量の変化が生ずる。
に示す。このアクティブマトリクス基板のTFT1には、絵
素電極５と対向電極と液晶層とによって構成される絵素
容量11、絵素電極５とゲート絶縁膜23と付加容量配線７
とによって構成される付加容量12、及びTFT1のゲート電
極10a（又は10b）によって構成される寄生容量13が接続
されている。寄生容量13は、第６図に示すように、ゲー
ト電極10a（又は10b）と、ドレイン電極8a（又は8b）と
の重畳部分（第６図の斜線で示す面積Ｘ×Ｗの領域）に
形成されている。従って、ドレイン電極8aが形成される
位置がずれると、寄生容量13の大きさが変化することに
なる。また、ソース電極の位置ずれによっても上記のよ
うな寄生容量の変化が生ずる。
このアクティブマトリクス基板では、第５図に示すよ
うに、奇数番目のゲートバス配線4aに接続されるTFT1a
のゲート電極10aに対するドレイン電極8aの位置関係
と、偶数番目のゲートバス配線4bに接続されるTFT1bの
ゲート電極10bに対するドレイン電極8bの位置関係とが
逆になっている。この基板上の全てのTFT1a及び1bのド
レイン電極8a及び8bは同時にパターン形成されるので、
ドレイン電極8a及び8bのパターンが正規の位置からゲー
トバス配線４の延設方向にずれて形成されると、TFT1a
のゲート電極10aとドレイン電極8aとの重畳部分の面積
と、TFT1bのゲート電極10bとドレイン電極8bとの重畳部
分の面積とは異なることになる。従って、TFT1aに接続
される寄生容量とTFT1bに接続される寄生容量とは異な
る値となる。
うに、奇数番目のゲートバス配線4aに接続されるTFT1a
のゲート電極10aに対するドレイン電極8aの位置関係
と、偶数番目のゲートバス配線4bに接続されるTFT1bの
ゲート電極10bに対するドレイン電極8bの位置関係とが
逆になっている。この基板上の全てのTFT1a及び1bのド
レイン電極8a及び8bは同時にパターン形成されるので、
ドレイン電極8a及び8bのパターンが正規の位置からゲー
トバス配線４の延設方向にずれて形成されると、TFT1a
のゲート電極10aとドレイン電極8aとの重畳部分の面積
と、TFT1bのゲート電極10bとドレイン電極8bとの重畳部
分の面積とは異なることになる。従って、TFT1aに接続
される寄生容量とTFT1bに接続される寄生容量とは異な
る値となる。
TFT1のゲート電極10がオンの状態のときにソース電極
９からドレイン電極８へ印加された交流信号は、絵素容
量11、寄生容量13、及び付加容量12に過渡的に分割され
る。一般に、TFTの寄生容量はMOS-FET等のそれに比べて
大きいため、該交流信号の電圧波形が非対称となる。こ
の非対称性により、オフセットDC電圧成分が生じ、フリ
ッカ発生の原因となる。このようなTFTの寄生容量に起
因するフリッカを抑制するため、一般的には絵素電極５
に液晶層を挟んで対向する対向電極にDC成分を印加し、
オフセットDC電圧の補償が行われる。
９からドレイン電極８へ印加された交流信号は、絵素容
量11、寄生容量13、及び付加容量12に過渡的に分割され
る。一般に、TFTの寄生容量はMOS-FET等のそれに比べて
大きいため、該交流信号の電圧波形が非対称となる。こ
の非対称性により、オフセットDC電圧成分が生じ、フリ
ッカ発生の原因となる。このようなTFTの寄生容量に起
因するフリッカを抑制するため、一般的には絵素電極５
に液晶層を挟んで対向する対向電極にDC成分を印加し、
オフセットDC電圧の補償が行われる。
ところが、第４図及び第５図に示すアクティブマトリ
クス表示装置では、前述のように、奇数番目のゲートバ
ス配線4aに接続されるTFT1aの寄生容量の大きさと、偶
数番目のゲートバス配線4bに接続されるTFT1bの寄生容
量の大きさとが異なるため、対向電極に印加される電圧
はTFT1aの寄生容量、若しくはTFT1bの寄生容量の何れか
一方しか補償できないことになる。従って、補償され得
ない寄生容量を有するTFT1に接続された絵素電極５には
DC成分が印加され、表示画面にはフリッカが発生するこ
とになる。
クス表示装置では、前述のように、奇数番目のゲートバ
ス配線4aに接続されるTFT1aの寄生容量の大きさと、偶
数番目のゲートバス配線4bに接続されるTFT1bの寄生容
量の大きさとが異なるため、対向電極に印加される電圧
はTFT1aの寄生容量、若しくはTFT1bの寄生容量の何れか
一方しか補償できないことになる。従って、補償され得
ない寄生容量を有するTFT1に接続された絵素電極５には
DC成分が印加され、表示画面にはフリッカが発生するこ
とになる。
本発明はこのような問題点を解決するものであり、本
発明の目的は、TFTの寄生容量の大きさの違いに基づく
フリッカの発生のないアクティブマトリクス表示装置を
提供することである。
発明の目的は、TFTの寄生容量の大きさの違いに基づく
フリッカの発生のないアクティブマトリクス表示装置を
提供することである。
（課題を解決するための手段） この発明に係るアクティブマトリクス表示装置は、一
対の絶縁性基板と、該一対の基板の何れか一方の基板内
面に配列された絵素電極と、該絵素電極の間に設けられ
たゲートバス配線と、該絵素電極の間に、該ゲートバス
配線と交差するよう設けられたソースバス配線と、ゲー
ト電極、ドレイン電極及びソース電極を有する少なくと
も一対の薄膜トランジスタと、を備えたアクティブマト
リクス表示装置である。
対の絶縁性基板と、該一対の基板の何れか一方の基板内
面に配列された絵素電極と、該絵素電極の間に設けられ
たゲートバス配線と、該絵素電極の間に、該ゲートバス
配線と交差するよう設けられたソースバス配線と、ゲー
ト電極、ドレイン電極及びソース電極を有する少なくと
も一対の薄膜トランジスタと、を備えたアクティブマト
リクス表示装置である。
該一対の薄膜トランジスタは、共通のソースバス配線
と一つの絵素電極との間に接続されており、該一対の薄
膜トランジスタの該ゲート電極のそれぞれは、その長手
方向が該ゲートバス配線の延設方向に直角となるよう、
該一対の薄膜トランジスタの間の中央に位置する面に関
して互いに対称に配置されており、該一対の薄膜トラン
ジスタの該ドレイン電極は、それぞれが該面に関して互
いに対称な形状となるよう形成されており、該一対の薄
膜トランジスタの該ソース電極は、それぞれが該面に関
して互いに対称な形状となるよう形成されている。
と一つの絵素電極との間に接続されており、該一対の薄
膜トランジスタの該ゲート電極のそれぞれは、その長手
方向が該ゲートバス配線の延設方向に直角となるよう、
該一対の薄膜トランジスタの間の中央に位置する面に関
して互いに対称に配置されており、該一対の薄膜トラン
ジスタの該ドレイン電極は、それぞれが該面に関して互
いに対称な形状となるよう形成されており、該一対の薄
膜トランジスタの該ソース電極は、それぞれが該面に関
して互いに対称な形状となるよう形成されている。
該ソースバス配線は、個々の絵素電極に対応する、一
部が一対の薄膜トランジスタに向けて延びる十字形状の
延設部を有し、該延設部の、該一対の薄膜トランジスタ
に向けて延びる部分が該ソース電極となっている。
部が一対の薄膜トランジスタに向けて延びる十字形状の
延設部を有し、該延設部の、該一対の薄膜トランジスタ
に向けて延びる部分が該ソース電極となっている。
（作用） この本発明においては、共通のソースバス配線と一つ
の絵素電極との間に接続されている一対の薄膜トランジ
スタにおいて、該両トランジスタのゲート電極を、それ
ぞれの長手方向が該ゲートバス配線の延設方向に直角と
なるよう、該一対の薄膜トランジスタの間の中央に位置
する面に関して互いに対称に配置し、該両トランジスタ
のドレイン電極及びソース電極についても、両トランジ
スタの一方のものと他方のものが該面に関して互いに対
称な形状となるよう形成しているため、製造プロセスに
てゲート電極に対するソース電極及びドレイン電極の位
置がずれても、TFTの寄生容量が変化することがない。
の絵素電極との間に接続されている一対の薄膜トランジ
スタにおいて、該両トランジスタのゲート電極を、それ
ぞれの長手方向が該ゲートバス配線の延設方向に直角と
なるよう、該一対の薄膜トランジスタの間の中央に位置
する面に関して互いに対称に配置し、該両トランジスタ
のドレイン電極及びソース電極についても、両トランジ
スタの一方のものと他方のものが該面に関して互いに対
称な形状となるよう形成しているため、製造プロセスに
てゲート電極に対するソース電極及びドレイン電極の位
置がずれても、TFTの寄生容量が変化することがない。
すなわち、ゲート電極に対するソース電極及びドレイ
ン電極の位置ずれが生じると、上記一対のTFTのうちの
一方のTFTでは、ゲート電極とドレイン電極との重畳部
分の面積が増加する一方で、他方のTFTでは、ゲート電
極とドレイン電極との重畳部分の面積が減少する。この
時、共通のソースバス配線に接続されている一対のTFT
では、それぞれのドレイン側の重畳部分の面積変化が相
殺される。また上記各TFTでのゲート電極とソース電極
との重畳部分の面積変動についても、上記と同様、一対
のTFT間で相殺されることとなる。
ン電極の位置ずれが生じると、上記一対のTFTのうちの
一方のTFTでは、ゲート電極とドレイン電極との重畳部
分の面積が増加する一方で、他方のTFTでは、ゲート電
極とドレイン電極との重畳部分の面積が減少する。この
時、共通のソースバス配線に接続されている一対のTFT
では、それぞれのドレイン側の重畳部分の面積変化が相
殺される。また上記各TFTでのゲート電極とソース電極
との重畳部分の面積変動についても、上記と同様、一対
のTFT間で相殺されることとなる。
これにより、ゲート電極に対するソース電極及びドレ
イン電極の位置ずれによる寄生容量の変化が完全に補償
されることとなる。
イン電極の位置ずれによる寄生容量の変化が完全に補償
されることとなる。
（実施例） 本発明の実施例について以下に説明する。
第１図に本発明のアクティブマトリクス表示装置の一
実施例に用いられるアクティブマトリクス基板の部分平
面図を示す。本実施例のアクティブマトリクス表示装置
には、絶縁性の基板上に多数の絵素電極55が設けられて
いる。絵素電極55の間にはゲートバス配線54が平行に設
けられている。ゲートバス配線54は奇数番目のゲートバ
ス配線54aと、偶数番目のゲートバス配線54bからなる。
絵素電極55はゲートバス配線54aに接続された絵素電極5
5aと、ゲートバス配線54bに接続された絵素電極55bから
なる。絵素電極55aの列と絵素電極55bの列とは、ゲート
バス配線54の延設方向の絵素電極55の一辺の半分の長さ
づつずれている。ソースバス配線56はこれらの絵素電極
55a及び55bの間にジグザグに設けられている。
実施例に用いられるアクティブマトリクス基板の部分平
面図を示す。本実施例のアクティブマトリクス表示装置
には、絶縁性の基板上に多数の絵素電極55が設けられて
いる。絵素電極55の間にはゲートバス配線54が平行に設
けられている。ゲートバス配線54は奇数番目のゲートバ
ス配線54aと、偶数番目のゲートバス配線54bからなる。
絵素電極55はゲートバス配線54aに接続された絵素電極5
5aと、ゲートバス配線54bに接続された絵素電極55bから
なる。絵素電極55aの列と絵素電極55bの列とは、ゲート
バス配線54の延設方向の絵素電極55の一辺の半分の長さ
づつずれている。ソースバス配線56はこれらの絵素電極
55a及び55bの間にジグザグに設けられている。
ゲートバス配線54aと絵素電極55aとの間には、TFT51a
及び61aが設けられている。同様に、ゲートバス配線54b
と絵素電極55bとの間には、TFT51b及び61bが設けられて
いる。TFT51a及び61aは、ゲートバス配線54aから該ゲー
トバス配線54aの延設方向に直角に設けられたゲート電
極57a及び67a上にそれぞれ形成されている。TFT51a及び
61aのゲート電極57a及び67a、ドレイン電極58a及び68
a、及びソース電極59a及び69aは、TFT51a及び61aの間の
中央に位置する面に関して互いに対称な形状で形成され
ている。絵素電極55aにはTFT51a及び61aのそれぞれのド
レイン電極58a及び68aが接続されている。TFT51a及び61
aのソース電極59a及び69aは、ソースバス配線56の延設
部90aに接続されている。
及び61aが設けられている。同様に、ゲートバス配線54b
と絵素電極55bとの間には、TFT51b及び61bが設けられて
いる。TFT51a及び61aは、ゲートバス配線54aから該ゲー
トバス配線54aの延設方向に直角に設けられたゲート電
極57a及び67a上にそれぞれ形成されている。TFT51a及び
61aのゲート電極57a及び67a、ドレイン電極58a及び68
a、及びソース電極59a及び69aは、TFT51a及び61aの間の
中央に位置する面に関して互いに対称な形状で形成され
ている。絵素電極55aにはTFT51a及び61aのそれぞれのド
レイン電極58a及び68aが接続されている。TFT51a及び61
aのソース電極59a及び69aは、ソースバス配線56の延設
部90aに接続されている。
同様に、TFT51b及び61bはゲートバス配線54bから該ゲ
ートバス配線54bの延設方向に直角に設けられたゲート
電極57b及び67b上に形成されている。TFT51b及び61bの
ゲート電極57b及び67b、ドレイン電極58b及び68b、及び
ソース電極59b及び69bは、TFT51b及び61bの間の中央に
位置する面に関して互いに対称な形状で形成されてい
る。絵素電極5bにはTFT51b及び61bのそれぞれのドレイ
ン電極58b及び68bが接続されている。TFT51b及び61bの
ソース電極59b及び69bはソースバス配線56の延設部90b
に接続されている。また、各絵素電極55に対向して、付
加容量配線91が設けられている。付加容量配線91の一部
が絵素電極55と対向する付加容量用電極として機能す
る。
ートバス配線54bの延設方向に直角に設けられたゲート
電極57b及び67b上に形成されている。TFT51b及び61bの
ゲート電極57b及び67b、ドレイン電極58b及び68b、及び
ソース電極59b及び69bは、TFT51b及び61bの間の中央に
位置する面に関して互いに対称な形状で形成されてい
る。絵素電極5bにはTFT51b及び61bのそれぞれのドレイ
ン電極58b及び68bが接続されている。TFT51b及び61bの
ソース電極59b及び69bはソースバス配線56の延設部90b
に接続されている。また、各絵素電極55に対向して、付
加容量配線91が設けられている。付加容量配線91の一部
が絵素電極55と対向する付加容量用電極として機能す
る。
第２図に第１図のTFT51a及び61aの近傍の拡大図を示
す。第３図に第２図のIII-III線に沿ったTFT51a及び61a
の断面図を示す。尚、TFT51b及び61bの近傍の拡大図、
及び断面図は、それぞれ第２図及び第３図に示すものと
同様である。本実施例を製造工程に従って説明する。ま
ず、ガラス基板71上に、スパッタリングによりTa金属膜
を3000Åの厚さに形成した。このTa金属膜をフォトリソ
グラフィ法及びエッチングによりパターン化し、ゲート
バス配線54a及び54b、ゲート電極57a、57b及び67a、67
b、並びに付加容量配線91を形成した。次に、ゲートバ
ス配線54a及び54b、ゲート電極57a、57b及び67a、67b、
並びに付加容量配線91の上面の陽極酸化を行い、これら
の電極及び配線上に、Ta2O5の陽極酸化膜72を形成し
た。
す。第３図に第２図のIII-III線に沿ったTFT51a及び61a
の断面図を示す。尚、TFT51b及び61bの近傍の拡大図、
及び断面図は、それぞれ第２図及び第３図に示すものと
同様である。本実施例を製造工程に従って説明する。ま
ず、ガラス基板71上に、スパッタリングによりTa金属膜
を3000Åの厚さに形成した。このTa金属膜をフォトリソ
グラフィ法及びエッチングによりパターン化し、ゲート
バス配線54a及び54b、ゲート電極57a、57b及び67a、67
b、並びに付加容量配線91を形成した。次に、ゲートバ
ス配線54a及び54b、ゲート電極57a、57b及び67a、67b、
並びに付加容量配線91の上面の陽極酸化を行い、これら
の電極及び配線上に、Ta2O5の陽極酸化膜72を形成し
た。
次に、陽極酸化膜72上の全面に、プラズマCVD法によ
り、窒化シリコン（SiNx）からなるゲート絶縁膜73を30
00Åの厚さに堆積した。更に、ゲート絶縁膜73上に後に
チャネル層74、74となる真性アモルファスシリコン（a-
Si（ｉ））層を300Åの厚さに、及び後にチャネル保護
膜75、75となるSiNx層を2000Åの厚さに形成した。次
に、フォトリソグラフィ法及びエッチングにより、この
SiNx層のパターニングを行い、チャネル保護膜75、75を
ゲート電極57a、57b及び67a、67b上に形成した。
り、窒化シリコン（SiNx）からなるゲート絶縁膜73を30
00Åの厚さに堆積した。更に、ゲート絶縁膜73上に後に
チャネル層74、74となる真性アモルファスシリコン（a-
Si（ｉ））層を300Åの厚さに、及び後にチャネル保護
膜75、75となるSiNx層を2000Åの厚さに形成した。次
に、フォトリソグラフィ法及びエッチングにより、この
SiNx層のパターニングを行い、チャネル保護膜75、75を
ゲート電極57a、57b及び67a、67b上に形成した。
次に、プラズマCVD法により、後にコンタクト層76、7
6、及び86、86となるｎ型アモルファスシリコン（a-Si
（n+））層を堆積させた。次に、フォトリソグラフィ法
及びエッチングにより、上記a-Si（ｉ）層及びa-Si
（n+）層のパターニングを行った。このパターニングに
より、コンタクト層76及び86、並びにチャネル層74、74
が形成される。尚、この段階では、コンタクト層76及び
86は、それぞれチャネル層74、74上でつながっている。
6、及び86、86となるｎ型アモルファスシリコン（a-Si
（n+））層を堆積させた。次に、フォトリソグラフィ法
及びエッチングにより、上記a-Si（ｉ）層及びa-Si
（n+）層のパターニングを行った。このパターニングに
より、コンタクト層76及び86、並びにチャネル層74、74
が形成される。尚、この段階では、コンタクト層76及び
86は、それぞれチャネル層74、74上でつながっている。
次に、スパッタリングにより、Ti金属層を3000Åの厚
さに堆積した。このTi金属層を、フォトリソグラフィ法
及びエッチングによりパターニングして、ソースバス配
線56、延設部90a、90b、ソース金属層89a、89b及び99
a、99b、並びにドレイン金属層88a、88b及び98a、98bを
形成した。このとき、コンタクト層76及び86のチャネル
保護膜75及び75上の中央部もエッチングにより除去し
た。コンタクト層76及びソース金属層89aによってソー
ス電極59aが構成され、コンタクト層86及びソース金属
層99aによってソース電極69aが構成されている。同様
に、コンタクト層76及びドレイン金属層88aによってド
レイン電極58aが構成され、コンタクト層86及びドレイ
ン金属層98aによってドレイン電極68aが構成されてい
る。
さに堆積した。このTi金属層を、フォトリソグラフィ法
及びエッチングによりパターニングして、ソースバス配
線56、延設部90a、90b、ソース金属層89a、89b及び99
a、99b、並びにドレイン金属層88a、88b及び98a、98bを
形成した。このとき、コンタクト層76及び86のチャネル
保護膜75及び75上の中央部もエッチングにより除去し
た。コンタクト層76及びソース金属層89aによってソー
ス電極59aが構成され、コンタクト層86及びソース金属
層99aによってソース電極69aが構成されている。同様
に、コンタクト層76及びドレイン金属層88aによってド
レイン電極58aが構成され、コンタクト層86及びドレイ
ン金属層98aによってドレイン電極68aが構成されてい
る。
次に、スパッタリングにより、ITO膜を1000Åの厚さ
に形成した。このITO膜をフォトリソグラフィ法及びエ
ッチングによりパターニングし、絵素電極55a、55bを形
成した。このとき、ITO膜をソースバス配線56、延設部9
0a、90b、ソース金属層89a、89b及び99a、99b、並びに
ドレイン金属層88a、88b及び98a、98b上にもITO膜77と
して残した。次に、プラズマCVD法により、SiNxからな
る保護膜92を3000Åの厚さに形成した。更に保護膜92上
に配向膜93を形成した。
に形成した。このITO膜をフォトリソグラフィ法及びエ
ッチングによりパターニングし、絵素電極55a、55bを形
成した。このとき、ITO膜をソースバス配線56、延設部9
0a、90b、ソース金属層89a、89b及び99a、99b、並びに
ドレイン金属層88a、88b及び98a、98b上にもITO膜77と
して残した。次に、プラズマCVD法により、SiNxからな
る保護膜92を3000Åの厚さに形成した。更に保護膜92上
に配向膜93を形成した。
対向基板81上にはブラックストライプ82及びカラーフ
ィルタ83が形成され、更に、ITOからなる対向電極84及
び配向膜85が全面に形成されている。２枚の基板71及び
81の間には液晶層94が挟まれ、本実施例のアクティブマ
トリクス表示装置が完成する。
ィルタ83が形成され、更に、ITOからなる対向電極84及
び配向膜85が全面に形成されている。２枚の基板71及び
81の間には液晶層94が挟まれ、本実施例のアクティブマ
トリクス表示装置が完成する。
本実施例では、寄生容量は第２図の斜線で示す領域に
形成される。即ち、ゲート電極57aとドレイン電極58aと
の重畳領域Ａ、及びゲート電極67aとドレイン電極68aと
の重畳領域Ｂの２つの領域に形成されている。これらの
２つの領域Ａ及びＢの面積SA及びSBは、第２図に示すよ
うにそれぞれＸ×Ｗの大きさを有している。ここで、Ｘ
は重畳領域Ａ及びＢのゲートバス配線54の延設方向の長
さであり、Ｗは該延設方向に直角の方向の長さである。
本実施例では、ゲート電極57a及び67aは、一対のTFT51a
及び61aの間の中央に位置する面に関して互いに対称で
且つ該ゲートバス配線の延設方向に直角に設けられてい
る。また、該一対のTFT51a及び61aのドレイン電極58a及
び68aは、該面に関して互いに対称な形状で形成されて
いる。このような構成により、ドレイン電極58a及び68a
が正規の位置よりゲートバス配線54の延設方向にずれて
形成されても、２つの重畳領域Ａ及びＢの合計の大きさ
は変わらない。例えば、ドレイン電極58a及び68aが正規
の位置よりΔＸだけゲートバス配線54に沿って第２図の
右側方向にずれて形成されているとすると、重畳領域Ａ
及びＢのそれぞれの面積SA及びSBは、 SA＝（Ｘ＋ΔＸ）×Ｗ SB＝（Ｘ−ΔＸ）×Ｗ であり、従って、SA及びSBの合計は2X×Ｗとなる。この
ように、SA及びSBの合計は、ドレイン電極58a及び68aの
位置ずれのない場合と同じになる。このような効果は、
TFT51b及び61bに於いても同様に現れる。
形成される。即ち、ゲート電極57aとドレイン電極58aと
の重畳領域Ａ、及びゲート電極67aとドレイン電極68aと
の重畳領域Ｂの２つの領域に形成されている。これらの
２つの領域Ａ及びＢの面積SA及びSBは、第２図に示すよ
うにそれぞれＸ×Ｗの大きさを有している。ここで、Ｘ
は重畳領域Ａ及びＢのゲートバス配線54の延設方向の長
さであり、Ｗは該延設方向に直角の方向の長さである。
本実施例では、ゲート電極57a及び67aは、一対のTFT51a
及び61aの間の中央に位置する面に関して互いに対称で
且つ該ゲートバス配線の延設方向に直角に設けられてい
る。また、該一対のTFT51a及び61aのドレイン電極58a及
び68aは、該面に関して互いに対称な形状で形成されて
いる。このような構成により、ドレイン電極58a及び68a
が正規の位置よりゲートバス配線54の延設方向にずれて
形成されても、２つの重畳領域Ａ及びＢの合計の大きさ
は変わらない。例えば、ドレイン電極58a及び68aが正規
の位置よりΔＸだけゲートバス配線54に沿って第２図の
右側方向にずれて形成されているとすると、重畳領域Ａ
及びＢのそれぞれの面積SA及びSBは、 SA＝（Ｘ＋ΔＸ）×Ｗ SB＝（Ｘ−ΔＸ）×Ｗ であり、従って、SA及びSBの合計は2X×Ｗとなる。この
ように、SA及びSBの合計は、ドレイン電極58a及び68aの
位置ずれのない場合と同じになる。このような効果は、
TFT51b及び61bに於いても同様に現れる。
尚、本実施例では１個の絵素電極について一対のTFT
が設けられている場合を例示したが、本発明は、更に多
くのTFTの対を備えたアクティブマトリクス表示装置に
も適用され得る。２対以上のTFTを有する表示装置で
は、それぞれ対のTFTのゲート電極及びドレイン電極
が、該対を成すTFTの間の中央に位置する面に関して、
それぞれ互いに対称な形状で形成されていればよい。
が設けられている場合を例示したが、本発明は、更に多
くのTFTの対を備えたアクティブマトリクス表示装置に
も適用され得る。２対以上のTFTを有する表示装置で
は、それぞれ対のTFTのゲート電極及びドレイン電極
が、該対を成すTFTの間の中央に位置する面に関して、
それぞれ互いに対称な形状で形成されていればよい。
（発明の効果） 以上のように本発明によれば、各絵素電極に対して、
共通のソースバス配線に接続された一対の薄膜トランジ
スタ（TFT）をスイッチング素子として設け、該両トラ
ンジスタのゲート電極を、それぞれの長手方向が該ゲー
トバス配線の延設方向に直角となるよう、該一対の薄膜
トランジスタの間の中央に位置する面に関して互いに対
称に配置し、該両トランジスタのドレイン電極及びソー
ス電極についても、両トランジスタの一方のものと他方
のものが該面に関して互いに対称な形状となるよう形成
しているので、ゲート電極に対するソース電極及びドレ
イン電極の位置ずれが生じても、絵素電極からこれに対
応する信号線（ソースバス配線）までの電流経路では、
ドレイン電極とゲート電極との重畳部分及びソース電極
とゲート電極との重畳部分のそれぞれ面積の増減が、一
方のTFTにおけるものと他方のTFTにおけるものとにより
相殺され、これらの重畳部分での面積変動による寄生容
量の変化が完全に補償される。
共通のソースバス配線に接続された一対の薄膜トランジ
スタ（TFT）をスイッチング素子として設け、該両トラ
ンジスタのゲート電極を、それぞれの長手方向が該ゲー
トバス配線の延設方向に直角となるよう、該一対の薄膜
トランジスタの間の中央に位置する面に関して互いに対
称に配置し、該両トランジスタのドレイン電極及びソー
ス電極についても、両トランジスタの一方のものと他方
のものが該面に関して互いに対称な形状となるよう形成
しているので、ゲート電極に対するソース電極及びドレ
イン電極の位置ずれが生じても、絵素電極からこれに対
応する信号線（ソースバス配線）までの電流経路では、
ドレイン電極とゲート電極との重畳部分及びソース電極
とゲート電極との重畳部分のそれぞれ面積の増減が、一
方のTFTにおけるものと他方のTFTにおけるものとにより
相殺され、これらの重畳部分での面積変動による寄生容
量の変化が完全に補償される。
これによりスイッチング素子としてのTFTの寄生容量
の違いによるフリッカの発生を防止することができるア
クティブマトリクス表示装置を得ることができる。
の違いによるフリッカの発生を防止することができるア
クティブマトリクス表示装置を得ることができる。
第１図は本発明のアクティブマトリクス表示装置の一実
施例に用いられるアクティブマトリクス基板の部分平面
図、第２図は第１図のTFTの部分の拡大平面図、第３図
は第２図のIII-III線に沿った断面図、第４図は従来の
カラー液晶表示装置に用いられるアクティブマトリクス
基板の平面模式図、第５図は第４図のアクティブマトリ
クス基板の部分拡大図、第６図は第５図のTFTの部分の
拡大図、第７図は第６図のVII-VII線に沿った断面図、
第８図は第４図のアクティブマトリクス基板の等価回路
図である。 51a,51b,61a,61b……TFT、54a,54b……ゲートバス配
線、55a,55b……絵素電極、56……ソースバス配線、57
a,57b,67a,67b……ゲート電極、58a,58b,68a,68b……ド
レイン電極、59a,59b,69a,69b……ソース電極、90a,90b
……延設部。
施例に用いられるアクティブマトリクス基板の部分平面
図、第２図は第１図のTFTの部分の拡大平面図、第３図
は第２図のIII-III線に沿った断面図、第４図は従来の
カラー液晶表示装置に用いられるアクティブマトリクス
基板の平面模式図、第５図は第４図のアクティブマトリ
クス基板の部分拡大図、第６図は第５図のTFTの部分の
拡大図、第７図は第６図のVII-VII線に沿った断面図、
第８図は第４図のアクティブマトリクス基板の等価回路
図である。 51a,51b,61a,61b……TFT、54a,54b……ゲートバス配
線、55a,55b……絵素電極、56……ソースバス配線、57
a,57b,67a,67b……ゲート電極、58a,58b,68a,68b……ド
レイン電極、59a,59b,69a,69b……ソース電極、90a,90b
……延設部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤原 敏昭 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 中沢 清 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 藤木 裕 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (56)参考文献 特開 昭62−166560（ＪＰ，Ａ) 特開 昭63−262621（ＪＰ，Ａ)
Claims (1)
- 【請求項１】一対の絶縁性基板と、該一対の基板の何れ
か一方の基板内面に配列された絵素電極と、該絵素電極
の間に設けられたゲートバス配線と、該絵素電極の間
に、該ゲートバス配線と交差するよう設けられたソース
バス配線と、ゲート電極、ドレイン電極及びソース電極
を有する少なくとも一対の薄膜トランジスタと、を備え
たアクティブマトリクス表示装置であって、 該一対の薄膜トランジスタは、共通のソースバス配線と
一つの絵素電極との間に接続されており、 該一対の薄膜トランジスタの該ゲート電極のそれぞれ
は、その長手方向が該ゲートバス配線の延設方向に直角
となるよう、該一対の薄膜トランジスタの間の中央に位
置する面に関して互いに対称に配置されており、該一対
の薄膜トランジスタの該ドレイン電極は、それぞれが該
面に関して互いに対称な形状となるよう形成されてお
り、該一対の薄膜トランジスタの該ソース電極は、それ
ぞれが該面に関して互いに対称な形状となるよう形成さ
れており、 該ソースバス配線は、個々の絵素電極に対応する、一部
が一対の薄膜トランジスタに向けて延びる十字形状の延
設部を有し、該延設部の、該一対の薄膜トランジスタに
向けて延びる部分が該ソース電極となっているアクティ
ブマトリクス表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10598290A JPH0830825B2 (ja) | 1990-04-20 | 1990-04-20 | アクティブマトリクス表示装置 |
| US07/685,680 US5191451A (en) | 1990-04-20 | 1991-04-16 | Active matrix display device having drain electrodes of the pair of tfts being symmetrically formed with respect to the central plane to prevent the flicker due to the different parasitic capacitances |
| KR1019910006312A KR940006989B1 (ko) | 1990-04-20 | 1991-04-19 | 액티브매트릭스 표시장치 |
| DE69110531T DE69110531T2 (de) | 1990-04-20 | 1991-04-22 | Aktiv-Matrix-Anzeigevorrichtung mit Dünnfilmtransistorstruktur. |
| EP91303580A EP0453324B1 (en) | 1990-04-20 | 1991-04-22 | Active matrix display device with thin film transistors structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10598290A JPH0830825B2 (ja) | 1990-04-20 | 1990-04-20 | アクティブマトリクス表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043124A JPH043124A (ja) | 1992-01-08 |
| JPH0830825B2 true JPH0830825B2 (ja) | 1996-03-27 |
Family
ID=14421955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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