JP2834756B2 - 表示電極基板 - Google Patents
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Classifications
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- G—PHYSICS
- G02—OPTICS
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、アクティブマトリクス形表示装置などに好
適に使用される表示電極基板に関する。
適に使用される表示電極基板に関する。
従来の技術 第７図はアクティブマトリクス液晶表示装置に用いら
れる従来の表示電極基板の１絵素当たりの構成を示す平
面図であり、第８図は７図におけるＸ−Ｘ矢視断面図を
示す。
れる従来の表示電極基板の１絵素当たりの構成を示す平
面図であり、第８図は７図におけるＸ−Ｘ矢視断面図を
示す。
第７図および第８図において、透明絶縁基１上にはア
クティブマトリクス液晶表示装置の走査電極であり、薄
膜トランジスタのゲート電極としても使用されるゲート
バスライン２が形成される。その上にゲートバスライン
２を覆い、酸化タンタル（Ta2O5）などから成るゲート
絶縁膜3aが形成され、さらに全面に亘ってゲート絶縁膜
3bが形成されている。
クティブマトリクス液晶表示装置の走査電極であり、薄
膜トランジスタのゲート電極としても使用されるゲート
バスライン２が形成される。その上にゲートバスライン
２を覆い、酸化タンタル（Ta2O5）などから成るゲート
絶縁膜3aが形成され、さらに全面に亘ってゲート絶縁膜
3bが形成されている。
ゲート絶縁膜3bのゲートバスライン２と重複する位置
には、真性非晶質シリコンなどから成る半導体層４が形
成され、この半導体層４上の一部に選択的にｎ形非晶質
シリコンなどから成る半導体層4a,4bが形成されてい
る。またゲート絶縁膜3b上には、アクティブマトリクス
液晶表示装置の信号電極となるソースバスライン５とソ
ース電極5aとが一体に形成されている。ソースバスライ
ン５はゲート絶縁膜3bを介してゲートバスライン２と直
角に立体交差する向きに形成され、ソース電極5aはその
一部が半導体層４上の一側部と重なるように形成されて
いる。これとは別に、ゲート絶縁膜3bには、一部が半導
体層４上の他側部と重なるようにドレイン電極６が形成
されている。
には、真性非晶質シリコンなどから成る半導体層４が形
成され、この半導体層４上の一部に選択的にｎ形非晶質
シリコンなどから成る半導体層4a,4bが形成されてい
る。またゲート絶縁膜3b上には、アクティブマトリクス
液晶表示装置の信号電極となるソースバスライン５とソ
ース電極5aとが一体に形成されている。ソースバスライ
ン５はゲート絶縁膜3bを介してゲートバスライン２と直
角に立体交差する向きに形成され、ソース電極5aはその
一部が半導体層４上の一側部と重なるように形成されて
いる。これとは別に、ゲート絶縁膜3bには、一部が半導
体層４上の他側部と重なるようにドレイン電極６が形成
されている。
さらに、ゲート絶縁膜3b上には、透明導電膜からなり
１絵素分の面積を有する絵素電極７が形成され、この絵
素電極７はドレイン電極６の一部の上に重ねられてこの
ドレンイン電極６と電気的に接続されている。
１絵素分の面積を有する絵素電極７が形成され、この絵
素電極７はドレイン電極６の一部の上に重ねられてこの
ドレンイン電極６と電気的に接続されている。
上記ゲートバスライン２、ゲート絶縁膜3a,3b、半導
体層4,4a,4b、ソース電極5aおよびドレイン電極６によ
って１つの薄膜トランジスタ（Thin Film Transistor:
以下、TFTと称する）８が構成され、これがアクティブ
マトリクス液晶表示装置の１絵素に対応するスイッチン
グ素子となる。なお、このTFT8の電気的特性は、ソース
電極5a、ドレイン電極６の幅（チャネル幅）W1、および
ソース電極5aとドレイン電極６との間隔（チャネル長）
L1によって決定される。
体層4,4a,4b、ソース電極5aおよびドレイン電極６によ
って１つの薄膜トランジスタ（Thin Film Transistor:
以下、TFTと称する）８が構成され、これがアクティブ
マトリクス液晶表示装置の１絵素に対応するスイッチン
グ素子となる。なお、このTFT8の電気的特性は、ソース
電極5a、ドレイン電極６の幅（チャネル幅）W1、および
ソース電極5aとドレイン電極６との間隔（チャネル長）
L1によって決定される。
このTFT8と絵素電極７とは、ゲートバスライン２とソ
ースバスライン５とが交差する位置ごとに、すなわちマ
トリクス状に配列して絵素の数だけ形成される。このよ
うにして形成された表示電極基板上に液晶層、透明電極
を順次重ねることによって透過型のアクティブマトリク
ス液晶表示装置が構成される。
ースバスライン５とが交差する位置ごとに、すなわちマ
トリクス状に配列して絵素の数だけ形成される。このよ
うにして形成された表示電極基板上に液晶層、透明電極
を順次重ねることによって透過型のアクティブマトリク
ス液晶表示装置が構成される。
上述した表示電極基板に形成するTFT8の数は絵素数に
応じて決まり、たとえば400×640ドットの液晶表示装置
の場合には256000個ものTFT8をマトリクス状に配列しな
ければならない。このように多数のTFT8を持つ表示電極
基板の場合、それらのTFT8のうち１個でも故障している
とそのTFT8に対応する絵素は欠陥となり、液晶表示装置
の表示品位が低下してしまう。したがって多数のTFT8を
持つ場合でもそれらのすべてを欠陥なく形成することが
必要になる。
応じて決まり、たとえば400×640ドットの液晶表示装置
の場合には256000個ものTFT8をマトリクス状に配列しな
ければならない。このように多数のTFT8を持つ表示電極
基板の場合、それらのTFT8のうち１個でも故障している
とそのTFT8に対応する絵素は欠陥となり、液晶表示装置
の表示品位が低下してしまう。したがって多数のTFT8を
持つ場合でもそれらのすべてを欠陥なく形成することが
必要になる。
しかしながら、表示電極基板の製造工程は上述したよ
うに複雑であるため、大面積の絶縁基板上に多数個のTF
T8を欠陥なく形成することは困難であり、そのため表示
電極基板の製造歩留まりは低いのが実情である。
うに複雑であるため、大面積の絶縁基板上に多数個のTF
T8を欠陥なく形成することは困難であり、そのため表示
電極基板の製造歩留まりは低いのが実情である。
そこで、表示電極基板の製造歩留まりを向上させる１
つの対策として、１絵素当たり２個以上のTFT8を設け
て、冗長構造とすることが提案されている。
つの対策として、１絵素当たり２個以上のTFT8を設け
て、冗長構造とすることが提案されている。
第９図は、冗長構造を有している表示電極基板の一部
構成を示す平面図である。第９図において、第８図に示
される表示電極基板と対応する部分には同一の参照符を
付して表す。
構成を示す平面図である。第９図において、第８図に示
される表示電極基板と対応する部分には同一の参照符を
付して表す。
この表示電極基板には、各絵素電極７に対応してTFT8
の他にTFT18が設けられている。このTFT18は、前述した
表示電極基板の製造工程において、TFT8と同時にパター
ン形成される。したがってTFT18は、バスライン２、半
導体層14,14a,14b、ソース電極5bおよびドレイン電極16
などによって構成されている。
の他にTFT18が設けられている。このTFT18は、前述した
表示電極基板の製造工程において、TFT8と同時にパター
ン形成される。したがってTFT18は、バスライン２、半
導体層14,14a,14b、ソース電極5bおよびドレイン電極16
などによって構成されている。
このTFT18のソース電極5bは、ソースバスライン５お
よびソース電極5aと一体的に形成され、その一部が半導
体層14上の一側部と重なるように形成されている。また
ドレイン電極16は、その一端が絵素電極に重ねられ、他
端が半導体層14上の他側部に重なるように形成される。
よびソース電極5aと一体的に形成され、その一部が半導
体層14上の一側部と重なるように形成されている。また
ドレイン電極16は、その一端が絵素電極に重ねられ、他
端が半導体層14上の他側部に重なるように形成される。
この表示電極基板においては、１絵素に割り当てられ
る複数個のTFT8,18のうちたとえば１個が断線していて
も残りのTFTが正常である限りその絵素は正常に働くこ
とになるので、TFTの断線に対しては有効となる。
る複数個のTFT8,18のうちたとえば１個が断線していて
も残りのTFTが正常である限りその絵素は正常に働くこ
とになるので、TFTの断線に対しては有効となる。
発明が解決しようとする課題 しかしながら、上述したように１絵素当たり２個以上
のTFT8,18を設ける場合には、断線に対する対策として
有効である反面、TFTの数が増大することからTFTのソー
ス電極とドレイン電極の間のショートに関する欠陥（以
下、「短絡欠陥」という）の発生率がそれだけ高くなっ
てしまう。このため、TFTのショートの有無を検査し
て、ショートしているTFTを絵素電極から切り離すとい
う新たな作業が必要になるという問題点が生じる。
のTFT8,18を設ける場合には、断線に対する対策として
有効である反面、TFTの数が増大することからTFTのソー
ス電極とドレイン電極の間のショートに関する欠陥（以
下、「短絡欠陥」という）の発生率がそれだけ高くなっ
てしまう。このため、TFTのショートの有無を検査し
て、ショートしているTFTを絵素電極から切り離すとい
う新たな作業が必要になるという問題点が生じる。
したがって本発明の目的は、複数の絵素電極の各絵素
電極毎に薄膜トランジスタを設けた表示電極基板におい
て、薄膜トランジスタの短絡欠陥に起因する絵素欠陥を
低減することができる表示電極基板を提供することであ
る。
電極毎に薄膜トランジスタを設けた表示電極基板におい
て、薄膜トランジスタの短絡欠陥に起因する絵素欠陥を
低減することができる表示電極基板を提供することであ
る。
課題を解決するための手段 本発明は、絶縁性基板上に、絵素電極と、薄膜トラン
ジスタと、該薄膜トランジスタに接続されるゲートバス
ライン及びソースバスラインとが設けられ、該ソースバ
スラインから供給される信号を直列に接続された複数の
トランジスタを介して前記絵素電極に供給する表示電極
基板において、前記直列に接続された複数のトランジス
タは、前記ゲートバスラインが形成された領域に設けら
れた第１の薄膜トランジスタと第２のトランジスタとを
有し、第１の薄膜トランジスタのドレイン電極と第２の
薄膜トランジスタのソース電極とが前記ゲートバスライ
ンが形成された領域で電気的に接続されていることを特
徴とする。
ジスタと、該薄膜トランジスタに接続されるゲートバス
ライン及びソースバスラインとが設けられ、該ソースバ
スラインから供給される信号を直列に接続された複数の
トランジスタを介して前記絵素電極に供給する表示電極
基板において、前記直列に接続された複数のトランジス
タは、前記ゲートバスラインが形成された領域に設けら
れた第１の薄膜トランジスタと第２のトランジスタとを
有し、第１の薄膜トランジスタのドレイン電極と第２の
薄膜トランジスタのソース電極とが前記ゲートバスライ
ンが形成された領域で電気的に接続されていることを特
徴とする。
作 用 ソースバスラインから供給される信号を直列に接続さ
れた複数のトランジスタを介して前記絵素電極に供給す
る表示電極基板において、ゲートバスラインが形成され
た領域に薄膜トランジスタだけでなく、薄膜トランジス
タと薄膜トランジスタを接続する配線も形成されてお
り、薄膜トランジスタと配線を効率よく基板に配置する
ことができ、基板面を有効に用いることができる。
れた複数のトランジスタを介して前記絵素電極に供給す
る表示電極基板において、ゲートバスラインが形成され
た領域に薄膜トランジスタだけでなく、薄膜トランジス
タと薄膜トランジスタを接続する配線も形成されてお
り、薄膜トランジスタと配線を効率よく基板に配置する
ことができ、基板面を有効に用いることができる。
参考例 第１図は、本発明の前提となる技術であって参考例と
して説明するとアクティブマトリクス表示装置に使用さ
れる表示電極基板21の一絵素に相当する部分を拡大して
示す平面図であり、第２図は第１図の切断面線II−IIか
ら見た断面図であり、第３図は第１図の切断面線III−I
IIから見た断面図である。表示電極基板21は、たとえば
透明のITO（Indium Tin Oxide）、SnO2などから成る複
数の絵素電極22がマトリクス状に配列されており、各絵
素電極22には個別的に対応し、直列回路を構成する２つ
の薄膜トランジスタ20a,20bが設けられている。
して説明するとアクティブマトリクス表示装置に使用さ
れる表示電極基板21の一絵素に相当する部分を拡大して
示す平面図であり、第２図は第１図の切断面線II−IIか
ら見た断面図であり、第３図は第１図の切断面線III−I
IIから見た断面図である。表示電極基板21は、たとえば
透明のITO（Indium Tin Oxide）、SnO2などから成る複
数の絵素電極22がマトリクス状に配列されており、各絵
素電極22には個別的に対応し、直列回路を構成する２つ
の薄膜トランジスタ20a,20bが設けられている。
ガラス基板25上には、たとえばタンタル、アルミニウ
ム、モリブデン、チタン、クロムまたはタングステンな
どの金属材料から成り、走査電極として使用されるゲー
トバスライン26がパターン形成され、このゲートバスラ
イン26上に、たとえば酸化タンタル（Ta2O5）などから
成るゲート絶縁膜27aが形成される。またゲート絶縁膜2
7aの形成面全体に亘って、たとえば窒化シリコン（SiN
x）などから成るゲート絶縁層27bが形成され、真性アモ
ルファスシリコン（ａ−Si）などから成る半導体層28a,
28b、窒化シリコンなどから成るエッチングストッパ29
a,29bがこの順序で選択的にパターン形成される。
ム、モリブデン、チタン、クロムまたはタングステンな
どの金属材料から成り、走査電極として使用されるゲー
トバスライン26がパターン形成され、このゲートバスラ
イン26上に、たとえば酸化タンタル（Ta2O5）などから
成るゲート絶縁膜27aが形成される。またゲート絶縁膜2
7aの形成面全体に亘って、たとえば窒化シリコン（SiN
x）などから成るゲート絶縁層27bが形成され、真性アモ
ルファスシリコン（ａ−Si）などから成る半導体層28a,
28b、窒化シリコンなどから成るエッチングストッパ29
a,29bがこの順序で選択的にパターン形成される。
半導体層28a,28bおよびエッチングストッパ29a,29b上
には、良好なオーミックコンタクトを取るためのｎ形ア
モルファスシリコンなどから成る半導体層30a,30b;31a,
31bを介してソース電極33a,33bおよびドレイン電極34a,
34bが形成される。なお、信号電極として使用されるソ
ースバスライン35は、ソース電極33aと同時にパターン
形成される。
には、良好なオーミックコンタクトを取るためのｎ形ア
モルファスシリコンなどから成る半導体層30a,30b;31a,
31bを介してソース電極33a,33bおよびドレイン電極34a,
34bが形成される。なお、信号電極として使用されるソ
ースバスライン35は、ソース電極33aと同時にパターン
形成される。
表示電極基板21において、一つの絵素電極22に対応す
る２つの薄膜トランジスタ20a,22bは１本のゲートバス
ライン26上に形成されており、第１の薄膜トランジスタ
20aのソース電極33aおよびドレイン電極34aはゲートバ
スライン26の長手方向とは交差し、ゲートバスライン26
に関して相互に反対方向から取り出される。このソース
電極33aは、ソースバスライン35および配線43と一体的
に形成されている。すなわちソース電極33aはソースバ
スライン35からゲートバスライン26と平行方向に形成さ
れた配線43を介してソースバスライン35に接続されてい
る。
る２つの薄膜トランジスタ20a,22bは１本のゲートバス
ライン26上に形成されており、第１の薄膜トランジスタ
20aのソース電極33aおよびドレイン電極34aはゲートバ
スライン26の長手方向とは交差し、ゲートバスライン26
に関して相互に反対方向から取り出される。このソース
電極33aは、ソースバスライン35および配線43と一体的
に形成されている。すなわちソース電極33aはソースバ
スライン35からゲートバスライン26と平行方向に形成さ
れた配線43を介してソースバスライン35に接続されてい
る。
また第２の薄膜トランジスタ20bにおいても、そのソ
ース電極33bおよびドレイン電極34bはゲートバスライン
26の長手方向とは交差し、ゲートバスライン26に関して
相互に反対方向から取り出される。このソース電極33b
は、前述したドレイン電極34aおよび配線44と一体的に
形成される。すなわちソース電極33bはゲートバスライ
ン26に平行に形成された配線44を介して第１の薄膜トラ
ンジスタ20aのドレイン電極34aに接続されている。また
第２の薄膜トランジスタ20bのドレイン電極は薄膜トラ
ンジスタ20a,20bの第１図下方に形成される絵素電極22
に接続されている。
ース電極33bおよびドレイン電極34bはゲートバスライン
26の長手方向とは交差し、ゲートバスライン26に関して
相互に反対方向から取り出される。このソース電極33b
は、前述したドレイン電極34aおよび配線44と一体的に
形成される。すなわちソース電極33bはゲートバスライ
ン26に平行に形成された配線44を介して第１の薄膜トラ
ンジスタ20aのドレイン電極34aに接続されている。また
第２の薄膜トランジスタ20bのドレイン電極は薄膜トラ
ンジスタ20a,20bの第１図下方に形成される絵素電極22
に接続されている。
このような表示電極基板21において、各薄膜トランジ
スタ20a,20bにおける電気的特性は、ソース電極33a,33b
およびドレイン電極34a,34bの間に形成されるチャネル
領域の形状、すなわちソース電極33a,33bおよびドレイ
ン電極34a,34bの幅であるチャネル幅W1a,W1bと、ソース
電極33a,33bとドレイン電極34a,34bとの間隔であるチャ
ネル長L1a,L1bとの比W1a/L1a,W2a/W2aに大きく依存して
いる。本実施例においては、薄膜トランジスタ20a,20b
は直列に接続されており、たとえばこの２つの薄膜トラ
ンジスタ20a,20bを合わせた電気的特性を第９図を参照
して説明した表示電極基板における薄膜トランジスタ８
の電気的特性と同一とするためには、薄膜トランジスタ
20a,20bにおけるチャネル幅W1a,W1bおよびチャネル長L1
a,L1bは、次式に示す関係を満たすように設定される。
スタ20a,20bにおける電気的特性は、ソース電極33a,33b
およびドレイン電極34a,34bの間に形成されるチャネル
領域の形状、すなわちソース電極33a,33bおよびドレイ
ン電極34a,34bの幅であるチャネル幅W1a,W1bと、ソース
電極33a,33bとドレイン電極34a,34bとの間隔であるチャ
ネル長L1a,L1bとの比W1a/L1a,W2a/W2aに大きく依存して
いる。本実施例においては、薄膜トランジスタ20a,20b
は直列に接続されており、たとえばこの２つの薄膜トラ
ンジスタ20a,20bを合わせた電気的特性を第９図を参照
して説明した表示電極基板における薄膜トランジスタ８
の電気的特性と同一とするためには、薄膜トランジスタ
20a,20bにおけるチャネル幅W1a,W1bおよびチャネル長L1
a,L1bは、次式に示す関係を満たすように設定される。
L1a/W1b＋L1b/W1b＝L1/W1 …（１） ここでチャネル長L1a,L1bはゲートバスライン26の幅
によってほとんど決定されてしまうので、L1＝L1a＝L1b
とし、W1a＝W1bに設定すればチャネル幅W1a,W1bは次式
によって決定される。
によってほとんど決定されてしまうので、L1＝L1a＝L1b
とし、W1a＝W1bに設定すればチャネル幅W1a,W1bは次式
によって決定される。
W1a＝W1b＝２・W1 …（２） このような表示電極基板21を用いたアクティブマトリ
クス形表示装置においては、ゲートバスライン26に与え
られるゲート電圧によって、ソース電極33aとドレイン
電極34aとの間、およびソース電極33bとドレンイン電極
34bとの間で導通／遮断状態がそれぞれ切換わる。たと
えばゲートバスライン26が非選択状態から選択状態に切
換わると、ソースバスライン35から供給される電流が薄
膜トランジスタ20a,20bを介して絵素電極22に流れる。
絵素電極22の対向する位置には、図示しない液晶層を介
して対向電極が設けられており、これらによって容量性
素子が構成されている。したがってこの容量性素子は前
記ソースバスライン35からの電荷が充電され、これによ
って対向電極と絵素電極22との間の液晶の光学的特性が
変化し、このアクティブマトリクス形表示装置の対応す
る絵素の光の透過率が変化して所望のコントラストが得
られる。
クス形表示装置においては、ゲートバスライン26に与え
られるゲート電圧によって、ソース電極33aとドレイン
電極34aとの間、およびソース電極33bとドレンイン電極
34bとの間で導通／遮断状態がそれぞれ切換わる。たと
えばゲートバスライン26が非選択状態から選択状態に切
換わると、ソースバスライン35から供給される電流が薄
膜トランジスタ20a,20bを介して絵素電極22に流れる。
絵素電極22の対向する位置には、図示しない液晶層を介
して対向電極が設けられており、これらによって容量性
素子が構成されている。したがってこの容量性素子は前
記ソースバスライン35からの電荷が充電され、これによ
って対向電極と絵素電極22との間の液晶の光学的特性が
変化し、このアクティブマトリクス形表示装置の対応す
る絵素の光の透過率が変化して所望のコントラストが得
られる。
第４図は表示電極基板21の一部構成の等価回路図であ
る。第４図に示されるように表示電極基板21において、
２つの薄膜トランジスタ20a,20bを直列に接続するよう
にしたので、たとえば一方の薄膜トランジスタに短絡欠
陥があっても、他方の薄膜トランジスタによって正常な
スイッチングが行われ、これらの薄膜トランジスタに対
応する絵素電極22には正常に電荷が供給および蓄積され
る。したがってこのような絵素電極22に対応する絵素は
欠陥とならず、表示電極基板21を使用したアクティブマ
トリクス液晶表示装置において、その表示品位を向上さ
せるとともに、製造歩留まりを格段に向上することがで
きる。
る。第４図に示されるように表示電極基板21において、
２つの薄膜トランジスタ20a,20bを直列に接続するよう
にしたので、たとえば一方の薄膜トランジスタに短絡欠
陥があっても、他方の薄膜トランジスタによって正常な
スイッチングが行われ、これらの薄膜トランジスタに対
応する絵素電極22には正常に電荷が供給および蓄積され
る。したがってこのような絵素電極22に対応する絵素は
欠陥とならず、表示電極基板21を使用したアクティブマ
トリクス液晶表示装置において、その表示品位を向上さ
せるとともに、製造歩留まりを格段に向上することがで
きる。
第５図は本発明の実施例であるアクティブマトリクス
液晶表示装置に使用される表示電極基板51の構成を示す
平面図であり、第６図は第５図の切断面積VI−VIから見
た断面図である。
液晶表示装置に使用される表示電極基板51の構成を示す
平面図であり、第６図は第５図の切断面積VI−VIから見
た断面図である。
表示電極基板51は、前述した表示電極基板21とパター
ニングが異なるだけで、同様の工程によって製造され
る。すなわちガラス基板55上には、ゲートバスライン5
6、ゲート絶縁膜57a,57b、半導体層58a,60a,61a;58b,60
b,61bなどが形成される。
ニングが異なるだけで、同様の工程によって製造され
る。すなわちガラス基板55上には、ゲートバスライン5
6、ゲート絶縁膜57a,57b、半導体層58a,60a,61a;58b,60
b,61bなどが形成される。
表示電極基板51において、１つの絵素電極52に対応
し、直列回路を構成する２つの薄膜トランジスタ50a,50
bは１本のゲートバスライン56上に直列に接続されてい
る。薄膜トランジスタ50aのソース電極63aは、ソースバ
スライン65および配線73と一体的に形成されている。す
なわち前記ソース電極63aは、ソースバスライン65から
ゲートバスライン56と平行方向に形成された配線73を介
してソースバスライン65に接続されている。また第２の
薄膜トランジスタ50bのドレイン電極64bは、薄膜トラン
ジスタ50a,50bの第５図下方に形成される絵素電極52に
接続されている。
し、直列回路を構成する２つの薄膜トランジスタ50a,50
bは１本のゲートバスライン56上に直列に接続されてい
る。薄膜トランジスタ50aのソース電極63aは、ソースバ
スライン65および配線73と一体的に形成されている。す
なわち前記ソース電極63aは、ソースバスライン65から
ゲートバスライン56と平行方向に形成された配線73を介
してソースバスライン65に接続されている。また第２の
薄膜トランジスタ50bのドレイン電極64bは、薄膜トラン
ジスタ50a,50bの第５図下方に形成される絵素電極52に
接続されている。
また表示電極基板51においては、ゲートバスライン56
の一部に積層して形成される電極62が第１の薄膜トラン
ジスタ50aのドレイン電極と、第２の薄膜トランジスタ5
0bのソース電極とを兼ねている。この表示電極基板51の
等価回路図は第４図に示されており、表示電極基板51は
前述した表示電極基板21と全く同様に動作する。
の一部に積層して形成される電極62が第１の薄膜トラン
ジスタ50aのドレイン電極と、第２の薄膜トランジスタ5
0bのソース電極とを兼ねている。この表示電極基板51の
等価回路図は第４図に示されており、表示電極基板51は
前述した表示電極基板21と全く同様に動作する。
このような薄膜トランジスタ50a,50bにおいては、そ
のチャネル幅W2a,W2bはゲートバスランイン56の幅によ
ってほぼ決定されるが、そのチャネル長L2a,L2bは配線
のための面積を増大することなく、自由に設定すること
ができる。したがって所望の電気的特性を有する薄膜ト
ランジスタ50a,50bを形成するにあたって、配線などの
ためだけに必要な面積を増大することなく形成すること
ができる。このため薄膜トランジスタ50a,50bの短絡欠
陥に起因する絵素欠陥を防止するとともに、絵素電極52
の有効面積を増大することができ、表示品位を向上する
ことができる。また表示電極基板51を用いた表示装置に
おいて、画像の高精細化を図ることも可能となる。
のチャネル幅W2a,W2bはゲートバスランイン56の幅によ
ってほぼ決定されるが、そのチャネル長L2a,L2bは配線
のための面積を増大することなく、自由に設定すること
ができる。したがって所望の電気的特性を有する薄膜ト
ランジスタ50a,50bを形成するにあたって、配線などの
ためだけに必要な面積を増大することなく形成すること
ができる。このため薄膜トランジスタ50a,50bの短絡欠
陥に起因する絵素欠陥を防止するとともに、絵素電極52
の有効面積を増大することができ、表示品位を向上する
ことができる。また表示電極基板51を用いた表示装置に
おいて、画像の高精細化を図ることも可能となる。
上述したように本実施例において、２つの薄膜トラン
ジスタを直列に接続した冗長構造を有しているので、薄
膜トランジスタの短絡欠陥に起因する絵素欠陥を防止す
ることができ、表示電極基板の製造歩留まりを向上する
ことができる。
ジスタを直列に接続した冗長構造を有しているので、薄
膜トランジスタの短絡欠陥に起因する絵素欠陥を防止す
ることができ、表示電極基板の製造歩留まりを向上する
ことができる。
本実施例においては、ゲートバスラインをゲート電極
としてゲートバスライン上に薄膜トランジスタを形成す
る場合について説明したけれども、ゲートバスラインか
らソースバスラインに平行に枝状の配線を形成し、この
配線をゲート電極として薄膜トランジスタを形成するよ
うに構成することもできる。また直列に接続される薄膜
トランジスタの数は２個以上であれば幾つであってもよ
い。しかも直列に接続された薄膜トランジスタを複数組
だけ並列に接続するように構成することも可能である。
としてゲートバスライン上に薄膜トランジスタを形成す
る場合について説明したけれども、ゲートバスラインか
らソースバスラインに平行に枝状の配線を形成し、この
配線をゲート電極として薄膜トランジスタを形成するよ
うに構成することもできる。また直列に接続される薄膜
トランジスタの数は２個以上であれば幾つであってもよ
い。しかも直列に接続された薄膜トランジスタを複数組
だけ並列に接続するように構成することも可能である。
発明の効果 本発明によれば、ソースバスラインから供給される信
号を直列に接続された複数のトランジスタを介して前記
絵素電極に供給する表示電極基板において、ゲートバス
ラインが形成された領域に薄膜トランジスタだけでな
く、薄膜トランジスタと薄膜トランジスタを接続する配
線も形成されており、薄膜トランジスタと配線を効率よ
く基板に配置することができ、基板面を有効に用いるこ
とができる。
号を直列に接続された複数のトランジスタを介して前記
絵素電極に供給する表示電極基板において、ゲートバス
ラインが形成された領域に薄膜トランジスタだけでな
く、薄膜トランジスタと薄膜トランジスタを接続する配
線も形成されており、薄膜トランジスタと配線を効率よ
く基板に配置することができ、基板面を有効に用いるこ
とができる。
第１図は本発明の前提となる技術の表示電極基板21の一
部構成を示す平面図、第２図は第１図の切断面線II−II
から見た断面図、第３図は第１図の切断面線III−IIIか
ら見た断面図、第４図は本発明に従う表示電極基板の等
価回路図、第５図は本発明の実施例の表示電極基板51の
一部構成を示す平面図、第６図は第５図の切断面線VI−
VIから見た断面図、第７図は従来技術の冗長構造を有し
ていない表示電極基板の一部構成を示す平面図、第８図
は第７図の切断面線Ｘ−Ｘから見た断面図、第９図は従
来の技術の冗長構造を有している表示電極基板の一部構
成を示す平面図である。 20a,20b,50a,50b……薄膜トランジスタ、21,51……表示
電極基板、22,52……絵素電極、25,55……ガラス基板、
26,56……ゲートバスライン、27a,27b,57a,57b……ゲー
ト絶縁層、28a,28b,58a,58b;30a,30b,60a,60b;31a,31b,
61a,61b……半導体層、33a,33b,63a……ソース電極、34
a,34b,64b……ドレイン電極、35,65……ソースバスライ
ン、43,44,73……配線
部構成を示す平面図、第２図は第１図の切断面線II−II
から見た断面図、第３図は第１図の切断面線III−IIIか
ら見た断面図、第４図は本発明に従う表示電極基板の等
価回路図、第５図は本発明の実施例の表示電極基板51の
一部構成を示す平面図、第６図は第５図の切断面線VI−
VIから見た断面図、第７図は従来技術の冗長構造を有し
ていない表示電極基板の一部構成を示す平面図、第８図
は第７図の切断面線Ｘ−Ｘから見た断面図、第９図は従
来の技術の冗長構造を有している表示電極基板の一部構
成を示す平面図である。 20a,20b,50a,50b……薄膜トランジスタ、21,51……表示
電極基板、22,52……絵素電極、25,55……ガラス基板、
26,56……ゲートバスライン、27a,27b,57a,57b……ゲー
ト絶縁層、28a,28b,58a,58b;30a,30b,60a,60b;31a,31b,
61a,61b……半導体層、33a,33b,63a……ソース電極、34
a,34b,64b……ドレイン電極、35,65……ソースバスライ
ン、43,44,73……配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森本 弘 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 音琴 秀則 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 昭64−50028（ＪＰ，Ａ) 特開 昭63−151083（ＪＰ，Ａ) 特開 昭61−261774（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 500 H01L 29/786
Claims (1)
- 【請求項１】絶縁性基板上に、絵素電極と、薄膜トラン
ジスタと、該薄膜トランジスタに接続されるゲートバス
ライン及びソースバスラインとが設けられ、該ソースバ
スラインから供給される信号を直列に接続された複数の
トランジスタを介して前記絵素電極に供給する表示電極
基板において、 前記直列に接続された複数のトランジスタは、前記ゲー
トバスラインが形成された領域に設けられた第１の薄膜
トランジスタと第２のトランジスタとを有し、第１の薄
膜トランジスタのドレイン電極と第２の薄膜トランジス
タのソース電極とが前記ゲートバスラインが形成された
領域で電気的に接続されていることを特徴とする表示電
極基板。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064289A JP2834756B2 (ja) | 1989-01-18 | 1989-01-18 | 表示電極基板 |
| EP90300520A EP0379366B1 (en) | 1989-01-18 | 1990-01-18 | A display electrode substrate |
| DE69012356T DE69012356T2 (de) | 1989-01-18 | 1990-01-18 | Elektrodensubstrat für eine Anzeige. |
| US07/816,856 US5410164A (en) | 1989-01-18 | 1992-01-02 | Display electrode substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064289A JP2834756B2 (ja) | 1989-01-18 | 1989-01-18 | 表示電極基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02189522A JPH02189522A (ja) | 1990-07-25 |
| JP2834756B2 true JP2834756B2 (ja) | 1998-12-14 |
Family
ID=11755866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1064289A Expired - Lifetime JP2834756B2 (ja) | 1989-01-18 | 1989-01-18 | 表示電極基板 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5410164A (ja) |
| EP (1) | EP0379366B1 (ja) |
| JP (1) | JP2834756B2 (ja) |
| DE (1) | DE69012356T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2794678B2 (ja) | 1991-08-26 | 1998-09-10 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| CN1161646C (zh) * | 1994-06-02 | 2004-08-11 | 株式会社半导体能源研究所 | 有源矩阵显示器和电光元件 |
| JP3312083B2 (ja) | 1994-06-13 | 2002-08-05 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US5608557A (en) * | 1995-01-03 | 1997-03-04 | Xerox Corporation | Circuitry with gate line crossing semiconductor line at two or more channels |
| US5929464A (en) * | 1995-01-20 | 1999-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electro-optical device |
| JPH09298305A (ja) * | 1996-05-08 | 1997-11-18 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタおよびかかる薄膜トランジスタを有する液晶表示装置 |
| US5808317A (en) * | 1996-07-24 | 1998-09-15 | International Business Machines Corporation | Split-gate, horizontally redundant, and self-aligned thin film transistors |
| JP5004606B2 (ja) * | 2006-05-31 | 2012-08-22 | 株式会社ジャパンディスプレイイースト | 表示装置 |
| US8279151B2 (en) | 2006-05-31 | 2012-10-02 | Hitachi Displays, Ltd. | Display device |
| JP2008060312A (ja) * | 2006-08-31 | 2008-03-13 | Sanyo Electric Co Ltd | 電界効果型トランジスタおよびその製造方法 |
| US7842920B2 (en) * | 2006-12-14 | 2010-11-30 | Dcg Systems, Inc. | Methods and systems of performing device failure analysis, electrical characterization and physical characterization |
| CN103811503A (zh) | 2014-02-19 | 2014-05-21 | 合肥鑫晟光电科技有限公司 | 阵列基板及制备方法、显示面板 |
| US11209707B2 (en) * | 2019-10-22 | 2021-12-28 | Sharp Kabushiki Kaisha | Display device |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4775861A (en) * | 1984-11-02 | 1988-10-04 | Nec Corporation | Driving circuit of a liquid crystal display panel which equivalently reduces picture defects |
| EP0182645B1 (en) * | 1984-11-16 | 1991-01-23 | Matsushita Electric Industrial Co., Ltd. | Active matrix circuit for liquid crystal displays |
| JPS61174508A (ja) * | 1985-01-30 | 1986-08-06 | Seiko Epson Corp | 液晶表示素子 |
| JPH0740101B2 (ja) * | 1985-04-23 | 1995-05-01 | 旭硝子株式会社 | 薄膜トランジスタ |
| JPH06103372B2 (ja) * | 1985-05-16 | 1994-12-14 | 旭硝子株式会社 | 薄膜能動素子基板 |
| JPS62135814A (ja) * | 1985-12-10 | 1987-06-18 | Fuji Electric Co Ltd | 液晶マトリクス表示装置 |
| JP2563774B2 (ja) * | 1985-12-19 | 1996-12-18 | セイコーエプソン株式会社 | 投写型表示装置 |
| KR900004989B1 (en) * | 1986-09-11 | 1990-07-16 | Fujitsu Ltd | Active matrix type display and driving method |
| JPS63151083A (ja) * | 1986-12-16 | 1988-06-23 | Hitachi Ltd | 薄膜半導体装置 |
| US4762398A (en) * | 1987-01-26 | 1988-08-09 | Hosiden Electronics Co., Ltd. | Pixel transistor free of parasitic capacitance fluctuations from misalignment |
| JPS63263743A (ja) * | 1987-04-22 | 1988-10-31 | Alps Electric Co Ltd | 薄膜トランジスタアレイおよびその製法 |
| GB2206721A (en) * | 1987-07-03 | 1989-01-11 | Philips Electronic Associated | Active matrix display device |
| JPS6450028A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Thin film transistor substrate |
| JPH01161316A (ja) * | 1987-12-18 | 1989-06-26 | Sharp Corp | 液晶表示装置の検査方法 |
| US4917467A (en) * | 1988-06-16 | 1990-04-17 | Industrial Technology Research Institute | Active matrix addressing arrangement for liquid crystal display |
-
1989
- 1989-01-18 JP JP1064289A patent/JP2834756B2/ja not_active Expired - Lifetime
-
1990
- 1990-01-18 EP EP90300520A patent/EP0379366B1/en not_active Expired - Lifetime
- 1990-01-18 DE DE69012356T patent/DE69012356T2/de not_active Expired - Fee Related
-
1992
- 1992-01-02 US US07/816,856 patent/US5410164A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0379366A1 (en) | 1990-07-25 |
| JPH02189522A (ja) | 1990-07-25 |
| EP0379366B1 (en) | 1994-09-14 |
| DE69012356D1 (de) | 1994-10-20 |
| US5410164A (en) | 1995-04-25 |
| DE69012356T2 (de) | 1995-03-16 |
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