JP2002090775A - マトリクスアレイ基板 - Google Patents

Abstract

(57)【要約】 【課題】 平面表示装置等に用いられるマトリクスア
レイ基板であって、画素電極の延在部が走査線に重ねら
れて補助容量を形成するものにおいて、画素開口率を低
下させることなく、補助容量を所定のレベルに設定でき
るものを提供する。 【解決手段】一の画素電極５-1から延在されて、前段の
走査線１１-2をまたぐように覆う画素電極延在部５１-1
に、矩形状の開口５２を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に代
表される平面表示装置等に用いられるマトリクスアレイ
基板に関する。

【０００２】

【従来の技術】近年、液晶表示装置等の平面表示装置
は、薄型、軽量、低消費電力の特徴を生かして、パーソ
ナル・コンピュータ、ワードプロセッサあるいはＴＶ等
の表示装置として、更に投射型の表示装置として各種分
野で利用されている。

【０００３】中でも、各画素電極にスイッチ素子が電気
的に接続されて成るアクティブマトリクス型表示装置
は、隣接画素間でクロストークのない良好な表示画像を
実現できることから、盛んに研究・開発が行われてい
る。

【０００４】以下に、光透過型のアクティブマトリクス
型液晶表示装置を例にとり、その構成について簡単に説
明する。

【０００５】一般に、アクティブマトリクス型液晶表示
装置は、マトリクスアレイ基板（以下アレイ基板と呼
ぶ）と対向基板とが所定の間隔をなすよう近接配置さ
れ、この間隔中に、両基板の表層に設けられた配向膜を
介して液晶層が保持されて成っている。

【０００６】アレイ基板においては、ガラス等の透明絶
縁基板上に、上層の金属配線パターンとして例えば複数
本の信号線と、下層の金属配線パターンとして例えば複
数本の走査線とが絶縁膜を介して格子状に配置され、格
子の各マス目に相当する領域にＩＴＯ(Indium-Tin-Oxid
e)等の透明導電材料からなる画素電極が配される。そし
て、格子の各交点部分には、各画素電極を制御するスイ
ッチング素子が配されている。スイッチング素子が薄膜
トランジスタ（以下、ＴＦＴと略称する。）である場合
には、ＴＦＴのゲート電極は走査線に、ドレイン電極は
信号線にそれぞれ電気的に接続され、さらにソース電極
は画素電極に電気的に接続されている。

【０００７】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯ等から成る対向電極が配置され、またカラー表示
を実現するのであればカラーフィルタ層が配置されて構
成されている。

【０００８】アクティブマトリクス型液晶表示装置の高
い表示品位を確保するためには、アレイ基板において、
画素電極に充分な補助容量（保持容量Ｃｓ）を付加する
必要がある。

【０００９】従前は、走査線と走査線との間ごとに、走
査線と略平行に延びる補助容量線を走査線形成工程と同
一の工程にて設けていた。ところが、補助容量線を設け
るとそれだけ画素開口率が低下してしまう。

【００１０】そのため、特開平９−１６００７６では、
画素電極の縁部と、走査線及びその延在部とを重ね合わ
せてこれらの間で補助容量を形成することが提案されて
いる。ところが、この場合、アレイ基板製造のパターニ
ング工程において画素電極のパターンと走査線のパター
ンとの位置ずれが生じた場合、形成される補助容量が変
動してしまい、設計どおりの表示性能を安定して得るの
が難しい。また、ゲート電極からの延在部を設ける場合
には画素開口率を損なうことがある。

【００１１】そこで、図６に示すように、走査線１１を
跨（また）ぐ領域に画素電極５の延在部５１を設けるこ
とが行なわれている。詳しくは、ある一つの画素電極５
-1を挟む二つの走査線１１-1,１１-2のうち、該画素電
極のスイッチングに関与しない方の走査線１１-2と、該
画素電極５-1の延在部５１-1とを重ね合わせるにあた
り、この延在部５１-1が走査線１１-2を越えるところま
で延びている。

【００１２】

【発明が解決しようとする課題】しかし、このように画
素電極５を延在させて補助容量を形成した場合、以下に
説明する理由により、補助容量が必要な程度以上に増大
してしまうことがあった。

【００１３】必要な補助容量は、画素電極５の本体と対
向電極との間で形成される液晶容量や、ＴＦＴの寸法の
みならず、液晶表示装置の駆動方法にも依存する。例え
ば、突き抜け電圧補償駆動と呼ばれる駆動方法を採用す
る場合、一般的に必要な補助容量の値は小さくなる。

【００１４】特に、大型の液晶表示装置でこのような駆
動方法を適用するときには、画素数が多いために走査線
の時定数が増大してしまうので、一般には、画素開口率
を犠牲にしてでも、走査線の幅を大きくすることにより
対処している。走査線をより低抵抗のものに変更するの
は通常容易でないのからである。したがって、このよう
な場合、ゲート線の幅の増大に伴い、補助容量はさらに
増大してしまい、適した値との開きが大きくなってしま
う。画素電極に対する書き込み不足が生じないようにす
るためにはＴＦＴを大型化することが必要となるが、Ｔ
ＦＴ配置個所の面積が増大する分だけ画素開口率が低下
することとなる。

【００１５】画素電極延在部５１の走査線に沿った寸法
Ｄを小さくするということも考えられるが、この場合、
補助容量の変動を防ぐためには、延在部５１の個所以外
で、画素電極５と走査線１１との間に位置合せマージン
を考慮した間隔を設ける必要があり、この分だけ画素開
口率が低下してしまうこととなる。

【００１６】従来の技術のアレイ基板には、以下のよう
な問題もあった。

【００１７】アレイ基板の検査の際、スイッチング素子
の不良に起因する画素欠陥が発見された場合には、該画
素に係る画素電極と、信号線に沿った方向の隣の画素電
極とを電気的に接続するリペアが行なわれており、この
ためのリペア回路はタンデムリペア回路６と呼ばれてい
る。このようなリペアを行なった場合、画素電極５の電
気容量は２倍になってしまうので、ＴＦＴに対する負荷
が増大してしまう。そのため、画素電極延在部５１をレ
ーザーにより切断して除去することが試みられている。
ところが、切断距離が長いと、それだけ、画素電極５と
走査線１１との短絡が生じる確率が高くなり、リペアに
よる歩留まりが低下していた。

【００１８】本発明は、上記問題点に鑑みなされたもの
であり、平面表示装置等に用いられるマトリクスアレイ
基板であって、画素電極の延在部が走査線に重ねられて
補助容量を形成するものにおいて、画素開口率を低下さ
せることなく、補助容量を所定のレベルに設定できるも
のを提供する。また、同時に、タンデムリペア回路によ
るリペアを容易かつ確実に行なえるものを提供する。

【００１９】

【課題を解決するための手段】請求項１記載の発明のア
レイ基板は、略平行に配列される複数の走査線と、この
走査線に略直交して配列される複数の信号線と、これら
走査線及び信号線により画されるマトリクス状の各領域
に配置される画素電極と、この画素電極ごとに配置され
前記信号線から該画素電極への信号入力をスイッチング
するスイッチング素子とからなり、一の前記走査線とそ
の隣の前記走査線により挟まれ前記一の走査線の電流に
よって前記信号入力がスイッチングされる一の前記画素
電極からは、前記隣の走査線に絶縁膜を介して重ねられ
る補助容量形成用の画素電極延在部が延在されているマ
トリクスアレイ基板において、前記画素電極延在部は、
前記隣の走査線における前記一の走査線の側の輪郭線を
挟み込む領域に配置される第１輪郭線挟み込み部と、前
記次の走査線におけるもう一方の輪郭線を挟み込む領域
に配置される第２輪郭線挟み込み部と、これら第１及び
第２輪郭線挟み込み部をこれらの一部において互いに連
結する橋架け部とからなることを特徴とする。

【００２０】上記構成により、画素開口率を低下させる
ことなく、補助容量を所定のレベルに設定できる。ま
た、タンデムリペア回路によるリペアを容易かつ確実に
行なえる。

【００２１】請求項２のアレイ基板は、前記第１輪郭線
挟み込み部及び前記第２輪郭線挟み込み部は、前記走査
線に沿った寸法が略等しいことを特徴とする。

【００２２】このような構成であると、パターニングの
際に位置ずれが生じても走査線との間に形成される補助
容量の変動が生じない。

【００２３】請求項４のアレイ基板は、前記第１及び第
２輪郭線挟み込み部が、これらの前記走査線に沿った方
向の両端部において、前記橋架け部により互いに連結さ
れていることを特徴とする。

【００２４】このような構成であると、タンデムリペア
回路によるリペアの際に、画素電極延在部の不要部分を
容易に切断・分離できるとともに、マスクパターンがシ
ンプルになる。

【００２５】

【発明の実施の形態】実施例のマトリクスアレイ基板１
０について、図１〜３を用いて説明する。

【００２６】図１の平面図にはアレイ基板１０の画素部
分の構成を示し、図２の断面図には図１のＡ−Ａ断面に
おけるアレイ基板の積層構造を示す。また、図３の画素
部分の平面図には、タンデムリペア回路を用いるリペア
の際に、画素電極延在部をレーザーにより切断した後の
様子を示す。

【００２７】実施例の平面表示装置は、画像表示領域の
対角寸法が１３．３インチであってＸＧＡ−ＴＦＴ型の
ノーマリホワイトモードの光透過型液晶表示装置であ
る。

【００２８】この平面表示装置のアレイ基板１０におい
ては、１０２４×３本の信号線３１と、７６８本の走査
線１１が互いに直交するように配列される。走査線１１
及びゲート電極１２を含む下層の金属配線パターンは、
単層のモリブデン−タングステン(Mo-W)合金により形成
され、全体がゲート絶縁膜１７により覆われる。

【００２９】信号線３１と走査線１１とにより区画され
る画素開口ごとにおいて、信号線３１と走査線１１との
交差部近傍に、スイッチング素子としてのＴＦＴ９が配
置される。ＴＦＴ９は、図４に示すように、走査線１１
の延在部１２をゲート電極とする逆スタガ型であって、
このゲート電極１２を覆う個所に、ゲート絶縁膜１７を
介して、半導体活性層としてのアモルファスシリコン(a
-Si:H)層３６が配置される。このアモルファスシリコン
層３６の上には、略中央のチャネル部にチャネル保護膜
２が配置され、チャネル部以外にオーミックコンタクト
層としてのリンドープアモルファスシリコン(n+a-Si:H)
層３７が積層配置される。さらにこの上には、アルミニ
ウム(Al)から成るソース電極３３及びドレイン電極３２
が配置される。これらソース電極３３及びドレイン電極
３２を含む上層の金属配線パターンは、全体が、窒化シ
リコン膜から成る層間絶縁膜４により覆われる。

【００３０】層間絶縁膜４の上には画素開口ごとにＩＴ
Ｏ層からなる画素電極５が配され、層間絶縁膜４を貫く
コンタクトホール４１を介してソース電極３３と電気的
に接続する。

【００３１】図１に示すように、画素電極５には、この
画素電極５に接続するＴＦＴ９から遠い側に、走査線１
１との間で補助容量を形成するための画素電極延在部５
１が形成されている。すなわち、一の画素電極５-1を挟
む二つの走査線１１-1，１１-2のうち、一方(図におけ
る下方）の走査線１１-1が該画素電極５-1に接続するＴ
ＦＴ９-1のスイッチングを駆動する。そして、他方(図
における上方）の走査線１１-2上には、該画素電極５-1
から延在された画素電極延在部５１-1が重ね合わされ
て、これらの間に該一の画素電極５-1のための補助容量
Ｃｓを形成している。

【００３２】以下、説明の便宜のため、走査線１１-2及
び画素電極５-2を、走査線１１-1及び画素電極５-1から
見ての、「前段」の走査線または画素電極と呼ぶことに
する。「前段」は、走査線の駆動の際に先に駆動入力が
行なわれることを意味し、通常、走査線１１-3、１１-
2、１１-1の順で駆動が行なわれる。

【００３３】一の画素電極５-1から延在される画素電極
延在部５１-1は、前段のＴＦＴ９-2近傍以外で前段の走
査線１１-2を跨（また）ぐ領域に配置されるとともに、
走査線１１上に位置する矩形状の開口５２を囲むような
額縁状に形成される。

【００３４】詳しくは、画素電極５-1の本来の端縁５ａ
から縁側状に突き出して、前段の走査線１１-2の一方の
輪郭線１１ａを挟み込む領域を覆う第１輪郭線挟み込み
部５１ａと、前段の走査線１１-2のもう一方の輪郭線１
１ｂを挟み込む領域を覆う第２輪郭線挟み込み部５１ｂ
と、これら第１及び第２輪郭線挟み込み部５１ａ，５１
ｂを互いに連結する２つの橋架け部５１ｃ，５１ｄとか
らなる。

【００３５】第１輪郭線挟み込み部５１ａの開口５２に
沿った端縁、すなわち、輪郭線１１ａに沿った端縁５２
ａは、該輪郭線１１ａと所定の間隔ｄ１をなすように配
置される。この所定の間隔ｄ１は、少なくとも、パター
ニングの際の位置ずれについての想定される最大量の寸
法となるように設定される。

【００３６】同様に、第２輪郭線挟み込み部５１ｂにお
ける、開口５２に沿った端縁５２ｂ、及び、前段の画素
電極５-2の側の端縁５１ｅは、それぞれ、走査線１１-2
の輪郭線１１ｂから所定の間隔ｄ２、ｄ３をなすように
配置される。これらの間隔ｄ２、ｄ３についても、少な
くとも、パターニングの際の位置ずれについての想定最
大量に設定される。

【００３７】ここで、第１輪郭線挟み込み部５１ａ、及
び、第２輪郭線挟み込み部５１ｂは、走査線１１に沿っ
た方向の寸法が略同一である。したがって、走査線１１
を横切る方向（信号線８の方向）にパターニングの際の
位置ずれが生じても、第１輪郭線挟み込み部５１ａと走
査線１１とが重なる面積の増減は、第２輪郭線挟み込み
部５１ｂと走査線１１とが重なる面積の増減により打ち
消されることとなる。また、２つの橋架け部５１ｃ，５
１ｄは、これら第１及び第２輪郭線挟み込み部５１ａ，
５１ｂの間にあるため、走査線１１を横切る方向にパタ
ーンずれが生じても、必ず、全体が走査線１１の両輪郭
線１１ａ及び１１ｄの内側に位置する。

【００３８】したがって、画素電極延在部５１の全体で
は、パターニングの際の位置ずれが起きた場合にも、走
査線１１との間で形成される補助容量は一定に保たれ
る。

【００３９】また、画素電極延在部５１の第１輪郭線挟
み込み部５１ａは、ＴＦＴ９-2の近傍を除いて、画素電
極５-1と前段の走査線１１-2との間を覆うものであるた
め、この領域ではブラックマトリクスを配置する必要が
なく、画素開口率を大きく保つことができる。

【００４０】次に、タンデムリペア回路６について簡単
に説明する。

【００４１】図に示すように、一の画素電極５-1に係る
第２輪郭線挟み込み部５１ｂと、前段の画素電極５-2と
の間ごとにはタンデムリペア回路６が設けられている。
前段の画素電極５-2に係るタンデムリペア回路６-2は、
前段の画素電極５-2に係るＴＦＴ９-2が作動しない不良
である場合に、一の画素電極５-1と前段の画素電極５-2
とを電気的に接続するためのものである。

【００４２】タンデムリペア回路６は、該一の画素電極
５-1に係る第２輪郭線挟み込み部５１ｂに接続するリペ
ア用端子部３５と、前段の画素電極５-2に接続するリペ
ア用端子部３６と、これら端子部３５，３６の間にわた
されたブリッジ状のリペア用フロートパターン１３とか
らなる。

【００４３】次に、図１〜２を用いて、アレイ基板１０
の製造工程の概略を説明する。

【００４４】(1) 第１のパターニング ガラス基板１８上（図２）上に、スパッタ法により、例
えばモリブデン−タングステン合金膜（ＭｏＷ膜）を堆
積させた後、走査線１１、及びその延在部からなるゲー
ト電極１２を形成する。同時に、タンデムリペア回路６
のブリッジ部をなすためのフロートパターン１３を形成
する。

【００４５】(2) 第２のパターニング プラズマＣＶＤ法により、酸化シリコン膜からなる第１
ゲート絶縁膜１５、および、窒化シリコン膜からなる第
２ゲート絶縁膜１６を堆積させ、さらに、ＴＦＴ９の半
導体活性層をなすためのアモルファスシリコン(a-Si:H)
層、及び窒化シリコン膜を連続して堆積させる。

【００４６】この後、窒化シリコン膜をパターニングし
てＴＦＴ９のチャネル部に対応する個所にチャネル保護
膜２を形成する。

【００４７】(3) 第３のパターニング プラズマＣＶＤ法によりリンドープアモルファスシリコ
ン(n+a-Si:H)層３７を堆積し、さらに、スパッタリング
により、例えばアルミニウム(Al)からなる金属層を堆積
させる。この金属層と半導体層を一括してパターニング
することにより、信号線３１、この延在部から成るドレ
イン電極３２、及びソース電極３３を形成する。

【００４８】また、同時に、タンデムリペア回路６のリ
ペア用端子部３５，３６をそれぞれフロートパターンと
して形成する。

【００４９】(4) 第４のパターニング 窒化シリコンから成る層間絶縁膜４を堆積した後、ソー
ス電極３３と画素電極５とを接続させるためのソース−
画素電極間コンタクトホール４１、及び、画素電極５及
びその延在部５１とフロートパターン３５，３６とを接
続するためのフロート−画素電極間コンタクトホール４
５，４６を同時に作成する。

【００５０】(5) 第５のパターニング 透明導電層として、例えばＩＴＯを堆積した後、パター
ニングにより、画素電極５及びその延在部５１を作成す
る。

【００５１】以下に、図３を用いて、リペア工程につい
て説明する。

【００５２】上記のようにして作成されたアレイ基板１
０について検査が行なわれ、ＴＦＴ不良に起因する点欠
陥が発見された場合には、以下のようなリペアが行なわ
れる。

【００５３】前段のＴＦＴ９-2が、アレイ基板１０の検
査の結果動作不良であると判定された場合に、前段の画
素電極５-2に係るタンデムリペア回路６-2を用いて、前
段の画素電極５-2と、前記の一の画素電極５-1とが接続
される。また、このように２つの画素電極５-1，５-2を
接続した場合に、電気容量が過大となるため、補助容量
形成用の、画素電極延在部５１-1，５１-2をなるべく切
り離して、タンデムリペア回路６-2と一の画素電極５-1
を接続する配線部分のみを残すようにする。具体的には
以下のように行なう。

【００５４】（１）タンデムリペア回路６-2による接続 まず、タンデムリペア回路６-2における、フロートパタ
ーン１３とリペア端子部３５，３６とが重なる個所に、
レーザー光を照射する。レーザー光照射により、低融点
金属からなるリペア端子部３５，３６が溶融するととも
に、ゲート絶縁膜１５，１６が貫かれて、リペア端子部
３５，３６の接続が行なわれる。

【００５５】（２）前段の画素電極５-2に係る画素電極
延在部の切断 次いで、レーザー光照射により、前段の画素電極５-2の
画素電極延在部５１-2に含まれる橋架け部５１ｃ及び５
１ｄについて、画素電極５-2本体側の根元の部分ｃ１及
びｃ２で切断を行なう。これにより、前段の画素電極５
-2の画素電極延在部５１-2は、第１輪郭線挟み込み部５
１ａを除き、ほぼ全体が分離される。

【００５６】このとき、レーザー切断の寸法は、橋架け
部５１ｃ及び５１ｄの幅だけであるため、画素電極５と
走査線１１との短絡が生じる確率は著しく低くなってい
る。

【００５７】（３）一の画素電極５-1に係る画素電極延
在部の切断 一方では、レーザー光照射により、前記一の画素電極５
-1に係る第２輪郭線挟み込み部５１ｂについて、タンデ
ムリペア回路６-2のリペア端子部３５の近傍ｃ３で切断
を行なう。この切断の際には、リペア端子部３５からこ
れに近い方の橋架け部５１ｃに至るリペア接続配線部分
５１ｂ’と、リペア端子部３５に隣接する個所からもう
一方の橋架け部５１ｄに至る非配線部分５１ｂ”とに分
離する。

【００５８】他方では、この非配線部分５１ｂ”に接続
する橋架け部５１ｂについて画素電極５１-1本体側に根
元の部分ｃ４でレーザー光による切断を行なう。

【００５９】これにより、前記一の画素電極５-1に係る
第２輪郭線挟み込み部５１ｂの大部分、及び一方の橋架
け部５１ｄのほぼ全体が、画素電極５１-1から分離され
る。

【００６０】このとき、レーザー切断の寸法は、第２輪
郭線挟み込み部５１ｂ及び橋架け部５１ｄの幅だけであ
るため、画素電極５と走査線１１との間で短絡が生じる
確率は著しく低くなっている。

【００６１】以上に説明したように、上記実施例による
と、パターニングの際の位置ずれによる補助容量の変動
が生じないようにし、かつ画素開口率を高く保ちつつ、
補助容量の大きさを、適宜、容易に低減させることがで
きる。

【００６２】また、タンデムリペア回路によるリペアを
行なう際に、画素電極延在部をなるべく切断除去する操
作を、より容易に行なうことができるとともに、レーザ
ー照射による切断工程に起因する画素電極と走査線との
短絡を充分に防止することができる。

【００６３】さらに、画素電極及びその延在部をパター
ニングするマスクパターンにあっては、開口５２を追加
するだけであり、マスクパターンが複雑になることはほ
とんどない。

【００６４】次に、変形例について、図４〜５に示す。

【００６５】図４に示す第１の変形例では、上記実施例
と同様の構成において、橋架け部５１ｃ及び５１ｄが、
第１及び第２輪郭線挟み込み部５１ａ，５１ｂの両端よ
り内側にずらして配置されている。すなわち、画素電極
延在部５１の全体では、はしご（梯子）状をなしてい
る。

【００６６】図５に示す第２の変形例では、上記実施例
と同様の構成において、リペア端子部３５から遠い方の
橋架け部５１ｄが省略されている。すなわち、画素電極
延在部５１の全体では、コの字状をなしている。

【００６７】これら変形例によっても、上記実施例とほ
ぼ同様の効果が得られる。

【００６８】

【発明の効果】平面表示装置等に用いられるマトリクス
アレイ基板であって、画素電極の延在部が走査線に重ね
られて補助容量を形成するものにおいて、画素開口率を
低下させることなく、補助容量を所定のレベルに設定で
きるものを提供する。また、同時に、タンデムリペア回
路によるリペアを容易かつ確実に行なうことができる。

【図面の簡単な説明】

【図１】アレイ基板の画素部分の構成を示す平面図であ
る。

【図２】アレイ基板の積層構造を示すための、図１のＡ
−Ａ断面における縦断面図である。

【図３】タンデムリペア回路を用いるリペア後の様子を
示す、図１に対応する平面図である。

【図４】第１の変形例のアレイ基板を示す、図１に対応
する平面図である。

【図５】第２の変形例のアレイ基板を示す、図１に対応
する平面図である。

【図６】従来例のアレイ基板を示す、図１に対応する平
面図である。

【符号の説明】

１０ アレイ基板 １１ 走査線 １２ ゲート電極 １３ リペア用フロートパターン ２ チャネル保護膜 ３１ 信号線 ３２ ドレイン電極 ３３ ソース電極 ３５，３６ リペア用端子部 ４５，４６ コンタクトホール ５ 画素電極 ５１ 補助容量形成用の画素電極延在部 ５２ 画素電極延在部の抜き部分 ６ タンデムリペア回路 ９ ＴＦＴ ｃ１〜ｃ４ レーザーによる切断個所

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA26 JA34 JA37 JA41 JA45 JB05 JB22 JB31 JB63 JB71 NA12 NA29 5C094 AA10 AA42 AA43 AA48 BA03 BA43 CA19 DA13 DA15 DB01 DB04 EA01 EA04 EA05 EA10 EB02 FA01 FA02 FB12 FB14 FB15 GB10 5F110 AA16 AA26 AA30 BB01 CC07 DD02 EE06 EE44 FF02 FF03 FF09 FF30 GG02 GG15 GG45 HK03 HK09 HK16 HK21 HK25 HK33 HK35 HL07 NN02 NN12 NN24 NN35 NN72 NN73 QQ30

Claims (9)

【特許請求の範囲】
1. 【請求項１】略平行に配列される複数の走査線と、この
   走査線に略直交して配列される複数の信号線と、これら
   走査線及び信号線により画されるマトリクス状の各領域
   に配置される画素電極と、前記画素電極ごとに前記走査
   線と前記信号線の各交点近傍に設けられ前記走査線の電
   流にしたがって信号入力を行なうスイッチング素子と、 第１及び第２の前記走査線に挟まれ該第１の走査線の電
   流にしたがい信号入力される第１の画素電極から、前記
   第２の走査線の電流にしたがって前記信号入力が行なわ
   れる第２の前記画素電極の側へと延在されて、前記第２
   の走査線に絶縁膜を介して重ねられる補助容量形成用の
   延在部とを備えるマトリクスアレイ基板において、 前記延在部は、前記第２の走査線における前記第１の走
   査線の側の輪郭線を挟み込む領域に配置される第１輪郭
   線挟み込み部と、この第１輪郭線挟み込み部から離間さ
   れて前記第２の走査線におけるもう一方の輪郭線を挟み
   込む領域に配置される第２輪郭線挟み込み部と、これら
   第１及び第２輪郭線挟み込み部をこれらの一部において
   互いに連結する橋架け部とからなることを特徴とするマ
   トリクスアレイ基板。
2. 【請求項２】前記第１輪郭線挟み込み部及び前記第２輪
   郭線挟み込み部は、前記走査線に沿った寸法が略等しい
   ことを特徴とする請求項１記載のマトリクスアレイ基
   板。
3. 【請求項３】前記橋架け部が前記延在部ごとに２つ以上
   含まれることを特徴とする請求項２記載のマトリクスア
   レイ基板。
4. 【請求項４】前記第１及び第２輪郭線挟み込み部が、こ
   れらの前記走査線に沿った方向の両端部において、前記
   橋架け部により互いに連結されていることを特徴とする
   請求項３記載のマトリクスアレイ基板。
5. 【請求項５】前記第１の画素電極を駆動する前記スイッ
   チング素子が不良である場合に、前記第１の画素電極の
   延在部と、前記第２の画素電極とを電気的に接続するた
   めのタンデムリペア回路が備えられることを特徴とする
   請求項１または２記載のマトリクスアレイ基板。
6. 【請求項６】前記タンデムリペア回路が、前記第２の走
   査線の輪郭と重なる前記第２輪郭線挟み込み部と、前記
   第２の画素電極とを電気的に接続するように配置されて
   いることを特徴とする請求項５記載のマトリクスアレイ
   基板。
7. 【請求項７】前記第１の画素電極と前記第２の画素電極
   とを前記タンデムリペア回路により電気的に接続したリ
   ペア個所を含み、このリペア個所において、前記第２の
   画素電極に係る補助容量形成用の延在部の前記橋架け部
   が全て切断されていることを特徴とする請求項５記載の
   マトリクスアレイ基板。
8. 【請求項８】前記リペア個所において、前記第２の走査
   線の輪郭と重なる前記第２輪郭線挟み込み部は、前記タ
   ンデムリペア回路に直接接続するとともに前記橋架け部
   を介して前記第２の画素電極に接続するリペア接続配線
   部分と、その他の部分とに切断されている場合に、前記
   その他の部分に存在する前記橋架け部も切断されている
   ことを特徴とする請求項７記載のマトリクスアレイ基
   板。
9. 【請求項９】略平行に配列される複数の走査線と、この
   走査線に略直交して配列される複数の信号線と、これら
   走査線及び信号線により画されるマトリクス状の各領域
   に配置される画素電極と、前記画素電極ごとに前記走査
   線と前記信号線の各交点近傍に設けられ前記走査線の電
   流にしたがって信号入力を行なうスイッチング素子と、
   第１及び第２の前記走査線に挟まれ該第１の走査線の電
   流にしたがい信号入力される第１の画素電極から、前記
   第２の走査線の電流にしたがって前記信号入力が行なわ
   れる第２の前記画素電極の側へと延在されて、前記第２
   の走査線に絶縁膜を介して重ねられる補助容量形成用の
   延在部とを備えるマトリクスアレイ基板の製造方法にお
   いて、 前記延在部を、前記第２の走査線における前記第１の走
   査線の側の輪郭線を挟み込む領域に配置される第１輪郭
   線挟み込み部と、前記第２の走査線におけるもう一方の
   輪郭線を挟み込む領域に配置される第２輪郭線挟み込み
   部と、これら第１及び第２輪郭線挟み込み部をこれらの
   一部において互いに連結する橋架け部とにより形成さ
   れ、 補助容量を所望の値に設定するために、前記第１輪郭線
   挟み込み部及び前記第２輪郭線挟み込み部についての前
   記走査線に沿った寸法や位置を変更することなく、前記
   第１輪郭線挟み込み部と前記第２輪郭線挟み込み部との
   間の間隔、または、前記橋架け部の面積を変更している
   ことを特徴とするマトリクスアレイ基板の製造方法。