JPH1048663A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH1048663A JPH1048663A JP20733696A JP20733696A JPH1048663A JP H1048663 A JPH1048663 A JP H1048663A JP 20733696 A JP20733696 A JP 20733696A JP 20733696 A JP20733696 A JP 20733696A JP H1048663 A JPH1048663 A JP H1048663A
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Abstract
(57)【要約】
【課題】 駆動回路一体型の液晶表示装置において、製
造工程の増加を伴うことなく、駆動回路に電源電圧及び
グランド電圧を安定して供給すること。 【解決手段】 本発明の液晶表示装置は、以下の構成を
備える。即ち、一対の信号線駆動回路２３、２４は、ア
レイ基板２７上の互いに対向する二辺に沿って配置さ
れ、一対の走査線駆動回路２５、２６は、互い対向する
他の二辺に沿って配置される。表示領域２２は、これら
の駆動回路の間に挟まれたアレイ基板上に配置される。
走査線駆動回路２５、２６の電源電圧配線２０ｄは、走
査線１５と独立に且つ走査線１５と平行に配置された第
一の補助容量配線１６ｅを介して互いに接続され、更
に、走査線駆動回路２５、２６のグランド電源電圧配線
２１ｄは、第二の補助容量配線１６ｆを介して互いに接
続される。また、第一の補助容量配線１６ｅと第二の補
助容量線１６ｆとは交互に配列される。
造工程の増加を伴うことなく、駆動回路に電源電圧及び
グランド電圧を安定して供給すること。 【解決手段】 本発明の液晶表示装置は、以下の構成を
備える。即ち、一対の信号線駆動回路２３、２４は、ア
レイ基板２７上の互いに対向する二辺に沿って配置さ
れ、一対の走査線駆動回路２５、２６は、互い対向する
他の二辺に沿って配置される。表示領域２２は、これら
の駆動回路の間に挟まれたアレイ基板上に配置される。
走査線駆動回路２５、２６の電源電圧配線２０ｄは、走
査線１５と独立に且つ走査線１５と平行に配置された第
一の補助容量配線１６ｅを介して互いに接続され、更
に、走査線駆動回路２５、２６のグランド電源電圧配線
２１ｄは、第二の補助容量配線１６ｆを介して互いに接
続される。また、第一の補助容量配線１６ｅと第二の補
助容量線１６ｆとは交互に配列される。
Description
【０００１】
【発明の属する技術分野】本発明は、アレイ基板上に駆
動回路が組込まれたいわゆる駆動回路一体型の液晶表示
装置に係り、特に、その駆動回路の構成に関する。
動回路が組込まれたいわゆる駆動回路一体型の液晶表示
装置に係り、特に、その駆動回路の構成に関する。
【０００２】
【従来の技術】図１１に、いわゆる駆動回路一体型の液
晶表示装置の一般的な構成図を示す。なお、図１１で
は、本願発明と従来技術との差異の理解を容易にするた
め、アレイ基板上における電源電圧配線１７、２０、グ
ランド電圧配線１８、２１、及び補助容量線１９、１６
の配置の状態に重点を置いて示してある。
晶表示装置の一般的な構成図を示す。なお、図１１で
は、本願発明と従来技術との差異の理解を容易にするた
め、アレイ基板上における電源電圧配線１７、２０、グ
ランド電圧配線１８、２１、及び補助容量線１９、１６
の配置の状態に重点を置いて示してある。
【０００３】信号線１４と走査線１５の各交差部には、
各画素のスイッチング素子として用いられる薄膜トラン
ジスタ（以下、ＴＦＴと記す）１１が形成され、ＴＦＴ
（１１）のソース電極には画素電極１２が接続される。
信号線１４からＴＦＴ（１１）を介して画素電極１２に
供給された映像信号は、主として、画素電極１２と対向
電極（図示せず）との間の容量、及び画素電極１２と補
助容量線１６との間の補助容量１３に蓄積され、入力さ
れた映像信号に応じて、画素電極１２と対向電極の間に
挟まれた液晶層が駆動される。その結果、入力された映
像信号に対応して各画素により表示が行われる。
各画素のスイッチング素子として用いられる薄膜トラン
ジスタ（以下、ＴＦＴと記す）１１が形成され、ＴＦＴ
（１１）のソース電極には画素電極１２が接続される。
信号線１４からＴＦＴ（１１）を介して画素電極１２に
供給された映像信号は、主として、画素電極１２と対向
電極（図示せず）との間の容量、及び画素電極１２と補
助容量線１６との間の補助容量１３に蓄積され、入力さ
れた映像信号に応じて、画素電極１２と対向電極の間に
挟まれた液晶層が駆動される。その結果、入力された映
像信号に対応して各画素により表示が行われる。
【０００４】表示領域２２の周囲、即ちアレイ基板２７
の周縁部には、各辺に沿って、信号線１４あるいは走査
線１５に各種信号を供給するための信号線駆動回路２
３、２４、及び走査線駆動回路２５、２６が形成され
る。各駆動回路は、更にアレイ基板２７の外部より、イ
ンターフェース部２８を経由してタイミング制御信号、
映像信号、電源電圧、グランド電圧等の供給を受ける。
なお、インターフェース部２８には、通常、ＯＬＢ（Ou
ter Lead Bonding）が用いられる。
の周縁部には、各辺に沿って、信号線１４あるいは走査
線１５に各種信号を供給するための信号線駆動回路２
３、２４、及び走査線駆動回路２５、２６が形成され
る。各駆動回路は、更にアレイ基板２７の外部より、イ
ンターフェース部２８を経由してタイミング制御信号、
映像信号、電源電圧、グランド電圧等の供給を受ける。
なお、インターフェース部２８には、通常、ＯＬＢ（Ou
ter Lead Bonding）が用いられる。
【０００５】上記の様に、駆動回路一体型の液晶表示装
置では、表示部２２の周囲のアレイ基板２７上に画素駆
動用の回路を形成するため、駆動回路を構成する各素子
の形成工程は、表示領域を構成するＴＦＴ、画素電極及
び各種の配線等の形成と同時に行われるのが一般的であ
る。
置では、表示部２２の周囲のアレイ基板２７上に画素駆
動用の回路を形成するため、駆動回路を構成する各素子
の形成工程は、表示領域を構成するＴＦＴ、画素電極及
び各種の配線等の形成と同時に行われるのが一般的であ
る。
【０００６】この様に、駆動回路と表示領域とがアレイ
基板上に一体的に形成されるので、低コスト化及びコン
パクト化には効果がある。その一方、全体の低コスト化
を実現するためには、外部駆動方式の回路においては一
般的な、多層配線あるいは鍍金による配線厚膜化などの
様な配線の低抵抗化の手法は、製造工程の複雑化を避け
る意味から採用することができない。このため、駆動回
路一体型の液晶表示装置においては、低抵抗化された配
線構造を駆動回路に採用することは、これまで十分には
行われてはいなかった。特に、駆動回路を正常に動作さ
せる上で重要な要因となる電源電圧配線及びグランド電
圧配線を十分に低抵抗化することができないことは、駆
動回路の高速化や、駆動回路の安定動作を妨げる一因と
なっていた。
基板上に一体的に形成されるので、低コスト化及びコン
パクト化には効果がある。その一方、全体の低コスト化
を実現するためには、外部駆動方式の回路においては一
般的な、多層配線あるいは鍍金による配線厚膜化などの
様な配線の低抵抗化の手法は、製造工程の複雑化を避け
る意味から採用することができない。このため、駆動回
路一体型の液晶表示装置においては、低抵抗化された配
線構造を駆動回路に採用することは、これまで十分には
行われてはいなかった。特に、駆動回路を正常に動作さ
せる上で重要な要因となる電源電圧配線及びグランド電
圧配線を十分に低抵抗化することができないことは、駆
動回路の高速化や、駆動回路の安定動作を妨げる一因と
なっていた。
【０００７】以上の問題を解決する一般的方法として、
配線幅の拡大による低抵抗化が挙げられる。この方法を
用いることにより、配線幅の拡大に反比例して配線抵抗
を減らすことが可能となり、製造工程の簡略化に伴う配
線の高抵抗化をある程度補うことができる。しかしなが
ら、この方法を用いた場合、駆動回路内における配線面
積の占める割合が増大するので、駆動回路一体型液晶表
示装置の特徴の一つであった表示装置のコンパクト化の
効果が損なわれる。
配線幅の拡大による低抵抗化が挙げられる。この方法を
用いることにより、配線幅の拡大に反比例して配線抵抗
を減らすことが可能となり、製造工程の簡略化に伴う配
線の高抵抗化をある程度補うことができる。しかしなが
ら、この方法を用いた場合、駆動回路内における配線面
積の占める割合が増大するので、駆動回路一体型液晶表
示装置の特徴の一つであった表示装置のコンパクト化の
効果が損なわれる。
【０００８】また、上記の問題を解決する他の方法とし
て、電源電圧配線１７、２０、及びグランド電圧配線１
８、２１を、アレイ基板上の駆動回路領域内において部
分的にオーバーラップさせることにより、駆動回路領域
内の電源電圧配線とグランド電圧配線との間にバイパス
コンデンサを形成する方法が挙げられる。この方法を用
いることにより、配線幅を余り増大させずに、一体型駆
動回路の安定動作を可能とすることができる。しかしな
がら、この方法を用いた場合、安定動作に十分なバイパ
スコンデンサの容量を確保するためには、電源電圧配線
１７、２０とグランド電圧配線１８、２１のオーバーラ
ップ面積を拡大するか、若しくはそれらの間隔を縮める
方法が必要であり、その結果、駆動回路領域の面積の増
大、あるいは電源電圧配線とグランド電圧配線との短絡
不良の増加を招くなどの問題が生じていた。
て、電源電圧配線１７、２０、及びグランド電圧配線１
８、２１を、アレイ基板上の駆動回路領域内において部
分的にオーバーラップさせることにより、駆動回路領域
内の電源電圧配線とグランド電圧配線との間にバイパス
コンデンサを形成する方法が挙げられる。この方法を用
いることにより、配線幅を余り増大させずに、一体型駆
動回路の安定動作を可能とすることができる。しかしな
がら、この方法を用いた場合、安定動作に十分なバイパ
スコンデンサの容量を確保するためには、電源電圧配線
１７、２０とグランド電圧配線１８、２１のオーバーラ
ップ面積を拡大するか、若しくはそれらの間隔を縮める
方法が必要であり、その結果、駆動回路領域の面積の増
大、あるいは電源電圧配線とグランド電圧配線との短絡
不良の増加を招くなどの問題が生じていた。
【０００９】また、上記の問題を解決する他の方法とし
て、アレイ基板外部とのインターフェース２８に近いア
レイ基板２７の外部で、電源電圧配線１７、２０とグラ
ンド電圧配線１８、２１の間にバイパスコンデンサを外
部素子として付加する方法が挙げられる。この方法を用
いることにより、バイパスコンデンサを駆動回路領域の
内部に形成する場合に問題となっていた、駆動回路領域
の面積の増大あるいは配線間の短絡不良の増加を防止す
ることが可能となる。しかしながら、この方法を用いた
場合でも、インターフェース部２８から遠くなるにつれ
て、配線における電圧降下がおこるため、駆動回路の安
定動作を維持することが困難となっていた。
て、アレイ基板外部とのインターフェース２８に近いア
レイ基板２７の外部で、電源電圧配線１７、２０とグラ
ンド電圧配線１８、２１の間にバイパスコンデンサを外
部素子として付加する方法が挙げられる。この方法を用
いることにより、バイパスコンデンサを駆動回路領域の
内部に形成する場合に問題となっていた、駆動回路領域
の面積の増大あるいは配線間の短絡不良の増加を防止す
ることが可能となる。しかしながら、この方法を用いた
場合でも、インターフェース部２８から遠くなるにつれ
て、配線における電圧降下がおこるため、駆動回路の安
定動作を維持することが困難となっていた。
【００１０】また、上記の問題を解決する他の方法とし
て、アレイ基板外部とのインターフェース部をアレイ基
板の周囲に多数形成する方法が挙げられる。この方法を
用いることにより、電源電圧配線、グランド電圧配線の
高抵抗化を防ぎ、駆動回路の安定動作が可能になる。し
かしながら、この方法を用いた場合、インターフェース
部の増加は、表示領域の周辺部の面積の拡大を招くた
め、表示装置のコンパクト化が困難になるなどの欠点を
持っている。
て、アレイ基板外部とのインターフェース部をアレイ基
板の周囲に多数形成する方法が挙げられる。この方法を
用いることにより、電源電圧配線、グランド電圧配線の
高抵抗化を防ぎ、駆動回路の安定動作が可能になる。し
かしながら、この方法を用いた場合、インターフェース
部の増加は、表示領域の周辺部の面積の拡大を招くた
め、表示装置のコンパクト化が困難になるなどの欠点を
持っている。
【００１１】また、これら全般に関わる問題として、画
素の高精細化に伴う駆動回路の高速化や、表示装置のコ
ンパクト化に伴う表示領域周辺部の更なる狭額縁化に、
上記の方法のみでは対応することが困難になって来てい
ると言う問題がある。
素の高精細化に伴う駆動回路の高速化や、表示装置のコ
ンパクト化に伴う表示領域周辺部の更なる狭額縁化に、
上記の方法のみでは対応することが困難になって来てい
ると言う問題がある。
【００１２】例えば、狭額縁化を実現する手法の一つと
して、アレイ基板外部とのインターフェース部を一箇所
にまとめ、表示領域の周辺の駆動回路を片側のみに配置
して、駆動回路部を含めた周辺領域の占有面積を従来の
ほぼ半分にする構成があるが（いわゆる片側駆動方
式）、特に、この様な構成を採用した場合に、電源電圧
及びグランド電圧を安定供給し、駆動回路の高速動作を
維持することは容易ではない。
して、アレイ基板外部とのインターフェース部を一箇所
にまとめ、表示領域の周辺の駆動回路を片側のみに配置
して、駆動回路部を含めた周辺領域の占有面積を従来の
ほぼ半分にする構成があるが（いわゆる片側駆動方
式）、特に、この様な構成を採用した場合に、電源電圧
及びグランド電圧を安定供給し、駆動回路の高速動作を
維持することは容易ではない。
【００１３】
【発明が解決しようとする課題】本発明は、以上の様な
問題を解決するために成されたもので、本発明は、アレ
イ基板上に駆動回路が表示領域とともに一体的に形成さ
れた駆動回路一体型液晶表示装置において、製造工程の
増加を伴うことなく、駆動回路に対して電源電圧及びグ
ランド電圧を安定して供給する事が可能な駆動回路一体
型液晶表示装置を提供することを目的とする
問題を解決するために成されたもので、本発明は、アレ
イ基板上に駆動回路が表示領域とともに一体的に形成さ
れた駆動回路一体型液晶表示装置において、製造工程の
増加を伴うことなく、駆動回路に対して電源電圧及びグ
ランド電圧を安定して供給する事が可能な駆動回路一体
型液晶表示装置を提供することを目的とする
【００１４】
【課題を解決するための手段】本発明の液晶表示装置
は、アレイ基板上に配列された複数の信号線と；信号線
に直交して配列された複数の走査線と；信号線と走査線
によりマトリクス状に区画される各領域に配置された画
素電極と；信号線と走査線の各交点付近に形成され、ソ
ースが画素電極に接続され、ドレインが信号線に接続さ
れ、ゲートが走査線に接続された薄膜トランジスタと；
走査線と独立に配列され、画素電極に対して電気的に容
量結合することにより補助容量を形成する補助容量線
と；アレイ基板上に複数の辺に沿って配置され、走査線
あるいは信号線を駆動する複数の駆動回路と；液晶層を
介して画素電極に対向する対向電極が形成された対向基
板と；を備えた液晶表示装置において、前記アレイ基板
上の一辺に沿って配置された第一の駆動回路の電源電圧
配線と、前記アレイ基板上の他の一辺に沿って配置され
た第二の駆動回路の電源電圧配線とを、前記補助容量線
を介して、互いに接続したことを特徴とする。
は、アレイ基板上に配列された複数の信号線と；信号線
に直交して配列された複数の走査線と；信号線と走査線
によりマトリクス状に区画される各領域に配置された画
素電極と；信号線と走査線の各交点付近に形成され、ソ
ースが画素電極に接続され、ドレインが信号線に接続さ
れ、ゲートが走査線に接続された薄膜トランジスタと；
走査線と独立に配列され、画素電極に対して電気的に容
量結合することにより補助容量を形成する補助容量線
と；アレイ基板上に複数の辺に沿って配置され、走査線
あるいは信号線を駆動する複数の駆動回路と；液晶層を
介して画素電極に対向する対向電極が形成された対向基
板と；を備えた液晶表示装置において、前記アレイ基板
上の一辺に沿って配置された第一の駆動回路の電源電圧
配線と、前記アレイ基板上の他の一辺に沿って配置され
た第二の駆動回路の電源電圧配線とを、前記補助容量線
を介して、互いに接続したことを特徴とする。
【００１５】また、上記の構成に代って、上記の二つの
駆動回路のグランド電圧配線を、前記補助容量線を介し
て互いに接続することもできる。また、上記の構成に代
って、上記の二つの駆動回路の電源電圧配線を補助容量
線の一部（第一の補助容量線）を介して互いに接続する
とともに、上記の二つのの駆動回路のグランド電圧配線
を補助容量線の他の一部（第二の補助容量線）を介して
互いに接続することもできる。
駆動回路のグランド電圧配線を、前記補助容量線を介し
て互いに接続することもできる。また、上記の構成に代
って、上記の二つの駆動回路の電源電圧配線を補助容量
線の一部（第一の補助容量線）を介して互いに接続する
とともに、上記の二つのの駆動回路のグランド電圧配線
を補助容量線の他の一部（第二の補助容量線）を介して
互いに接続することもできる。
【００１６】上記の様に、アレイ基板上の一辺に沿って
配置された第一の駆動回路の電源電圧配線（あるいはグ
ランド電圧配線）と、アレイ基板上の他の一辺に沿って
配置された第二の駆動回路の電源電圧配線（あるいはグ
ランド電圧配線）を、補助容量線を介して互いに接続す
ることにより、駆動回路に電源電圧配線（あるいはグラ
ンド電圧）を安定供給する事が可能となり、アレイ基板
上に表示領域ともに一体的に形成された駆動回路の安定
動作が確保され、表示の高精細化、表示装置の狭額縁化
などの要求に対応することが可能となる。
配置された第一の駆動回路の電源電圧配線（あるいはグ
ランド電圧配線）と、アレイ基板上の他の一辺に沿って
配置された第二の駆動回路の電源電圧配線（あるいはグ
ランド電圧配線）を、補助容量線を介して互いに接続す
ることにより、駆動回路に電源電圧配線（あるいはグラ
ンド電圧）を安定供給する事が可能となり、アレイ基板
上に表示領域ともに一体的に形成された駆動回路の安定
動作が確保され、表示の高精細化、表示装置の狭額縁化
などの要求に対応することが可能となる。
【００１７】また、表示領域の周辺に、一対の信号線駆
動回路及び一対の走査線駆動回路が、それぞれ配置され
る構成の場合、本発明の液晶表示装置は、アレイ基板上
に配列された複数の信号線と；信号線に直交して配列さ
れた複数の走査線と；信号線と走査線によりマトリクス
状に区画される各領域に配置された画素電極と；信号線
と走査線の各交点付近に形成され、ソースが画素電極に
接続され、ドレインが信号線に接続され、ゲートが走査
線に接続された薄膜トランジスタと；各走査線と平行に
且つ各走査線と独立に配列され、画素電極に電気的に容
量結合することにより補助容量を形成する補助容量線
と；アレイ基板上の互いに対向する二つの辺に沿って配
置された一対の信号線駆動回路と；アレイ基板上の互い
に対向する他の二つの辺に沿って配置された一対の走査
線駆動回路と；液晶層を介して画素電極に対向する対向
電極が形成された対向基板と；を備えた液晶表示装置に
おいて、前記一対の走査線駆動回路の電源電圧配線を、
前記補助容量線を介して、互いに接続したことを特徴と
する。
動回路及び一対の走査線駆動回路が、それぞれ配置され
る構成の場合、本発明の液晶表示装置は、アレイ基板上
に配列された複数の信号線と；信号線に直交して配列さ
れた複数の走査線と；信号線と走査線によりマトリクス
状に区画される各領域に配置された画素電極と；信号線
と走査線の各交点付近に形成され、ソースが画素電極に
接続され、ドレインが信号線に接続され、ゲートが走査
線に接続された薄膜トランジスタと；各走査線と平行に
且つ各走査線と独立に配列され、画素電極に電気的に容
量結合することにより補助容量を形成する補助容量線
と；アレイ基板上の互いに対向する二つの辺に沿って配
置された一対の信号線駆動回路と；アレイ基板上の互い
に対向する他の二つの辺に沿って配置された一対の走査
線駆動回路と；液晶層を介して画素電極に対向する対向
電極が形成された対向基板と；を備えた液晶表示装置に
おいて、前記一対の走査線駆動回路の電源電圧配線を、
前記補助容量線を介して、互いに接続したことを特徴と
する。
【００１８】また、上記の構成に代って、前記一対の駆
動回路のグランド電圧配線を、前記補助容量線を介して
互いに接続することもできる。また、上記の構成に代っ
て、前記一対の駆動回路の電源電圧配線を前記補助容量
線の一部（第一の補助容量線）を介して互いに接続する
とともに、前記一対の駆動回路のグランド電圧配線を前
記補助容量線の他の一部（第二の補助容量線）を介して
互いに接続することもできる。なお、この様な構成の場
合、第一の補助容量線と第二の補助容量線とを交互に配
置することが望ましい。
動回路のグランド電圧配線を、前記補助容量線を介して
互いに接続することもできる。また、上記の構成に代っ
て、前記一対の駆動回路の電源電圧配線を前記補助容量
線の一部（第一の補助容量線）を介して互いに接続する
とともに、前記一対の駆動回路のグランド電圧配線を前
記補助容量線の他の一部（第二の補助容量線）を介して
互いに接続することもできる。なお、この様な構成の場
合、第一の補助容量線と第二の補助容量線とを交互に配
置することが望ましい。
【００１９】上記の様に、アレイ基板上の互いに対向す
る二辺に沿って配置された一対の駆動回路の電源電圧配
線（あるいはグランド電圧配線）を、補助容量線を用い
て互いに接続することによって、駆動回路に電源電圧
（あるいはグランド電圧）を安定供給する事が可能とな
り、アレイ基板上に表示領域ともに一体的に形成された
駆動回路の安定動作が確保され、表示の高精細化、表示
装置の狭額縁化などの要求に対応することが可能とな
る。
る二辺に沿って配置された一対の駆動回路の電源電圧配
線（あるいはグランド電圧配線）を、補助容量線を用い
て互いに接続することによって、駆動回路に電源電圧
（あるいはグランド電圧）を安定供給する事が可能とな
り、アレイ基板上に表示領域ともに一体的に形成された
駆動回路の安定動作が確保され、表示の高精細化、表示
装置の狭額縁化などの要求に対応することが可能とな
る。
【００２０】更に、電源電圧配線を互いに接続する補助
容量線（第一の補助容量線）と、グランド電圧配線を互
いに接続する補助容量線（第二の補助容量線）とを、表
示領域内において交互に配列することによって、補助容
量電位の異なる画素が混在することによって生じる光透
過率変化の空間周波数が高くなるため、表示ムラが視認
され難くなる。その結果、補助容量電位の相違に起因す
る表示ムラの発生を最小限に抑える事が可能となる。
容量線（第一の補助容量線）と、グランド電圧配線を互
いに接続する補助容量線（第二の補助容量線）とを、表
示領域内において交互に配列することによって、補助容
量電位の異なる画素が混在することによって生じる光透
過率変化の空間周波数が高くなるため、表示ムラが視認
され難くなる。その結果、補助容量電位の相違に起因す
る表示ムラの発生を最小限に抑える事が可能となる。
【００２１】また、いわゆる片側駆動方式の液晶表示装
置の場合には、本発明の液晶表示装置は、アレイ基板上
に配列された複数の信号線と；信号線に直交して配列さ
れた複数の走査線と；信号線と走査線によりマトリクス
状に区画される各領域に配置された画素電極と；信号線
と走査線の各交点付近に形成され、ソースが画素電極に
接続され、ドレインが信号線に接続され、ゲートが走査
線に接続された薄膜トランジスタと；各走査線と平行に
且つ各走査線と独立に配列され、画素電極に電気的に容
量結合することにより補助容量を形成する補助容量線
と；アレイ基板上の一辺に沿って配置された信号線駆動
回路と；アレイ基板上の他の一辺に沿って配置された走
査線駆動回路と；液晶層を介して画素電極に対向する対
向電極が形成された対向基板と；を備えた液晶表示装置
において、前記信号線駆動回路の電源電圧配線と前記走
査線駆動回路の電源電圧配線とを、前記補助容量線を介
して、互いに接続したことを特徴とする。
置の場合には、本発明の液晶表示装置は、アレイ基板上
に配列された複数の信号線と；信号線に直交して配列さ
れた複数の走査線と；信号線と走査線によりマトリクス
状に区画される各領域に配置された画素電極と；信号線
と走査線の各交点付近に形成され、ソースが画素電極に
接続され、ドレインが信号線に接続され、ゲートが走査
線に接続された薄膜トランジスタと；各走査線と平行に
且つ各走査線と独立に配列され、画素電極に電気的に容
量結合することにより補助容量を形成する補助容量線
と；アレイ基板上の一辺に沿って配置された信号線駆動
回路と；アレイ基板上の他の一辺に沿って配置された走
査線駆動回路と；液晶層を介して画素電極に対向する対
向電極が形成された対向基板と；を備えた液晶表示装置
において、前記信号線駆動回路の電源電圧配線と前記走
査線駆動回路の電源電圧配線とを、前記補助容量線を介
して、互いに接続したことを特徴とする。
【００２２】この場合にも、先と同様に、上記の構成に
代って、前記二つの駆動回路のグランド電圧配線を、前
記補助容量線を介して互いに接続することもできる。ま
た、前記二つの駆動回路の電源電圧配線を補助容量線の
一部（第一の補助容量線）を介して互いに接続するとと
もに、前記二つの駆動回路のグランド電圧配線を補助容
量線の他の一部（第二の補助容量線）を介して互いに接
続することもできる。なお、この様な構成の場合にも、
第一の補助容量線と第二の補助容量線とを交互に配置す
ることが、望ましい。
代って、前記二つの駆動回路のグランド電圧配線を、前
記補助容量線を介して互いに接続することもできる。ま
た、前記二つの駆動回路の電源電圧配線を補助容量線の
一部（第一の補助容量線）を介して互いに接続するとと
もに、前記二つの駆動回路のグランド電圧配線を補助容
量線の他の一部（第二の補助容量線）を介して互いに接
続することもできる。なお、この様な構成の場合にも、
第一の補助容量線と第二の補助容量線とを交互に配置す
ることが、望ましい。
【００２３】即ち、信号線駆動回路の電源電圧配線（あ
るいはグランド電圧配線）と、走査線駆動回路の電源電
圧配線（あるいはグランド電圧配線）とを、補助容量線
を介して互いに接続することによって、それぞれの駆動
回路に電源電圧（あるいはグランド電圧）を安定供給す
る事が可能となり、同様の効果を得ることができる。
るいはグランド電圧配線）と、走査線駆動回路の電源電
圧配線（あるいはグランド電圧配線）とを、補助容量線
を介して互いに接続することによって、それぞれの駆動
回路に電源電圧（あるいはグランド電圧）を安定供給す
る事が可能となり、同様の効果を得ることができる。
【００２４】更に、この様な片側駆動方式の液晶表示装
置の場合には、信号線駆動回路の電源電圧配線と走査線
駆動回路の電源電圧配線とを、信号線駆動回路と走査線
駆動回路が互いに隣接するアレイ基板上の角部付近で互
いに接続するとともに、アレイ基板の縁に沿って、前記
信号線駆動回路が配置された辺の対辺、及び前記走査線
駆動回路が配置された辺の対辺を通る電源電圧配線を設
けて、この電源電圧配線を介して互いに接続し、更に、
信号線駆動回路のグランド電圧配線と走査線駆動回路の
グランド電圧配線とを、アレイ基板上の前記角部付近で
互いに接続するとともに、アレイ基板の縁に沿って、前
記信号線駆動回路が配置された辺の対辺、及び前記走査
線駆動回路が配置された辺の対辺を通るグランド電圧配
線を設けて、このグランド電圧配線を介して互いに接続
する。
置の場合には、信号線駆動回路の電源電圧配線と走査線
駆動回路の電源電圧配線とを、信号線駆動回路と走査線
駆動回路が互いに隣接するアレイ基板上の角部付近で互
いに接続するとともに、アレイ基板の縁に沿って、前記
信号線駆動回路が配置された辺の対辺、及び前記走査線
駆動回路が配置された辺の対辺を通る電源電圧配線を設
けて、この電源電圧配線を介して互いに接続し、更に、
信号線駆動回路のグランド電圧配線と走査線駆動回路の
グランド電圧配線とを、アレイ基板上の前記角部付近で
互いに接続するとともに、アレイ基板の縁に沿って、前
記信号線駆動回路が配置された辺の対辺、及び前記走査
線駆動回路が配置された辺の対辺を通るグランド電圧配
線を設けて、このグランド電圧配線を介して互いに接続
する。
【００２５】上記の構成の場合、駆動回路が配置されて
いないアレイ基板の縁に沿って、電源電圧配線及びグラ
ンド電圧配線を設けることによって、それぞれの駆動回
路に電源電圧及びグランド電圧を安定的に供給すること
ができ、片側駆動方式の液晶表示装置において、表示品
質を向上させる効果がある。
いないアレイ基板の縁に沿って、電源電圧配線及びグラ
ンド電圧配線を設けることによって、それぞれの駆動回
路に電源電圧及びグランド電圧を安定的に供給すること
ができ、片側駆動方式の液晶表示装置において、表示品
質を向上させる効果がある。
【００２６】
【発明の実施の形態】本発明の実施の形態を図面に基い
て詳細に説明する。 （例１）図１は、本発明に基く駆動回路一体型の液晶表
示装置の一例を示す回路構成図である。図中、２２は表
示領域、２３、２４は信号線駆動回路、２５、２６は走
査線駆動回路、２８はアレイ基板の外部とのインターフ
ェース部、１７、２０ａは電源電圧配線、１８、２１ａ
はグランド電圧配線、１４は信号線、１５は走査線、１
６は補助容量線、１１はＴＦＴ（画素ＴＦＴ）、１２は
画素電極、１３は補助容量を表す。
て詳細に説明する。 （例１）図１は、本発明に基く駆動回路一体型の液晶表
示装置の一例を示す回路構成図である。図中、２２は表
示領域、２３、２４は信号線駆動回路、２５、２６は走
査線駆動回路、２８はアレイ基板の外部とのインターフ
ェース部、１７、２０ａは電源電圧配線、１８、２１ａ
はグランド電圧配線、１４は信号線、１５は走査線、１
６は補助容量線、１１はＴＦＴ（画素ＴＦＴ）、１２は
画素電極、１３は補助容量を表す。
【００２７】図１に示す様に、アレイ基板２７の中央部
には表示領域２２が形成され、表示領域２２の周囲に当
るアレイ基板２７の周縁部には、上下一対の信号線駆動
回路２３、２４、及び左右一対の走査線駆動回路２５、
２６がそれぞれ形成される。信号線１４と走査線１５の
各交差部にはＴＦＴ（１１）が形成され、ＴＦＴ（１
１）のゲート電極には走査線１５が、ドレイン電極には
信号線１４が、ソース電極には画素電極１２がそれぞれ
接続される。また、画素電極１２と補助容量線１６との
間で補助容量１３が形成されている。
には表示領域２２が形成され、表示領域２２の周囲に当
るアレイ基板２７の周縁部には、上下一対の信号線駆動
回路２３、２４、及び左右一対の走査線駆動回路２５、
２６がそれぞれ形成される。信号線１４と走査線１５の
各交差部にはＴＦＴ（１１）が形成され、ＴＦＴ（１
１）のゲート電極には走査線１５が、ドレイン電極には
信号線１４が、ソース電極には画素電極１２がそれぞれ
接続される。また、画素電極１２と補助容量線１６との
間で補助容量１３が形成されている。
【００２８】更に、この例では、左右一対の走査線駆動
回路２５、２６の電源電圧配線２０ａが、各走査線１５
と平行に表示領域内に配列された補助容量線１６を介し
て、互いに接続されている。
回路２５、２６の電源電圧配線２０ａが、各走査線１５
と平行に表示領域内に配列された補助容量線１６を介し
て、互いに接続されている。
【００２９】この結果、走査線駆動回路２６は、アレイ
基板２７の外部からインターフェース２８を経由して供
給される経路に加えて、補助容量線１６を経由して表示
領域を挟んでアレイ基板の反対側の位置する走査線駆動
回路２４からも電源電圧を供給される形となる。
基板２７の外部からインターフェース２８を経由して供
給される経路に加えて、補助容量線１６を経由して表示
領域を挟んでアレイ基板の反対側の位置する走査線駆動
回路２４からも電源電圧を供給される形となる。
【００３０】この様な構成をとることにより、駆動回路
２６、２６内の電源電圧配線２０ａの幅を拡大すること
無く、電源電圧をアレイ基板の外部から走査線駆動回路
に安定的に供給することが可能になり、従来の構成（図
１１）と比較して、走査線駆動回路の動作をより確実な
ものとすることができる。
２６、２６内の電源電圧配線２０ａの幅を拡大すること
無く、電源電圧をアレイ基板の外部から走査線駆動回路
に安定的に供給することが可能になり、従来の構成（図
１１）と比較して、走査線駆動回路の動作をより確実な
ものとすることができる。
【００３１】次に、図１に示した駆動回路一体型の液晶
表示装置の製造プロセスについて説明する。図２は、上
記の駆動回路一体型の液晶表示装置の断面構造の概要を
示す断面図である。
表示装置の製造プロセスについて説明する。図２は、上
記の駆動回路一体型の液晶表示装置の断面構造の概要を
示す断面図である。
【００３２】先ず、ガラス基板６１の上にプラズマＣＶ
Ｄ法、常圧ＣＶＤ法等を用いて、窒化シリコン、酸化シ
リコン等の絶縁性のアンダーコート膜６３を形成する。
次に、プラズマＣＶＤ法により第一のアモルファスシリ
コン層（遮光層）６４を形成した後、加熱工程により膜
中の水素を低減させる。
Ｄ法、常圧ＣＶＤ法等を用いて、窒化シリコン、酸化シ
リコン等の絶縁性のアンダーコート膜６３を形成する。
次に、プラズマＣＶＤ法により第一のアモルファスシリ
コン層（遮光層）６４を形成した後、加熱工程により膜
中の水素を低減させる。
【００３３】次に、窒化シリコンから成る絶縁層６５を
形成し、その上に第二のアモルファスシリコン層６６を
プラズマＣＶＤ法によって形成し、更に脱水素化の工程
を経た後、エキシマレーザを用いてアニールして、第二
のアモルファスシリコン層６６をポリシリコン化する。
以上の工程で形成されたポリシリコン膜は、フォトエッ
チングプロセスを経ることによりパターニングされ、駆
動回路領域の能動素子（回路ＴＦＴ）９２、９３のチャ
ネル層７１ｂ、７４、表示領域内の画素のスイッチング
素子９１（画素ＴＦＴ）のチャネル層７１、及び各画素
の補助容量電極の下部電極７２などが形成される。
形成し、その上に第二のアモルファスシリコン層６６を
プラズマＣＶＤ法によって形成し、更に脱水素化の工程
を経た後、エキシマレーザを用いてアニールして、第二
のアモルファスシリコン層６６をポリシリコン化する。
以上の工程で形成されたポリシリコン膜は、フォトエッ
チングプロセスを経ることによりパターニングされ、駆
動回路領域の能動素子（回路ＴＦＴ）９２、９３のチャ
ネル層７１ｂ、７４、表示領域内の画素のスイッチング
素子９１（画素ＴＦＴ）のチャネル層７１、及び各画素
の補助容量電極の下部電極７２などが形成される。
【００３４】次に、常圧ＣＶＤ法により、ゲート絶縁膜
６７、並びに補助容量の絶縁膜６７ｂとなる酸化シリコ
ン層が形成される。この酸化シリコン層は高温加熱工程
を経ることにより、欠陥の少ない緻密な膜となる。
６７、並びに補助容量の絶縁膜６７ｂとなる酸化シリコ
ン層が形成される。この酸化シリコン層は高温加熱工程
を経ることにより、欠陥の少ない緻密な膜となる。
【００３５】次に、スパッタ法により、第一のＭｏＷ薄
膜（モリブデン・タングステン薄膜）６８が形成され
る。このＭｏＷ薄膜６８は、フォトエッチングプロセス
を経てパターニングされ、ｎ型ＴＦＴ（９１、９２）、
及び補助容量の下部電極７２を形成するためのイオンド
ーピングによる不純物注入のマスクとなる。更に、同じ
くスパッタ法により、第二のＭｏＷ薄膜６９が形成さ
れ、パターニングされた後、駆動回路領域のｐ型ＴＦＴ
（９３）を形成するための不純物注入のマスクとなる。
上記の工程の後、第一のＭｏＷ薄膜６８及び第二のＭｏ
Ｗ薄膜６９は、再度パターニングされ、各ＴＦＴのゲー
ト電極、駆動回路内の各種配線、補助容量電極の上部電
極７０及び補助容量線（１６；図１）を形成する。その
後、更にｎ型ＬＤＤ（Lightly Doped Drain)７３を形成
するための不純物注入を行い、更に、基板を高温工程に
てアニールすることにより注入不純物を活性化する。
膜（モリブデン・タングステン薄膜）６８が形成され
る。このＭｏＷ薄膜６８は、フォトエッチングプロセス
を経てパターニングされ、ｎ型ＴＦＴ（９１、９２）、
及び補助容量の下部電極７２を形成するためのイオンド
ーピングによる不純物注入のマスクとなる。更に、同じ
くスパッタ法により、第二のＭｏＷ薄膜６９が形成さ
れ、パターニングされた後、駆動回路領域のｐ型ＴＦＴ
（９３）を形成するための不純物注入のマスクとなる。
上記の工程の後、第一のＭｏＷ薄膜６８及び第二のＭｏ
Ｗ薄膜６９は、再度パターニングされ、各ＴＦＴのゲー
ト電極、駆動回路内の各種配線、補助容量電極の上部電
極７０及び補助容量線（１６；図１）を形成する。その
後、更にｎ型ＬＤＤ（Lightly Doped Drain)７３を形成
するための不純物注入を行い、更に、基板を高温工程に
てアニールすることにより注入不純物を活性化する。
【００３６】次に、常圧ＣＶＤ法によって第一の層間絶
縁膜となる酸化シリコン層７５を形成し、コンタクトホ
ールを加工した後、スパッタ法によりアルミ薄膜を形成
する。アルミ薄膜はフォトエッチングプロセスを経てパ
ターニングされ、ＴＦＴのソース電極７７、ドレイン電
極７６、信号線（１４；図１）、駆動回路領域の電源電
圧配線４１及びグランド電圧配線４０などの各種の配線
が形成される。更に、プラズマＣＶＤ法によって第二の
層間絶縁膜８１となる窒化シリコン層を形成し、コンタ
クトホールを加工した後、スパッタ法により透明電極で
あるＩＴＯ膜を形成する。ＩＴＯ膜はパターニングされ
て画素電極３８になる。
縁膜となる酸化シリコン層７５を形成し、コンタクトホ
ールを加工した後、スパッタ法によりアルミ薄膜を形成
する。アルミ薄膜はフォトエッチングプロセスを経てパ
ターニングされ、ＴＦＴのソース電極７７、ドレイン電
極７６、信号線（１４；図１）、駆動回路領域の電源電
圧配線４１及びグランド電圧配線４０などの各種の配線
が形成される。更に、プラズマＣＶＤ法によって第二の
層間絶縁膜８１となる窒化シリコン層を形成し、コンタ
クトホールを加工した後、スパッタ法により透明電極で
あるＩＴＯ膜を形成する。ＩＴＯ膜はパターニングされ
て画素電極３８になる。
【００３７】一方、対向基板側のガラス基板６２には、
ブラックマトリクス４５、カラーフィルタ４７、４８、
及びそれらの上にＩＴＯからなる透明電極である対向電
極４３が形成される。
ブラックマトリクス４５、カラーフィルタ４７、４８、
及びそれらの上にＩＴＯからなる透明電極である対向電
極４３が形成される。
【００３８】以上の工程を経てアレイ基板及び対向基板
を作成した後、それらの対向面に、液晶の配向制御を行
うポリイミド配向膜（３９ａ、３９ｂ）を成膜して、両
基板の表面の配向処理を行う。両基板をその周縁部近傍
の貼り合わせシール領域４６において貼り合わせた後、
両基板間に液晶４４を封入することにより、液晶セルが
作成される。更に、液晶セルは、ＯＬＢ（Outer Lead B
onding）等を用いてインターフェースを介して外部と接
続される。
を作成した後、それらの対向面に、液晶の配向制御を行
うポリイミド配向膜（３９ａ、３９ｂ）を成膜して、両
基板の表面の配向処理を行う。両基板をその周縁部近傍
の貼り合わせシール領域４６において貼り合わせた後、
両基板間に液晶４４を封入することにより、液晶セルが
作成される。更に、液晶セルは、ＯＬＢ（Outer Lead B
onding）等を用いてインターフェースを介して外部と接
続される。
【００３９】以上の様にして、駆動回路一体型の液晶表
示装置が形成される。以上の工程において、駆動回路部
のＴＦＴ（９２、９３）及び配線４０、４１等は、表示
領域部のＴＦＴ（９１）及び配線６９、７０、７６、７
７等と同一の工程で形成される。なお、補助容量電極の
上部電極７０及び補助容量線（１６；図１）はゲート電
極を構成する金属薄膜層６８、６９の一部と同一のプロ
セスで形成され、第一の層間絶縁膜７５に形成されたス
ルーホールを介して、駆動回路部の電源電圧配線４１
（２０ａ；図１）に接続される。
示装置が形成される。以上の工程において、駆動回路部
のＴＦＴ（９２、９３）及び配線４０、４１等は、表示
領域部のＴＦＴ（９１）及び配線６９、７０、７６、７
７等と同一の工程で形成される。なお、補助容量電極の
上部電極７０及び補助容量線（１６；図１）はゲート電
極を構成する金属薄膜層６８、６９の一部と同一のプロ
セスで形成され、第一の層間絶縁膜７５に形成されたス
ルーホールを介して、駆動回路部の電源電圧配線４１
（２０ａ；図１）に接続される。
【００４０】（例２）図３は、本発明に基く駆動回路一
体型の液晶表示装置の第二の例を示す回路構成図であ
る。図中、２０ｂは走査線駆動回路の電源電圧配線、２
１ｂは走査線駆動回路のグランド電圧配線、１６ｂは補
助容量線を表す。その他の構成については、第一の例に
示した駆動回路一体型の液晶表示装置（図１）と同一で
あるので、同一の部分には同一の符号を付して、その説
明を省略する。
体型の液晶表示装置の第二の例を示す回路構成図であ
る。図中、２０ｂは走査線駆動回路の電源電圧配線、２
１ｂは走査線駆動回路のグランド電圧配線、１６ｂは補
助容量線を表す。その他の構成については、第一の例に
示した駆動回路一体型の液晶表示装置（図１）と同一で
あるので、同一の部分には同一の符号を付して、その説
明を省略する。
【００４１】図に示す様に、この例では、左右一対の走
査線駆動回路２５、２６のグランド電圧配線２１ｂが、
各走査線１５と平行に表示領域内に配列された補助容量
線１６ｂを介して、互いに接続される。この結果、走査
線駆動回路２６は、アレイ基板２７の外部からインター
フェース２８を経由して供給される経路に加えて、補助
容量線１６ｂを経由して表示領域を挟んでアレイ基板２
７の反対側の位置する走査線駆動回路２５からもグラン
ド電圧を供給される形となる。
査線駆動回路２５、２６のグランド電圧配線２１ｂが、
各走査線１５と平行に表示領域内に配列された補助容量
線１６ｂを介して、互いに接続される。この結果、走査
線駆動回路２６は、アレイ基板２７の外部からインター
フェース２８を経由して供給される経路に加えて、補助
容量線１６ｂを経由して表示領域を挟んでアレイ基板２
７の反対側の位置する走査線駆動回路２５からもグラン
ド電圧を供給される形となる。
【００４２】この様な構成をとることにより、走査線駆
動回路２５、２６内のグランド電圧配線２１ｂの幅を拡
大すること無く、グランド電圧をアレイ基板２７の外部
から走査線駆動回路に安定的に供給することが可能にな
り、従来の構成（図１１）と比較して、走査線駆動回路
の動作をより確実なものとすることができる。
動回路２５、２６内のグランド電圧配線２１ｂの幅を拡
大すること無く、グランド電圧をアレイ基板２７の外部
から走査線駆動回路に安定的に供給することが可能にな
り、従来の構成（図１１）と比較して、走査線駆動回路
の動作をより確実なものとすることができる。
【００４３】（例３）図４は、本発明に基く駆動回路一
体型の液晶表示装置の第三の例を示す回路構成図であ
る。図中、２０ｃは走査線駆動回路の電源電圧配線、２
１ｃは走査線駆動回路のグランド電圧配線、１６ｃ及び
１６ｄは補助容量線を表す。その他の構成については、
第一あるいは第二の例に示した駆動回路一体型の液晶表
示装置（図１、図２）と同一である。
体型の液晶表示装置の第三の例を示す回路構成図であ
る。図中、２０ｃは走査線駆動回路の電源電圧配線、２
１ｃは走査線駆動回路のグランド電圧配線、１６ｃ及び
１６ｄは補助容量線を表す。その他の構成については、
第一あるいは第二の例に示した駆動回路一体型の液晶表
示装置（図１、図２）と同一である。
【００４４】図に示す様に、この例では、左右一対の走
査線駆動回路２５、２６の電源電圧配線２０ｃが各走査
線１５と平行に表示領域内に配列された一部の補助容量
線１６ｃ（第一の補助容量線）を介して互いに接続され
るとともに、グランド電圧配線２１ｃが他の一部の補助
容量線１６ｄ（第二の補助容量線）を介して互いに接続
される。この結果、走査線駆動回路２６は、アレイ基板
２７の外部からインターフェース２８を経由して供給さ
れる経路に加えて、補助容量線１６ｃ、１６ｄを経由し
て表示領域２２を挟んでアレイ基板２７の反対側の位置
する走査線駆動回路２５からも、電源電圧及びグランド
電圧を供給される形となる。
査線駆動回路２５、２６の電源電圧配線２０ｃが各走査
線１５と平行に表示領域内に配列された一部の補助容量
線１６ｃ（第一の補助容量線）を介して互いに接続され
るとともに、グランド電圧配線２１ｃが他の一部の補助
容量線１６ｄ（第二の補助容量線）を介して互いに接続
される。この結果、走査線駆動回路２６は、アレイ基板
２７の外部からインターフェース２８を経由して供給さ
れる経路に加えて、補助容量線１６ｃ、１６ｄを経由し
て表示領域２２を挟んでアレイ基板２７の反対側の位置
する走査線駆動回路２５からも、電源電圧及びグランド
電圧を供給される形となる。
【００４５】この様な構成をとることにより、駆動回路
２５、２６内の電源電圧配線２０ｃ及びグランド電圧配
線２１ｃの幅を拡大すること無く、電源電圧及びグラン
ド電圧をアレイ基板２７の外部から走査線駆動回路２
５、２６に安定的に供給することが可能になり、従来の
構成（図１１）と比較して、走査線駆動回路の動作をよ
り確実なものとすることができる。
２５、２６内の電源電圧配線２０ｃ及びグランド電圧配
線２１ｃの幅を拡大すること無く、電源電圧及びグラン
ド電圧をアレイ基板２７の外部から走査線駆動回路２
５、２６に安定的に供給することが可能になり、従来の
構成（図１１）と比較して、走査線駆動回路の動作をよ
り確実なものとすることができる。
【００４６】（例４）図５は、本発明に基く駆動回路一
体型の液晶表示装置の第四の例を示す回路構成図であ
る。図中、２０ｄは走査線駆動回路の電源電圧配線、２
１ｄは走査線駆動回路のグランド電圧配線、１６ｅ、１
６ｆは補助容量線を表す。その他の構成については、第
三の例に示した駆動回路一体型の液晶表示装置（図４）
と同一である。
体型の液晶表示装置の第四の例を示す回路構成図であ
る。図中、２０ｄは走査線駆動回路の電源電圧配線、２
１ｄは走査線駆動回路のグランド電圧配線、１６ｅ、１
６ｆは補助容量線を表す。その他の構成については、第
三の例に示した駆動回路一体型の液晶表示装置（図４）
と同一である。
【００４７】図に示す様に、第三の例と同様に、左右一
対の走査線駆動回路２５、２６の電源電圧配線２０ｄ及
びグランド電圧配線２１ｄが、補助容量線１６ｅ、１６
ｆを介してそれぞれ互いに接続されている。これに加え
て、この例においては、電源電圧配線２０ｄを互いに接
続する補助容量線１６ｅ（第一の補助容量線）と、グラ
ンド電圧配線２１ｄを互いに接続する補助容量線１６ｆ
（第二の補助容量線）とが、表示領域内において交互に
各走査線１５と平行に配列されている。この様な構成を
とることによって、第三の例と同様に、電源電圧及びグ
ランド電圧をアレイ基板２７の外部から走査線駆動回路
２５、２６に安定的に供給することが可能になることに
加えて、補助容量電位の異なる画素が混在することによ
って生じる光透過率変化の空間周波数が高くなるため、
表示ムラが視認され難くなる。その結果、補助容量電位
の相違に起因する表示ムラの発生を最小限に抑える事が
可能となる。
対の走査線駆動回路２５、２６の電源電圧配線２０ｄ及
びグランド電圧配線２１ｄが、補助容量線１６ｅ、１６
ｆを介してそれぞれ互いに接続されている。これに加え
て、この例においては、電源電圧配線２０ｄを互いに接
続する補助容量線１６ｅ（第一の補助容量線）と、グラ
ンド電圧配線２１ｄを互いに接続する補助容量線１６ｆ
（第二の補助容量線）とが、表示領域内において交互に
各走査線１５と平行に配列されている。この様な構成を
とることによって、第三の例と同様に、電源電圧及びグ
ランド電圧をアレイ基板２７の外部から走査線駆動回路
２５、２６に安定的に供給することが可能になることに
加えて、補助容量電位の異なる画素が混在することによ
って生じる光透過率変化の空間周波数が高くなるため、
表示ムラが視認され難くなる。その結果、補助容量電位
の相違に起因する表示ムラの発生を最小限に抑える事が
可能となる。
【００４８】（例５）図６は、本発明に基く駆動回路一
体型液晶表示装置の第五の例を示す回路構成図である。
図中、１７ｅは信号線駆動回路の電源電圧配線、１８ｅ
は信号線駆動回路のグランド電圧配線、２０ｅは走査線
駆動回路の電源電圧配線、２１ｅは走査線駆動回路のグ
ランド電圧配線を表す。その他の構成については、第四
の例に示した駆動回路一体型の液晶表示装置（図５）と
同一である。
体型液晶表示装置の第五の例を示す回路構成図である。
図中、１７ｅは信号線駆動回路の電源電圧配線、１８ｅ
は信号線駆動回路のグランド電圧配線、２０ｅは走査線
駆動回路の電源電圧配線、２１ｅは走査線駆動回路のグ
ランド電圧配線を表す。その他の構成については、第四
の例に示した駆動回路一体型の液晶表示装置（図５）と
同一である。
【００４９】図に示す様に、第四の例と同様に、電源電
圧配線２０ｅを互いに接続する補助容量線１６ｅ（第一
の補助容量線）と、グランド電圧配線２１ｅを互いに接
続する補助容量線１６ｆ（第二の補助容量線）とが、表
示領域内において各走査線１５と平行に交互に配置され
ている。これに加えて、この例においては、アレイ基板
の角部付近の、走査線駆動回路と信号線駆動回路が互い
に隣接する部分で、走査線駆動回路の電源電圧配線２０
ｅが信号線駆動回路の電源電圧配線１７ｅに、走査線駆
動回路のグランド電圧配線２１ｅが信号線駆動回路のグ
ランド電圧配線１８ｅに、それぞれ接続されている。
圧配線２０ｅを互いに接続する補助容量線１６ｅ（第一
の補助容量線）と、グランド電圧配線２１ｅを互いに接
続する補助容量線１６ｆ（第二の補助容量線）とが、表
示領域内において各走査線１５と平行に交互に配置され
ている。これに加えて、この例においては、アレイ基板
の角部付近の、走査線駆動回路と信号線駆動回路が互い
に隣接する部分で、走査線駆動回路の電源電圧配線２０
ｅが信号線駆動回路の電源電圧配線１７ｅに、走査線駆
動回路のグランド電圧配線２１ｅが信号線駆動回路のグ
ランド電圧配線１８ｅに、それぞれ接続されている。
【００５０】この様な構成をとることによって、従来の
構成と比較して走査線駆動回路の動作を確実なものとす
ることができるだけでなく、信号線駆動回路の動作につ
いても、より確実なものとする事が可能となる。
構成と比較して走査線駆動回路の動作を確実なものとす
ることができるだけでなく、信号線駆動回路の動作につ
いても、より確実なものとする事が可能となる。
【００５１】（例６）図７は、本発明に基く駆動回路一
体型の液晶表示装置の第六の例を示す回路構成図であ
る。図に示す様に、外部とのインターフェース部２８ｆ
が一箇所のみとなっている。その他の構成については、
第五の例に示した駆動回路一体型の液晶表示装置（図
６）と同一である。
体型の液晶表示装置の第六の例を示す回路構成図であ
る。図に示す様に、外部とのインターフェース部２８ｆ
が一箇所のみとなっている。その他の構成については、
第五の例に示した駆動回路一体型の液晶表示装置（図
６）と同一である。
【００５２】この様な構成をとることによって、従来の
構成に比較して、アレイ基板上に一体形成された駆動回
路の動作を、より確実なものとする事ができるだけでな
く、液晶表示装置の小型化が可能となる。
構成に比較して、アレイ基板上に一体形成された駆動回
路の動作を、より確実なものとする事ができるだけでな
く、液晶表示装置の小型化が可能となる。
【００５３】（例７）図８は、本発明に基く駆動回路一
体型の液晶表示装置の第七の例を示す回路構成図であ
る。
体型の液晶表示装置の第七の例を示す回路構成図であ
る。
【００５４】図に示す様に、この例では、信号線１４及
び走査線１５は共に片側駆動となっている。即ち、アレ
イ基板２７上の一辺（図では上辺側）に沿って信号線駆
動回路２３ｇが形成され、これに隣接する他の一辺（図
では左辺側）に沿って、走査線駆動回路２６ｇが形成さ
れる。一方、信号線駆動回路２３ｇが形成されている辺
の対辺側（図では下辺側）には、信号線駆動回路に代っ
て、電源電圧配線１７ｈ及びグランド電圧配線１８ｈの
みが配置され、走査線駆動回路２６ｇが形成されている
辺の対辺側（図では右辺側）には、走査線駆動回路に代
って、電源電圧配線２０ｈ及びグランド電圧配線２１ｈ
のみが配置される。各電源電圧配線２０ｇ、１７ｈ、１
７ｇ、２０ｈは順に接続され、同様に、各グランド電圧
配線２１ｇ、１８ｈ、１８ｇ、２１ｈは順に接続され、
アレイ基板２７の周縁部に沿ってそれぞれ閉回路を構成
している。その他の構成については、第六の例に示した
駆動回路一体型の液晶表示装置（図７）と同一である。
なお、第六の例と同様に、外部とのインターフェース部
２８ｆは一箇所のみとなっている。
び走査線１５は共に片側駆動となっている。即ち、アレ
イ基板２７上の一辺（図では上辺側）に沿って信号線駆
動回路２３ｇが形成され、これに隣接する他の一辺（図
では左辺側）に沿って、走査線駆動回路２６ｇが形成さ
れる。一方、信号線駆動回路２３ｇが形成されている辺
の対辺側（図では下辺側）には、信号線駆動回路に代っ
て、電源電圧配線１７ｈ及びグランド電圧配線１８ｈの
みが配置され、走査線駆動回路２６ｇが形成されている
辺の対辺側（図では右辺側）には、走査線駆動回路に代
って、電源電圧配線２０ｈ及びグランド電圧配線２１ｈ
のみが配置される。各電源電圧配線２０ｇ、１７ｈ、１
７ｇ、２０ｈは順に接続され、同様に、各グランド電圧
配線２１ｇ、１８ｈ、１８ｇ、２１ｈは順に接続され、
アレイ基板２７の周縁部に沿ってそれぞれ閉回路を構成
している。その他の構成については、第六の例に示した
駆動回路一体型の液晶表示装置（図７）と同一である。
なお、第六の例と同様に、外部とのインターフェース部
２８ｆは一箇所のみとなっている。
【００５５】この様な構成をとることによって、片側駆
動方式の液晶表示装置においても、アレイ基板上に一体
形成された駆動回路の動作をより確実なものとする事が
できるので、液晶表示装置の一層の小型化が可能とな
る。
動方式の液晶表示装置においても、アレイ基板上に一体
形成された駆動回路の動作をより確実なものとする事が
できるので、液晶表示装置の一層の小型化が可能とな
る。
【００５６】（例８）図９は、本発明に基く駆動回路一
体型の液晶表示装置の第九の例を示す断面構成図であ
る。この例では、第一の例（図２）と異なり、画素電極
３８と信号線７６との間の層間絶縁膜８２として、低誘
電率の有機保護膜を用いると共に、図に示す様に、対向
基板６２側にブラックマトリクス（４５（図２））が設
けられていない。
体型の液晶表示装置の第九の例を示す断面構成図であ
る。この例では、第一の例（図２）と異なり、画素電極
３８と信号線７６との間の層間絶縁膜８２として、低誘
電率の有機保護膜を用いると共に、図に示す様に、対向
基板６２側にブラックマトリクス（４５（図２））が設
けられていない。
【００５７】この様に、層間絶縁膜８２として低誘電率
の有機保護膜を用いることによって、画素電極３８と他
の配線との間の電界のやりとりが低減されるため、従来
の構成に比較して画素電極の周辺部でのエッジリバース
の発生を低減することが可能となり、対向基板にブラッ
クマトリクスを形成する必要がなくなる。従って、液晶
表示装置の開口率を確保しつつ、補助容量の電位が表示
に与える影響を最小限に抑えることが可能となる。
の有機保護膜を用いることによって、画素電極３８と他
の配線との間の電界のやりとりが低減されるため、従来
の構成に比較して画素電極の周辺部でのエッジリバース
の発生を低減することが可能となり、対向基板にブラッ
クマトリクスを形成する必要がなくなる。従って、液晶
表示装置の開口率を確保しつつ、補助容量の電位が表示
に与える影響を最小限に抑えることが可能となる。
【００５８】（例９）図１０は、本発明に基く駆動回路
一体型の液晶表示装置の第九の例を示す断面構成図であ
る。この例では、図に示す様に、第一の例（図２）と異
なり、対向基板６２側にはカラーフィルタ（４７、４
８；図２）を配置せず、これに代って、画素電極３８と
ドレイン電極７６（信号線）との間の層間絶縁膜とし
て、カラーレジスト４９、５０を使用している。
一体型の液晶表示装置の第九の例を示す断面構成図であ
る。この例では、図に示す様に、第一の例（図２）と異
なり、対向基板６２側にはカラーフィルタ（４７、４
８；図２）を配置せず、これに代って、画素電極３８と
ドレイン電極７６（信号線）との間の層間絶縁膜とし
て、カラーレジスト４９、５０を使用している。
【００５９】この様な構成をとることによって、対向基
板にカラーフィルタを形成する必要が無くなるため、第
一の例（図２）あるいは第八の例（図９）に示した構造
と比較して、更に低コスト化が可能になる。
板にカラーフィルタを形成する必要が無くなるため、第
一の例（図２）あるいは第八の例（図９）に示した構造
と比較して、更に低コスト化が可能になる。
【００６０】なお、本発明は上記の各例のみに限定され
るものではない。例えば、アレイ基板上の駆動回路が、
上記の例に示した製造工程とは異なる工程を経て形成さ
れたものでも構わず、駆動回路内の能動素子がｎ型、も
しくはｐ型のＴＦＴのみによって構成されていても構わ
ない。また、アレイ基板の外部より電源電圧もしくはグ
ランド電圧の供給を受ける方式を取る構成であるなら
ば、駆動回路の一部がＴＡＢＩＣやＣＯＧ等を用いてア
レイ基板外部の素子によって構成されていても、上記の
例の場合と同様の効果を得ることができる。
るものではない。例えば、アレイ基板上の駆動回路が、
上記の例に示した製造工程とは異なる工程を経て形成さ
れたものでも構わず、駆動回路内の能動素子がｎ型、も
しくはｐ型のＴＦＴのみによって構成されていても構わ
ない。また、アレイ基板の外部より電源電圧もしくはグ
ランド電圧の供給を受ける方式を取る構成であるなら
ば、駆動回路の一部がＴＡＢＩＣやＣＯＧ等を用いてア
レイ基板外部の素子によって構成されていても、上記の
例の場合と同様の効果を得ることができる。
【００６１】
【発明の効果】以上、説明した様に、駆動回路一体型の
液晶表示装置において、アレイ基板上の異なる二辺に沿
って配置された複数の駆動回路の電源電圧配線あるいは
グランド電圧配線を、補助容量線を用いて互いに接続す
ることによって、駆動回路の安定動作が可能となり、回
路の高速化、表示の高精細化、液晶表示装置のコンパク
ト化等の要求に対応することが可能となる。
液晶表示装置において、アレイ基板上の異なる二辺に沿
って配置された複数の駆動回路の電源電圧配線あるいは
グランド電圧配線を、補助容量線を用いて互いに接続す
ることによって、駆動回路の安定動作が可能となり、回
路の高速化、表示の高精細化、液晶表示装置のコンパク
ト化等の要求に対応することが可能となる。
【００６２】また、上記の構成の場合、従来の駆動回路
一体型の液晶表示装置の製造工程に新たな工程を付け加
える必要が無いので、製造コストの増加の要因とはなら
ない。
一体型の液晶表示装置の製造工程に新たな工程を付け加
える必要が無いので、製造コストの増加の要因とはなら
ない。
【図１】本発明に基く駆動回路一体型液晶表示装置の第
一の例を示す回路構成図。
一の例を示す回路構成図。
【図２】図１の駆動回路一体型液晶表示装置の断面構造
の概要を示す断面図。
の概要を示す断面図。
【図３】本発明に基く駆動回路一体型液晶表示装置の第
二の例を示す回路構成図。
二の例を示す回路構成図。
【図４】本発明に基く駆動回路一体型液晶表示装置の第
三の例を示す回路構成図。
三の例を示す回路構成図。
【図５】本発明に基く駆動回路一体型液晶表示装置の第
四の例を示す回路構成図。
四の例を示す回路構成図。
【図６】本発明に基く駆動回路一体型液晶表示装置の第
五の例を示す回路構成図。
五の例を示す回路構成図。
【図７】本発明に基く駆動回路一体型液晶表示装置の第
六の例を示す回路構成図。
六の例を示す回路構成図。
【図８】本発明に基く駆動回路一体型液晶表示装置の第
七の例を示す回路構成図。
七の例を示す回路構成図。
【図９】本発明に基く駆動回路一体型液晶表示装置の第
八の例を示す断面構成図。
八の例を示す断面構成図。
【図１０】本発明に基く駆動回路一体型液晶表示装置の
第九の例を示す断面構成図。
第九の例を示す断面構成図。
【図１１】従来の駆動回路一体型液晶表示装置の一例を
示す回路構成図。
示す回路構成図。
１１・・・ＴＦＴ（画素ＴＦＴ）、 １２・・・画素電極、 １３・・・補助容量、 １４・・・信号線、 １５・・・走査線、 １６、１６ａ、１６ｂ・・・補助容量線、 １６ｃ、１６ｅ・・・第一の補助容量線 １６ｄ、１６ｆ・・・第二の補助容量線 １７・・・信号線駆動回路用の電源電圧配線、 １８・・・信号線駆動回路用のグランド電圧配線、 １９・・・補助容量線、 ２０、２０ａ〜ｈ・・・走査線駆動回路用の電源電圧配
線、 ２１、２１ａ〜ｈ・・・走査線駆動回路用のグランド電
圧配線、 ２２・・・表示領域、 ２３、２４・・・信号線駆動回路、 ２５、２６・・・走査線駆動回路、 ２７・・・アレイ基板、 ２８、２８ｆ・・・インターフェース部、 ３８・・・画素電極（ＩＴＯ薄膜）、 ３９ａ、３９ｂ・・・ポリイミド配向膜、 ４０・・・グランド電圧配線、 ４１・・・電源電圧配線、 ４３・・・対向電極（ＩＴＯ薄膜）、 ４４・・・液晶層、 ４５・・・ブラックマトリクス、 ４６・・・貼り合わせシール領域、 ４７、４８・・・カラーフィルタ、 ４９、５０・・・カラーレジスト、 ６１・・・ガラス基板（アレイ基板側）、 ６２・・・ガラス基板（対向基板側）、 ６３・・・アンダーコート膜、 ６４・・・遮光層（第一のアモルファスシリコン層）、 ６５・・・絶縁膜（窒化シリコン層）、 ６６・・・ポリシリコン活性層、 ６７・・・ゲート絶縁膜、 ６８・・・ゲート電極（第一のＭｏＷ薄膜）、 ６９・・・ゲート電極（第二のＭｏＷ薄膜）、 ７０・・・補助容量電極の上部電極（第二のＭｏＷ薄
膜）、 ７１、７１ｂ・・・チャネル領域（ｎ型ポリシリコン領
域）、 ７２・・・補助容量電極の下部電極（ｎ型ポリシリコン
領域）、 ７３・・・ライトドープｎ型ポリシリコン領域、 ７４・・・チャネル領域（ｐ型ポリシリコン領域）、 ７５・・・第一の層間絶縁膜（酸化シリコン層）、 ７６・・・ドレイン電極（アルミ薄膜）、 ７７・・・ソース電極（アルミ薄膜）、 ８１・・・第二の層間絶縁膜（窒化シリコン層）、 ８２・・・第二の層間絶縁膜（低誘電率有機薄膜層）、 ９１・・・画素ＴＦＴ、 ９２・・・回路ＴＦＴ（ｎ型ＴＦＴ）、 ９３・・・回路ＴＦＴ（ｐ型ＴＦＴ）。
線、 ２１、２１ａ〜ｈ・・・走査線駆動回路用のグランド電
圧配線、 ２２・・・表示領域、 ２３、２４・・・信号線駆動回路、 ２５、２６・・・走査線駆動回路、 ２７・・・アレイ基板、 ２８、２８ｆ・・・インターフェース部、 ３８・・・画素電極（ＩＴＯ薄膜）、 ３９ａ、３９ｂ・・・ポリイミド配向膜、 ４０・・・グランド電圧配線、 ４１・・・電源電圧配線、 ４３・・・対向電極（ＩＴＯ薄膜）、 ４４・・・液晶層、 ４５・・・ブラックマトリクス、 ４６・・・貼り合わせシール領域、 ４７、４８・・・カラーフィルタ、 ４９、５０・・・カラーレジスト、 ６１・・・ガラス基板（アレイ基板側）、 ６２・・・ガラス基板（対向基板側）、 ６３・・・アンダーコート膜、 ６４・・・遮光層（第一のアモルファスシリコン層）、 ６５・・・絶縁膜（窒化シリコン層）、 ６６・・・ポリシリコン活性層、 ６７・・・ゲート絶縁膜、 ６８・・・ゲート電極（第一のＭｏＷ薄膜）、 ６９・・・ゲート電極（第二のＭｏＷ薄膜）、 ７０・・・補助容量電極の上部電極（第二のＭｏＷ薄
膜）、 ７１、７１ｂ・・・チャネル領域（ｎ型ポリシリコン領
域）、 ７２・・・補助容量電極の下部電極（ｎ型ポリシリコン
領域）、 ７３・・・ライトドープｎ型ポリシリコン領域、 ７４・・・チャネル領域（ｐ型ポリシリコン領域）、 ７５・・・第一の層間絶縁膜（酸化シリコン層）、 ７６・・・ドレイン電極（アルミ薄膜）、 ７７・・・ソース電極（アルミ薄膜）、 ８１・・・第二の層間絶縁膜（窒化シリコン層）、 ８２・・・第二の層間絶縁膜（低誘電率有機薄膜層）、 ９１・・・画素ＴＦＴ、 ９２・・・回路ＴＦＴ（ｎ型ＴＦＴ）、 ９３・・・回路ＴＦＴ（ｐ型ＴＦＴ）。
Claims (13)
- 【請求項１】 アレイ基板上に配列された複数の信号線
と、 信号線に直交して配列された複数の走査線と、 信号線と走査線によりマトリクス状に区画される各領域
に配置された画素電極と、 信号線と走査線の各交点付近に形成され、ソースが画素
電極に接続され、ドレインが信号線に接続され、ゲート
が走査線に接続された薄膜トランジスタと、 走査線と独立に配列され、画素電極に対して電気的に容
量結合することにより補助容量を形成する補助容量線
と、 アレイ基板上に複数の辺に沿って配置され、走査線ある
いは信号線を駆動する複数の駆動回路と、 液晶層を介して画素電極に対向する対向電極が形成され
た対向基板と、 を備えた液晶表示装置において、 前記アレイ基板上の一辺に沿って配置された第一の駆動
回路の電源電圧配線と、前記アレイ基板上の他の一辺に
沿って配置された第二の駆動回路の電源電圧配線とを、
前記補助容量線を介して、互いに接続したことを特徴と
する液晶表示装置。 - 【請求項２】 アレイ基板上に配列された複数の信号線
と、 信号線に直交して配列された複数の走査線と、 信号線と走査線によりマトリクス状に区画される各領域
に配置された画素電極と、 信号線と走査線の各交点付近に形成され、ソースが画素
電極に接続され、ドレインが信号線に接続され、ゲート
が走査線に接続された薄膜トランジスタと、 走査線と独立に配列され、画素電極に対して電気的に容
量結合することにより補助容量を形成する補助容量線
と、 アレイ基板上に複数の辺に沿って配置され、走査線ある
いは信号線を駆動する複数の駆動回路と、 液晶層を介して画素電極に対向する対向電極が形成され
た対向基板と、 を備えた液晶表示装置において、 前記アレイ基板上の一辺に沿って配置された第一の駆動
回路のグランド電圧配線と、前記アレイ基板上の他の一
辺に沿って配置された第二の駆動回路のグランド電圧配
線とを、前記補助容量線を介して、互いに接続したこと
を特徴とする液晶表示装置。 - 【請求項３】 アレイ基板上に配列された複数の信号線
と、 信号線に直交して配列された複数の走査線と、 信号線と走査線によりマトリクス状に区画される各領域
に配置された画素電極と、 信号線と走査線の各交点付近に形成され、ソースが画素
電極に接続され、ドレインが信号線に接続され、ゲート
が走査線に接続された薄膜トランジスタと、 走査線と独立に配列され、画素電極に対して電気的に容
量結合することにより補助容量を形成する補助容量線
と、 アレイ基板上に複数の辺に沿って配置され、走査線ある
いは信号線を駆動する複数の駆動回路と、 液晶層を介して画素電極に対向する対向電極が形成され
た対向基板と、 を備えた液晶表示装置において、 前記アレイ基板上の一辺に沿って配置された第一の駆動
回路の電源電圧配線と、前記アレイ基板上の他の一辺に
沿って配置された第二の駆動回路の電源電圧配線とを、
前記補助容量線の一部を介して、互いに接続するととも
に、 前記アレイ基板上の一辺に沿って配置された第一の駆動
回路のグランド電圧配線と、前記アレイ基板上の他の一
辺に沿って配置された第二の駆動回路のグランド電圧配
線とを、前記補助容量線の他の一部を介して、互いに接
続したことを特徴とする液晶表示装置。 - 【請求項４】 アレイ基板上に配列された複数の信号線
と、 信号線に直交して配列された複数の走査線と、 信号線と走査線によりマトリクス状に区画される各領域
に配置された画素電極と、 信号線と走査線の各交点付近に形成され、ソースが画素
電極に接続され、ドレインが信号線に接続され、ゲート
が走査線に接続された薄膜トランジスタと、 各走査線と平行に且つ各走査線と独立に配列され、画素
電極に電気的に容量結合することにより補助容量を形成
する補助容量線と、 アレイ基板上の互いに対向する二つの辺に沿って配置さ
れた一対の信号線駆動回路と、 アレイ基板上の互いに対向する他の二つの辺に沿って配
置された一対の走査線駆動回路と、 液晶層を介して画素電極に対向する対向電極が形成され
た対向基板と、 を備えた液晶表示装置において、 前記一対の走査線駆動回路の電源電圧配線を、前記補助
容量線を介して、互いに接続したことを特徴とする液晶
表示装置。 - 【請求項５】 アレイ基板上に配列された複数の信号線
と、 信号線に直交して配列された複数の走査線と、 信号線と走査線によりマトリクス状に区画される各領域
に配置された画素電極と、 信号線と走査線の各交点付近に形成され、ソースが画素
電極に接続され、ドレインが信号線に接続され、ゲート
が走査線に接続された薄膜トランジスタと、 各走査線と平行に且つ各走査線と独立に配列され、画素
電極に電気的に容量結合することにより補助容量を形成
する補助容量線と、 アレイ基板上の互いに対向する二つの辺に沿って配置さ
れた一対の信号線駆動回路と、 アレイ基板上の互いに対向する他の二つの辺に沿って配
置された一対の走査線駆動回路と、 液晶層を介して画素電極に対向する対向電極が形成され
た対向基板と、 を備えた液晶表示装置において、 前記一対の走査線駆動回路のグランド電圧配線を、前記
補助容量線を介して、互いに接続したことを特徴とする
液晶表示装置。 - 【請求項６】 アレイ基板上に配列された複数の信号線
と、 信号線に直交して配列された複数の走査線と、 信号線と走査線によりマトリクス状に区画される各領域
に配置された画素電極と、 信号線と走査線の各交点付近に形成され、ソースが画素
電極に接続され、ドレインが信号線に接続され、ゲート
が走査線に接続された薄膜トランジスタと、 各走査線と平行に且つ各走査線と独立に配列され、画素
電極に電気的に容量結合することにより補助容量を形成
する補助容量線と、 アレイ基板上の互いに対向する二つの辺に沿って配置さ
れた一対の信号線駆動回路と、 アレイ基板上の互いに対向する他の二つの辺に沿って配
置された一対の走査線駆動回路と、 液晶層を介して画素電極に対向する対向電極が形成され
た対向基板と、 を備えた液晶表示装置において、 前記一対の走査線駆動回路の電源電圧配線を、前記補助
容量線の一部を介して、互いに接続するとともに、 前記一対の走査線駆動回路のグランド電圧配線を、前記
補助容量線の他の一部を介して、互いに接続したことを
特徴とする液晶表示装置。 - 【請求項７】 電源電圧配線を互いに接続する前記一部
の補助容量線と、グランド電圧配線を互いに接続する前
記他の一部の補助容量線とを交互に配列したことを特徴
とする請求項６に記載の液晶表示装置。 - 【請求項８】 前記走査線駆動回路の電源電圧配線と前
記信号線駆動回路の電源電圧配線とを、前記信号線駆動
回路と前記走査線駆動回路が互いに隣接するアレイ基板
上の角部付近で互いに接続するとともに、 前記走査線駆動回路のグランド電圧配線と前記信号線駆
動回路のグランド電圧配線とを、前記信号線駆動回路と
前記走査線駆動回路が互いに隣接するアレイ基板上の角
部付近で互いに接続したことを特徴とする請求項６ある
いは請求項７に記載の液晶表示装置。 - 【請求項９】 アレイ基板上に配列された複数の信号線
と、 信号線に直交して配列された複数の走査線と、 信号線と走査線によりマトリクス状に区画される各領域
に配置された画素電極と、 信号線と走査線の各交点付近に形成され、ソースが画素
電極に接続され、ドレインが信号線に接続され、ゲート
が走査線に接続された薄膜トランジスタと、 各走査線と平行に且つ各走査線と独立に配列され、画素
電極に電気的に容量結合することにより補助容量を形成
する補助容量線と、 アレイ基板上の一辺に沿って配置された信号線駆動回路
と、 アレイ基板上の他の一辺に沿って配置された走査線駆動
回路と、 液晶層を介して画素電極に対向する対向電極が形成され
た対向基板と、 を備えた液晶表示装置において、 前記信号線駆動回路の電源電圧配線と前記走査線駆動回
路の電源電圧配線とを、前記補助容量線を介して、互い
に接続したことを特徴とする液晶表示装置。 - 【請求項１０】 アレイ基板上に配列された複数の信号
線と、 信号線に直交して配列された複数の走査線と、 信号線と走査線によりマトリクス状に区画される各領域
に配置された画素電極と、 信号線と走査線の各交点付近に形成され、ソースが画素
電極に接続され、ドレインが信号線に接続され、ゲート
が走査線に接続された薄膜トランジスタと、 各走査線と平行に且つ各走査線と独立に配列され、画素
電極に電気的に容量結合することにより補助容量を形成
する補助容量線と、 アレイ基板上の一辺に沿って配置された信号線駆動回路
と、 アレイ基板上の他の一辺に沿って配置された走査線駆動
回路と、 液晶層を介して画素電極に対向する対向電極が形成され
た対向基板と、 を備えた液晶表示装置において、 前記信号線駆動回路のグランド電圧配線と前記走査線駆
動回路のグランド電圧配線とを、前記補助容量線を介し
て、互いに接続したことを特徴とする液晶表示装置。 - 【請求項１１】 アレイ基板上に配列された複数の信号
線と、 信号線に直交して配列された複数の走査線と、 信号線と走査線によりマトリクス状に区画される各領域
に配置された画素電極と、 信号線と走査線の各交点付近に形成され、ソースが画素
電極に接続され、ドレインが信号線に接続され、ゲート
が走査線に接続された薄膜トランジスタと、 各走査線と平行に且つ各走査線と独立に配列され、画素
電極に電気的に容量結合することにより補助容量を形成
する補助容量線と、 アレイ基板上の一辺に沿って配置された信号線駆動回路
と、 アレイ基板上の他の一辺に沿って配置された走査線駆動
回路と、 液晶層を介して画素電極に対向する対向電極が形成され
た対向基板と、 を備えた液晶表示装置において、 前記信号線駆動回路の電源電圧配線と、前記走査線駆動
回路の電源電圧配線とを、前記補助容量線の一部を介し
て、互いに接続するとともに、 前記信号線駆動回路のグランド電圧配線と、前記走査線
駆動回路のグランド電圧配線とを、前記補助容量線の他
の一部を介して、互いに接続したことを特徴とする液晶
表示装置。 - 【請求項１２】 電源電圧配線を互いに接続する前記一
部の補助容量線と、グランド電圧配線を互いに接続する
前記他の一部の補助容量線とを交互に配列したことを特
徴とする請求項１１に記載の液晶表示装置。 - 【請求項１３】 前記信号線駆動回路の電源電圧配線と
前記走査線駆動回路の電源電圧配線とを、前記信号線駆
動回路と前記走査線駆動回路が互いに隣接するアレイ基
板上の角部付近で互いに接続するとともに、前記信号線
駆動回路が配置された辺の対辺、及び前記走査線駆動回
路が配置された辺の対辺を通る様に、アレイ基板上の縁
に沿って設けられた電源電圧配線を介して、互いに接続
し、 更に、前記信号線駆動回路のグランド電圧配線と前記走
査線駆動回路のグランド電圧配線とを、アレイ基板上の
前記角部付近で互いに接続するとともに、前記信号線駆
動回路が配置された辺の対辺、及び前記走査線駆動回路
が配置された辺の対辺を通る様に、アレイ基板上の縁に
沿って設けられたグランド電圧配線を介して、互いに接
続したことを特徴とする請求項１１あるいは請求項１２
に記載の液晶表示装置。
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