JP2000206565A - 表示装置用半導体素子及びこれを用いた液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 高精細で大型化が可能で駆動回路や機能回路
が一体に形成された表示装置用半導体素子及びこれを用
いた液晶表示装置を提供する。 【解決手段】 走査線１３と信号線１４と補助配線２と
を有し、走査線１３と信号線１４との交差点に対応して
マトリクス状にスイッチング素子１２と蓄積容量素子Ｃ
ｓと画素電極１１が設けられ、画素電極１１は信号線１
４より上層に配置され、補助配線２が少なくとも１層以
上の配線層で構成され、そのうち少なくとも１層は信号
線１４と画素電極１１との間に設けられ、表示領域内に
おいて各画素毎に補助配線２と蓄積容量素子Ｃｓの一方
の電極１７が一体に形成されているか或いは電気的に接
続されている表示装置用半導体素子及びこの表示装置用
半導体素子を液晶層の一側に備えて成る液晶表示装置１
を構成する。また、表示領域周辺に走査線１３又は信号
線１４を駆動する駆動回路が一体に形成され、駆動回路
の近傍に設けられた補助配線２が接続孔により他の層の
導体と電気的に接続されて駆動回路の一部をなした表示
装置用半導体素子及び液晶表示装置４０を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示装置用薄膜半
導体素子及びこれを用いた液晶表示装置に係わる。

【０００２】

【従来の技術】液晶ディスプレイはＣＲＴ（ブラウン
管）に置き換わるべく、民生用機器のモニタ、ＯＡ用デ
ィスプレイ、携帯小型ＴＶモニタとして、幅広く普及し
つつあるばかりでなく、ヘッドマウントディスプレイと
してなど、新たな応用分野を開拓し始めている。そし
て、この液晶ディスプレイは、さらに高精細化や大型化
へと進化を続けている。

【０００３】一方、液晶ディスプレイの高性能化及び低
コスト化を実現する手段として、駆動回路の内蔵を可能
とする低温ポリシリコン技術も研究開発が盛んで、既に
一部の応用分野では製品化がなされている。

【０００４】さて、これら高精細化、大型化、駆動回路
内蔵等の新技術には、メリットと同時に問題が生じてく
る。

【０００５】画素構造に着目すると、従来、スイッチン
グ素子として用いられる薄膜トランジスタの構造は、大
多数が逆スタガ型といわれるものであり、ゲート電極上
にゲート絶縁膜を介してシリコン半導体層が形成され、
そして信号線と表示画素電極が同じ層に形成され、表示
画素電極パターンはゲート配線と信号線に囲まれた領域
内に形成されていた。

【０００６】

【発明が解決しようとする課題】精細度の高くない場合
には、対向側のカラーフィルタのブラックマスク層によ
って充分に遮光されるので、表示画素電極のエッジは、
ブラックマスクと充分な重なりを有していた。

【０００７】しかしながら、高精細度化が進むと、表示
画素電極のエッジと対向側のカラーフィルタのブラック
マスク層との重なりを持たせようとすると、必然的に光
の透過する開口面積が縮小し、ディスプレイとして画面
が暗くなってしまう。

【０００８】また、高精細度化に伴って画素サイズが小
さくなることにより、隣接画素からの電界の撹乱を受け
易くなり、これにより液晶分子の配向に異常が生じて、
光抜け等の表示不良を引き起こすことがある。

【０００９】これらの問題に対して、表示画素電極を信
号線上まで重なりをもたせ、かつ隣接画素からの電界の
影響を少なくするため、信号線上層に表面が平坦な平坦
層を設け、その上に表示画素を形成する方法が取られて
いる。

【００１０】この方法を採用した構造の液晶表示装置に
おいて、半導体素子部の表示領域の概略平面図を図５に
示す。また、図５のＢ−Ｂ′における断面図を図６に示
す。この液晶表示装置５０では、走査線（ゲート配線）
５３と信号線５４とが交差することによりマトリクスが
形成され、その交差点に対応してスイッチング素子とし
て薄膜トランジスタ（ＴＦＴ）５２と画素電極５１が形
成されている。

【００１１】薄膜トランジスタ５２は、走査線５３に接
続された２つのゲート５５を有し、その上に絶縁膜（図
示せず）を介して薄膜シリコン層５６から成るシリコン
活性層が形成されて、ソース及びドレインを構成してい
る。そして、ソース／ドレインの一方がコンタクト部５
８を介して信号線５４に接続され、他方がコンタクト部
５８及びコンタクト部５９の２層を介して画素電極５１
に接続されている。これにより、ダブルゲート逆スタガ
型の薄膜トランジスタ５２が構成されている。

【００１２】薄膜シリコン層５６の図５中下半分は、走
査線５３と平行に形成された蓄積容量配線５７と絶縁膜
６０（図６参照）を介して対向して配置されることによ
り、ここに蓄積容量素子Ｃｓが構成される。この蓄積容
量素子Ｃｓは、各画素に与えられた信号電荷を蓄積する
ものである。

【００１３】また、この液晶表示装置５０では、図６に
示すように、上面が平坦化された平坦化層６３上に画素
電極５１が形成され、さらにこの画素電極５１が走査線
５３及び信号線５４と平面的に一部重なりｄをもって形
成されている。尚、図６中６１、６２は層間に形成され
る絶縁層を示し、６５は絶縁性透明基板を示す。

【００１４】上述の方法によれば、このように信号線５
４の上層の平坦化層６３上に画素電極５１を形成するた
め、開口率の向上に有効である。しかし、その一方で、
信号線５４と画素電極５１間の重なりｄによりこれらの
間の容量が増加するため、この容量のカップリングによ
り、画素電極５１の電位に信号線５４の電位のノイズが
乗る弊害が生じる。

【００１５】ところで、液晶ディスプレイの大型化を図
ると、配線長が増大し配線時定数が増加する問題がある
が、これは特に駆動回路を一体形成した場合に顕著にな
る。このため、ゲート配線や補助容量配線の電位の揺れ
が大きくなり、画質に影響を及ぼす。

【００１６】この配線時定数の増加への対策としては、
配線抵抗を下げることが有効であるが、前述の低温ポリ
シリコン技術を用いた場合において、薄膜トランジスタ
の構造を逆スタガ型とした場合には、ゲート配線ないし
補助容量素子の配線より上層にシリコン活性層が配置さ
れることから、このシリコン活性層をレーザアニール或
いはランプアニールでシリコンの融点まで加熱するの
で、配線材料にアルミニウムのような所望の抵抗値を有
する材料が使用できない問題がある。

【００１７】また、駆動回路を一体に形成した構造の液
晶ディスプレイに対して、さらに大型化を図り、Ｄ／Ａ
コンバータやメモリ等の機能回路も集積しようとする
と、表示領域周辺の表示がなされない額縁状の部分の面
積が著しく増大するという問題がある。

【００１８】本発明は、上述のように、高精細化に伴
い、表示画素電極が信号線上に重なりを持つことに起因
する問題や、大型化により特に逆スタガ型構造を採用し
た場合に配線時定数が増大することに起因する問題、駆
動回路一体型で大型化し機能回路を集積しようとするこ
とに起因する問題を解決し、高精細で大型化が可能で駆
動回路や機能回路が一体に形成された表示装置用半導体
素子及びこれを用いた液晶表示装置を提供するものであ
る。

【００１９】

【課題を解決するための手段】本発明の表示装置用半導
体素子は、走査線と、この走査線と交差する信号線と、
補助配線とを有し、これら走査線と信号線との交差点に
対応してマトリクス状にスイッチング素子と蓄積容量素
子と画素電極が設けられ、画素電極は信号線より上層に
配置され、補助配線が少なくとも１層以上の配線層で構
成され、そのうち少なくとも１層は信号線と画素電極と
の間に設けられ、表示領域内において各画素毎に補助配
線と蓄積容量素子の一方の電極が一体に形成されている
か或いは電気的に接続されているものである。

【００２０】上述の本発明の表示装置用半導体素子の構
成によれば、補助配線が信号線と画素電極との間に設け
られることにより、補助配線を信号線と重なりをもたせ
て、、信号線及び画素電極間のカップリングによる画素
電位の変動を抑制することができる。また、補助配線に
例えばアルミないしアルミを主とする低抵抗の材料を用
いて配線の時定数を低減して、補助配線電位の揺れ、即
ち画質の低下を抑制することが可能になる。

【００２１】本発明の表示装置用半導体素子は、走査線
と、走査線と交差する信号線と、補助配線とを有し、走
査線と信号線との交差点に対応してマトリクス状にスイ
ッチング素子と画素電極が設けられ、画素電極は信号線
より上層に配置され、補助配線が少なくとも１層以上の
配線層で構成され、そのうち少なくとも１層は信号線と
画素電極との間に設けられ、表示領域周辺に走査線又は
信号線を駆動する駆動回路が一体に形成され、駆動回路
の近傍に補助配線が設けられ、補助配線が接続孔により
他の層の導体と電気的に接続され駆動回路の一部をなし
ているものである。

【００２２】上述の本発明の表示装置用半導体素子の構
成によれば、補助配線が接続孔により他の層の導体と電
気的に接続され駆動回路の一部をなすことにより、駆動
回路において補助配線を用いて多層配線を構成して配線
の占める面積を低減することができる。

【００２３】本発明の液晶表示装置は、走査線と、走査
線と交差する信号線と、補助配線とを有し、走査線と信
号線との交差点に対応してマトリクス状にスイッチング
素子と蓄積容量素子と画素電極が設けられた表示装置用
半導体素子を液晶層の一側に備えて成り、画素電極は信
号線より上層に配置され、補助配線が少なくとも１層以
上の配線層で構成され、そのうち少なくとも１層は信号
線と画素電極との間に設けられ、表示領域内において各
画素毎に補助配線と蓄積容量素子の一方の電極が一体に
形成されているか或いは電気的に接続されているもので
ある。

【００２４】上述の本発明の液晶表示装置によれば、上
述の表示装置用半導体素子を液晶層の一側に備えて成る
ことにより、信号線と画素電極とのカップリング容量に
より信号線電位が画素電極電位にノイズとなって加わる
ことを防ぐことができる。

【００２５】本発明の液晶表示装置は、走査線と、走査
線と交差する信号線と、補助配線とを有し、走査線と信
号線との交差点に対応してマトリクス状にスイッチング
素子と画素電極が設けられた表示装置用半導体素子を液
晶層の一側に備えて成り、画素電極は信号線より上層に
配置され、補助配線が少なくとも１層以上の配線層で構
成され、そのうち少なくとも１層は信号線と画素電極と
の間に設けられ、表示領域周辺に走査線又は信号線を駆
動する駆動回路が一体に形成され、駆動回路の近傍に補
助配線が設けられ、補助配線が接続孔により他の層の導
体と電気的に接続され、駆動回路の一部をなしているも
のである。

【００２６】上述の本発明の液晶表示装置によれば、上
述の表示装置用半導体素子を液晶層の一側に備えて成る
ことにより、配線の占める面積を低減して表示領域の周
辺の額縁状の領域を小さくすることができる。

【００２７】

【発明の実施の形態】本発明は、走査線と、走査線と交
差する信号線と、補助配線とを有し、走査線と信号線と
の交差点に対応してマトリクス状にスイッチング素子と
蓄積容量素子と画素電極が設けられた表示装置用半導体
素子であって、画素電極は信号線より上層に配置され、
補助配線が少なくとも１層以上の配線層で構成され、そ
のうち少なくとも１層は信号線と画素電極との間に設け
られ、表示領域内において各画素毎に補助配線と蓄積容
量素子の一方の電極が一体に形成されているか或いは電
気的に接続されている表示装置用半導体素子である。

【００２８】また本発明は、上記表示装置用半導体素子
において、表示領域内において、補助配線が各画素毎に
信号線と少なくとも部分的に重なりを有し、かつ信号線
と補助配線とが電気的に絶縁されている構成とする。

【００２９】また本発明は、上記表示装置用半導体素子
において、補助配線に特定の固定電位が与えられた構成
とする。

【００３０】また本発明は、上記表示装置用半導体素子
において、補助配線がアルミニウム、或いはアルミニウ
ムを主たる成分とする材料から成る構成とする。

【００３１】また本発明は、上記表示装置用半導体素子
において、表示領域周辺に走査線又は信号線を駆動する
駆動回路が一体に形成され、駆動回路の近傍に補助配線
が設けられ、補助配線が接続孔により他の層の導体と電
気的に接続され、駆動回路の一部をなしている構成とす
る。

【００３２】本発明は、走査線と、走査線と交差する信
号線と、補助配線とを有し、走査線と信号線との交差点
に対応してマトリクス状にスイッチング素子と画素電極
が設けられた表示装置用半導体素子であって、画素電極
は信号線より上層に配置され、補助配線が少なくとも１
層以上の配線層で構成され、そのうち少なくとも１層は
信号線と画素電極との間に設けられ、表示領域周辺に走
査線又は信号線を駆動する駆動回路が一体に形成され、
駆動回路の近傍に補助配線が設けられ、補助配線が接続
孔により他の層の導体と電気的に接続され、駆動回路の
一部をなしている表示装置用半導体素子である。

【００３３】本発明は、走査線と、走査線と交差する信
号線と、補助配線とを有し、走査線と信号線との交差点
に対応してマトリクス状にスイッチング素子と蓄積容量
素子と画素電極が設けられた表示装置用半導体素子を液
晶層の一側に備えて成る液晶表示装置であって、画素電
極は信号線より上層に配置され、補助配線が少なくとも
１層以上の配線層で構成され、そのうち少なくとも１層
は信号線と画素電極との間に設けられ、表示領域内にお
いて各画素毎に補助配線と蓄積容量素子の一方の電極が
一体に形成されているか或いは電気的に接続されている
液晶表示装置である。

【００３４】本発明は、走査線と、走査線と交差する信
号線と、補助配線とを有し、走査線と信号線との交差点
に対応してマトリクス状にスイッチング素子と画素電極
が設けられた表示装置用半導体素子を液晶層の一側に備
えて成る液晶表示装置であって、画素電極は信号線より
上層に配置され、補助配線が少なくとも１層以上の配線
層で構成され、そのうち少なくとも１層は信号線と画素
電極との間に設けられ、表示領域周辺に走査線又は信号
線を駆動する駆動回路が一体に形成され、駆動回路の近
傍に補助配線が設けられ、補助配線が接続孔により他の
層の導体と電気的に接続され、駆動回路の一部をなして
いる液晶表示装置である。

【００３５】図１は本発明の一実施の形態として、液晶
表示装置の表示領域の概略平面図を示す。また、図２に
図１のＡ−Ａ′における断面図を示す。この液晶表示装
置１では、走査線（ゲート配線）１３と信号線１４とが
交差することによりマトリクスが形成され、その交差点
に対応してスイッチング素子として薄膜トランジスタ
（ＴＦＴ）１２と画素電極１１が形成されている。

【００３６】薄膜トランジスタ１２は、走査線１３に接
続された２つのゲート１５を有し、その上に絶縁膜（図
示せず）を介して薄膜シリコン層１６から成るシリコン
活性層が形成されて、ソース及びドレインを構成してい
る。そして、ソース／ドレインの一方がコンタクト部１
８を介して信号線１４に接続され、他方がコンタクト部
１８及びコンタクト部１９の２層を介して画素電極１１
に接続されている。これにより、ダブルゲート逆スタガ
型の薄膜トランジスタ１２が構成されている。

【００３７】薄膜シリコン層１６の図１中下半分は、走
査線１３と平行に形成された蓄積容量配線１７と絶縁膜
２０（図２参照）を介して対向して配置されることによ
り、ここに蓄積容量素子Ｃｓが構成される。この蓄積容
量素子Ｃｓは、各画素に与えられた信号電荷を蓄積する
ものである。

【００３８】また、画素電極１１は、図２に示すように
上面が平坦化された平坦化層２４上に形成され、走査線
１３及び信号線１４と平面的に一部重なりをもって形成
されている。尚、図２中２１、２２、２３は層間に形成
される絶縁層を示し、２５は絶縁性透明基板を示す。

【００３９】本実施の形態においては、特に信号線１４
と画素電極１１とが重なった領域に、これらと平面的に
重なりを有するように補助配線２が設けられている。こ
の補助配線２は、図２に示すように信号線１４の層とそ
の上層の画素電極１１との間に設けられ、これら信号線
１４及び画素電極１１とは電気的に絶縁されている。

【００４０】この補助配線２は、各画素毎に島状のパタ
ーンに形成され、信号線１４と平行な部分と、蓄積容量
配線１７と平行な部分とを有して成る。そして、補助配
線２は、絶縁層２０，２１，２２に開口されたコンタク
ト部５内のコンタクト金属層３とコンタクト部６を介し
て接続されている。このコンタクト金属層３は、蓄積容
量配線１７と電気的に接続されている。従って、補助配
線２がコンタクト金属層３を介して蓄積容量配線１７と
電気的に接続される。

【００４１】これにより、蓄積容量配線１７を通じて補
助配線２に、蓄積容量素子Ｃｓの一方の電極と同一の固
定電位を印加することができる。

【００４２】補助配線２の材料は、好ましくは大型化し
た場合の時定数増加を抑制するために、抵抗の低いＡｌ
膜あるいはアルミニウムを主成分としたＡｌ基の膜を用
いる。

【００４３】このように補助配線２を信号線１４と重な
りをもって形成し、固定電位を与えることにより、信号
線１４の電位の揺らぎ（ノイズ）を補助配線２で遮蔽し
て画素電極１１の電位に影響することを抑制する効果が
ある。

【００４４】また、補助配線２は、薄膜トランジスタ１
２のソース／ドレイン領域を構成する薄膜シリコン層１
６よりも上層にあるので、薄膜シリコン層１６にアニー
ルを行ってソース／ドレイン領域を構成する活性層を形
成した後に形成することができる。従って、低抵抗のＡ
ｌ等の材料を用いて補助配線２を形成することが可能で
あり、所望の抵抗値を得ることができると共に、大型の
基板における配線時定数の増大を抑制することができ
る。

【００４５】上述のように、絶縁性透明基板２５上に薄
膜トランジスタ（ＴＦＴ）１２、蓄積容量素子Ｃｓ、画
素電極１１、補助配線２等が形成されて、液晶表示装置
１用の半導体素子部としていわゆるＴＦＴ基板が構成さ
れる。さらに、このＴＦＴ基板に、対向電極が形成され
た対向基板と向かい合わせて、その間に液晶分子を有す
る液晶層を充填することにより、液晶層の一側に上述の
表示装置用半導体素子（ＴＦＴ基板）を備えた液晶表示
装置１が形成される。

【００４６】次に、この図１及び図２に示した構成の半
導体素子部を有する液晶表示装置１を実際に作製して、
その特性を調べた。ここでは、例えば対角４インチのデ
ィスプレイで、縦方向・横方向ともＴＡＢ（Tape Autom
ated Bonding）によりＩＣを外付け実装する方式の液晶
表示装置に適用した。

【００４７】そして、液晶表示装置１の作製は次のよう
に行った。まず、ガラスからなる絶縁性透明基板２５上
に、Ｍｏ（モリブデン）を２００ｎｍの厚さに成膜し、
これをパターニングして走査線（ゲート配線）１３及び
蓄積容量配線１７を形成した。

【００４８】次に、ＣＶＤ法により、絶縁膜２０として
ＳｉＮ_X を１５０ｎｍ、薄膜半導体層として非晶質シリ
コンを５０ｎｍの厚さで順次成膜し、レーザアニール法
により、非晶質シリコン膜を多結晶化して薄膜シリコン
層１６を形成した。

【００４９】次に、ＣＶＤ法により、薄膜シリコン層１
６を覆う絶縁膜２１として、ＳｉＮ _X を２００ｎｍの厚
さに積層し、後に薄膜トランジスタ１２のチャネルとな
るべき領域にストッパパターンを設け、続けてイオン注
入法によりリンイオンを１×１０¹³ｃｍ^-2の濃度でドー
プした。さらに、ストッパ部に、チャネル長方向でスト
ッパより両側に１μｍはみ出しのあるレジストパターン
を形成し、イオンドープ法によりリンイオンを１×１０
¹⁵ｃｍ^-2の濃度でドープした。そして、ランプアニール
法により、リンの活性化を行いＬＤＤ（Lightly Doped
Drain ）領域及びＮ⁺ 領域を形成した。

【００５０】この後、ＣＶＤ法で、ＳｉＯ_X を１００ｎ
ｍの厚さに、ＳｉＮ_X を２００ｎｍの厚さに順次積層し
て２層構造で絶縁膜２２を形成し、その後薄膜トランジ
スタ１２のソース／ドレイン領域及び蓄積容量配線１７
の接続部において、絶縁膜２０，２１，２２に、それぞ
れコンタクト部１８及び５となるコンタクトホールを開
口した。

【００５１】そして、アルミニウムとチタンの２層構造
により、コンタクト部１８，５のコンタクトメタル３，
４と信号線１４とを形成し、その上に絶縁膜２３として
ＳｉＯ_X を例えば１５０ｎｍの厚さで積層した。続い
て、絶縁膜２３にコンタクト部６となるコンタクトホー
ルを開口し、アルミニウムにより補助配線２を、蓄積容
量配線１７と電気的コンタクトが得られ、かつ画素毎に
下層の信号線１４と部分的に重なるように島状に形成し
た。

【００５２】次に、補助配線２を覆って平坦化層２４を
形成して表面を平坦化した後、その平坦面上にＩＴＯ
（インジウム錫酸化物）膜を形成してこれを所定のパタ
ーンにパターニングして画素電極１１を形成した。この
ようにして、液晶表示装置１の半導体素子部を形成し
た。

【００５３】その後、パネル領域を基板から切り出し、
ＴＡＢ（Tape Automated Bonding）によりＩＣを取り付
けて駆動可能な状態とした。

【００５４】この状態において、画素電極１１の電位を
モニターした。このとき、蓄積容量配線１７には固定電
位６Ｖを印加し、信号線１４には６Ｖを中心とした振幅
可変の矩形波を印加し、全体の駆動は横一列を一斉に書
き込む線順次駆動とし、１フィールド毎に正負が反転す
るいわゆる１Ｆ反転駆動とした。そして、パターンジェ
ネレータで画面中央に黒ウインドウを出し、他はグレー
となるように信号調整し、図５に示すような従来の液晶
表示装置５０と比較した。

【００５５】従来の構成では、黒ウインドウの上下にク
ロストークが発生したのに対し、上述の本実施の形態の
液晶表示装置１ではクロストークは見られなかった。

【００５６】次に、本発明の他の実施の形態として、液
晶表示装置の表示領域の概略平面図を図３に示す。本実
施の形態の液晶表示装置３０においては、補助配線２は
図３中左右方向に連続して形成され、またその左右方向
の部分２Ｘと信号線１４とが交差する部分から、信号線
１４に平行に枝状に延びる部分２Ｙが１画素に対応して
形成されている。これにより、全体として補助配線２が
略櫛状に形成されている。そして、蓄積容量配線１７
は、１画素に対応して補助配線２と平行な島状に形成さ
れている。

【００５７】また、蓄積容量素子Ｃｓと、補助配線２の
コンタクト部５及び６との配置関係が、図１とは左右逆
になっている。このため薄膜シリコン層１６のパターン
が図１とは異なっている。その他の構成は図１に示した
先の実施の形態と同様であるため、重複説明を省略す
る。

【００５８】本実施の形態の液晶表示装置３０において
も、補助配線２は信号線１４と画素電極１１との間に設
けられているので、信号線１４と画素電極１１が重なり
をもっていても、これらの間の容量カップリングを低減
することができ、その結果画素電極１１の電位への信号
線１４の電位によるノイズの影響を低減することができ
る。

【００５９】続いて、先の実施の形態と同様の製法によ
り、実際の液晶表示装置３０を作製して特性を調べた。
ここでは、対角１０．４インチ、画素数１０２４×７６
８のパネルを有し、パネル構成として、縦方向の駆動を
行う構成は、パネル周辺にシフトレジスタを一体形成し
たものに適用した。

【００６０】尚、この構成では縦方向の駆動を行う回路
が、ＣＭＯＳ回路の構成となるため、先の実施の形態の
リンのイオンドーピングの後に、さらにＮチャネルトラ
ンジスタ部をマスクしてボロンを１×１０¹⁵ｃｍ^-2の濃
度でドープする工程を加えた。

【００６１】そして、先の実施の形態と同様に、画素電
極１１の電位を従来の構成と比較しながら測定した。従
来の構成では、ウインドウパターン上下のクロストーク
のみならず、左右でコントラストのグラデーションが見
られたのに対し、本実施の形態では補助容量配線１７が
補助配線２に接続されて低抵抗化されたために、グラデ
ーションも見られなかった。

【００６２】次に、本発明のさらに他の実施の形態とし
て、液晶表示装置の表示領域外の周辺部の断面図を図４
に示す。この図４の液晶表示装置４０では、周辺部に駆
動回路の一部としてそれぞれＮチャネルとＰチャネルと
された薄膜トランジスタ４１Ｎ，４１Ｐが形成されてい
る。

【００６３】これらの薄膜トランジスタ４１Ｎ，４１Ｐ
は、いずれもゲート電極４２上に絶縁膜２０を介して半
導体層として薄膜シリコン層４３が形成され、薄膜シリ
コン層４３の中央にチャネル領域４４が形成され、その
両側はＮ⁺ 或いはＰ⁺ の不純物が活性化されソース／ド
レイン領域とされ、チャネル領域４４上にはチャネルプ
ロテクト領域４５が形成され、ソース／ドレイン領域に
はソース・ドレインの引き出し電極４６が接続され、逆
スタガ型の薄膜トランジスタを構成している。

【００６４】そして、引き出し電極４６を覆う絶縁膜２
３上に補助配線２が形成され、補助配線２を覆って平坦
化層２４が形成されている。補助配線２は、図示しない
が別の部分で、他の配線層にコンタクト部を介して接続
される。

【００６５】尚、表示領域での補助配線２は、図１及び
図２に示した先の実施の形態と同様の構成とすることが
できる。また、図４において、各絶縁層２０，２１，２
２，２３及び平坦化層２４は、図２に示した表示領域の
各絶縁層と対応することができ、図２と同一の符号を付
している。

【００６６】ここで、比較例として、補助配線２を利用
しない場合の断面図を図７に示す。図７では薄膜トラン
ジスタ４１Ｎ，４１Ｐの電極４６と同じ高さに配線層４
７を形成して、この配線層４７を駆動回路等の配線に用
いている。尚、図７では、補助配線２がないため絶縁層
２３を形成する必要がなく、直接電極４６上に平坦化層
２４が形成されている。

【００６７】図４と図７とを比較してわかるように、補
助配線２を利用して、その配線層を薄膜トランジスタ４
１Ｎ，４１Ｐの電極４６の上層に配置していることによ
り、電極４６と同じ高さに配線層４７を形成するより
も、配線の占める面積を低減することができる。従っ
て、駆動回路を集積しても、表示領域周辺の額縁状の部
分の面積の増大を抑えることができる。

【００６８】続いて、先の図１に示した実施の形態と同
様の製法により、実際の液晶表示装置４０を作製して、
補助配線２を形成しない場合との比較を行った。ここで
は、対角１２．１インチ、画素数は１０２４×７６８の
パネルを有し、パネル構成として、縦方向の駆動を行う
構成としてはシフトレジスタによる駆動回路が、横方向
の駆動を行う構成としてはシフトレジスタ、デジタル信
号デューダ、ラインメモリ、バッファから成る線順次駆
動回路が、それぞれパネル周辺に一体形成された構成に
適用した。

【００６９】そして、上述の線順次駆動回路中、高イン
ピーダンスでもよい配線や、配線のみで面積を占めそう
な部分は、図４に示したように、補助配線２の配線層を
利用した多層配線構成とした。

【００７０】これにより、図７のように補助配線２を利
用しないときに比べて、線順次駆動回路の占める面積が
１／２〜２／３に縮小された。

【００７１】上述の各実施の形態では、多結晶シリコン
をトランジスタに用いた場合について説明したが、図１
に示した実施の形態や図３に示した実施の形態におい
て、多結晶化工程を採らないで非晶質シリコン層から成
る薄膜トランジスタを形成して、周辺に回路を内蔵しな
いパネルを作製しても、同様に本発明の効果を得ること
ができる。

【００７２】また、薄膜トランジスタの構造について
も、逆スタガ型のボトムゲート構造のみならず活性層の
上にゲート電極のあるトップゲート構造（いわゆるプレ
ーナ型の薄膜トランジスタ）に対しても同様に本発明を
適用することができる。

【００７３】また、図１に示した実施の形態や図３に示
した実施の形態に、図４に示した構成を適用することが
できる。即ち、図１に示した実施の形態や図３に示した
実施の形態において、その表示領域周辺に、図示しない
が走査線１３や信号線１４を駆動する駆動回路（例えば
垂直走査回路や水平走査回路等）を一体に形成し、これ
ら駆動回路の近傍に上述の補助配線２を設けるようにす
る。そして、補助配線２がコンタクト部により他の配線
層と電気的に接続されてこれら駆動回路の一部をなすよ
うに構成する。

【００７４】これにより、補助配線２の低い抵抗により
装置が大型化されても配線の抵抗を低減することができ
ると共に、駆動回路の配線の占める面積を低減して表示
領域周辺の額縁状の部分の面積を低減することができ
る。また、これにより、Ｄ／Ａコンバータやメモリ等の
機能回路をも集積化して、液晶表示装置のさらなる集積
化を図ることが可能になる。

【００７５】また、上述の実施の形態では、補助配線２
を同じ高さの１層の電極層としたが、間に絶縁膜を挟ん
で上下に複数層の電極層を形成して補助配線２の群を構
成しても良い。この場合、補助配線２の少なくとも１層
を、信号線１４と画素電極１１との間に配置するように
構成する。

【００７６】上述の各実施の形態では、液晶表示装置に
ついて説明したが、本発明の表示装置用半導体素子は、
その他の表示装置例えば電界により蛍光体の発光層を発
光させるエレクトロルミネセントディスプレイ等にも適
用することができる。マトリクス状に配置された各画素
毎に、画素電極とスイッチング素子とが設けられた、い
わゆるアクティブマトリクス方式の駆動が行われる表示
装置であれば、本発明を適用することが可能である。

【００７７】本発明の表示装置用半導体素子及びこれを
用いた液晶表示装置は、上述の実施の形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲でその他
様々な構成が取り得る。

【００７８】

【発明の効果】上述の本発明による表示装置用半導体素
子によれば、信号線の上に画素電極が配置された構造で
中間に補助配線層が配置された構成とすることにより、
信号線ノイズが画素電極に混入することを防止すること
ができる。

【００７９】さらに、低抵抗材料で補助配線を形成する
ことにより、表示装置の大型化を図った場合の配線時定
数の増大を抑制し、クロストークを制御することができ
る。

【００８０】また、周辺に駆動回路を一体に作り込む構
成においては、表示領域と同じ補助配線層を駆動回路に
利用することで、配線の占める面積を低減して、集積度
の向上を図ることができる。

【００８１】そして、本発明の表示装置用半導体素子を
適用して液晶表示装置を構成することにより、高精細で
大型化が可能で駆動回路や機能回路が一体に形成された
良好な画質が得られる液晶表示装置を構成することがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の液晶表示装置の表示領
域の概略平面図である。

【図２】図１のＡ−Ａ′における断面図である。

【図３】本発明の他の実施の形態の液晶表示装置の表示
領域の概略平面図である。

【図４】本発明のさらに他の実施の形態の液晶表示装置
の表示領域外の周辺部の概略断面図である。

【図５】従来の液晶表示装置の表示領域の概略平面図で
ある。

【図６】図５のＢ−Ｂ′における断面図である。

【図７】補助配線を形成しない場合の表示領域周辺部の
概略断面図である。

【符号の説明】

１，３０，４０ 液晶表示装置、２ 補助配線、３，４
コンタクトメタル、５，６，１８，１９ コンタクト
部、１１ 画素電極、１２，４１Ｎ，４１Ｐ 薄膜トラ
ンジスタ、１３ 走査線（ゲート配線）、１４ 信号
線、１５，４２ ゲート、１６，４３ 薄膜シリコン
層、１７ 蓄積容量配線、２０，２１，２２，２３ 絶
縁膜絶縁層、２４ 平坦化層、４４ チャネル領域、４
５ チャネルプロテクト領域、４６ （引き出し）電
極、４７ 配線層、Ｃｓ 蓄積容量素子

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA51 JA26 JA34 JA37 JB22 JB31 JB52 JB58 JB69 KA04 KA10 MA09 MA27 MA29 MA30 NA22 NA25 5F110 BB02 BB04 CC08 DD02 EE04 FF03 FF29 GG02 GG13 HJ01 HJ04 HJ13 HJ18 HJ23 HL03 HL04 HL11 HM03 HM15 NN03 NN04 NN12 NN23 NN24 NN35 NN72 PP03 QQ11

Claims (8)

【特許請求の範囲】
1. 【請求項１】 走査線と、 上記走査線と交差する信号線と、 補助配線とを有し、 上記走査線と上記信号線との交差点に対応してマトリク
   ス状にスイッチング素子と蓄積容量素子と画素電極が設
   けられた表示装置用半導体素子であって、 上記画素電極は信号線より上層に配置され、 上記補助配線が少なくとも１層以上の配線層で構成さ
   れ、そのうち少なくとも１層は上記信号線と上記画素電
   極との間に設けられ、 表示領域内において、各画素毎に上記補助配線と上記蓄
   積容量素子の一方の電極が、一体に形成されているか或
   いは電気的に接続されていることを特徴とする表示装置
   用半導体素子。
2. 【請求項２】 表示領域内において、上記補助配線が各
   画素毎に上記信号線と少なくとも部分的に重なりを有
   し、かつ上記信号線と上記補助配線とが電気的に絶縁さ
   れていることを特徴とする請求項１に記載の表示装置用
   半導体素子。
3. 【請求項３】 上記補助配線に特定の固定電位が与えら
   れたことを特徴とする請求項１に記載の表示装置用半導
   体素子。
4. 【請求項４】 上記補助配線がアルミニウム、或いはア
   ルミニウムを主たる成分とする材料から成ることを特徴
   とする請求項１に記載の表示装置用半導体素子。
5. 【請求項５】 表示領域周辺に上記走査線又は上記信号
   線を駆動する駆動回路が一体に形成され、上記駆動回路
   の近傍に上記補助配線が設けられ、上記補助配線が接続
   孔により他の層の導体と電気的に接続され、上記駆動回
   路の一部をなしていることを特徴とする請求項１に記載
   の表示装置用半導体素子。
6. 【請求項６】 走査線と、 上記走査線と交差する信号線と、 補助配線とを有し、 上記走査線と上記信号線との交差点に対応してマトリク
   ス状にスイッチング素子と画素電極が設けられた表示装
   置用半導体素子であって、 上記画素電極は信号線より上層に配置され、 上記補助配線が少なくとも１層以上の配線層で構成さ
   れ、そのうち少なくとも１層は上記信号線と上記画素電
   極との間に設けられ、 表示領域周辺に上記走査線又は上記信号線を駆動する駆
   動回路が一体に形成され、上記駆動回路の近傍に上記補
   助配線が設けられ、 上記補助配線が接続孔により他の層の導体と電気的に接
   続され、上記駆動回路の一部をなしていることを特徴と
   する表示装置用半導体素子。
7. 【請求項７】 走査線と、 上記走査線と交差する信号線と、 補助配線とを有し、 上記走査線と上記信号線との交差点に対応してマトリク
   ス状にスイッチング素子と蓄積容量素子と画素電極が設
   けられた表示装置用半導体素子を液晶層の一側に備えて
   成る液晶表示装置であって、 上記画素電極は信号線より上層に配置され、 上記補助配線が少なくとも１層以上の配線層で構成さ
   れ、そのうち少なくとも１層は上記信号線と上記画素電
   極との間に設けられ、 表示領域内において、各画素毎に上記補助配線と上記蓄
   積容量素子の一方の電極が、一体に形成されているか或
   いは電気的に接続されていることを特徴とする液晶表示
   装置。
8. 【請求項８】 走査線と、 上記走査線と交差する信号線と、 補助配線とを有し、 上記走査線と上記信号線との交差点に対応してマトリク
   ス状にスイッチング素子と画素電極が設けられた表示装
   置用半導体素子を液晶層の一側に備えて成る液晶表示装
   置であって、 上記画素電極は信号線より上層に配置され、 上記補助配線が少なくとも１層以上の配線層で構成さ
   れ、そのうち少なくとも１層は上記信号線と上記画素電
   極との間に設けられ、 表示領域周辺に上記走査線又は上記信号線を駆動する駆
   動回路が一体に形成され、上記駆動回路の近傍に上記補
   助配線が設けられ、 上記補助配線が接続孔により他の層の導体と電気的に接
   続され、上記駆動回路の一部をなしていることを特徴と
   する液晶表示装置。