JP2001119032A - アクティブマトリクス型表示装置 - Google Patents
アクティブマトリクス型表示装置Info
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- JP2001119032A JP2001119032A JP29863799A JP29863799A JP2001119032A JP 2001119032 A JP2001119032 A JP 2001119032A JP 29863799 A JP29863799 A JP 29863799A JP 29863799 A JP29863799 A JP 29863799A JP 2001119032 A JP2001119032 A JP 2001119032A
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Abstract
(57)【要約】
【課題】 ダブルゲート構造を採用したＴＦＴを用いて
画素のスイッチングを行うアクティブマトリクス型表示
装置において、ＴＦＴの回路面積を縮小して微細化、も
しくは開口率を向上する。 【解決手段】 ＴＦＴ３の半導体膜１２はゲート線２の
一部と２回交差するダブルゲート構造であり、データ線
１に遠いゲート１５だけがゲート線２およびゲート電極
１６に半導体膜１２が挟まれたデュアルゲート構造を有
し、ゲート１４は単一のゲート構造である。ダブルゲー
トの２つのゲート両方をデュアルゲートにした場合と比
較して、大幅な素子特性の低下はない。これによってゲ
ート１４をデータ線１に隣接配置できるようになり、Ｔ
ＦＴの回路面積が縮小できる。
画素のスイッチングを行うアクティブマトリクス型表示
装置において、ＴＦＴの回路面積を縮小して微細化、も
しくは開口率を向上する。 【解決手段】 ＴＦＴ３の半導体膜１２はゲート線２の
一部と２回交差するダブルゲート構造であり、データ線
１に遠いゲート１５だけがゲート線２およびゲート電極
１６に半導体膜１２が挟まれたデュアルゲート構造を有
し、ゲート１４は単一のゲート構造である。ダブルゲー
トの２つのゲート両方をデュアルゲートにした場合と比
較して、大幅な素子特性の低下はない。これによってゲ
ート１４をデータ線１に隣接配置できるようになり、Ｔ
ＦＴの回路面積が縮小できる。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置（Liqu
id Crystal Display；ＬＣＤ）や有機ＥＬ表示装置など
の表示装置の構造に関し、特に、薄膜トランジスタ（Th
in Film Transistor；ＴＦＴ）を用いたアクティブマト
リクス型で、微細化に適したＴＦＴ構造を有する表示装
置に関する。
id Crystal Display；ＬＣＤ）や有機ＥＬ表示装置など
の表示装置の構造に関し、特に、薄膜トランジスタ（Th
in Film Transistor；ＴＦＴ）を用いたアクティブマト
リクス型で、微細化に適したＴＦＴ構造を有する表示装
置に関する。
【０００２】
【従来の技術】図４は従来のアクティブマトリクス型表
示装置の例として、ＬＣＤを示す平面図である。垂直方
向に延在するデータ線５１が複数平行に配置され、これ
らに交差し、水平方向に延在するゲート線５２が複数平
行に配置される。データ線５１とゲート線５２の各交点
に、ＴＦＴ５３が配置され、ＴＦＴ５３に対応して画素
電極５４が配置されている。
示装置の例として、ＬＣＤを示す平面図である。垂直方
向に延在するデータ線５１が複数平行に配置され、これ
らに交差し、水平方向に延在するゲート線５２が複数平
行に配置される。データ線５１とゲート線５２の各交点
に、ＴＦＴ５３が配置され、ＴＦＴ５３に対応して画素
電極５４が配置されている。
【０００３】ＴＦＴ５３はコンタクト６１を介してデー
タ線５１に接続された半導体膜６２を有し、コンタクト
６３を介して画素電極５４に接続されている。半導体膜
６２はゲート線５２と２箇所で交差し、それぞれゲート
６４、６５となっている。
タ線５１に接続された半導体膜６２を有し、コンタクト
６３を介して画素電極５４に接続されている。半導体膜
６２はゲート線５２と２箇所で交差し、それぞれゲート
６４、６５となっている。
【０００４】ゲート線５２に電圧が印加されると、ＴＦ
Ｔ５３の半導体膜６２にチャネルが形成されて導通とな
り、データ線５１に印加されたデータ電圧が画素電極５
４に印加され、液晶が駆動されてデータ電圧に応じた表
示を行う。
Ｔ５３の半導体膜６２にチャネルが形成されて導通とな
り、データ線５１に印加されたデータ電圧が画素電極５
４に印加され、液晶が駆動されてデータ電圧に応じた表
示を行う。
【０００５】本明細書では、上述したような、二つのゲ
ートを有するＴＦＴ構造をダブルゲートと称する。ＴＦ
Ｔ５３をダブルゲートとすることによって、ＴＦＴを非
導通としたとき、高抵抗なＴＦＴが直列に接続されてい
るので、非導通時に意図せずに漏れて流れる不正な電
流、いわゆるオフリーク電流を低減できる効果がある。
ートを有するＴＦＴ構造をダブルゲートと称する。ＴＦ
Ｔ５３をダブルゲートとすることによって、ＴＦＴを非
導通としたとき、高抵抗なＴＦＴが直列に接続されてい
るので、非導通時に意図せずに漏れて流れる不正な電
流、いわゆるオフリーク電流を低減できる効果がある。
【０００６】ＴＦＴ５３は、更にゲート電極６６を有す
る。ゲート電極６６は、コンタクト６７を介してゲート
線５２に接続され、ゲート６４、６５に重畳している。
る。ゲート電極６６は、コンタクト６７を介してゲート
線５２に接続され、ゲート６４、６５に重畳している。
【０００７】図４におけるＡ−Ａ’線断面図を図５に示
す。ガラス基板７１上にゲート線５２が配置され、第１
のゲート絶縁膜７２を介してＴＦＴ５３の半導体膜６２
が配置されている。半導体膜６２上に、第２のゲート絶
縁膜７３を介してデータ線５１及びゲート電極６６が同
層で配置されている。更に平坦化膜７４等が形成され、
その上に図示しない液晶、対向基板が配置される。
す。ガラス基板７１上にゲート線５２が配置され、第１
のゲート絶縁膜７２を介してＴＦＴ５３の半導体膜６２
が配置されている。半導体膜６２上に、第２のゲート絶
縁膜７３を介してデータ線５１及びゲート電極６６が同
層で配置されている。更に平坦化膜７４等が形成され、
その上に図示しない液晶、対向基板が配置される。
【０００８】本明細書では、このようにＴＦＴ５３の半
導体膜６２がゲート線５２及びゲート電極６６に挟まれ
ている構造をデュアルゲートと称する。ゲート電極６６
は、ゲート線５２に接続されているので、ゲート線５２
と同電位である。デュアルゲートとすることによって、
上下のゲートそれぞれの電界によって半導体膜６２にチ
ャネルが形成するため、ゲート電極６６を有さない構造
のＴＦＴに比較して、導通時の抵抗が小さく、また、バ
ックチャネルの形成を抑止できるためオフリーク電流が
低減できる効果がある。
導体膜６２がゲート線５２及びゲート電極６６に挟まれ
ている構造をデュアルゲートと称する。ゲート電極６６
は、ゲート線５２に接続されているので、ゲート線５２
と同電位である。デュアルゲートとすることによって、
上下のゲートそれぞれの電界によって半導体膜６２にチ
ャネルが形成するため、ゲート電極６６を有さない構造
のＴＦＴに比較して、導通時の抵抗が小さく、また、バ
ックチャネルの形成を抑止できるためオフリーク電流が
低減できる効果がある。
【０００９】さて、近年、デジタルスチルカメラやデジ
タルビデオカメラのファインダなどのように、携帯電子
機器の表示装置としてアクティブマトリクス型表示装置
が採用されているが、携帯機器に搭載するために、画素
数を維持したまま画面サイズを縮小して微細化する要求
がある。
タルビデオカメラのファインダなどのように、携帯電子
機器の表示装置としてアクティブマトリクス型表示装置
が採用されているが、携帯機器に搭載するために、画素
数を維持したまま画面サイズを縮小して微細化する要求
がある。
【００１０】
【発明が解決しようとする課題】画素数を維持したまま
画面サイズを縮小すると、下記の問題が生じる。
画面サイズを縮小すると、下記の問題が生じる。
【００１１】まず、加工できる最小の線幅、いわゆるデ
ザインルールが一定であるため、それ以上微細化できな
い。即ち、同層に形成されるそれぞれの構造は、デザイ
ンルールに基づいた最小の線幅を有すると共に、デザイ
ンルールに基づいた最小の間隔ｄを設ける必要がある。
また、配線５１、５２の線幅やＴＦＴ５３、各コンタク
ト６１、６３、６７等の面積は、縮小すると電気抵抗が
上昇するため、一定以上の線幅、大きさを確保する必要
がある。
ザインルールが一定であるため、それ以上微細化できな
い。即ち、同層に形成されるそれぞれの構造は、デザイ
ンルールに基づいた最小の線幅を有すると共に、デザイ
ンルールに基づいた最小の間隔ｄを設ける必要がある。
また、配線５１、５２の線幅やＴＦＴ５３、各コンタク
ト６１、６３、６７等の面積は、縮小すると電気抵抗が
上昇するため、一定以上の線幅、大きさを確保する必要
がある。
【００１２】従って、画面サイズを縮小し、画素電極５
４を小さく設計しても、配線やＴＦＴは縮小に限界があ
り、相対的にＴＦＴの画素に占める面積が増大し、特
に、従来のダブルゲート及びデュアルゲートを併用した
構造のＴＦＴでは、微細化が困難であった。ＴＦＴ等の
スイッチング素子は光の透過を制御できないため、遮光
膜を配置する必要があり、微細化した表示装置では、そ
の開口率の向上が課題であった。
４を小さく設計しても、配線やＴＦＴは縮小に限界があ
り、相対的にＴＦＴの画素に占める面積が増大し、特
に、従来のダブルゲート及びデュアルゲートを併用した
構造のＴＦＴでは、微細化が困難であった。ＴＦＴ等の
スイッチング素子は光の透過を制御できないため、遮光
膜を配置する必要があり、微細化した表示装置では、そ
の開口率の向上が課題であった。
【００１３】また、微細化しない表示装置でも、遮光膜
を形成した領域を縮小し、開口率を上げる要求もある。
を形成した領域を縮小し、開口率を上げる要求もある。
【００１４】そこで本発明は、一定の特性を維持しつ
つ、より回路面積の縮小されたダブルゲートのＴＦＴ構
造を提供することを目的とする。
つ、より回路面積の縮小されたダブルゲートのＴＦＴ構
造を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明は、上記の課題を
解決するためになされ、行方向に複数配置されるゲート
線と、列方向に複数配置されるデータ線と、データ線に
接続され、ゲート線の一部と交差する半導体膜を有する
薄膜トランジスタを用いて画素をスイッチングするアク
ティブマトリクス型表示装置において、薄膜トランジス
タはゲートを少なくとも２つ有し、第１のゲートはゲー
ト線の一部のみをゲート電極とした単一のゲート構造で
あり、第２のゲートはゲート線の一部と、ゲート線とは
半導体膜を挟んで反対側に配置され、ゲート線と電気的
に接続された導体膜とをゲート電極とした二層のゲート
構造であるアクティブマトリクス型表示装置である。
解決するためになされ、行方向に複数配置されるゲート
線と、列方向に複数配置されるデータ線と、データ線に
接続され、ゲート線の一部と交差する半導体膜を有する
薄膜トランジスタを用いて画素をスイッチングするアク
ティブマトリクス型表示装置において、薄膜トランジス
タはゲートを少なくとも２つ有し、第１のゲートはゲー
ト線の一部のみをゲート電極とした単一のゲート構造で
あり、第２のゲートはゲート線の一部と、ゲート線とは
半導体膜を挟んで反対側に配置され、ゲート線と電気的
に接続された導体膜とをゲート電極とした二層のゲート
構造であるアクティブマトリクス型表示装置である。
【００１６】また、単一のゲート構造を有する第１のゲ
ートは、二層のゲート構造を有する第２のゲートよりも
データ線近くに配置される。
ートは、二層のゲート構造を有する第２のゲートよりも
データ線近くに配置される。
【００１７】また、画素は行毎に１／２画素ずらして配
置され、データ線は行毎に屈曲して形成され、ＴＦＴの
半導体膜は、データ線の屈曲した箇所でデータ線に接続
されている。
置され、データ線は行毎に屈曲して形成され、ＴＦＴの
半導体膜は、データ線の屈曲した箇所でデータ線に接続
されている。
【００１８】
【発明の実施の形態】図１は本発明の第１の実施形態に
かかるＬＣＤの平面図である。垂直方向に延在するデー
タ線１が複数平行に配置され、これに交差し、水平方向
に延在するゲート線２が複数平行に配置される。データ
線１とゲート線２の各交点には、ＴＦＴ３が配置され、
ＴＦＴ３に対応して画素電極４が配置されている。
かかるＬＣＤの平面図である。垂直方向に延在するデー
タ線１が複数平行に配置され、これに交差し、水平方向
に延在するゲート線２が複数平行に配置される。データ
線１とゲート線２の各交点には、ＴＦＴ３が配置され、
ＴＦＴ３に対応して画素電極４が配置されている。
【００１９】データ線１はコンタクト１１を介してＴＦ
Ｔ３の半導体膜１２に接続され、さらにコンタクト１３
を介して画素電極４に接続されている。ＴＦＴ３はゲー
ト線２と２箇所で交差し、それぞれがゲート１４、ゲー
ト１５となっているダブルゲート構造である。
Ｔ３の半導体膜１２に接続され、さらにコンタクト１３
を介して画素電極４に接続されている。ＴＦＴ３はゲー
ト線２と２箇所で交差し、それぞれがゲート１４、ゲー
ト１５となっているダブルゲート構造である。
【００２０】以上の点は従来のＬＣＤと同様である。上
述したように、ダブルゲート、デュアルゲート構造は、
オフリーク電流の低減を目的としている。デュアルゲー
ト構造は、二つのゲートのうちの一つで採用すれば、充
分にオフリーク電流を低減できることが、本出願人の試
作実験によって判明した。この理由は、もしも単一のゲ
ート構造のゲートでバックチャネルが生じたとしても、
デュアルゲートを採用したもう一つのゲートにはバック
チャネルが生じないため、リーク電流が発生しないため
と考えられる。
述したように、ダブルゲート、デュアルゲート構造は、
オフリーク電流の低減を目的としている。デュアルゲー
ト構造は、二つのゲートのうちの一つで採用すれば、充
分にオフリーク電流を低減できることが、本出願人の試
作実験によって判明した。この理由は、もしも単一のゲ
ート構造のゲートでバックチャネルが生じたとしても、
デュアルゲートを採用したもう一つのゲートにはバック
チャネルが生じないため、リーク電流が発生しないため
と考えられる。
【００２１】そこで、本実施形態では、ゲート電極１６
は、コンタクト１７を介してゲート線２に接続され、ゲ
ート１５にのみ重畳している。即ち、ＴＦＴ３は従来の
ＴＦＴ５３と異なり、ゲート１５のみがデュアルゲート
構造であり、ゲート１４はゲート線２のみを単一のゲー
トとする構造である。このように、二つのゲートのうち
一つをデュアルゲートとすることによって、ＴＦＴ３の
面積を縮小しつつ、所定の特性を満たすことができる。
は、コンタクト１７を介してゲート線２に接続され、ゲ
ート１５にのみ重畳している。即ち、ＴＦＴ３は従来の
ＴＦＴ５３と異なり、ゲート１５のみがデュアルゲート
構造であり、ゲート１４はゲート線２のみを単一のゲー
トとする構造である。このように、二つのゲートのうち
一つをデュアルゲートとすることによって、ＴＦＴ３の
面積を縮小しつつ、所定の特性を満たすことができる。
【００２２】ＴＦＴ３の半導体膜１２はデータ線１とコ
ンタクト１１を介して接続されている。半導体膜１２は
データ線１に平行に図面上方にのび、ゲート線２と交差
してゲート線２の交差した領域がゲート１４となる。そ
して、半導体膜１４はゲート電極１６のコンタクト１７
を迂回して再びゲート線２と交差し、この領域がゲート
１５となる。ゲート電極１６は、ゲート１５に重畳して
おり、ゲート１５はデュアルゲート構造である。また、
ゲート電極１６はゲート１４の方には伸びておらず、ゲ
ート１４は単一のゲート構造である。
ンタクト１１を介して接続されている。半導体膜１２は
データ線１に平行に図面上方にのび、ゲート線２と交差
してゲート線２の交差した領域がゲート１４となる。そ
して、半導体膜１４はゲート電極１６のコンタクト１７
を迂回して再びゲート線２と交差し、この領域がゲート
１５となる。ゲート電極１６は、ゲート１５に重畳して
おり、ゲート１５はデュアルゲート構造である。また、
ゲート電極１６はゲート１４の方には伸びておらず、ゲ
ート１４は単一のゲート構造である。
【００２３】図１におけるＡ−Ａ’線断面図を図２に示
す。ガラス基板３１上にゲート線２が配置され、第１の
ゲート絶縁膜３２を介してＴＦＴ３の半導体膜１２が配
置されている。半導体膜１２上に、第２のゲート絶縁膜
３３を介してデータ線１及びゲート電極１６が同層で配
置されている。更に平坦化膜３４等が形成され、その上
に図示しない液晶、対向基板が配置される。ここで、ゲ
ート電極１６は、二つのゲートのうちの一つのみに重畳
しているので、同層に形成されたデータ線１とゲート電
極１６とは、デザインルールにのっとった間隔ｄが確保
されている。
す。ガラス基板３１上にゲート線２が配置され、第１の
ゲート絶縁膜３２を介してＴＦＴ３の半導体膜１２が配
置されている。半導体膜１２上に、第２のゲート絶縁膜
３３を介してデータ線１及びゲート電極１６が同層で配
置されている。更に平坦化膜３４等が形成され、その上
に図示しない液晶、対向基板が配置される。ここで、ゲ
ート電極１６は、二つのゲートのうちの一つのみに重畳
しているので、同層に形成されたデータ線１とゲート電
極１６とは、デザインルールにのっとった間隔ｄが確保
されている。
【００２４】データ線１とゲート電極１６とは、上述し
たように、同一の層で形成されているため、絶縁する必
要があり、デザインルール上所定の間隔を確保する必要
がある。ゲート１４にゲート電極１６が重畳していない
単一のゲート構造であるため、ゲート１４をデータ線１
の直近に配置することができるようになった。また、ゲ
ート電極１６と隣接する画素に接続される図面右に配置
されたデータ線１とは所定の間隔が確保されている。
たように、同一の層で形成されているため、絶縁する必
要があり、デザインルール上所定の間隔を確保する必要
がある。ゲート１４にゲート電極１６が重畳していない
単一のゲート構造であるため、ゲート１４をデータ線１
の直近に配置することができるようになった。また、ゲ
ート電極１６と隣接する画素に接続される図面右に配置
されたデータ線１とは所定の間隔が確保されている。
【００２５】以上に説明したように、ゲート１４を単一
のゲート構造とすることによって、ＴＦＴ３の面積を縮
小することができた。
のゲート構造とすることによって、ＴＦＴ３の面積を縮
小することができた。
【００２６】次に図３に本発明の第２の実施形態にかか
るＬＣＤの平面図を示す。本実施形態は、列方向に隣接
する画素電極同士を行方向に１／２画素分だけずらして
配置した、いわゆるデルタ配列である。図面上下方向に
屈曲したデータ線１’が複数配置され、これに交差する
方向にゲート線２が複数配置される。データ線１とゲー
ト線２の各交点には、ＴＦＴ３を介して画素電極４が配
置されている。第１の実施形態と同様の構成については
説明を省略する。
るＬＣＤの平面図を示す。本実施形態は、列方向に隣接
する画素電極同士を行方向に１／２画素分だけずらして
配置した、いわゆるデルタ配列である。図面上下方向に
屈曲したデータ線１’が複数配置され、これに交差する
方向にゲート線２が複数配置される。データ線１とゲー
ト線２の各交点には、ＴＦＴ３を介して画素電極４が配
置されている。第１の実施形態と同様の構成については
説明を省略する。
【００２７】デルタ配列は画素電極４をずらすためにデ
ータ線１’が屈曲している。そして、ＴＦＴ３の半導体
膜１２と、データ線１’とのコンタクト１１はデータ線
１’の屈曲した部分に設けられている。半導体膜１２は
データ線１’に平行に図面上方にのび、ゲート線２と交
差してゲート１４となり、ゲート電極１６のコンタクト
１７を迂回して再びゲート線２と交差し、この領域がゲ
ート１５となる。ゲート電極１６はゲート１５の方にだ
け伸びており、ゲート１４は単一のゲート構造、ゲート
１５はデュアルゲート構造である。そして、半導体膜１
２は、コンタクト１３を介して画素電極４に接続されて
いる。
ータ線１’が屈曲している。そして、ＴＦＴ３の半導体
膜１２と、データ線１’とのコンタクト１１はデータ線
１’の屈曲した部分に設けられている。半導体膜１２は
データ線１’に平行に図面上方にのび、ゲート線２と交
差してゲート１４となり、ゲート電極１６のコンタクト
１７を迂回して再びゲート線２と交差し、この領域がゲ
ート１５となる。ゲート電極１６はゲート１５の方にだ
け伸びており、ゲート１４は単一のゲート構造、ゲート
１５はデュアルゲート構造である。そして、半導体膜１
２は、コンタクト１３を介して画素電極４に接続されて
いる。
【００２８】本実施形態において、データ線１’の屈曲
部にコンタクト１１を配置しているので、周辺面積をよ
り有効に利用でき、開口率の向上、もしくは、さらなる
微細化が可能となっている。
部にコンタクト１１を配置しているので、周辺面積をよ
り有効に利用でき、開口率の向上、もしくは、さらなる
微細化が可能となっている。
【００２９】なお、上記実施形態はＬＣＤを例示して説
明したが、ダブルゲートのＴＦＴを用いてスイッチング
を行うアクティブマトリクス型の表示装置であれば、例
えば、有機ＥＬディスプレイ、蛍光表示管を用いた蛍光
表示装置など、どのような方式の表示装置にでも適用で
きる。
明したが、ダブルゲートのＴＦＴを用いてスイッチング
を行うアクティブマトリクス型の表示装置であれば、例
えば、有機ＥＬディスプレイ、蛍光表示管を用いた蛍光
表示装置など、どのような方式の表示装置にでも適用で
きる。
【００３０】
【発明の効果】以上に述べたように、本発明は、いわゆ
るダブルゲートの薄膜トランジスタを有するアクティブ
マトリクス型表示装置で、第１のゲートは単一のゲート
構造であり、第２のゲートは二層のゲート構造、いわゆ
るデュアルゲート構造であるので、薄膜トランジスタの
面積を必要な素子特性を確保しつつ縮小することがで
き、表示装置を微細化することができる。また、ＴＦＴ
の領域を小型化することによって遮光膜を形成する領域
を縮小することができるので、同じサイズのＬＣＤであ
れば、より開口率を上げることができる。
るダブルゲートの薄膜トランジスタを有するアクティブ
マトリクス型表示装置で、第１のゲートは単一のゲート
構造であり、第２のゲートは二層のゲート構造、いわゆ
るデュアルゲート構造であるので、薄膜トランジスタの
面積を必要な素子特性を確保しつつ縮小することがで
き、表示装置を微細化することができる。また、ＴＦＴ
の領域を小型化することによって遮光膜を形成する領域
を縮小することができるので、同じサイズのＬＣＤであ
れば、より開口率を上げることができる。
【００３１】また、画素は行毎に１／２画素ずらし、デ
ータ線は行毎に屈曲して形成された、いわゆるデルタ配
列であって、ＴＦＴの半導体膜は、データ線の屈曲した
箇所でデータ線に接続されているので、より素子面積を
有効に活用でき、更に微細化することができる。
ータ線は行毎に屈曲して形成された、いわゆるデルタ配
列であって、ＴＦＴの半導体膜は、データ線の屈曲した
箇所でデータ線に接続されているので、より素子面積を
有効に活用でき、更に微細化することができる。
【００３２】ところで、一つの画素が大きい大型の表示
装置では、一つの画素に対するＴＦＴの占める面積の割
合は、小型の表示装置に比較して低い。従って、本発明
は、４インチ型以下、例えば、２インチ型や１．５イン
チ型などの小型の表示装置や、４インチ型や６インチ型
でＸＧＡなどの高精細を表示する表示装置に適用して最
も効果的である。
装置では、一つの画素に対するＴＦＴの占める面積の割
合は、小型の表示装置に比較して低い。従って、本発明
は、４インチ型以下、例えば、２インチ型や１．５イン
チ型などの小型の表示装置や、４インチ型や６インチ型
でＸＧＡなどの高精細を表示する表示装置に適用して最
も効果的である。
【図１】第１の実施形態にかかる表示装置の平面図であ
る。
る。
【図２】第１の実施形態にかかる表示装置の断面図であ
る。
る。
【図３】第２の実施形態にかかる表示装置の平面図であ
る。
る。
【図４】従来の表示装置の平面図である。
【図５】従来の表示装置の断面図である。
１ データ線、 ２ ゲート線、３
ＴＦＴ、 ４ 画素電極、１
１，１３，１７ コンタクト、 １２ 半導体膜、１４
単一の構造のゲート、 １５ デュアルゲート構
造のゲート、１６ ゲート電極
ＴＦＴ、 ４ 画素電極、１
１，１３，１７ コンタクト、 １２ 半導体膜、１４
単一の構造のゲート、 １５ デュアルゲート構
造のゲート、１６ ゲート電極
フロントページの続き Ｆターム(参考） 2H092 GA17 JA24 JA36 JA37 JB22 JB31 JB51 NA07 NA25 PA13 5C094 AA05 AA10 BA03 BA29 BA33 BA43 CA19 EA03 EA04 EA07 5F110 AA04 AA06 AA30 BB01 BB10 DD02 EE28 EE30
Claims (3)
- 【請求項１】 行方向に複数配置されるゲート線と、列
方向に複数配置されるデータ線と、前記データ線に接続
され、前記ゲート線と少なくとも２箇所で交差して第１
及び第２のゲートを構成する半導体膜を有する薄膜トラ
ンジスタと、を有し、前記薄膜トランジスタを用いて画
素電極をスイッチングするアクティブマトリクス型表示
装置において、前記第１のゲートは前記ゲート線のみを
ゲート電極とした単層構造であり、前記第２のゲートは
前記ゲート線と、前記ゲート線とは前記半導体膜を挟ん
で反対側に配置され、前記ゲート線と電気的に接続され
た導体膜とをゲート電極とした二層のゲート構造である
ことを特徴とするアクティブマトリクス型表示装置。 - 【請求項２】 前記単一のゲート構造を有する第１のゲ
ートは、二層のゲート構造を有する前記第２のゲートよ
りも前記データ線近くに配置されることを特徴とする請
求項１に記載のアクティブマトリクス型表示装置。 - 【請求項３】 前記画素は行毎に１／２画素ずらして配
置され、前記データ線は行毎に屈曲して形成され、前記
ＴＦＴの半導体膜は、前記データ線の屈曲した箇所で前
記データ線に接続されていることを特徴とする請求項１
に記載のアクティブマトリクス型表示装置。
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|---|---|---|---|
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ID=17862322
Family Applications (1)
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| JP29863799A Expired - Lifetime JP3548063B2 (ja) | 1999-10-20 | 1999-10-20 | アクティブマトリクス型表示装置 |
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