KR100534576B1 - 다중 게이트를 갖는 박막 트랜지스터 - Google Patents
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Abstract
본 발명은 균일성이 우수한 TFT 및 그의 제조 방법에 관한 것으로, 채널 방향이 서로 수직인 2개 이상의 채널로 구성된 것을 특징으로 박막 트랜지스터를 제공함으로써 구동회로부 및 화소 영역의 특성 모두 적합한 TFT를 제공할 수 있다.
Description
[산업상 이용분야]
본 발명은 다중 게이트를 갖는 박막 트랜지스터(TFT)에 관한 것으로서, 더욱 상세하게는 구동 회로부 및 화소부의 특성에 적합한 다중 게이트를 갖는 박막 트랜지스터에 관한 것이다.
[종래 기술]
다결정 실리콘을 이용한 TFT(Thin Film Transistor) 제작시, 액티브 채널(active channel) 영역 내에 포함되는 다결정 실리콘의 결정립 경계에 존재하는 원자 가표(dangling bonds) 등의 결합 결함은 전하 캐리어(electric charge carrier)에 대하여 트랩(trap)으로 작용하는 것으로 알려져 있다.
따라서, 결정립의 크기, 크기 균일성, 수와 위치, 방향 등은 문턱 전압(Vth), 문턱치 경사(subthreshold slope), 전하 수송 이동도(charge carrier mobility), 누설 전류(leakage current), 및 디바이스 안정성(device stability) 등과 같은 TFT 특성에 직접 또는 간접적으로 치명적인 영향을 줄 수 있음은 물론, TFT를 이용한 액티브 매트릭스 디스플레이(active matrix display) 기판 제작시 결정립의 위치에 따라서도 TFT의 균일성에도 치명적인 영향을 줄 수 있다.
이때, 디스플레이 디바이스의 전체 기판 위에 TFT의 액티브 채널 영역 내에 포함되는 치명적인 결정립 경계(이하, "프라이머리(primary)" 결정립 경계라 칭함)의 수는 결정립의 크기, 기울어짐 각도 θ, 액티브 채널의 차원(dimension)(길이(L), 폭(W))과 기판 상의 각 TFT의 위치에 따라 같거나 달라질 수 있다(도 1a 및 도 1b).
도 1a 및 도 1b에서와 같이, 결정립 크기 Gs, 액티브 채널 차원(dimension) L ×W, 기울어짐 각도 θ에 대하여 액티브 채널 영역에 포함될 수 있는 "프라이머리" 결정립 경계의 수는, 최대 결정립 경계의 수를 Nmax라 할 때, 즉 TFT 기판 또는 디스플레이 디바이스 상의 위치에 따라 액티브 채널 영역 내에 포함되는 "프라이머리" 결정립 경계의 수는 Nmax(도 1a의 경우 3개) 또는 Nmax -1(도 1b의 경우 2개)개가 될 것이며, 모든 TFT에 대하여 Nmax의 "프라이머리" 결정립 경계의 수가 액티브 채널 영역 내에 포함될 때 가장 우수한 TFT 특성의 균일성이 확보될 수 있다. 즉, 각각의 TFT가 동일한 수의 결정립 경계를 갖는 것이 많을수록 균일성이 우수한 디바이스를 얻을 수 있다.
반면, Nmax 개의 "프라이머리" 결정립 경계의 수를 포함하는 TFT의 수와 Nmax -1개의 "프라이머리" 결정립 경계의 수를 포함하는 TFT의 수가 동일하다면, TFT 기판 또는 디스플레이 디바이스 상에 있는 TFT 특성 중 균일성 면에서 가장 나쁘리라 쉽게 예상할 수 있다.
이에 대하여, SLS(Sequential Lateral Solidification) 결정화 기술을 이용하여 기판 상에 다결정 또는 단결정인 입자가 거대 실리콘 그레인(large silicon grain)을 형성할 수 있으며(도 2a 및 도 2b), 이를 이용하여 TFT를 제작하였을 때, 단결정 실리콘으로 제작된 TFT의 특성과 유사한 특성을 얻을 수 있는 것으로 보고되고 있다.
그러나, 액티브 매트릭스 디스플레이를 제작하기 위해서는 드라이버(driver)와 화소 배치(pixel array)를 위한 수많은 TFT가 제작되어야 한다.
예를 들어, SVGA급 해상도를 갖는 액티브 매트릭스 디스플레이의 제작에는 대략 100만개의 화소가 만들어지며, 액정 표시 소자(Liquid Crystal Display; LCD)의 경우 각 화소에는 1개의 TFT가 필요하며, 유기 발광 물질을 이용한 디스플레이(예를 들어, 유기 전계 발광 소자)에는 적어도 2개 이상의 TFT가 필요하게 된다.
따라서, 100만개 또는 200만개 이상의 TFT 각각의 액티브 채널 영역에만 일정한 숫자의 결정립을 일정한 방향으로 성장시켜 제작하는 것은 불가능하다.
이를 구현하는 방법으로는 미국 특허 제6,322,625호에서 개시된 바와 같이, 비정질 실리콘을 PECVD, LPCVD 또는 스퍼터링법에 의하여 증착한 후 SLS 기술로 전체 기판 상의 비정질 실리콘을 다결정 실리콘으로 변환하거나, 기판 상의 선택 영역만을 결정화하는 기술이 개시되어 있다(도 2a 및 도 2b 참조).
선택 영역 역시 수 ㎛ ×수 ㎛의 차
원을 갖는 액티브 채널 영역에 비하면 상당히 넓은 영역이다. 또한, SLS 기술에서 사용하는 레이저 빔 크기(laser beam size)는 대략 수 mm ×수십 mm로서 기판 상의 전체 영역 또는 선택 영역의 비정질 실리콘을 결정화하기 위해서는 필연적으로 레이저 빔 또는 스테이지(stage)의 스텝핑(stepping) 및 쉬프팅(shifting)이 필요하며, 이 때 레이저빔이 조사되는 영역간의 미스얼라인(misalign)이 존재하게 되고, 따라서, 수많은 TFT의 액티브 채널 영역 내에 포함되는 "프라이머리" 결정립 경계의 수는 달라지게 되며, 전체 기판 상 또는 드라이버 영역, 화소 셀 영역 내의 TFT는 예측할 수 없는 불균일성을 갖게 된다. 이러한 불균일성은 액티브 매트릭스 디스플레이 디바이스를 구현하는데 있어서 치명적인 악영향을 미칠 수 있다.
또한, 미국 특허 제6,177,391호에서는 SLS 결정화 기술을 이용하여 거대 입자 실리콘 그레인(large silicon grain)을 형성하여 드라이버와 화소 배치를 포함한 LCD 디바이스용 TFT 제작시 액티브 채널 방향이 SLS 결정화 방법에 의하여 성장된 결정립 방향에 대하여 평행한 경우 전하 캐리어(electric charge carrier) 방향에 대한 결정립 경계의 배리어(barrier) 효과가 최소가 되며(도 3a), 따라서, 단결정 실리콘에 버금가는 TFT 특성을 얻을 수 있는 반면, 액티브 채널 방향과 결정립 성장 방향이 90 °인 경우 TFT 특성이 전하 캐리어(electric charge carrier)의 트랩으로 작용하는 많은 결정립 경계가 존재하게 되며, TFT 특성이 크게 저하된다(도 3b).
실제로, 액티브 매트릭스 디스플레이 제작시 구동 회로(driver circuit) 내의 TFT와 화소 셀 영역 내의 TFT는 일반적으로 90 °의 각도를 갖는 경우가 있으며, 이 때, 각 TFT의 특성을 크게 저하시키지 않으면서, TFT 간 특성의 균일성을 향상시키기 위해서는 결정 성장 방향에 대한 액티브 채널 영역의 방향을 30 °내지 60 °의 각도로 기울어지게 제작함으로써 디바이스의 균일성을 향상시킬 수 있다(도 3c).
그러나, 이 방법 역시 SLS 결정화 기술에 의해 형성되는 유한 크기의 결정립을 이용함으로써, 치명적인 결정립 경계가 액티브 채널 영역 내에 포함될 확률이 존재하며, 따라서, TFT 간 특성 차이를 야기시키는 예측할 수 없는 불균일성이 존재하게 된다는 문제점이 있다.
본 발명은 위에서 설명한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 SLS 방법을 이용하여 결정화한 다결정 실리콘층을 이용하여 액티브 매트릭스 디스플레이를 제작할 때 멀티 게이트를 이용하여 TFT의 균일성을 향상시킨 멀티 게이트를 갖는 TFT를 제공하는 것이다.
본 발명은 상기한 목적을 달성하기 위하여, 본 발명은
기판, 상기 기판 상에 형성되는 폴리 실리콘으로 이루어진 소스/드레인 영역 및 채널 영역을 구비하는 반도체층, 상기 반도체층 상부에 형성되는 게이트 절연막 및 상기 게이트 절연막 상부에 상기 채널 영역에 대응하도록 형성되는 게이트 전극을 포함하는 박막트랜지스터에 있어서, 액티브 채널 방향이 서로 수직인 2개 이상의 채널로 구성되고, 상기 채널 중 하나 이상의 채널들은 다결정 실리콘 기판의 프라이머리 결정립 경계와 평행하고 나머지 채널들은 상기 프라이머리 결정립 경계와 수직한 다중 게이트를 갖는 박막 트랜지스터를 제공한다.
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
액티브 매트릭스 디스플레이용 TFT 제작시 TFT 특성에 직접, 간접적으로 중대한 영향을 미치는 다결정 실리콘의 결정립이 TFT 특성 향상을 위하여 크고 규칙화되는 경우, 결정립의 유한한 크기로 인하여, 인접한 결정립 사이에는 결정립 경계가 발생한다.
본 발명에서 "결정립 크기"라 함은 확인될 수 있는 결정립 경계 사이의 거리를 말하며, 통상 오차 범위에 속하는 결정립 경계의 거리라고 정의한다.
특히, 결정립 경계가 액티브 채널(active channel) 영역 내에 존재할 때 TFT 특성에 치명적인 영향을 주는 결정립 경계, 즉, 액티브 채널 방향의 수직 방향에 대한 결정립 경계의 기울어짐 각도가 -45 °≤θ≤45 °인 "프라이머리" 결정립 경계의 경우, 다결정 실리콘 박막의 형성시 공정 정밀성의 한계로 인하여 피할 수 없는 결함이 된다.
또한, 구동 회로 기판 또는 디스플레이 기판 상에 제작되는 TFT 액티브 채널 영역 내에 포함되는 "프라이머리" 결정립 경계의 수는 결정립의 크기, 방향, 액티브 채널의 차원 등에 따라 달라질 수 있고(도 4), 따라서, 제작되는 TFT 및 디스플레이의 특성이 불균일하게 되거나, 심지어 구동이 되지 않게 된다.
따라서, 본 발명에서는 TFT의 구동 회로 기판 또는 디스플레이 기판 상에서 위치에 관계없이 "프라이머리" 결정립 경계의 수 및 결정립 경계의 방향이 동일하도록 되는 멀티 게이트를 갖는 TFT를 제공한다.
도 5는 본 발명의 일실시예에 따른 멀티 게이트를 갖는 TFT의 구조를 나타내는 평면도이다.
도 5를 참조하면, 본 발명에서는 다결정 실리콘을 제작할 때, SLS(Sequential Lateral Solidification) 방법을 이용하여, 일정한 방향으로 성장되어 규칙적으로 "프라이머리" 결정립 경계가 존재하도록 다결정 실리콘 기판을 제조한다.
그리고 나서, 다결정 실리콘 기판의 위치에 관계없이 TFT의 액티브 채널 영역 내에 "프라이머리" 결정립 경계가 수직이 되고, 또한, 그 결정립 경계의 수가 일정하도록 TFT의 게이트의 모양을 제작한다.
도 5에서처럼, 이중 게이트를 갖는 TFT의 경우, TFT의 액티브 채널의 한쪽은 액티브 채널 방향과 "프라이머리" 결정립 경계가 평행하고, 다른 쪽의 액티브 채널 방향이 "프라이머리" 결정립 경계와 수직이 되도록 TFT를 제작한다.
이렇게 제작된 TFT는 도 5에서 볼 수 있는 바와 같이, 액티브 채널의 한쪽 방향은 "프라이머리" 결정립 경계와 소스에서 드레인으로 흐르는 전류의 방향이 서로 수직이 되나, 다른 쪽은 "프라이머리" 결정립 경계와 소스에서 드레인으로 흐르는 전류의 방향이 서로 평행하게 된다.
"프라이머리" 결정립 경계와 전류의 방향이 서로 수직인 경우에는 전류의 이동도 등 전류 특성이 우수하므로 구동 회로부에 적합하나, "프라이머리" 결정립 경계와 전류의 방향이 서로 평행한 경우에는 TFT의 균일성을 확보할 수 있으므로 화소 영역에 적합함을 알 수 있다.
따라서, 구동 회로부의 특성과 화소 영역의 특성을 고루 만족할 수 있으므로 종래 기술에 따르면 2개의 TFT가 필요하던 것이 단지 하나의 이중 또는 멀티 게이트를 갖는 TFT만으로도 이러한 특성을 성취할 수 있다.
본 발명에서는 TFT를 이중 게이트만을 갖는 TFT를 언급하였으나 게이트의 수는 이러한 목적을 달성할 수 있다면 2 이상의 게이트를 가질 수 있다.
위에서 설명한 바와 같이, TFT의 채널 방향과 원주형 형태의 다결정 실리콘 그레인 바운더리가 각각 평행한 방향과 수직한 방향이 채널을 동시에 형성한 다중 게이트-채널 TFT를 제작함으로써 균일한 특성의 TFT를 제조할 수 있다.
도 1a는 동일한 결정립 크기 Gs 및 액티브 채널 차원 L ×W에 대하여 치명적인 결정립 경계의 수가 2인 TFT의 개략적인 단면을 도시한 도면이고, 도 1b는 치명적인 결정립 경계의 수가 3인 TFT의 개략적인 단면을 도시한 도면이다.
도 2a 및 도 2b는 종래 기술에 따라 SLS 결정화법에 의하여 형성된 입자 크기가 큰 실리콘 그레인을 포함한 TFT의 액티브 채널의 개략적인 단면을 도시한 도면이다.
도 3a 내지 도 3c는 또 다른 종래 기술에 따라 제조된 TFT의 액티브 채널의 개략적인 단면을 도시한 도면이다.
도 4는 구동 회로 기판 또는 디스플레이 상에 제작되는 TFT의 특성에 치명적인 영향을 줄 수 있는 치명적인 결정립 경계의 수가 TFT의 위치에 따라 달라질 수 있음을 나타내는 개략도이다.
도 5는 본 발명의 일실시예에 따른 멀티 게이트를 갖는 TFT의 구조를 나타내는 평면도이다.
Claims (4)
- 기판, 상기 기판 상에 형성되는 폴리 실리콘으로 이루어진 소스/드레인 영역 및 채널 영역을 구비하는 반도체층, 상기 반도체층 상부에 형성되는 게이트 절연막 및 상기 게이트 절연막 상부에 상기 채널 영역에 대응하도록 형성되는 게이트 전극을 포함하는 박막트랜지스터에 있어서, 액티브 채널 방향이 서로 수직인 2개 이상의 채널로 구성되고 상기 채널 중 하나 이상의 채널들은 폴리 실리콘 기판의 프라이머리 결정립 경계와 평행하고 나머지 채널들은 상기 프라이머리 결정립 경계와 수직한 다중 게이트를 갖는 박막 트랜지스터.
- 삭제
- 제 1항에 있어서,상기 채널 영역 내에 포함되는 프라이머리 결정립 경계의 수가 일정한 다중 게이트를 갖는 박막 트랜지스터.
- 제 1항의 박막 트랜지스터를 사용하여 구동 회로부에서는 액티브 채널 방향과 프라이머리 결정립 경계가 서로 평행하도록 배치하고, 화소 영역에서는 액티브 채널 방향과 프라이머리 결정립 경계가 서로 수직이 되도록 배치된 것을 특징으로 하는 디스플레이 디바이스.
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2002
- 2002-10-30 KR KR10-2002-0066564A patent/KR100534576B1/ko active IP Right Grant
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| KR101483629B1 (ko) | 2008-11-17 | 2015-01-19 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 그 제조방법 |
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