JP2004165621A - 半導体装置、電気光学装置、電子機器、半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 112
- 238000000034 method Methods 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 230000015572 biosynthetic process Effects 0.000 claims description 124
- 239000000758 substrate Substances 0.000 claims description 95
- 239000000463 material Substances 0.000 claims description 17
- 239000004973 liquid crystal related substance Substances 0.000 claims description 16
- 239000011159 matrix material Substances 0.000 claims description 15
- 238000005401 electroluminescence Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 abstract description 12
- 230000001747 exhibiting effect Effects 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 285
- 239000010410 layer Substances 0.000 description 82
- 239000003990 capacitor Substances 0.000 description 15
- 230000005684 electric field Effects 0.000 description 15
- 239000011229 interlayer Substances 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 239000003566 sealing material Substances 0.000 description 6
- 229920001721 polyimide Polymers 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 1
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 239000004988 Nematic liquid crystal Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 239000011575 calcium Substances 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000016 photochemical curing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
【課題】オン電流特性およびオフリーク電流特性の双方に優れたトランジスタを備えた半導体装置、この半導体装置によって電気光学物質を保持した電気光学装置、この電気光学装置を用いた電子機器、および半導体装置の製造方法を提供すること。
【解決手段】トランジスタ４０Ａにおいて、ソース領域４２０およびドレイン領域４３０は、ゲート電極４６０に対してセルフアライン的に不純物が導入された高濃度領域である。チャネル形成領域４１０のうち、ドレイン領域４３０およびソース領域４２０に隣接する境界領域４１２、４１３と重なる部分のゲート絶縁膜４５０の膜厚は、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。
【選択図】 図１
【解決手段】トランジスタ４０Ａにおいて、ソース領域４２０およびドレイン領域４３０は、ゲート電極４６０に対してセルフアライン的に不純物が導入された高濃度領域である。チャネル形成領域４１０のうち、ドレイン領域４３０およびソース領域４２０に隣接する境界領域４１２、４１３と重なる部分のゲート絶縁膜４５０の膜厚は、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、基板上にＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタ、あるいはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタのような電界効果型トランジスタが形成された半導体装置、この半導体装置によって電気光学物質を保持した電気光学装置、この電気光学装置を用いた電子機器、および半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
アクティブマトリクス型液晶装置や有機エレクトロルミネッセンス表示装置などの電気光学装置では、画素スイッチング用のアクティブ素子として複数の薄膜トランジスタ（電界効果型トランジスタ／以下、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）という）が形成された基板が用いられている。
【０００３】
このような基板に形成されるＴＦＴの代表的な構造としては、図２１（Ａ）に示すセルフアライン構造と、図２１（Ｂ）に示すＬＤＤ構造とがある。
【０００４】
これらのＴＦＴのうち、セルフアライン構造のＴＦＴでは、図２１（Ａ）に示すように、ゲート電極４６０の端部にゲート絶縁膜４５０を介して対向する部分のソース領域４２０、およびドレイン領域４３０が高濃度領域となっている。このため、図２および図６に点線Ｌ２で示すように、オン電流レベルが高いという利点がある。
【０００５】
しかしながら、セルフアライン構造のＴＦＴでは、ドレイン端における電界強度が高いため、図２および図６に点線Ｌ２で示すように、オフリーク電流レベル高く、かつ、その電流レベルが急峻に跳ね上がっているという問題点がある。
【０００６】
これに対して、図２１（Ｂ）に示すＬＤＤ構造のＴＦＴでは、ソース領域４２０およびドレイン領域４３０において、ゲート電極４６０の端部にゲート絶縁膜４５０を介して対向する部分が低濃度ソース領域４２１、および低濃度ドレイン領域４３１となっている。従って、ＬＤＤ構造のＴＦＴでは、ドレイン端における電界強度が緩和されるため、図２および図６に一点鎖線Ｌ３で示すように、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される（例えば、非特許文献１参照）。
【０００７】
【非特許文献１】
Ｍ．Ｙａｚａｋｉ、Ｓ．Ｔａｋｅｎａｋａ ａｎｄ Ｈ．Ｏｈｓｈｉｍａ：Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｖｏｌ．３１（１９９２）Ｐｔ．１、Ｎｏ２Ａｐｐ．２０６−２０９
【０００８】
【発明が解決しようとする課題】
しかしながら、ＬＤＤ構造のＴＦＴでは、ソース領域４２０とドレイン領域４３０との間に低濃度領域が介在するため、図２および図６に一点鎖線Ｌ３で示したように、オン電流レベルが低いという問題点がある。また、ＬＤＤ構造のＴＦＴにおいて、オフリーク電流をさらに低減する必要がある場合に、低濃度ソース領域４２１および低濃度ドレイン領域４３１の寸法をさらに長くするなどの対策を行うと、オン電流が著しく低下してしまうという問題点がある。
【０００９】
このように、従来の構造では、オン電流特性とオフリーク電流とがトレードオフの関係にあって、一方の特性を向上すれば他方の特性が犠牲になるという問題点がある。
【００１０】
以上の問題点に鑑みて、本発明の課題は、オン電流特性およびオフリーク電流特性の双方に優れたトランジスタを備えた半導体装置、この半導体装置によって電気光学物質を保持した電気光学装置、この電気光学装置を用いた電子機器、および半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明では、ソース領域とドレイン領域との間にチャネルを形成可能なチャネル形成領域と、該チャネル形成領域にゲート絶縁膜を介して対向するゲート電極とを備えたトランジスタが基板上に形成された半導体装置において、前記チャネル形成領域のうち、少なくとも前記ドレイン領域に隣接する境界領域と重なる部分の前記ゲート絶縁膜の膜厚が、前記チャネル形成領域のチャネル長方向における中央部分と重なる部分の前記ゲート絶縁膜の膜厚に比して厚いことを特徴とする。
【００１２】
本願明細書における「ＭＩＳ型」あるいは「ＭＯＳ型」とはゲート電極が金属に限らず、導電性の半導体をゲート電極に用いたものも含む意味である。
【００１３】
本発明に係るトランジスタでは、ドレイン端のゲート絶縁膜が厚いので、ドレイン端での電界強度が緩和される。このため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される。また、チャネル形成領域の中央部分では、ゲート絶縁膜が薄いので、オン電流レベルも高い。それ故、本発明によれば、オン電流特性、およびオフリーク電流特性の双方を向上することができる。
【００１４】
本発明においては、前記チャネル形成領域のうち、前記ソース領域に隣接する境界領域と重なる部分の前記ゲート絶縁膜の膜厚も、前記チャネル形成領域のチャネル長方向における中央部分と重なる部分の前記ゲート絶縁膜の膜厚に比して厚くしてもよい。
【００１５】
本発明において、前記ソース領域および前記ドレイン領域は、前記ゲート電極に前記ゲート絶縁膜を介して対峙する部分に低濃度領域あるいはオフセット領域を備える場合がある。このようなトランジスタの構造は、ＬＤＤ構造あるいはオフセットゲート構造と称せられる。本願明細書において、「オフセット領域」とは、ゲート電極の端部にゲート絶縁膜を介して対峙する部分に、チャネル形成領域と同一の不純物濃度で形成されている部分を意味し、このようなオフセット領域は、ソースおよびドレイン領域をゲート電極の端部からチャネル長方向における両側にずらすことにより形成できる。
【００１６】
このようなＬＤＤ構造あるいはオフセットゲート構造のトランジスタに対して本発明を適用した場合、前記チャネル形成領域のうち、少なくとも前記ドレイン領域の低濃度領域あるいはオフセット領域に隣接する境界領域と重なる部分の前記ゲート絶縁膜の膜厚が、前記チャネル形成領域のチャネル長方向における中央部分と重なる部分の前記ゲート絶縁膜の膜厚に比して厚い。
【００１７】
本発明に係るトランジスタでは、ソース領域およびドレイン領域は、ゲート電極にゲート絶縁膜を介して対峙する部分に低濃度領域あるいはオフセット領域を備えているため、ドレイン端での電界強度が緩和されているので、オフリーク電流のレベルが低い。また、ドレイン端のゲート絶縁膜が厚いので、ドレイン端での電界強度がさらに緩和されているため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される。また、チャネル形成領域の中央部分では、ゲート絶縁膜が薄いため、オフリーク電流レベルが低いわりには、オン電流レベルのレベルが高い。
【００１８】
本発明において、前記チャネル形成領域のうち、前記ソース領域の低濃度領域あるいはオフセット領域に隣接する境界領域と重なる部分の前記ゲート絶縁膜の膜厚も、前記チャネル形成領域のチャネル長方向における中央部分と重なる部分の前記ゲート絶縁膜の膜厚に比して厚くしてもよい。
【００１９】
本発明において、前記チャネル形成領域、前記ソース領域、および前記ドレイン領域は、例えば、前記基板表面に形成された半導体膜に形成されている。
【００２０】
本発明においては、前記基板が半導体基板であり、当該半導体基板に対して、前記チャネル形成領域、前記ソース領域、および前記ドレイン領域が形成されている場合もある。
【００２１】
本発明に係る半導体装置は、電気光学物質を保持する電気光学装置用基板として用いられる場合があり、この場合、当該電気光学装置用基板には、画素スイッチング用トランジスタおよび画素電極を備えた画素がマトリクス状に形成されることになる。
【００２２】
このような電気光学装置において、前記電気光学物質は、例えば、前記電気光学装置用基板と対向基板との間に保持された液晶である。
【００２３】
また、前記電気光学物質は、前記電気光学装置用基板上で発光素子を構成する有機エレクロトルミネッセンス材料の場合もある。
【００２４】
本発明を適用した電気光学装置は、携帯電話機あるいはモバイルコンピュータなどの電子機器の表示部として用いられる。
【００２５】
本発明では、ソース領域とドレイン領域との間にチャネルを形成可能なチャネル形成領域と、該チャネル形成領域にゲート絶縁膜を介して対向するゲート電極とを備えたトランジスタが基板上に形成された半導体装置の製造方法において、前記ゲート絶縁膜を形成する工程では、まず、下層側ゲート絶縁膜を形成し、次に、当該下層側ゲート絶縁膜の表面のうち、少なくとも前記チャネル形成領域のチャネル長方向における中央部分と重なる部分にレジスト層を形成するとともに、少なくとも当該チャネル形成領域において前記ドレイン領域に隣接する境界領域と重なる部分に対しては前記レジスト層の形成を避け、次に、前記下層側ゲート絶縁膜および前記レジスト層の表面側に上層側ゲート絶縁膜を形成し、しかる後に、前記レジスト層を当該レジスト層を覆う前記上層側ゲート絶縁膜とともに除去することを特徴とする。
【００２６】
本発明の別の形態では、ソース領域とドレイン領域との間にチャネルを形成可能なチャネル形成領域と、該チャネル形成領域にゲート絶縁膜を介して対向するゲート電極とを備えたトランジスタが基板上に形成された半導体装置の製造方法において、前記ゲート絶縁膜を形成する工程では、まず、少なくとも前記チャネル形成領域のチャネル長方向における中央部分と重なる部分にレジスト層を形成するとともに、少なくとも当該チャネル形成領域において前記ドレイン領域に隣接する境界領域と重なる部分に対しては前記レジスト層の形成を避け、次に、前記レジスト層の表面側に下層側ゲート絶縁膜を形成し、次に、前記レジスト層を当該レジスト層を覆う前記下層側ゲート絶縁膜とともに除去し、しかる後に、前記下層側ゲート絶縁膜の表面に上層側ゲート絶縁膜を形成することを特徴とする。
【００２７】
本発明において、前記レジスト層については、前記チャネル形成領域において前記ソース領域に隣接する境界領域と重なる部分に対しても形成を避けてもよい。このように構成すると、前記チャネル形成領域のうち、前記ソース領域に隣接する境界領域と重なる部分の前記ゲート絶縁膜の膜厚も、前記チャネル形成領域のチャネル長方向における中央部分と重なる部分の前記ゲート絶縁膜の膜厚に比して厚い構造となる。
【００２８】
本発明において、トランジスタがＬＤＤ構造あるいはオフセットゲート構造を備えている場合、その製造方法では、前記ゲート絶縁膜を形成する工程において、まず、下層側ゲート絶縁膜を形成し、次に、当該下層側ゲート絶縁膜の表面のうち、少なくとも前記チャネル形成領域のチャネル長方向における中央部分と重なる部分にレジスト層を形成するとともに、少なくとも当該チャネル形成領域において前記ドレイン領域の低濃度領域あるいはオフセット領域に隣接する境界領域と重なる部分に対しては前記レジスト層の形成を避け、次に、前記下層側ゲート絶縁膜および前記レジスト層の表面側に上層側ゲート絶縁膜を形成し、しかる後に、前記レジスト層を当該レジスト層を覆う前記上層側ゲート絶縁膜とともに除去することを特徴とする。
【００２９】
本発明の別の形態では、前記ゲート絶縁膜を形成する工程において、まず、少なくとも前記チャネル形成領域のチャネル長方向における中央部分と重なる部分にレジスト層を形成するとともに、少なくとも当該チャネル形成領域において前記ドレイン領域の低濃度領域あるいはオフセット領域に隣接する境界領域と重なる部分に対しては前記レジスト層の形成を避け、次に、前記レジスト層の表面側に下層側ゲート絶縁膜を形成し、次に、前記レジスト層を当該レジスト層を覆う前記下層側ゲート絶縁膜とともに除去し、しかる後に、前記下層側ゲート絶縁膜の表面に上層側ゲート絶縁膜を形成することを特徴とする。
【００３０】
本発明において、前記レジスト層については、前記チャネル形成領域において前記ソース領域の低濃度領域あるいはオフセット領域に隣接する境界領域と重なる部分に対しても形成を避けてもよい。このように構成すると、前記チャネル形成領域のうち、前記ソース領域の低濃度領域あるいはオフセット領域に隣接する境界領域と重なる部分の前記ゲート絶縁膜の膜厚も、前記チャネル形成領域のチャネル長方向における中央部分と重なる部分の前記ゲート絶縁膜の膜厚に比して厚い構造となる。
【００３１】
【発明の実施の形態】
電気光学装置に用いられるＴＦＴアレイ基板などに本発明を適用した例を説明する前に、図１〜図９を参照して、本発明の実施の形態１〜９に係るトランジスタ単体（半導体装置単体）としての構成、および効果を説明する。
【００３２】
図１（Ａ）〜（Ｄ）はそれぞれ、本発明の実施の形態１〜４に係るトランジスタ単体（半導体装置単体）の構成を示す断面図である。図２は、本発明を適用したセルフアライン構造のトランジスタのオン電流特性、およびオフリーク電流特性を示すグラフである。図３および図４はそれぞれ、実施の形態１、３に係るトランジスタ単体（半導体装置単体）の製造方法を示す工程断面図である。
【００３３】
図５（Ａ）〜（Ｄ）はそれぞれ、本発明の実施の形態５〜８に係るトランジスタ単体（半導体装置単体）の構成を示す断面図である。図６は、本発明を適用したＬＤＤ構造のトランジスタのオン電流特性、およびオフリーク電流特性を示すグラフである。図７および図８はそれぞれ、実施の形態５、８に係るトランジスタ単体（半導体装置単体）の製造方法を示す工程断面図である。
【００３４】
図９（Ａ）、（Ｂ）はそれぞれ、本発明の実施の形態９に係るボトムゲート構造のトランジスタ単体（半導体装置単体）の構成を示す断面図である。
【００３５】
［実施の形態１］
図１（Ａ）において、本形態の半導体装置では、基板４００の上にトランジスタ４０Ａが形成されており、このトランジスタ４０Ａは、ソース領域４２０とドレイン領域４３０との間にチャネルを形成可能なチャネル形成領域４１０と、このチャネル形成領域４１０にゲート絶縁膜４５０を介して対向するゲート電極４６０とを備えている。ソース領域４２０およびドレイン領域４３０には、層間絶縁膜４９０、およびゲート絶縁膜４５０に形成されたコンタクトホールを介してソース電極４７０およびドレイン電極４８０がそれぞれ電気的に接続している。
【００３６】
ソース領域４２０およびドレイン領域４３０は、ゲート電極４６０に対してセルフアライン的に不純物が導入された高濃度領域である。
【００３７】
本形態では、チャネル形成領域４１０のうち、ドレイン領域４３０に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０の膜厚は、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。また、チャネル形成領域４１０のうち、ソース領域４２０に隣接する境界領域４１３と重なる部分のゲート絶縁膜４５０の膜厚も、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。
【００３８】
すなわち、ゲート絶縁膜４５０は、ソース領域４２０、ドレイン領域４３０、およびチャネル形成領域４１０を構成する半導体膜４４０の表面側全体に形成された下層側ゲート絶縁膜４５１と、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分を避けるように形成された上層側ゲート絶縁膜４５２とから構成されており、チャネル形成領域４１０のうち、ドレイン領域４３０およびソース領域４２０に隣接する境界領域４１２、４１３と重なる部分のゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１と上層側ゲート絶縁膜４５２との二層構造になっている。これに対して、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１のみから構成されている。
【００３９】
このように構成したトランジスタ４０Ａでは、ドレイン端のゲート絶縁膜４５０が厚いので、ドレイン端での電界強度が緩和されるため、図２に実線Ｌ１で示すように、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される。また、チャネル形成領域４１０の中央部分４１１では、ゲート絶縁膜４５０が薄く、かつ、ＬＤＤ構造と違って低濃度領域がないので、オン電流レベルも高い。それ故、本形態によれば、オン電流特性、およびオフリーク電流特性の双方を向上することができる。
【００４０】
このような構成の半導体装置を製造するにあたっては、まず、図３（Ａ）に示すように、基板４００の表面にチャネル形成領域４１０、ソース領域４２０、およびドレイン領域４３０を形成するためのシリコン膜などの半導体膜４４０を形成する。なお、図示しないが、基板４００に下地絶縁膜を形成してから半導体膜４４０を形成してもよい。
【００４１】
次に、ゲート絶縁膜形成工程では、シリコン酸化膜やシリコン窒化膜などからなる下層側ゲート絶縁膜４５１を形成する。
【００４２】
次に、図３（Ｂ）に示すように、下層側ゲート絶縁膜４５１の表面のうち、少なくともチャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分にレジスト層４０１を形成するとともに、チャネル形成領域４１０においてドレイン領域４３０およびソース領域４２０に隣接する境界領域４１２、４１３と重なる部分に対してはレジスト層４０１の形成を避ける。
【００４３】
次に、図３（Ｃ）に示すように、下層側ゲート絶縁膜４５１およびレジスト層４０１の表面側にシリコン酸化膜やシリコン窒化膜などからなる上層側ゲート絶縁膜４５２を形成する。この際には、カバレージの低い方法で上層側ゲート絶縁膜４５２を形成することが好ましい。
【００４４】
次に、図３（Ｄ）に示すように、レジスト層４０１をレジスト層４０１を覆う上層側ゲート絶縁膜４５２とともに除去する（リフトオフ法）。その結果、ゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１と上層側ゲート絶縁膜４５２との二層構造の厚い部分と、下層側ゲート絶縁膜４５１のみからなる薄い部分を有することになる。
【００４５】
次に、図３（Ｅ）に示すように、ゲート電極４６０を形成した後、図３（Ｆ）に示すように、ゲート電極４６０をマスクにして半導体膜４４０に高濃度の不純物を導入して、ゲート電極４６０に対してセルフアライン的に高濃度領域からなるソース領域４２０およびドレイン領域４３０を形成する。
【００４６】
［実施の形態２］
実施の形態１で説明した半導体装置の製造方法において、図３（Ｂ）を参照して説明した工程で、レジスト層４０１の形成範囲を一点鎖線４０１′で示す範囲まで広げれば、図１（Ｂ）に示すトランジスタ４０Ｂが形成される。
【００４７】
このトランジスタ４０Ｂでは、チャネル形成領域４１０のうち、ドレイン領域４３０に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０の膜厚が、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚いが、ソース領域４２０に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０については、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０と膜厚が等しい。
【００４８】
その他の構成は、実施の形態１と同様であるため、共通する部分には同一の符号を付して図示することにしてそれらの説明を省略するが、本形態のトランジスタ４０Ｂも、ドレイン端のゲート絶縁膜４５０が厚いので、ドレイン端での電界強度が緩和されるため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消されるなど、実施の形態１と同様な効果を奏する。
【００４９】
［実施の形態３］
図１（Ｃ）において、本形態の半導体装置でも、トランジスタ４０Ｃは、チャネル形成領域４１０のうち、ドレイン領域４３０に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０の膜厚は、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。また、チャネル形成領域４１０のうち、ソース領域４２０に隣接する境界領域４１３と重なる部分のゲート絶縁膜４５０の膜厚も、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。
【００５０】
但し、本形態では、実施の形態１とは違って、ゲート絶縁膜４５０は、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分を避けるように形成された下層側ゲート絶縁膜４５１と、その表面全体に形成された上層側ゲート絶縁膜４５２とから構成されている。このため、チャネル形成領域４１０のうち、ドレイン領域４３０およびソース領域４２０に隣接する境界領域４１２、４１３と重なる部分のゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１と上層側ゲート絶縁膜４５２との二層構造になっているのに対して、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０は、上層側ゲート絶縁膜４５２のみから構成されている。
【００５１】
このように構成したトランジスタ４０Ｃでも、ドレイン端のゲート絶縁膜４５０が厚いので、ドレイン端での電界強度が緩和されるため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される。また、チャネル形成領域４１０の中央部分４１１では、ゲート絶縁膜４５０が薄く、かつ、ＬＤＤ構造と違って低濃度領域がないので、オン電流レベルも高い。それ故、本形態によれば、オン電流特性、およびオフリーク電流特性の双方を向上することができる。
【００５２】
このような構成の半導体装置を製造するにあたっては、まず、図４（Ａ）に示すように、基板４００の表面にチャネル形成領域４１０、ソース領域４２０、およびドレイン領域４３０を形成するための半導体膜４４０を形成する。
【００５３】
次に、ゲート絶縁膜形成工程において、半導体膜４４０の表面のうち、少なくともチャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分にレジスト層４０１を形成するとともに、チャネル形成領域４１０においてドレイン領域４３０およびソース領域４２０に隣接する境界領域４１２、４１３と重なる部分に対してはレジスト層４０１の形成を避ける。
【００５４】
次に、図４（Ｂ）に示すように、半導体膜４４０およびレジスト層４０１の表面側に下層側ゲート絶縁膜４５１を形成した後、図４（Ｃ）に示すように、リフトオフ法により、レジスト層４０１をレジスト層４０１を覆う下層側ゲート絶縁膜４５１とともに除去する。なお、上述したようなリフトオフ法によらず、半導体膜４４０上に下層側ゲート絶縁膜４５１を形成した後、レジスト層を形成してパターニングしてもよい。
【００５５】
次に、図４（Ｄ）に示すように、表面全体に上層側ゲート絶縁膜４５２を形成する。その結果、ゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１と上層側ゲート絶縁膜４５２との二層構造の厚い部分と、下層側ゲート絶縁膜４５１のみからなる薄い部分を有することになる。
【００５６】
次に、図４（Ｅ）に示すように、ゲート電極４５０を形成した後、図４（Ｆ）に示すように、ゲート電極４５０をマスクにして半導体膜４４０に高濃度の不純物を導入して、ゲート電極４５０に対してセルフアライン的に高濃度領域からなるソース領域４２０およびドレイン領域４３０を形成する。
【００５７】
［実施の形態４］
実施の形態３で説明した半導体装置の製造方法において、図４（Ａ）を参照して説明した工程で、レジスト層４０１の形成範囲を一点鎖線４０１′で示す範囲まで広げれば、図１（Ｄ）に示すトランジスタ４０Ｄが形成される。
【００５８】
このトランジスタ４０Ｄでは、チャネル形成領域４１０のうち、ドレイン領域４３０に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０の膜厚が、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚いが、ソース領域４２０に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０については、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０と膜厚が等しい。
【００５９】
その他の構成は、実施の形態３と同様であるため、共通する部分には同一の符号を付して図示することにしてそれらの説明を省略するが、本形態のトランジスタ４０Ｄも、ドレイン端のゲート絶縁膜４５０が厚いので、ドレイン端での電界強度が緩和されるため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消されるなど、実施の形態３と同様な効果を奏する。
【００６０】
［実施の形態５］
図５（Ａ）において、本形態の半導体装置では、基板４００の上にＬＤＤ構造のトランジスタ４０Ｅが形成されており、このトランジスタ４０Ｅは、ソース領域４２０とドレイン領域４３０との間にチャネルを形成可能なチャネル形成領域４１０と、このチャネル形成領域４１０にゲート絶縁膜４５０を介して対向するゲート電極４６０とを備えている。ソース領域４２０およびドレイン領域４３０には、層間絶縁膜４９０およびゲート絶縁膜４５０に形成されたコンタクトホールを介してソース電極４７０およびドレイン電極４８０がそれぞれ電気的に接続している。
【００６１】
ソース領域４２０およびドレイン領域４３０は、ゲート電極４６０の端部に対してゲート絶縁膜４５０を介して対峙する部分に低濃度ソース領域４２１および低濃度ドレイン領域４３１を備え、その外側に高濃度ソース領域４２２および高濃度ドレイン領域４３２を備えている。
【００６２】
本形態では、チャネル形成領域４１０のうち、低濃度ドレイン領域４３１に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０の膜厚は、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。また、チャネル形成領域４１０のうち、低濃度ソース領域４２１に隣接する境界領域４１３と重なる部分のゲート絶縁膜４５０の膜厚も、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。
【００６３】
すなわち、ゲート絶縁膜４５０は、ソース領域４２０、ドレイン領域４３０、およびチャネル形成領域４１０を構成する半導体膜４４０の表面側全体に形成された下層側ゲート絶縁膜４５１と、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分を避けるように形成された上層側ゲート絶縁膜４５２とから構成されており、チャネル形成領域４１０のうち、低濃度ドレイン領域４３１および低濃度ソース領域４２１に隣接する境界領域４１２、４１３と重なる部分のゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１と上層側ゲート絶縁膜４５２との二層構造になっている。これに対して、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１のみから構成されている。
【００６４】
このように構成したトランジスタ４０Ｅでは、ゲート電極４６０にゲート絶縁膜４５０を介して対峙する部分に低濃度ドレイン領域４３１および低濃度ソース領域４２１を備えているため、図６に実線Ｌ１１で示すように、ドレイン端での電界強度が緩和されているので、オフリーク電流のレベルが低い。また、ドレイン端のゲート絶縁膜４５０が厚いので、ドレイン端での電界強度がさらに緩和されているため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される。それでも、チャネル形成領域４１０の中央部分４１１では、ゲート絶縁膜４５０が薄いため、オフリーク電流レベルが低いわりには、オン電流レベルのレベルが高い。
【００６５】
このような構成の半導体装置を製造するにあたっては、まず、図７（Ａ）に示すように、基板４００の表面にチャネル形成領域４１０、ソース領域４２０、およびドレイン領域４３０を形成するためのシリコン膜などの半導体膜４４０を形成する。
【００６６】
次に、ゲート絶縁膜形成工程において、シリコン酸化膜やシリコン窒化膜などからなる下層側ゲート絶縁膜４５１を形成する。
【００６７】
次に、図７（Ｂ）に示すように、下層側ゲート絶縁膜４５１の表面のうち、少なくともチャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分にレジスト層４０１を形成するとともに、チャネル形成領域４１０において低濃度ドレイン領域４３１および低濃度ソース領域４２１に隣接する境界領域４１２、４１３と重なる部分に対してはレジスト層４０１の形成を避ける。
【００６８】
次に、図７（Ｃ）に示すように、下層側ゲート絶縁膜４５１およびレジスト層４０１の表面側にシリコン酸化膜やシリコン窒化膜などからなる上層側ゲート絶縁膜４５２を形成する。この際には、カバレージの低い方法で上層側ゲート絶縁膜４５２を形成することが好ましい。
【００６９】
次に、図７（Ｄ）に示すように、レジスト層４０１をレジスト層４０１を覆う上層側ゲート絶縁膜４５２とともに除去する（リフトオフ法）。その結果、ゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１と上層側ゲート絶縁膜４５２との二層構造の厚い部分と、下層側ゲート絶縁膜４５１のみからなる薄い部分を有することになる。
【００７０】
次に、図７（Ｅ）に示すように、ゲート電極４６０を形成した後、図７（Ｆ）に示すように、ゲート電極４６０をマスクにして半導体膜４４０に低濃度の不純物を導入して、ゲート電極４６０に対してセルフアライン的に低濃度ソース領域４２１および低濃度ドレイン領域４３１を形成する。
【００７１】
しかる後には、図７（Ｇ）に示すように、ゲート電極４６０を広めに覆うレジストマスク４０２を形成した後、このレジストマスク４０２の開口から半導体膜４４０に高濃度の不純物を導入して、ゲート電極４６０の端部にゲート絶縁膜４５０を介して対峙する部分から外側にずれた部分に高濃度ソース領域４２２および高濃度ドレイン領域４３２を形成する。その結果、ゲート電極４６０の端部にゲート絶縁膜４５０を介して対峙する部分には、低濃度ソース領域４２１および低濃度ドレイン領域４３１が残る。
【００７２】
［実施の形態６］
実施の形態５で説明した半導体装置の製造方法において、図７（Ｂ）を参照して説明した工程で、レジスト層４０１の形成範囲を一点鎖線４０１′で示す範囲まで広げれば、図５（Ｂ）に示すトランジスタ４０Ｆが形成される。
【００７３】
このトランジスタ４０Ｆでは、チャネル形成領域４１０のうち、低濃度ドレイン領域４３１に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０の膜厚が、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚いが、低濃度ソース領域４２１に隣接する境界領域４１３と重なる部分のゲート絶縁膜４５０については、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０と膜厚が等しい。
【００７４】
その他の構成は、実施の形態５と同様であるため、共通する部分には同一の符号を付して図示することにしてそれらの説明を省略するが、本形態のトランジスタ４０Ｆも、オフリーク電流レベルが低いわりには、オン電流レベルのレベルが高いなど、実施の形態５と同様な効果を奏する。
【００７５】
［実施の形態７］
図５（Ｃ）において、本形態の半導体装置でも、トランジスタ４０Ｇは、チャネル形成領域４１０のうち、低濃度ドレイン領域４３１に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０の膜厚は、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。また、チャネル形成領域４１０のうち、低濃度ソース領域４２１に隣接する境界領域４１３と重なる部分のゲート絶縁膜４５０の膜厚も、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。
【００７６】
但し、本形態では、実施の形態５とは違って、ゲート絶縁膜４５０は、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分を避けるように形成された下層側ゲート絶縁膜４５１と、その表面全体に形成された上層側ゲート絶縁膜４５２とから構成されている。このため、チャネル形成領域４１０のうち、ドレイン領域４３０およびソース領域４２０に隣接する境界領域４１２、４１３と重なる部分のゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１と上層側ゲート絶縁膜４５２との二層構造になっているのに対して、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０は、上層側ゲート絶縁膜４５２のみから構成されている。
【００７７】
このように構成したトランジスタ４０Ｇでも、オフリーク電流レベルが低いわりには、オン電流レベルのレベルが高いなど、実施の形態５と同様な効果を奏する。
【００７８】
このような構成の半導体装置を製造するにあたっては、まず、図８（Ａ）に示すように、基板４００の表面にチャネル形成領域４１０、ソース領域４２０、およびドレイン領域４３０を形成するための半導体膜４４０を形成する。
【００７９】
次に、ゲート絶縁膜形成工程において、半導体膜４４０の表面のうち、少なくともチャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分にレジスト層４０１を形成するとともに、チャネル形成領域４１０において低濃度ドレイン領域４３１および低濃度ソース領域４２１に隣接する境界領域４１２、４１３と重なる部分に対してはレジスト層４０１の形成を避ける。
【００８０】
次に、図８（Ｂ）に示すように、半導体膜４４０およびレジスト層４０１の表面側に下層側ゲート絶縁膜４５１を形成した後、図８（Ｃ）に示すように、レジスト層４０１をレジスト層４０１を覆う下層側ゲート絶縁膜４５１とともに除去する。
【００８１】
次に、図８（Ｄ）に示すように、表面全体に上層側ゲート絶縁膜４５２を形成する。その結果、ゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１と上層側ゲート絶縁膜４５２との二層構造の厚い部分と、下層側ゲート絶縁膜４５１のみからなる薄い部分を有することになる。
【００８２】
次に、図８（Ｅ）に示すように、ゲート電極４６０を形成した後、図８（Ｆ）に示すように、ゲート電極４６０をマスクにして半導体膜４４０に低濃度の不純物を導入して、ゲート電極４６０に対してセルフアライン的に低濃度ソース領域４２１および低濃度ドレイン領域４３１を形成する。
【００８３】
しかる後には、図８（Ｇ）に示すように、ゲート電極４６０を広めに覆うレジストマスク４０２を形成した後、このレジストマスク４０２の開口から半導体膜４４０に高濃度の不純物を導入して、ゲート電極４６０の端部にゲート絶縁膜４５０を介して対峙する部分から外側にずれた部分に高濃度ソース領域４２２および高濃度ドレイン領域４３２を形成する。その結果、ゲート電極４６０の端部にゲート絶縁膜４５０を介して対峙する部分には、低濃度ソース領域４２１および低濃度ドレイン領域４３１が残る。
【００８４】
［実施の形態８］
実施の形態７で説明した半導体装置の製造方法において、図８（Ａ）を参照して説明した工程で、レジスト層４０１の形成範囲を一点鎖線４０１′で示す範囲まで広げれば、図５（Ｄ）に示すトランジスタ４０Ｈが形成される。
【００８５】
このトランジスタ４０Ｈでは、チャネル形成領域４１０のうち、低濃度ドレイン領域４３１に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０の膜厚が、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚いが、低濃度ソース領域４２１に隣接する境界領域４１３と重なる部分のゲート絶縁膜４５０については、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０と膜厚が等しい。
【００８６】
その他の構成は、実施の形態７と同様であるため、共通する部分には同一の符号を付して図示することにしてそれらの説明を省略するが、本形態のトランジスタ４０Ｈも、オフリーク電流レベルが低いわりには、オン電流レベルのレベルが高いなど、実施の形態５と同様な効果を奏する。
【００８７】
［実施の形態９］
実施の形態１〜４は、トップゲート型のセルフアライン構造のトランジスタに本発明を適用したが、図９（Ａ）に示すように、ボトムゲート型のセルフアライン構造のトランジスタ４０Ｌに本発明を適用してもよい。
【００８８】
また、実施の形態５〜８は、トップゲート型のＬＤＤ構造のトランジスタに本発明を適用したが、図９（Ｂ）に示すように、ボトムゲート型のＬＤＤ構造のトランジスタ４０Ｍに本発明を適用してもよい。
【００８９】
これらのいずれのトランジスタ４０Ｌ、４０Ｍも、実施の形態１〜８と比較して、ゲート絶縁膜４５０に対するゲート電極４６０とチャネル形成領域４１０の上下位置が反対になっている他、その基本的な構造は、実施の形態１〜８と同様である。従って、共通する部分については、同一の符号を付して図示することにして、それらの説明を省略する。
【００９０】
また、その製造方法では、図３あるいは図７を参照して説明したように、ゲート絶縁膜形成工程において、下層側ゲート絶縁膜４５１を形成した後、下層側ゲート絶縁膜４５１の表面のうち、少なくともチャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分にレジスト層を選択的に形成する。次に、下層側ゲート絶縁膜４５１およびレジスト層の表面側に上層側ゲート絶縁膜４５２を形成した後、レジスト層をこのレジスト層を覆う上層側ゲート絶縁膜４５２とともに除去すればよい。
【００９１】
また、図４あるいは図８を参照して説明したように、ゲート絶縁膜形成工程において、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分にレジスト層を選択的に形成した後、レジスト層の表面側に下層側ゲート絶縁膜４５１を形成する。次に、レジスト層をこのレジスト層を覆う下層側ゲート絶縁膜４５１とともに除去し、しかる後に、表面全体に上層側ゲート絶縁膜４５２を形成すればよい。
【００９２】
［その他の実施の形態］
上記形態１〜９では、基板４００上に形成した半導体膜４４０を用いて、トランジスタとしてＴＦＴを製造したが、半導体層として、半導体基板上にエピタキシャル成長させた半導体層、あるいは半導体基板の表面自身を用いてもよい。この場合の構造、および製造方法は、それらの半導体層が半導体膜４４０に代わるだけであるため、説明を省略する。
【００９３】
また、上記形態５〜８は、ＬＤＤ構造のＴＦＴをベースに本発明を適用した例であったが、オフセットゲート構造のＴＦＴをベースに本発明を適用してもよい。この場合は図５において低濃度ソース領域４２１、および低濃度ドレイン領域４３１がそれぞれ、チャネル形成領域４１０と不純物濃度が等しいオフセット領域となるだけであり、製造方法において、図７（Ｆ）、および図８（Ｆ）を参照して説明した低濃度の不純物の導入工程を省略するだけであるため、説明を省略する。
【００９４】
［電気光学装置への適用例］
次に、本発明に係る半導体装置を電気光学物質を保持する電気光学装置用基板（ＴＦＴアレイ基板）として用いる例を説明する。
【００９５】
（全体構成）
図１０は、電気光学装置をその上に形成された各構成要素と共に対向基板の側から見た平面図であり、図１１は、対向基板を含めて示す図１のＨ−Ｈ′断面図である。
【００９６】
図１０において、本形態の電気光学装置１００は、アクティブマトリクス型の液晶装置であり、ＴＦＴアレイ基板１０の上には、シール材１０７が対向基板２０の縁に沿うように設けられている。シール材１０７の外側の領域には、データ線駆動回路１０１および実装端子１０２（信号入力端子）がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って形成されている。更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられており、更に、額縁１０８の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が形成されている。
【００９７】
そして、図１１に示すように、図１０に示したシール材１０７とほぼ同じ輪郭をもつ対向基板２０がこのシール材１０７によりＴＦＴアレイ基板１０に固着されている。なお、シール材１０７は、ＴＦＴアレイ基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。
【００９８】
詳しくは後述するが、ＴＦＴアレイ基板１０には、画素電極９aがマトリクス状に形成されている。これに対して、対向基板２０には、シール材１０７の内側領域に遮光性材料からなる額縁１０８が形成され、その内側が画像表示領域１０ａとされている。さらに、ＴＦＴアレイ基板１０に形成されている画素電極（後述する）の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２３が形成され、その上層側には、ＩＴＯ膜からなる対向電極２１が形成されている。
【００９９】
このように形成した電気光学装置１００は、投射型表示装置（液晶プロジェクタ）に使用される場合、３枚の電気光学装置１００がＲＧＢ用のライトバルブとして各々使用され、各電気光学装置１００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、前記した各形態の電気光学装置１００にはカラーフィルタが形成されていない。但し、対向基板２０において各画素電極９ａに対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成することにより、投射型表示装置以外にも、後述するモバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー表示装置として用いることができる。
【０１００】
さらに、対向基板２０に対して、各画素に対応するようにマイクロレンズを形成することにより、入射光の画素電極９ａに対する集光効率を高めることができるので、明るい表示を行うことができる。さらにまた、対向基板２０に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
【０１０１】
（電気光学装置１００の構成および動作）
次に、アクティブマトリクス型の電気光学装置１００の構成および動作について、図１２ないし図１４を参照して説明する。
【０１０２】
図１２は、電気光学装置１００の画像表示領域１０aを構成するためにマトリクス状に形成された複数の画素における各種素子、配線などの等価回路図である。図１３は、データ線、走査線、画素電極などが形成されたＴＦＴアレイ基板において相隣接する画素の平面図である。図１４は、図１３のＡ−Ａ′線に相当する位置での断面、およびＴＦＴアレイ基板と対向基板との間に電気光学物質としての液晶を封入した状態の断面を示す説明図である。なお、これらの図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【０１０３】
図１２において、電気光学装置１００の画像表示領域１０aにおいて、マトリクス状に形成された複数の画素の各々には、画素電極９ａ、および画素電極９ａを制御するための画素スイッチング用のＴＦＴ３０が形成されており、画素信号を供給するデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。また、ＴＦＴ３０のゲートには走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのオン状態とすることにより、データ線６ａから供給される画素信号Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極９ａを介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、対向基板２０に形成された対向電極２１（図１１参照）との間で一定期間保持される。
【０１０４】
ここで、保持された画素信号がリークするのを防ぐことを目的に、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０（キャパシタ）を付加することがある。この蓄積容量７０によって、画素電極９ａの電圧は、例えば、ソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる電気光学装置が実現できる。なお、蓄積容量７０を形成する方法としては、容量を形成するための配線である容量線３ｂとの間に形成する場合、あるいは前段の走査線３ａとの間に形成する場合もいずれであってもよい。
【０１０５】
図１３において、電気光学装置１００のＴＦＴアレイ基板１０上には、マトリクス状に複数の透明な画素電極９ａ（点線で囲まれた領域）が各画素毎に形成され、画素電極９ａの縦横の境界領域に沿ってデータ線６ａ（一点鎖線で示す）、走査線３ａ（実線で示す）、および容量線３ｂ（実線で示す）が形成されている。
【０１０６】
図１４に示すように、ＴＦＴアレイ基板１０の基体は、石英基板や耐熱性ガラス板などの透明基板１０ｂからなり、対向基板２０の基体は、石英基板や耐熱性ガラス板などの透明基板２０ｂからなる。ＴＦＴアレイ基板１０には画素電極９ａが形成されており、その上側には、ラビング処理等の所定の配向処理が施されたポリイミド膜などからなる配向膜１６が形成されている。画素電極９ａは、たとえばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜等の透明な導電性膜からなる。また、配向膜１６は、たとえばポリイミド膜などの有機膜に対してラビング処理を行うことにより形成される。なお、対向基板２０において、対向電極２１の上層側にも、ポリイミド膜からなる配向膜２２が形成され、この配向膜２２も、ポリイミド膜に対してラビング処理が施された膜である。
【０１０７】
ＴＦＴアレイ基板１０には、透明基板１０ｂの表面に下地保護膜１２が形成されているとともに、その表面側において、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用のＴＦＴ３０が形成されている。
【０１０８】
図１３および図１４に示すように、画素スイッチング用のＴＦＴ３０は、島状のシリコン膜からなる半導体膜１ａに対して、チャネル形成領域１ａ′、高濃度ソース領域１ｄ、並びに高濃度ドレイン領域１ｅが形成されている。また、半導体膜１ａの上層側には、この半導体膜１ａと走査線３ａとを絶縁するゲート絶縁膜２が形成されている。
【０１０９】
ここで、高濃度ソース領域１ｄ、および高濃度ドレイン領域１ｅは、ゲート電極（走査線３ａ）に対してセルフアライン的に形成されているが、ＴＦＴ３０は、図１（Ａ）を参照して説明した構造を有しており、ドレイン端のゲート絶縁膜２が厚い。従って、ＴＦＴ３０では、ドレイン端での電界強度が緩和されるため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される。また、チャネル形成領域１ａ′の中央部分では、ゲート絶縁膜２が薄く、かつ、ＬＤＤ構造と違って低濃度領域がないので、オン電流レベルも高い。
【０１１０】
なお、図１４には、ＴＦＴ３０として、図１（Ａ）を参照して説明した構造のＴＦＴを表してあるが、図１（Ａ）に限らず、図１（Ｂ）〜（Ｄ）、図５（Ａ）〜（Ｄ）、および図６（Ａ）、（Ｂ）に示した構造を有するＴＦＴを用いてもよい。
【０１１１】
このように構成したＴＦＴ３０の表面側には、シリコン酸化膜からなる層間絶縁膜４、７が形成されている。層間絶縁膜４の表面には、データ線６ａが形成され、このデータ線６ａは、層間絶縁膜４に形成されたコンタクトホール５を介して高濃度ソース領域１ｄに電気的に接続している。層間絶縁膜７の表面にはＩＴＯ膜からなる画素電極９ａが形成されている。画素電極９ａは、層間絶縁膜７に形成されたコンタクトホール７ａを介してドレイン電極６ｂに電気的に接続し、このドレイン電極６ｂは、層間絶縁膜４およびゲート絶縁膜２に形成されたコンタクトホール８を介して高濃度ドレイン領域１eに電気的に接続している。この画素電極９ａの表面側にはポリイミド膜からなる配向膜１６が形成されている。
【０１１２】
また、高濃度ドレイン領域１ｅからの延設部分１ｆ（下電極）に対しては、ゲート絶縁膜２ａと同時形成された絶縁膜（誘電体膜）を介して、走査線３ａと同層の容量線３ｂが上電極として対向することにより、蓄積容量７０が構成されている。
【０１１３】
このように構成したＴＦＴアレイ基板１０と対向基板２０とは、画素電極９ａと対向電極２１とが対面するように配置され、かつ、これらの基板間には、前記のシール材５３（図１０および図１１を参照）により囲まれた空間内に電気光学物質としての液晶５０が封入され、挟持されている。液晶５０は、画素電極９ａからの電界が印加されていない状態で配向膜により所定の配向状態をとる。液晶５０は、例えば一種または数種のネマティック液晶を混合したものなどからなる。
【０１１４】
なお、対向基板２０およびＴＦＴアレイ基板１０の光入射側の面あるいは光出射側には、使用する液晶５０の種類、すなわち、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード等々の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の向きに配置される。
【０１１５】
（周辺回路の構成）
再び図１０において、本形態の電気光学装置１００では、ＴＦＴアレイ基板１０の表面側のうち、画像表示領域１０ａの周辺領域を利用してデータ線駆動回路１０１および走査線駆動回路１０４が形成されている。このようなデータ線駆動回路１０１および走査線駆動回路１０４は、基本的には、図１５および図１６に示すＮチャネル型のＴＦＴとＰチャネル型のＴＦＴとによって構成されている。
【０１１６】
図１５は、走査線駆動回路１０４およびデータ線駆動回路１０１等の周辺回路を構成するＴＦＴの構成を示す平面図である。図１６は、この周辺回路を構成するＴＦＴを図１１のＢ−Ｂ′線で切断したときの断面図である。
【０１１７】
図１５および図１６において、周辺回路を構成するＴＦＴは、Ｐチャネル型のＴＦＴ８０とＮチャネル型のＴＦＴ９０とからなる相補型ＴＦＴとして構成されている。これらの駆動回路用のＴＦＴ８０、９０を構成する半導体膜６０（輪郭を点線で示す）は、基板１０ｂ上に形成された下地保護膜１２を介して島状に形成されている。
【０１１８】
ＴＦＴ８０、９０には、高電位線７１と低電位線７２がコンタクトホール６３、６４を介して、半導体膜６０のソース領域に電気的にそれぞれ接続されている。また、入力配線６６は、共通のゲート電極６５にそれぞれ接続されており、出力配線６７は、コンタクトホール６８、６９を介して、半導体膜６０のドレイン領域に電気的にそれぞれ接続されている。
【０１１９】
このような周辺回路領域も、画像表示領域１０ａと同様なプロセスを経て形成されるため、周辺回路領域にも、層間絶縁膜４、７およびゲート絶縁膜２が形成されている。
【０１２０】
また、駆動回路用のＴＦＴ８０、９０も、画素スイッチング用のＴＦＴ３０と同様、チャネル形成領域８１、９１の両側には、高濃度ソース領域８２、９２と、高濃度ドレイン領域８４、９４とを備えている。ここで、高濃度ソース領域８２、９２、および高濃度ドレイン領域８４、９４は、ゲート電極６５に対してセルフアライン的に形成されているが、ＴＦＴ８０、９０は、図１（Ａ）を参照して説明した構造を有しており、ドレイン端のゲート絶縁膜２が厚い。従って、ＴＦＴ８０、９０では、ドレイン端での電界強度が緩和されるため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される。また、チャネル形成領域８１、９１の中央部分では、ゲート絶縁膜２が薄く、かつ、ＬＤＤ構造と違って低濃度領域がないので、オン電流レベルも高い。
【０１２１】
なお、図１６には、ＴＦＴ８０、９０として、図１（Ａ）を参照して説明した構造のＴＦＴを表してあるが、図１（Ａ）に限らず、図１（Ｂ）〜（Ｄ）、図５（Ａ）〜（Ｄ）、および図６（Ａ）、（Ｂ）に示した構造を有するＴＦＴを用いてもよい。
【０１２２】
［その他の適用例］
上記形態では、半導体装置として、アクティブマトリクス型電気光学装置に用いるＴＦＴアレイ基板を例に説明したが、液晶以外の電気光学物質を用いた電気光学装置、例えば、図１７および図１８を参照して以下に説明する有機エレクトロルミネッセンス表示装置に用いるＴＦＴアレイ基板、あるいは電気光学装置以外の半導体装置の製造などに本発明を適用してもよい。
【０１２３】
図１７は、電荷注入型の有機薄膜エレクトロルミネセンス素子を用いたアクティブマトリクス型電気光学装置のブロック図である。図１８（Ａ）、（Ｂ）はそれぞれ、図１７に示す電気光学装置に形成した画素領域を拡大して示す平面図、およびその断面図である。
【０１２４】
図１７に示す電気光学装置１００ｐは、有機半導体膜に駆動電流が流れることによって発光するＥＬ（エレクトロルミネッセンス）素子、またはＬＥＤ（発光ダイオード）素子などの発光素子をＴＦＴで駆動制御するアクティブマトリクス型の表示装置であり、このタイプの電気光学装置に用いられる発光素子はいずれも自己発光するため、バックライトを必要とせず、また、視野角依存性が少ないなどの利点がある。
【０１２５】
ここに示す電気光学装置１００ｐでは、ＴＦＴアレイ基板１０ｐ上に、複数の走査線３ｐと、走査線３ｐの延設方向に対して交差する方向に延設された複数のデータ線６ｐと、これらのデータ線６ｐに並列する複数の共通給電線２３ｐと、データ線６ｐと走査線３ｐとの交差点に対応する画素領域１５ｐとが構成されている。データ線６ｐに対しては、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ側駆動回路１０１ｐが構成されている。走査線３ｐに対しては、シフトレジスタおよびレベルシフタを備える走査側駆動回路１０４ｐが構成されている。
【０１２６】
また、画素領域１５ｐの各々には、走査線３ｐを介して走査信号がゲート電極に供給される第１のＴＦＴ３１ｐ（半導体素子）と、この第１のＴＦＴ３１ｐを介してデータ線６ｐから供給される画像信号を保持する保持容量３３ｐ（薄膜キャパシタ素子）と、この保持容量３３ｐによって保持された画像信号がゲート電極に供給される第２のＴＦＴ３２ｐ（半導体素子）と、第２のＴＦＴ３２ｐを介して共通給電線２３ｐに電気的に接続したときに共通給電線２３ｐから駆動電流が流れ込む発光素子４０ｐとが構成されている。
【０１２７】
本形態では、図１８（Ａ）、（Ｂ）に示すように、いずれの画素領域１５ｐにおいても、ガラスなどからなる基板１０ｐ′の表面に下地保護膜１１ｐが形成されているとともに、この下地保護膜１１ｐの表面に島状に形成された２つの半導体膜を利用して第１のＴＦＴ３１ｐおよび第２のＴＦＴ３２ｐが形成されている。また、第２のＴＦＴ３２ｐのソース・ドレイン領域の一方には、中継電極３５ｐが電気的に接続し、この中継電極３５ｐには画素電極４１ｐが電気的に接続している。この画素電極４１ｐの上層側には、正孔注入層４２ｐ、有機エレクトロルミネッセンス材料層としての有機半導体膜４３ｐ、リチウム含有アルミニウム、カルシウムなどの金属膜からなる対向電極２０ｐが積層されている。ここで、対向電極２０ｐは、データ線６ｐなどを跨いで複数の画素領域１５ｐにわたって形成されている。
【０１２８】
第２のＴＦＴ３２ｐのソース・ドレイン領域のもう一方には、コンタクトホールを介して共通給電線２３ｐが電気的に接続している。これに対して、第１のＴＦＴ３１ｐでは、そのソース・ドレイン領域の一方に電気的に接続する電位保持電極３５ｐは、第２のゲート電極７２ｐの延設部分７２０ｐに電気的に接続している。この延設部分７２０ｐに対しては、その下層側において上層側ゲート絶縁膜５０ｐを介して半導体膜４００ｐが対向し、この半導体膜４００ｐは、それに導入された不純物によって導電化されているので、延設部分７２０ｐおよび上層側ゲート絶縁膜５０ｐとともに保持容量３３ｐを構成している。ここで、半導体膜４００ｐに対しては層間絶縁膜５１ｐのコンタクトホールを介して共通給電線２３ｐが電気的に接続している。
【０１２９】
従って、保持容量３３ｐは、第１のＴＦＴ３１ｐを介してデータ線６ｐから供給される画像信号を保持するので、第１のＴＦＴ３１ｐがオフになっても、第２のＴＦＴ３２ｐのゲート電極３１ｐは画像信号に相当する電位に保持される。それ故、発光素子４０ｐには共通給電線２３ｐから駆動電流が流れ続けるので、発光素子４０ｐは発光し続け、画像を表示する。
【０１３０】
このようなＴＦＴアレイ基板１０ｐにおいても、第１のＴＦＴ３１ｐおよび第２のＴＦＴ３２ｐに対して、図１〜図９を参照して説明した構造を適用すれば、電気的特性の向上や信頼性の向上を図ることができる。
【０１３１】
［電子機器への適用］
次に、本発明を適用した電気光学装置１００、１００ｐを備えた電子機器の一例を、図１９、図２０（Ａ）、（Ｂ）を参照して説明する。
【０１３２】
図１９は、上記の電気光学装置と同様に構成された電気光学装置１００を備えた電子機器の構成をブロック図である。図２０（Ａ）、（Ｂ）はそれぞれ、本発明に係る電気光学装置を用いた電子機器の一例としてのモバイル型のパーソナルコンピュータの説明図、および携帯電話機の説明図である。
【０１３３】
図１９において、電子機器は、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、電気光学装置１００、１００ｐ、クロック発生回路１００８、および電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、光ディスクなどのメモリ、テレビ信号の画信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、所定フォーマットの画像信号を処理して表示情報処理回路１００２に出力する。この表示情報出力回路１００２は、たとえば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、あるいはクランプ回路等の周知の各種処理回路を含んで構成され、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号ＣＬＫとともに駆動回路１００４に出力する。駆動回路１００４は、電気光学装置１００、１００ｐを駆動する。電源回路１０１０は、上述の各回路に所定の電源を供給する。なお、電気光学装置１００、１００ｐを構成するＴＦＴアレイ基板の上に駆動回路１００４を形成してもよく、それに加えて、表示情報処理回路１００２もＴＦＴアレイ基板の上に形成してもよい。
【０１３４】
このような構成の電子機器としては、投射型液晶表示装置（液晶プロジェクタ）、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルなどを挙げることができる。
【０１３５】
すなわち、図２０（Ａ）に示すように、パーソナルコンピュータ１８０は、キーボード１８１を備えた本体部１８２と、表示ユニット１８３とを有する。表示ユニット１８３は、前述した電気光学装置１００、１００ｐを含んで構成される。
【０１３６】
また、図２０（Ｂ）に示すように、携帯電話機１９０は、複数の操作ボタン１９１と、前述した電気光学装置１００、１００ｐからなる表示部とを有している。
【０１３７】
【発明の効果】
以上説明したように、本発明を適用したトランジスタでは、ドレイン端のゲート絶縁膜が厚いので、ドレイン端での電界強度が緩和されるため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される。また、チャネル形成領域の中央部分では、ゲート絶縁膜が薄く、かつ、ＬＤＤ構造と違って低濃度領域がないので、オン電流レベルも高い。それ故、本発明によれば、オン電流特性、およびオフリーク電流特性の双方を向上することができる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｄ）はそれぞれ、本発明の実施の形態１〜４に係るセルフアライン構造のトランジスタ単体（半導体装置単体）の構成を示す断面図である。
【図２】図１に示すトランジスタのオン電流特性、およびオフリーク電流特性を示すグラフである。
【図３】本発明の実施の形態１に係るトランジスタの製造方法を示す工程断面図である。
【図４】本発明の実施の形態３に係るトランジスタの製造方法を示す工程断面図である。
【図５】（Ａ）〜（Ｄ）はそれぞれ、本発明の実施の形態５〜８に係るＬＤＤ構造のトランジスタ単体（半導体装置単体）の構成を示す断面図である。
【図６】図５に示すトランジスタのオン電流特性、およびオフリーク電流特性を示すグラフである。
【図７】本発明の実施の形態５に係るトランジスタの製造方法を示す工程断面図である。
【図８】本発明の実施の形態７に係るトランジスタの製造方法を示す工程断面図である。
【図９】（Ａ）、（Ｂ）はそれぞれ、本発明の実施の形態９に係るＬＤＤ構造のトランジスタ単体（半導体装置単体）の構成を示す断面図である。
【図１０】本発明を適用した電気光学装置をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図１１】図１０のＨ−Ｈ′断面図である。
【図１２】電気光学装置の画像表示領域において、マトリクス状に配置された複数の画素に形成された各種素子、配線などの等価回路図である
【図１３】電気光学装置において、ＴＦＴアレイ基板に形成された各画素の構成を示す平面図である。
【図１４】図１０および図１１に示す電気光学装置の画像表示領域の一部を図４のＡ−Ａ′線に相当する位置で切断したときの断面図である。
【図１５】図１０および図１１に示す電気光学装置の画像表示領域の周辺領域に形成した回路の平面図である。
【図１６】図１５に示す駆動回路用のＴＦＴの断面図である。
【図１７】電荷注入型の有機薄膜エレクトロルミネセンス素子を用いたアクティブマトリクス型電気光学装置のブロック図である。
【図１８】（Ａ）、（Ｂ）はそれぞれ、図１７に示す電気光学装置に形成した画素領域を拡大して示す平面図、およびその断面図である。
【図１９】本発明に係る電気光学装置を表示装置として用いた電子機器の回路構成を示すブロック図である。
【図２０】（Ａ）、（Ｂ）はそれぞれ、本発明に係る電気光学装置を用いた電子機器の一実施形態としてのモバイル型のパーソナルコンピュータを示す説明図、および携帯電話機の説明図である。
【図２１】（Ａ）、（Ｂ）はそれぞれ、従来のセルフアライン構造のＴＦＴの断面図、および従来のＬＤＤ構造のＴＦＴの断面図である。
【符号の説明】
１ａ 半導体膜（多結晶のシリコン膜）、２ ゲート絶縁膜、３ａ 走査線、３ｂ 容量線、４、７ 層間絶縁膜、６ａ データ線、６ｂ ドレイン電極、９ａ画素電極、１０、１０ｐ ＴＦＴアレイ基板（半導体装置）、３０、３１ｐ、３２ｐ、８０、９０ ＴＦＴ（半導体素子）、４０Ａ〜４０Ｈ、４０Ｌ、４０Ｍトランジスタ、１００、１００ｐ 電気光学装置、４００ 基板、４１０ チャネル形成領域、４１１ チャネル形成領域の中央部分、４１２、４１３ チャネル形成領域の境界領域、４２０ ソース領域、４２１ 低濃度ソース領域、４２２ 高濃度ソース領域、４３０ ドレイン領域、４３１ 低濃度ドレイン領域、４３２ 高濃度ドレイン領域、４５０ ゲート絶縁膜、４５１ 下層側ゲート絶縁膜、４５２ 上層側ゲート絶縁膜、４６０ ゲート電極
【発明の属する技術分野】
本発明は、基板上にＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタ、あるいはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタのような電界効果型トランジスタが形成された半導体装置、この半導体装置によって電気光学物質を保持した電気光学装置、この電気光学装置を用いた電子機器、および半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
アクティブマトリクス型液晶装置や有機エレクトロルミネッセンス表示装置などの電気光学装置では、画素スイッチング用のアクティブ素子として複数の薄膜トランジスタ（電界効果型トランジスタ／以下、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）という）が形成された基板が用いられている。
【０００３】
このような基板に形成されるＴＦＴの代表的な構造としては、図２１（Ａ）に示すセルフアライン構造と、図２１（Ｂ）に示すＬＤＤ構造とがある。
【０００４】
これらのＴＦＴのうち、セルフアライン構造のＴＦＴでは、図２１（Ａ）に示すように、ゲート電極４６０の端部にゲート絶縁膜４５０を介して対向する部分のソース領域４２０、およびドレイン領域４３０が高濃度領域となっている。このため、図２および図６に点線Ｌ２で示すように、オン電流レベルが高いという利点がある。
【０００５】
しかしながら、セルフアライン構造のＴＦＴでは、ドレイン端における電界強度が高いため、図２および図６に点線Ｌ２で示すように、オフリーク電流レベル高く、かつ、その電流レベルが急峻に跳ね上がっているという問題点がある。
【０００６】
これに対して、図２１（Ｂ）に示すＬＤＤ構造のＴＦＴでは、ソース領域４２０およびドレイン領域４３０において、ゲート電極４６０の端部にゲート絶縁膜４５０を介して対向する部分が低濃度ソース領域４２１、および低濃度ドレイン領域４３１となっている。従って、ＬＤＤ構造のＴＦＴでは、ドレイン端における電界強度が緩和されるため、図２および図６に一点鎖線Ｌ３で示すように、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される（例えば、非特許文献１参照）。
【０００７】
【非特許文献１】
Ｍ．Ｙａｚａｋｉ、Ｓ．Ｔａｋｅｎａｋａ ａｎｄ Ｈ．Ｏｈｓｈｉｍａ：Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｖｏｌ．３１（１９９２）Ｐｔ．１、Ｎｏ２Ａｐｐ．２０６−２０９
【０００８】
【発明が解決しようとする課題】
しかしながら、ＬＤＤ構造のＴＦＴでは、ソース領域４２０とドレイン領域４３０との間に低濃度領域が介在するため、図２および図６に一点鎖線Ｌ３で示したように、オン電流レベルが低いという問題点がある。また、ＬＤＤ構造のＴＦＴにおいて、オフリーク電流をさらに低減する必要がある場合に、低濃度ソース領域４２１および低濃度ドレイン領域４３１の寸法をさらに長くするなどの対策を行うと、オン電流が著しく低下してしまうという問題点がある。
【０００９】
このように、従来の構造では、オン電流特性とオフリーク電流とがトレードオフの関係にあって、一方の特性を向上すれば他方の特性が犠牲になるという問題点がある。
【００１０】
以上の問題点に鑑みて、本発明の課題は、オン電流特性およびオフリーク電流特性の双方に優れたトランジスタを備えた半導体装置、この半導体装置によって電気光学物質を保持した電気光学装置、この電気光学装置を用いた電子機器、および半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明では、ソース領域とドレイン領域との間にチャネルを形成可能なチャネル形成領域と、該チャネル形成領域にゲート絶縁膜を介して対向するゲート電極とを備えたトランジスタが基板上に形成された半導体装置において、前記チャネル形成領域のうち、少なくとも前記ドレイン領域に隣接する境界領域と重なる部分の前記ゲート絶縁膜の膜厚が、前記チャネル形成領域のチャネル長方向における中央部分と重なる部分の前記ゲート絶縁膜の膜厚に比して厚いことを特徴とする。
【００１２】
本願明細書における「ＭＩＳ型」あるいは「ＭＯＳ型」とはゲート電極が金属に限らず、導電性の半導体をゲート電極に用いたものも含む意味である。
【００１３】
本発明に係るトランジスタでは、ドレイン端のゲート絶縁膜が厚いので、ドレイン端での電界強度が緩和される。このため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される。また、チャネル形成領域の中央部分では、ゲート絶縁膜が薄いので、オン電流レベルも高い。それ故、本発明によれば、オン電流特性、およびオフリーク電流特性の双方を向上することができる。
【００１４】
本発明においては、前記チャネル形成領域のうち、前記ソース領域に隣接する境界領域と重なる部分の前記ゲート絶縁膜の膜厚も、前記チャネル形成領域のチャネル長方向における中央部分と重なる部分の前記ゲート絶縁膜の膜厚に比して厚くしてもよい。
【００１５】
本発明において、前記ソース領域および前記ドレイン領域は、前記ゲート電極に前記ゲート絶縁膜を介して対峙する部分に低濃度領域あるいはオフセット領域を備える場合がある。このようなトランジスタの構造は、ＬＤＤ構造あるいはオフセットゲート構造と称せられる。本願明細書において、「オフセット領域」とは、ゲート電極の端部にゲート絶縁膜を介して対峙する部分に、チャネル形成領域と同一の不純物濃度で形成されている部分を意味し、このようなオフセット領域は、ソースおよびドレイン領域をゲート電極の端部からチャネル長方向における両側にずらすことにより形成できる。
【００１６】
このようなＬＤＤ構造あるいはオフセットゲート構造のトランジスタに対して本発明を適用した場合、前記チャネル形成領域のうち、少なくとも前記ドレイン領域の低濃度領域あるいはオフセット領域に隣接する境界領域と重なる部分の前記ゲート絶縁膜の膜厚が、前記チャネル形成領域のチャネル長方向における中央部分と重なる部分の前記ゲート絶縁膜の膜厚に比して厚い。
【００１７】
本発明に係るトランジスタでは、ソース領域およびドレイン領域は、ゲート電極にゲート絶縁膜を介して対峙する部分に低濃度領域あるいはオフセット領域を備えているため、ドレイン端での電界強度が緩和されているので、オフリーク電流のレベルが低い。また、ドレイン端のゲート絶縁膜が厚いので、ドレイン端での電界強度がさらに緩和されているため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される。また、チャネル形成領域の中央部分では、ゲート絶縁膜が薄いため、オフリーク電流レベルが低いわりには、オン電流レベルのレベルが高い。
【００１８】
本発明において、前記チャネル形成領域のうち、前記ソース領域の低濃度領域あるいはオフセット領域に隣接する境界領域と重なる部分の前記ゲート絶縁膜の膜厚も、前記チャネル形成領域のチャネル長方向における中央部分と重なる部分の前記ゲート絶縁膜の膜厚に比して厚くしてもよい。
【００１９】
本発明において、前記チャネル形成領域、前記ソース領域、および前記ドレイン領域は、例えば、前記基板表面に形成された半導体膜に形成されている。
【００２０】
本発明においては、前記基板が半導体基板であり、当該半導体基板に対して、前記チャネル形成領域、前記ソース領域、および前記ドレイン領域が形成されている場合もある。
【００２１】
本発明に係る半導体装置は、電気光学物質を保持する電気光学装置用基板として用いられる場合があり、この場合、当該電気光学装置用基板には、画素スイッチング用トランジスタおよび画素電極を備えた画素がマトリクス状に形成されることになる。
【００２２】
このような電気光学装置において、前記電気光学物質は、例えば、前記電気光学装置用基板と対向基板との間に保持された液晶である。
【００２３】
また、前記電気光学物質は、前記電気光学装置用基板上で発光素子を構成する有機エレクロトルミネッセンス材料の場合もある。
【００２４】
本発明を適用した電気光学装置は、携帯電話機あるいはモバイルコンピュータなどの電子機器の表示部として用いられる。
【００２５】
本発明では、ソース領域とドレイン領域との間にチャネルを形成可能なチャネル形成領域と、該チャネル形成領域にゲート絶縁膜を介して対向するゲート電極とを備えたトランジスタが基板上に形成された半導体装置の製造方法において、前記ゲート絶縁膜を形成する工程では、まず、下層側ゲート絶縁膜を形成し、次に、当該下層側ゲート絶縁膜の表面のうち、少なくとも前記チャネル形成領域のチャネル長方向における中央部分と重なる部分にレジスト層を形成するとともに、少なくとも当該チャネル形成領域において前記ドレイン領域に隣接する境界領域と重なる部分に対しては前記レジスト層の形成を避け、次に、前記下層側ゲート絶縁膜および前記レジスト層の表面側に上層側ゲート絶縁膜を形成し、しかる後に、前記レジスト層を当該レジスト層を覆う前記上層側ゲート絶縁膜とともに除去することを特徴とする。
【００２６】
本発明の別の形態では、ソース領域とドレイン領域との間にチャネルを形成可能なチャネル形成領域と、該チャネル形成領域にゲート絶縁膜を介して対向するゲート電極とを備えたトランジスタが基板上に形成された半導体装置の製造方法において、前記ゲート絶縁膜を形成する工程では、まず、少なくとも前記チャネル形成領域のチャネル長方向における中央部分と重なる部分にレジスト層を形成するとともに、少なくとも当該チャネル形成領域において前記ドレイン領域に隣接する境界領域と重なる部分に対しては前記レジスト層の形成を避け、次に、前記レジスト層の表面側に下層側ゲート絶縁膜を形成し、次に、前記レジスト層を当該レジスト層を覆う前記下層側ゲート絶縁膜とともに除去し、しかる後に、前記下層側ゲート絶縁膜の表面に上層側ゲート絶縁膜を形成することを特徴とする。
【００２７】
本発明において、前記レジスト層については、前記チャネル形成領域において前記ソース領域に隣接する境界領域と重なる部分に対しても形成を避けてもよい。このように構成すると、前記チャネル形成領域のうち、前記ソース領域に隣接する境界領域と重なる部分の前記ゲート絶縁膜の膜厚も、前記チャネル形成領域のチャネル長方向における中央部分と重なる部分の前記ゲート絶縁膜の膜厚に比して厚い構造となる。
【００２８】
本発明において、トランジスタがＬＤＤ構造あるいはオフセットゲート構造を備えている場合、その製造方法では、前記ゲート絶縁膜を形成する工程において、まず、下層側ゲート絶縁膜を形成し、次に、当該下層側ゲート絶縁膜の表面のうち、少なくとも前記チャネル形成領域のチャネル長方向における中央部分と重なる部分にレジスト層を形成するとともに、少なくとも当該チャネル形成領域において前記ドレイン領域の低濃度領域あるいはオフセット領域に隣接する境界領域と重なる部分に対しては前記レジスト層の形成を避け、次に、前記下層側ゲート絶縁膜および前記レジスト層の表面側に上層側ゲート絶縁膜を形成し、しかる後に、前記レジスト層を当該レジスト層を覆う前記上層側ゲート絶縁膜とともに除去することを特徴とする。
【００２９】
本発明の別の形態では、前記ゲート絶縁膜を形成する工程において、まず、少なくとも前記チャネル形成領域のチャネル長方向における中央部分と重なる部分にレジスト層を形成するとともに、少なくとも当該チャネル形成領域において前記ドレイン領域の低濃度領域あるいはオフセット領域に隣接する境界領域と重なる部分に対しては前記レジスト層の形成を避け、次に、前記レジスト層の表面側に下層側ゲート絶縁膜を形成し、次に、前記レジスト層を当該レジスト層を覆う前記下層側ゲート絶縁膜とともに除去し、しかる後に、前記下層側ゲート絶縁膜の表面に上層側ゲート絶縁膜を形成することを特徴とする。
【００３０】
本発明において、前記レジスト層については、前記チャネル形成領域において前記ソース領域の低濃度領域あるいはオフセット領域に隣接する境界領域と重なる部分に対しても形成を避けてもよい。このように構成すると、前記チャネル形成領域のうち、前記ソース領域の低濃度領域あるいはオフセット領域に隣接する境界領域と重なる部分の前記ゲート絶縁膜の膜厚も、前記チャネル形成領域のチャネル長方向における中央部分と重なる部分の前記ゲート絶縁膜の膜厚に比して厚い構造となる。
【００３１】
【発明の実施の形態】
電気光学装置に用いられるＴＦＴアレイ基板などに本発明を適用した例を説明する前に、図１〜図９を参照して、本発明の実施の形態１〜９に係るトランジスタ単体（半導体装置単体）としての構成、および効果を説明する。
【００３２】
図１（Ａ）〜（Ｄ）はそれぞれ、本発明の実施の形態１〜４に係るトランジスタ単体（半導体装置単体）の構成を示す断面図である。図２は、本発明を適用したセルフアライン構造のトランジスタのオン電流特性、およびオフリーク電流特性を示すグラフである。図３および図４はそれぞれ、実施の形態１、３に係るトランジスタ単体（半導体装置単体）の製造方法を示す工程断面図である。
【００３３】
図５（Ａ）〜（Ｄ）はそれぞれ、本発明の実施の形態５〜８に係るトランジスタ単体（半導体装置単体）の構成を示す断面図である。図６は、本発明を適用したＬＤＤ構造のトランジスタのオン電流特性、およびオフリーク電流特性を示すグラフである。図７および図８はそれぞれ、実施の形態５、８に係るトランジスタ単体（半導体装置単体）の製造方法を示す工程断面図である。
【００３４】
図９（Ａ）、（Ｂ）はそれぞれ、本発明の実施の形態９に係るボトムゲート構造のトランジスタ単体（半導体装置単体）の構成を示す断面図である。
【００３５】
［実施の形態１］
図１（Ａ）において、本形態の半導体装置では、基板４００の上にトランジスタ４０Ａが形成されており、このトランジスタ４０Ａは、ソース領域４２０とドレイン領域４３０との間にチャネルを形成可能なチャネル形成領域４１０と、このチャネル形成領域４１０にゲート絶縁膜４５０を介して対向するゲート電極４６０とを備えている。ソース領域４２０およびドレイン領域４３０には、層間絶縁膜４９０、およびゲート絶縁膜４５０に形成されたコンタクトホールを介してソース電極４７０およびドレイン電極４８０がそれぞれ電気的に接続している。
【００３６】
ソース領域４２０およびドレイン領域４３０は、ゲート電極４６０に対してセルフアライン的に不純物が導入された高濃度領域である。
【００３７】
本形態では、チャネル形成領域４１０のうち、ドレイン領域４３０に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０の膜厚は、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。また、チャネル形成領域４１０のうち、ソース領域４２０に隣接する境界領域４１３と重なる部分のゲート絶縁膜４５０の膜厚も、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。
【００３８】
すなわち、ゲート絶縁膜４５０は、ソース領域４２０、ドレイン領域４３０、およびチャネル形成領域４１０を構成する半導体膜４４０の表面側全体に形成された下層側ゲート絶縁膜４５１と、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分を避けるように形成された上層側ゲート絶縁膜４５２とから構成されており、チャネル形成領域４１０のうち、ドレイン領域４３０およびソース領域４２０に隣接する境界領域４１２、４１３と重なる部分のゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１と上層側ゲート絶縁膜４５２との二層構造になっている。これに対して、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１のみから構成されている。
【００３９】
このように構成したトランジスタ４０Ａでは、ドレイン端のゲート絶縁膜４５０が厚いので、ドレイン端での電界強度が緩和されるため、図２に実線Ｌ１で示すように、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される。また、チャネル形成領域４１０の中央部分４１１では、ゲート絶縁膜４５０が薄く、かつ、ＬＤＤ構造と違って低濃度領域がないので、オン電流レベルも高い。それ故、本形態によれば、オン電流特性、およびオフリーク電流特性の双方を向上することができる。
【００４０】
このような構成の半導体装置を製造するにあたっては、まず、図３（Ａ）に示すように、基板４００の表面にチャネル形成領域４１０、ソース領域４２０、およびドレイン領域４３０を形成するためのシリコン膜などの半導体膜４４０を形成する。なお、図示しないが、基板４００に下地絶縁膜を形成してから半導体膜４４０を形成してもよい。
【００４１】
次に、ゲート絶縁膜形成工程では、シリコン酸化膜やシリコン窒化膜などからなる下層側ゲート絶縁膜４５１を形成する。
【００４２】
次に、図３（Ｂ）に示すように、下層側ゲート絶縁膜４５１の表面のうち、少なくともチャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分にレジスト層４０１を形成するとともに、チャネル形成領域４１０においてドレイン領域４３０およびソース領域４２０に隣接する境界領域４１２、４１３と重なる部分に対してはレジスト層４０１の形成を避ける。
【００４３】
次に、図３（Ｃ）に示すように、下層側ゲート絶縁膜４５１およびレジスト層４０１の表面側にシリコン酸化膜やシリコン窒化膜などからなる上層側ゲート絶縁膜４５２を形成する。この際には、カバレージの低い方法で上層側ゲート絶縁膜４５２を形成することが好ましい。
【００４４】
次に、図３（Ｄ）に示すように、レジスト層４０１をレジスト層４０１を覆う上層側ゲート絶縁膜４５２とともに除去する（リフトオフ法）。その結果、ゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１と上層側ゲート絶縁膜４５２との二層構造の厚い部分と、下層側ゲート絶縁膜４５１のみからなる薄い部分を有することになる。
【００４５】
次に、図３（Ｅ）に示すように、ゲート電極４６０を形成した後、図３（Ｆ）に示すように、ゲート電極４６０をマスクにして半導体膜４４０に高濃度の不純物を導入して、ゲート電極４６０に対してセルフアライン的に高濃度領域からなるソース領域４２０およびドレイン領域４３０を形成する。
【００４６】
［実施の形態２］
実施の形態１で説明した半導体装置の製造方法において、図３（Ｂ）を参照して説明した工程で、レジスト層４０１の形成範囲を一点鎖線４０１′で示す範囲まで広げれば、図１（Ｂ）に示すトランジスタ４０Ｂが形成される。
【００４７】
このトランジスタ４０Ｂでは、チャネル形成領域４１０のうち、ドレイン領域４３０に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０の膜厚が、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚いが、ソース領域４２０に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０については、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０と膜厚が等しい。
【００４８】
その他の構成は、実施の形態１と同様であるため、共通する部分には同一の符号を付して図示することにしてそれらの説明を省略するが、本形態のトランジスタ４０Ｂも、ドレイン端のゲート絶縁膜４５０が厚いので、ドレイン端での電界強度が緩和されるため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消されるなど、実施の形態１と同様な効果を奏する。
【００４９】
［実施の形態３］
図１（Ｃ）において、本形態の半導体装置でも、トランジスタ４０Ｃは、チャネル形成領域４１０のうち、ドレイン領域４３０に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０の膜厚は、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。また、チャネル形成領域４１０のうち、ソース領域４２０に隣接する境界領域４１３と重なる部分のゲート絶縁膜４５０の膜厚も、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。
【００５０】
但し、本形態では、実施の形態１とは違って、ゲート絶縁膜４５０は、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分を避けるように形成された下層側ゲート絶縁膜４５１と、その表面全体に形成された上層側ゲート絶縁膜４５２とから構成されている。このため、チャネル形成領域４１０のうち、ドレイン領域４３０およびソース領域４２０に隣接する境界領域４１２、４１３と重なる部分のゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１と上層側ゲート絶縁膜４５２との二層構造になっているのに対して、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０は、上層側ゲート絶縁膜４５２のみから構成されている。
【００５１】
このように構成したトランジスタ４０Ｃでも、ドレイン端のゲート絶縁膜４５０が厚いので、ドレイン端での電界強度が緩和されるため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される。また、チャネル形成領域４１０の中央部分４１１では、ゲート絶縁膜４５０が薄く、かつ、ＬＤＤ構造と違って低濃度領域がないので、オン電流レベルも高い。それ故、本形態によれば、オン電流特性、およびオフリーク電流特性の双方を向上することができる。
【００５２】
このような構成の半導体装置を製造するにあたっては、まず、図４（Ａ）に示すように、基板４００の表面にチャネル形成領域４１０、ソース領域４２０、およびドレイン領域４３０を形成するための半導体膜４４０を形成する。
【００５３】
次に、ゲート絶縁膜形成工程において、半導体膜４４０の表面のうち、少なくともチャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分にレジスト層４０１を形成するとともに、チャネル形成領域４１０においてドレイン領域４３０およびソース領域４２０に隣接する境界領域４１２、４１３と重なる部分に対してはレジスト層４０１の形成を避ける。
【００５４】
次に、図４（Ｂ）に示すように、半導体膜４４０およびレジスト層４０１の表面側に下層側ゲート絶縁膜４５１を形成した後、図４（Ｃ）に示すように、リフトオフ法により、レジスト層４０１をレジスト層４０１を覆う下層側ゲート絶縁膜４５１とともに除去する。なお、上述したようなリフトオフ法によらず、半導体膜４４０上に下層側ゲート絶縁膜４５１を形成した後、レジスト層を形成してパターニングしてもよい。
【００５５】
次に、図４（Ｄ）に示すように、表面全体に上層側ゲート絶縁膜４５２を形成する。その結果、ゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１と上層側ゲート絶縁膜４５２との二層構造の厚い部分と、下層側ゲート絶縁膜４５１のみからなる薄い部分を有することになる。
【００５６】
次に、図４（Ｅ）に示すように、ゲート電極４５０を形成した後、図４（Ｆ）に示すように、ゲート電極４５０をマスクにして半導体膜４４０に高濃度の不純物を導入して、ゲート電極４５０に対してセルフアライン的に高濃度領域からなるソース領域４２０およびドレイン領域４３０を形成する。
【００５７】
［実施の形態４］
実施の形態３で説明した半導体装置の製造方法において、図４（Ａ）を参照して説明した工程で、レジスト層４０１の形成範囲を一点鎖線４０１′で示す範囲まで広げれば、図１（Ｄ）に示すトランジスタ４０Ｄが形成される。
【００５８】
このトランジスタ４０Ｄでは、チャネル形成領域４１０のうち、ドレイン領域４３０に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０の膜厚が、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚いが、ソース領域４２０に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０については、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０と膜厚が等しい。
【００５９】
その他の構成は、実施の形態３と同様であるため、共通する部分には同一の符号を付して図示することにしてそれらの説明を省略するが、本形態のトランジスタ４０Ｄも、ドレイン端のゲート絶縁膜４５０が厚いので、ドレイン端での電界強度が緩和されるため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消されるなど、実施の形態３と同様な効果を奏する。
【００６０】
［実施の形態５］
図５（Ａ）において、本形態の半導体装置では、基板４００の上にＬＤＤ構造のトランジスタ４０Ｅが形成されており、このトランジスタ４０Ｅは、ソース領域４２０とドレイン領域４３０との間にチャネルを形成可能なチャネル形成領域４１０と、このチャネル形成領域４１０にゲート絶縁膜４５０を介して対向するゲート電極４６０とを備えている。ソース領域４２０およびドレイン領域４３０には、層間絶縁膜４９０およびゲート絶縁膜４５０に形成されたコンタクトホールを介してソース電極４７０およびドレイン電極４８０がそれぞれ電気的に接続している。
【００６１】
ソース領域４２０およびドレイン領域４３０は、ゲート電極４６０の端部に対してゲート絶縁膜４５０を介して対峙する部分に低濃度ソース領域４２１および低濃度ドレイン領域４３１を備え、その外側に高濃度ソース領域４２２および高濃度ドレイン領域４３２を備えている。
【００６２】
本形態では、チャネル形成領域４１０のうち、低濃度ドレイン領域４３１に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０の膜厚は、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。また、チャネル形成領域４１０のうち、低濃度ソース領域４２１に隣接する境界領域４１３と重なる部分のゲート絶縁膜４５０の膜厚も、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。
【００６３】
すなわち、ゲート絶縁膜４５０は、ソース領域４２０、ドレイン領域４３０、およびチャネル形成領域４１０を構成する半導体膜４４０の表面側全体に形成された下層側ゲート絶縁膜４５１と、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分を避けるように形成された上層側ゲート絶縁膜４５２とから構成されており、チャネル形成領域４１０のうち、低濃度ドレイン領域４３１および低濃度ソース領域４２１に隣接する境界領域４１２、４１３と重なる部分のゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１と上層側ゲート絶縁膜４５２との二層構造になっている。これに対して、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１のみから構成されている。
【００６４】
このように構成したトランジスタ４０Ｅでは、ゲート電極４６０にゲート絶縁膜４５０を介して対峙する部分に低濃度ドレイン領域４３１および低濃度ソース領域４２１を備えているため、図６に実線Ｌ１１で示すように、ドレイン端での電界強度が緩和されているので、オフリーク電流のレベルが低い。また、ドレイン端のゲート絶縁膜４５０が厚いので、ドレイン端での電界強度がさらに緩和されているため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される。それでも、チャネル形成領域４１０の中央部分４１１では、ゲート絶縁膜４５０が薄いため、オフリーク電流レベルが低いわりには、オン電流レベルのレベルが高い。
【００６５】
このような構成の半導体装置を製造するにあたっては、まず、図７（Ａ）に示すように、基板４００の表面にチャネル形成領域４１０、ソース領域４２０、およびドレイン領域４３０を形成するためのシリコン膜などの半導体膜４４０を形成する。
【００６６】
次に、ゲート絶縁膜形成工程において、シリコン酸化膜やシリコン窒化膜などからなる下層側ゲート絶縁膜４５１を形成する。
【００６７】
次に、図７（Ｂ）に示すように、下層側ゲート絶縁膜４５１の表面のうち、少なくともチャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分にレジスト層４０１を形成するとともに、チャネル形成領域４１０において低濃度ドレイン領域４３１および低濃度ソース領域４２１に隣接する境界領域４１２、４１３と重なる部分に対してはレジスト層４０１の形成を避ける。
【００６８】
次に、図７（Ｃ）に示すように、下層側ゲート絶縁膜４５１およびレジスト層４０１の表面側にシリコン酸化膜やシリコン窒化膜などからなる上層側ゲート絶縁膜４５２を形成する。この際には、カバレージの低い方法で上層側ゲート絶縁膜４５２を形成することが好ましい。
【００６９】
次に、図７（Ｄ）に示すように、レジスト層４０１をレジスト層４０１を覆う上層側ゲート絶縁膜４５２とともに除去する（リフトオフ法）。その結果、ゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１と上層側ゲート絶縁膜４５２との二層構造の厚い部分と、下層側ゲート絶縁膜４５１のみからなる薄い部分を有することになる。
【００７０】
次に、図７（Ｅ）に示すように、ゲート電極４６０を形成した後、図７（Ｆ）に示すように、ゲート電極４６０をマスクにして半導体膜４４０に低濃度の不純物を導入して、ゲート電極４６０に対してセルフアライン的に低濃度ソース領域４２１および低濃度ドレイン領域４３１を形成する。
【００７１】
しかる後には、図７（Ｇ）に示すように、ゲート電極４６０を広めに覆うレジストマスク４０２を形成した後、このレジストマスク４０２の開口から半導体膜４４０に高濃度の不純物を導入して、ゲート電極４６０の端部にゲート絶縁膜４５０を介して対峙する部分から外側にずれた部分に高濃度ソース領域４２２および高濃度ドレイン領域４３２を形成する。その結果、ゲート電極４６０の端部にゲート絶縁膜４５０を介して対峙する部分には、低濃度ソース領域４２１および低濃度ドレイン領域４３１が残る。
【００７２】
［実施の形態６］
実施の形態５で説明した半導体装置の製造方法において、図７（Ｂ）を参照して説明した工程で、レジスト層４０１の形成範囲を一点鎖線４０１′で示す範囲まで広げれば、図５（Ｂ）に示すトランジスタ４０Ｆが形成される。
【００７３】
このトランジスタ４０Ｆでは、チャネル形成領域４１０のうち、低濃度ドレイン領域４３１に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０の膜厚が、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚いが、低濃度ソース領域４２１に隣接する境界領域４１３と重なる部分のゲート絶縁膜４５０については、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０と膜厚が等しい。
【００７４】
その他の構成は、実施の形態５と同様であるため、共通する部分には同一の符号を付して図示することにしてそれらの説明を省略するが、本形態のトランジスタ４０Ｆも、オフリーク電流レベルが低いわりには、オン電流レベルのレベルが高いなど、実施の形態５と同様な効果を奏する。
【００７５】
［実施の形態７］
図５（Ｃ）において、本形態の半導体装置でも、トランジスタ４０Ｇは、チャネル形成領域４１０のうち、低濃度ドレイン領域４３１に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０の膜厚は、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。また、チャネル形成領域４１０のうち、低濃度ソース領域４２１に隣接する境界領域４１３と重なる部分のゲート絶縁膜４５０の膜厚も、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。
【００７６】
但し、本形態では、実施の形態５とは違って、ゲート絶縁膜４５０は、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分を避けるように形成された下層側ゲート絶縁膜４５１と、その表面全体に形成された上層側ゲート絶縁膜４５２とから構成されている。このため、チャネル形成領域４１０のうち、ドレイン領域４３０およびソース領域４２０に隣接する境界領域４１２、４１３と重なる部分のゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１と上層側ゲート絶縁膜４５２との二層構造になっているのに対して、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０は、上層側ゲート絶縁膜４５２のみから構成されている。
【００７７】
このように構成したトランジスタ４０Ｇでも、オフリーク電流レベルが低いわりには、オン電流レベルのレベルが高いなど、実施の形態５と同様な効果を奏する。
【００７８】
このような構成の半導体装置を製造するにあたっては、まず、図８（Ａ）に示すように、基板４００の表面にチャネル形成領域４１０、ソース領域４２０、およびドレイン領域４３０を形成するための半導体膜４４０を形成する。
【００７９】
次に、ゲート絶縁膜形成工程において、半導体膜４４０の表面のうち、少なくともチャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分にレジスト層４０１を形成するとともに、チャネル形成領域４１０において低濃度ドレイン領域４３１および低濃度ソース領域４２１に隣接する境界領域４１２、４１３と重なる部分に対してはレジスト層４０１の形成を避ける。
【００８０】
次に、図８（Ｂ）に示すように、半導体膜４４０およびレジスト層４０１の表面側に下層側ゲート絶縁膜４５１を形成した後、図８（Ｃ）に示すように、レジスト層４０１をレジスト層４０１を覆う下層側ゲート絶縁膜４５１とともに除去する。
【００８１】
次に、図８（Ｄ）に示すように、表面全体に上層側ゲート絶縁膜４５２を形成する。その結果、ゲート絶縁膜４５０は、下層側ゲート絶縁膜４５１と上層側ゲート絶縁膜４５２との二層構造の厚い部分と、下層側ゲート絶縁膜４５１のみからなる薄い部分を有することになる。
【００８２】
次に、図８（Ｅ）に示すように、ゲート電極４６０を形成した後、図８（Ｆ）に示すように、ゲート電極４６０をマスクにして半導体膜４４０に低濃度の不純物を導入して、ゲート電極４６０に対してセルフアライン的に低濃度ソース領域４２１および低濃度ドレイン領域４３１を形成する。
【００８３】
しかる後には、図８（Ｇ）に示すように、ゲート電極４６０を広めに覆うレジストマスク４０２を形成した後、このレジストマスク４０２の開口から半導体膜４４０に高濃度の不純物を導入して、ゲート電極４６０の端部にゲート絶縁膜４５０を介して対峙する部分から外側にずれた部分に高濃度ソース領域４２２および高濃度ドレイン領域４３２を形成する。その結果、ゲート電極４６０の端部にゲート絶縁膜４５０を介して対峙する部分には、低濃度ソース領域４２１および低濃度ドレイン領域４３１が残る。
【００８４】
［実施の形態８］
実施の形態７で説明した半導体装置の製造方法において、図８（Ａ）を参照して説明した工程で、レジスト層４０１の形成範囲を一点鎖線４０１′で示す範囲まで広げれば、図５（Ｄ）に示すトランジスタ４０Ｈが形成される。
【００８５】
このトランジスタ４０Ｈでは、チャネル形成領域４１０のうち、低濃度ドレイン領域４３１に隣接する境界領域４１２と重なる部分のゲート絶縁膜４５０の膜厚が、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚いが、低濃度ソース領域４２１に隣接する境界領域４１３と重なる部分のゲート絶縁膜４５０については、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０と膜厚が等しい。
【００８６】
その他の構成は、実施の形態７と同様であるため、共通する部分には同一の符号を付して図示することにしてそれらの説明を省略するが、本形態のトランジスタ４０Ｈも、オフリーク電流レベルが低いわりには、オン電流レベルのレベルが高いなど、実施の形態５と同様な効果を奏する。
【００８７】
［実施の形態９］
実施の形態１〜４は、トップゲート型のセルフアライン構造のトランジスタに本発明を適用したが、図９（Ａ）に示すように、ボトムゲート型のセルフアライン構造のトランジスタ４０Ｌに本発明を適用してもよい。
【００８８】
また、実施の形態５〜８は、トップゲート型のＬＤＤ構造のトランジスタに本発明を適用したが、図９（Ｂ）に示すように、ボトムゲート型のＬＤＤ構造のトランジスタ４０Ｍに本発明を適用してもよい。
【００８９】
これらのいずれのトランジスタ４０Ｌ、４０Ｍも、実施の形態１〜８と比較して、ゲート絶縁膜４５０に対するゲート電極４６０とチャネル形成領域４１０の上下位置が反対になっている他、その基本的な構造は、実施の形態１〜８と同様である。従って、共通する部分については、同一の符号を付して図示することにして、それらの説明を省略する。
【００９０】
また、その製造方法では、図３あるいは図７を参照して説明したように、ゲート絶縁膜形成工程において、下層側ゲート絶縁膜４５１を形成した後、下層側ゲート絶縁膜４５１の表面のうち、少なくともチャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分にレジスト層を選択的に形成する。次に、下層側ゲート絶縁膜４５１およびレジスト層の表面側に上層側ゲート絶縁膜４５２を形成した後、レジスト層をこのレジスト層を覆う上層側ゲート絶縁膜４５２とともに除去すればよい。
【００９１】
また、図４あるいは図８を参照して説明したように、ゲート絶縁膜形成工程において、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分にレジスト層を選択的に形成した後、レジスト層の表面側に下層側ゲート絶縁膜４５１を形成する。次に、レジスト層をこのレジスト層を覆う下層側ゲート絶縁膜４５１とともに除去し、しかる後に、表面全体に上層側ゲート絶縁膜４５２を形成すればよい。
【００９２】
［その他の実施の形態］
上記形態１〜９では、基板４００上に形成した半導体膜４４０を用いて、トランジスタとしてＴＦＴを製造したが、半導体層として、半導体基板上にエピタキシャル成長させた半導体層、あるいは半導体基板の表面自身を用いてもよい。この場合の構造、および製造方法は、それらの半導体層が半導体膜４４０に代わるだけであるため、説明を省略する。
【００９３】
また、上記形態５〜８は、ＬＤＤ構造のＴＦＴをベースに本発明を適用した例であったが、オフセットゲート構造のＴＦＴをベースに本発明を適用してもよい。この場合は図５において低濃度ソース領域４２１、および低濃度ドレイン領域４３１がそれぞれ、チャネル形成領域４１０と不純物濃度が等しいオフセット領域となるだけであり、製造方法において、図７（Ｆ）、および図８（Ｆ）を参照して説明した低濃度の不純物の導入工程を省略するだけであるため、説明を省略する。
【００９４】
［電気光学装置への適用例］
次に、本発明に係る半導体装置を電気光学物質を保持する電気光学装置用基板（ＴＦＴアレイ基板）として用いる例を説明する。
【００９５】
（全体構成）
図１０は、電気光学装置をその上に形成された各構成要素と共に対向基板の側から見た平面図であり、図１１は、対向基板を含めて示す図１のＨ−Ｈ′断面図である。
【００９６】
図１０において、本形態の電気光学装置１００は、アクティブマトリクス型の液晶装置であり、ＴＦＴアレイ基板１０の上には、シール材１０７が対向基板２０の縁に沿うように設けられている。シール材１０７の外側の領域には、データ線駆動回路１０１および実装端子１０２（信号入力端子）がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って形成されている。更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられており、更に、額縁１０８の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が形成されている。
【００９７】
そして、図１１に示すように、図１０に示したシール材１０７とほぼ同じ輪郭をもつ対向基板２０がこのシール材１０７によりＴＦＴアレイ基板１０に固着されている。なお、シール材１０７は、ＴＦＴアレイ基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。
【００９８】
詳しくは後述するが、ＴＦＴアレイ基板１０には、画素電極９aがマトリクス状に形成されている。これに対して、対向基板２０には、シール材１０７の内側領域に遮光性材料からなる額縁１０８が形成され、その内側が画像表示領域１０ａとされている。さらに、ＴＦＴアレイ基板１０に形成されている画素電極（後述する）の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２３が形成され、その上層側には、ＩＴＯ膜からなる対向電極２１が形成されている。
【００９９】
このように形成した電気光学装置１００は、投射型表示装置（液晶プロジェクタ）に使用される場合、３枚の電気光学装置１００がＲＧＢ用のライトバルブとして各々使用され、各電気光学装置１００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、前記した各形態の電気光学装置１００にはカラーフィルタが形成されていない。但し、対向基板２０において各画素電極９ａに対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成することにより、投射型表示装置以外にも、後述するモバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー表示装置として用いることができる。
【０１００】
さらに、対向基板２０に対して、各画素に対応するようにマイクロレンズを形成することにより、入射光の画素電極９ａに対する集光効率を高めることができるので、明るい表示を行うことができる。さらにまた、対向基板２０に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
【０１０１】
（電気光学装置１００の構成および動作）
次に、アクティブマトリクス型の電気光学装置１００の構成および動作について、図１２ないし図１４を参照して説明する。
【０１０２】
図１２は、電気光学装置１００の画像表示領域１０aを構成するためにマトリクス状に形成された複数の画素における各種素子、配線などの等価回路図である。図１３は、データ線、走査線、画素電極などが形成されたＴＦＴアレイ基板において相隣接する画素の平面図である。図１４は、図１３のＡ−Ａ′線に相当する位置での断面、およびＴＦＴアレイ基板と対向基板との間に電気光学物質としての液晶を封入した状態の断面を示す説明図である。なお、これらの図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【０１０３】
図１２において、電気光学装置１００の画像表示領域１０aにおいて、マトリクス状に形成された複数の画素の各々には、画素電極９ａ、および画素電極９ａを制御するための画素スイッチング用のＴＦＴ３０が形成されており、画素信号を供給するデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。また、ＴＦＴ３０のゲートには走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのオン状態とすることにより、データ線６ａから供給される画素信号Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極９ａを介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、対向基板２０に形成された対向電極２１（図１１参照）との間で一定期間保持される。
【０１０４】
ここで、保持された画素信号がリークするのを防ぐことを目的に、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０（キャパシタ）を付加することがある。この蓄積容量７０によって、画素電極９ａの電圧は、例えば、ソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる電気光学装置が実現できる。なお、蓄積容量７０を形成する方法としては、容量を形成するための配線である容量線３ｂとの間に形成する場合、あるいは前段の走査線３ａとの間に形成する場合もいずれであってもよい。
【０１０５】
図１３において、電気光学装置１００のＴＦＴアレイ基板１０上には、マトリクス状に複数の透明な画素電極９ａ（点線で囲まれた領域）が各画素毎に形成され、画素電極９ａの縦横の境界領域に沿ってデータ線６ａ（一点鎖線で示す）、走査線３ａ（実線で示す）、および容量線３ｂ（実線で示す）が形成されている。
【０１０６】
図１４に示すように、ＴＦＴアレイ基板１０の基体は、石英基板や耐熱性ガラス板などの透明基板１０ｂからなり、対向基板２０の基体は、石英基板や耐熱性ガラス板などの透明基板２０ｂからなる。ＴＦＴアレイ基板１０には画素電極９ａが形成されており、その上側には、ラビング処理等の所定の配向処理が施されたポリイミド膜などからなる配向膜１６が形成されている。画素電極９ａは、たとえばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜等の透明な導電性膜からなる。また、配向膜１６は、たとえばポリイミド膜などの有機膜に対してラビング処理を行うことにより形成される。なお、対向基板２０において、対向電極２１の上層側にも、ポリイミド膜からなる配向膜２２が形成され、この配向膜２２も、ポリイミド膜に対してラビング処理が施された膜である。
【０１０７】
ＴＦＴアレイ基板１０には、透明基板１０ｂの表面に下地保護膜１２が形成されているとともに、その表面側において、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用のＴＦＴ３０が形成されている。
【０１０８】
図１３および図１４に示すように、画素スイッチング用のＴＦＴ３０は、島状のシリコン膜からなる半導体膜１ａに対して、チャネル形成領域１ａ′、高濃度ソース領域１ｄ、並びに高濃度ドレイン領域１ｅが形成されている。また、半導体膜１ａの上層側には、この半導体膜１ａと走査線３ａとを絶縁するゲート絶縁膜２が形成されている。
【０１０９】
ここで、高濃度ソース領域１ｄ、および高濃度ドレイン領域１ｅは、ゲート電極（走査線３ａ）に対してセルフアライン的に形成されているが、ＴＦＴ３０は、図１（Ａ）を参照して説明した構造を有しており、ドレイン端のゲート絶縁膜２が厚い。従って、ＴＦＴ３０では、ドレイン端での電界強度が緩和されるため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される。また、チャネル形成領域１ａ′の中央部分では、ゲート絶縁膜２が薄く、かつ、ＬＤＤ構造と違って低濃度領域がないので、オン電流レベルも高い。
【０１１０】
なお、図１４には、ＴＦＴ３０として、図１（Ａ）を参照して説明した構造のＴＦＴを表してあるが、図１（Ａ）に限らず、図１（Ｂ）〜（Ｄ）、図５（Ａ）〜（Ｄ）、および図６（Ａ）、（Ｂ）に示した構造を有するＴＦＴを用いてもよい。
【０１１１】
このように構成したＴＦＴ３０の表面側には、シリコン酸化膜からなる層間絶縁膜４、７が形成されている。層間絶縁膜４の表面には、データ線６ａが形成され、このデータ線６ａは、層間絶縁膜４に形成されたコンタクトホール５を介して高濃度ソース領域１ｄに電気的に接続している。層間絶縁膜７の表面にはＩＴＯ膜からなる画素電極９ａが形成されている。画素電極９ａは、層間絶縁膜７に形成されたコンタクトホール７ａを介してドレイン電極６ｂに電気的に接続し、このドレイン電極６ｂは、層間絶縁膜４およびゲート絶縁膜２に形成されたコンタクトホール８を介して高濃度ドレイン領域１eに電気的に接続している。この画素電極９ａの表面側にはポリイミド膜からなる配向膜１６が形成されている。
【０１１２】
また、高濃度ドレイン領域１ｅからの延設部分１ｆ（下電極）に対しては、ゲート絶縁膜２ａと同時形成された絶縁膜（誘電体膜）を介して、走査線３ａと同層の容量線３ｂが上電極として対向することにより、蓄積容量７０が構成されている。
【０１１３】
このように構成したＴＦＴアレイ基板１０と対向基板２０とは、画素電極９ａと対向電極２１とが対面するように配置され、かつ、これらの基板間には、前記のシール材５３（図１０および図１１を参照）により囲まれた空間内に電気光学物質としての液晶５０が封入され、挟持されている。液晶５０は、画素電極９ａからの電界が印加されていない状態で配向膜により所定の配向状態をとる。液晶５０は、例えば一種または数種のネマティック液晶を混合したものなどからなる。
【０１１４】
なお、対向基板２０およびＴＦＴアレイ基板１０の光入射側の面あるいは光出射側には、使用する液晶５０の種類、すなわち、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード等々の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の向きに配置される。
【０１１５】
（周辺回路の構成）
再び図１０において、本形態の電気光学装置１００では、ＴＦＴアレイ基板１０の表面側のうち、画像表示領域１０ａの周辺領域を利用してデータ線駆動回路１０１および走査線駆動回路１０４が形成されている。このようなデータ線駆動回路１０１および走査線駆動回路１０４は、基本的には、図１５および図１６に示すＮチャネル型のＴＦＴとＰチャネル型のＴＦＴとによって構成されている。
【０１１６】
図１５は、走査線駆動回路１０４およびデータ線駆動回路１０１等の周辺回路を構成するＴＦＴの構成を示す平面図である。図１６は、この周辺回路を構成するＴＦＴを図１１のＢ−Ｂ′線で切断したときの断面図である。
【０１１７】
図１５および図１６において、周辺回路を構成するＴＦＴは、Ｐチャネル型のＴＦＴ８０とＮチャネル型のＴＦＴ９０とからなる相補型ＴＦＴとして構成されている。これらの駆動回路用のＴＦＴ８０、９０を構成する半導体膜６０（輪郭を点線で示す）は、基板１０ｂ上に形成された下地保護膜１２を介して島状に形成されている。
【０１１８】
ＴＦＴ８０、９０には、高電位線７１と低電位線７２がコンタクトホール６３、６４を介して、半導体膜６０のソース領域に電気的にそれぞれ接続されている。また、入力配線６６は、共通のゲート電極６５にそれぞれ接続されており、出力配線６７は、コンタクトホール６８、６９を介して、半導体膜６０のドレイン領域に電気的にそれぞれ接続されている。
【０１１９】
このような周辺回路領域も、画像表示領域１０ａと同様なプロセスを経て形成されるため、周辺回路領域にも、層間絶縁膜４、７およびゲート絶縁膜２が形成されている。
【０１２０】
また、駆動回路用のＴＦＴ８０、９０も、画素スイッチング用のＴＦＴ３０と同様、チャネル形成領域８１、９１の両側には、高濃度ソース領域８２、９２と、高濃度ドレイン領域８４、９４とを備えている。ここで、高濃度ソース領域８２、９２、および高濃度ドレイン領域８４、９４は、ゲート電極６５に対してセルフアライン的に形成されているが、ＴＦＴ８０、９０は、図１（Ａ）を参照して説明した構造を有しており、ドレイン端のゲート絶縁膜２が厚い。従って、ＴＦＴ８０、９０では、ドレイン端での電界強度が緩和されるため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される。また、チャネル形成領域８１、９１の中央部分では、ゲート絶縁膜２が薄く、かつ、ＬＤＤ構造と違って低濃度領域がないので、オン電流レベルも高い。
【０１２１】
なお、図１６には、ＴＦＴ８０、９０として、図１（Ａ）を参照して説明した構造のＴＦＴを表してあるが、図１（Ａ）に限らず、図１（Ｂ）〜（Ｄ）、図５（Ａ）〜（Ｄ）、および図６（Ａ）、（Ｂ）に示した構造を有するＴＦＴを用いてもよい。
【０１２２】
［その他の適用例］
上記形態では、半導体装置として、アクティブマトリクス型電気光学装置に用いるＴＦＴアレイ基板を例に説明したが、液晶以外の電気光学物質を用いた電気光学装置、例えば、図１７および図１８を参照して以下に説明する有機エレクトロルミネッセンス表示装置に用いるＴＦＴアレイ基板、あるいは電気光学装置以外の半導体装置の製造などに本発明を適用してもよい。
【０１２３】
図１７は、電荷注入型の有機薄膜エレクトロルミネセンス素子を用いたアクティブマトリクス型電気光学装置のブロック図である。図１８（Ａ）、（Ｂ）はそれぞれ、図１７に示す電気光学装置に形成した画素領域を拡大して示す平面図、およびその断面図である。
【０１２４】
図１７に示す電気光学装置１００ｐは、有機半導体膜に駆動電流が流れることによって発光するＥＬ（エレクトロルミネッセンス）素子、またはＬＥＤ（発光ダイオード）素子などの発光素子をＴＦＴで駆動制御するアクティブマトリクス型の表示装置であり、このタイプの電気光学装置に用いられる発光素子はいずれも自己発光するため、バックライトを必要とせず、また、視野角依存性が少ないなどの利点がある。
【０１２５】
ここに示す電気光学装置１００ｐでは、ＴＦＴアレイ基板１０ｐ上に、複数の走査線３ｐと、走査線３ｐの延設方向に対して交差する方向に延設された複数のデータ線６ｐと、これらのデータ線６ｐに並列する複数の共通給電線２３ｐと、データ線６ｐと走査線３ｐとの交差点に対応する画素領域１５ｐとが構成されている。データ線６ｐに対しては、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ側駆動回路１０１ｐが構成されている。走査線３ｐに対しては、シフトレジスタおよびレベルシフタを備える走査側駆動回路１０４ｐが構成されている。
【０１２６】
また、画素領域１５ｐの各々には、走査線３ｐを介して走査信号がゲート電極に供給される第１のＴＦＴ３１ｐ（半導体素子）と、この第１のＴＦＴ３１ｐを介してデータ線６ｐから供給される画像信号を保持する保持容量３３ｐ（薄膜キャパシタ素子）と、この保持容量３３ｐによって保持された画像信号がゲート電極に供給される第２のＴＦＴ３２ｐ（半導体素子）と、第２のＴＦＴ３２ｐを介して共通給電線２３ｐに電気的に接続したときに共通給電線２３ｐから駆動電流が流れ込む発光素子４０ｐとが構成されている。
【０１２７】
本形態では、図１８（Ａ）、（Ｂ）に示すように、いずれの画素領域１５ｐにおいても、ガラスなどからなる基板１０ｐ′の表面に下地保護膜１１ｐが形成されているとともに、この下地保護膜１１ｐの表面に島状に形成された２つの半導体膜を利用して第１のＴＦＴ３１ｐおよび第２のＴＦＴ３２ｐが形成されている。また、第２のＴＦＴ３２ｐのソース・ドレイン領域の一方には、中継電極３５ｐが電気的に接続し、この中継電極３５ｐには画素電極４１ｐが電気的に接続している。この画素電極４１ｐの上層側には、正孔注入層４２ｐ、有機エレクトロルミネッセンス材料層としての有機半導体膜４３ｐ、リチウム含有アルミニウム、カルシウムなどの金属膜からなる対向電極２０ｐが積層されている。ここで、対向電極２０ｐは、データ線６ｐなどを跨いで複数の画素領域１５ｐにわたって形成されている。
【０１２８】
第２のＴＦＴ３２ｐのソース・ドレイン領域のもう一方には、コンタクトホールを介して共通給電線２３ｐが電気的に接続している。これに対して、第１のＴＦＴ３１ｐでは、そのソース・ドレイン領域の一方に電気的に接続する電位保持電極３５ｐは、第２のゲート電極７２ｐの延設部分７２０ｐに電気的に接続している。この延設部分７２０ｐに対しては、その下層側において上層側ゲート絶縁膜５０ｐを介して半導体膜４００ｐが対向し、この半導体膜４００ｐは、それに導入された不純物によって導電化されているので、延設部分７２０ｐおよび上層側ゲート絶縁膜５０ｐとともに保持容量３３ｐを構成している。ここで、半導体膜４００ｐに対しては層間絶縁膜５１ｐのコンタクトホールを介して共通給電線２３ｐが電気的に接続している。
【０１２９】
従って、保持容量３３ｐは、第１のＴＦＴ３１ｐを介してデータ線６ｐから供給される画像信号を保持するので、第１のＴＦＴ３１ｐがオフになっても、第２のＴＦＴ３２ｐのゲート電極３１ｐは画像信号に相当する電位に保持される。それ故、発光素子４０ｐには共通給電線２３ｐから駆動電流が流れ続けるので、発光素子４０ｐは発光し続け、画像を表示する。
【０１３０】
このようなＴＦＴアレイ基板１０ｐにおいても、第１のＴＦＴ３１ｐおよび第２のＴＦＴ３２ｐに対して、図１〜図９を参照して説明した構造を適用すれば、電気的特性の向上や信頼性の向上を図ることができる。
【０１３１】
［電子機器への適用］
次に、本発明を適用した電気光学装置１００、１００ｐを備えた電子機器の一例を、図１９、図２０（Ａ）、（Ｂ）を参照して説明する。
【０１３２】
図１９は、上記の電気光学装置と同様に構成された電気光学装置１００を備えた電子機器の構成をブロック図である。図２０（Ａ）、（Ｂ）はそれぞれ、本発明に係る電気光学装置を用いた電子機器の一例としてのモバイル型のパーソナルコンピュータの説明図、および携帯電話機の説明図である。
【０１３３】
図１９において、電子機器は、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、電気光学装置１００、１００ｐ、クロック発生回路１００８、および電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、光ディスクなどのメモリ、テレビ信号の画信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、所定フォーマットの画像信号を処理して表示情報処理回路１００２に出力する。この表示情報出力回路１００２は、たとえば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、あるいはクランプ回路等の周知の各種処理回路を含んで構成され、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号ＣＬＫとともに駆動回路１００４に出力する。駆動回路１００４は、電気光学装置１００、１００ｐを駆動する。電源回路１０１０は、上述の各回路に所定の電源を供給する。なお、電気光学装置１００、１００ｐを構成するＴＦＴアレイ基板の上に駆動回路１００４を形成してもよく、それに加えて、表示情報処理回路１００２もＴＦＴアレイ基板の上に形成してもよい。
【０１３４】
このような構成の電子機器としては、投射型液晶表示装置（液晶プロジェクタ）、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルなどを挙げることができる。
【０１３５】
すなわち、図２０（Ａ）に示すように、パーソナルコンピュータ１８０は、キーボード１８１を備えた本体部１８２と、表示ユニット１８３とを有する。表示ユニット１８３は、前述した電気光学装置１００、１００ｐを含んで構成される。
【０１３６】
また、図２０（Ｂ）に示すように、携帯電話機１９０は、複数の操作ボタン１９１と、前述した電気光学装置１００、１００ｐからなる表示部とを有している。
【０１３７】
【発明の効果】
以上説明したように、本発明を適用したトランジスタでは、ドレイン端のゲート絶縁膜が厚いので、ドレイン端での電界強度が緩和されるため、オフリーク電流レベルが低く、かつ、電流レベルの急峻な跳ね上がりも解消される。また、チャネル形成領域の中央部分では、ゲート絶縁膜が薄く、かつ、ＬＤＤ構造と違って低濃度領域がないので、オン電流レベルも高い。それ故、本発明によれば、オン電流特性、およびオフリーク電流特性の双方を向上することができる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｄ）はそれぞれ、本発明の実施の形態１〜４に係るセルフアライン構造のトランジスタ単体（半導体装置単体）の構成を示す断面図である。
【図２】図１に示すトランジスタのオン電流特性、およびオフリーク電流特性を示すグラフである。
【図３】本発明の実施の形態１に係るトランジスタの製造方法を示す工程断面図である。
【図４】本発明の実施の形態３に係るトランジスタの製造方法を示す工程断面図である。
【図５】（Ａ）〜（Ｄ）はそれぞれ、本発明の実施の形態５〜８に係るＬＤＤ構造のトランジスタ単体（半導体装置単体）の構成を示す断面図である。
【図６】図５に示すトランジスタのオン電流特性、およびオフリーク電流特性を示すグラフである。
【図７】本発明の実施の形態５に係るトランジスタの製造方法を示す工程断面図である。
【図８】本発明の実施の形態７に係るトランジスタの製造方法を示す工程断面図である。
【図９】（Ａ）、（Ｂ）はそれぞれ、本発明の実施の形態９に係るＬＤＤ構造のトランジスタ単体（半導体装置単体）の構成を示す断面図である。
【図１０】本発明を適用した電気光学装置をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図１１】図１０のＨ−Ｈ′断面図である。
【図１２】電気光学装置の画像表示領域において、マトリクス状に配置された複数の画素に形成された各種素子、配線などの等価回路図である
【図１３】電気光学装置において、ＴＦＴアレイ基板に形成された各画素の構成を示す平面図である。
【図１４】図１０および図１１に示す電気光学装置の画像表示領域の一部を図４のＡ−Ａ′線に相当する位置で切断したときの断面図である。
【図１５】図１０および図１１に示す電気光学装置の画像表示領域の周辺領域に形成した回路の平面図である。
【図１６】図１５に示す駆動回路用のＴＦＴの断面図である。
【図１７】電荷注入型の有機薄膜エレクトロルミネセンス素子を用いたアクティブマトリクス型電気光学装置のブロック図である。
【図１８】（Ａ）、（Ｂ）はそれぞれ、図１７に示す電気光学装置に形成した画素領域を拡大して示す平面図、およびその断面図である。
【図１９】本発明に係る電気光学装置を表示装置として用いた電子機器の回路構成を示すブロック図である。
【図２０】（Ａ）、（Ｂ）はそれぞれ、本発明に係る電気光学装置を用いた電子機器の一実施形態としてのモバイル型のパーソナルコンピュータを示す説明図、および携帯電話機の説明図である。
【図２１】（Ａ）、（Ｂ）はそれぞれ、従来のセルフアライン構造のＴＦＴの断面図、および従来のＬＤＤ構造のＴＦＴの断面図である。
【符号の説明】
１ａ 半導体膜（多結晶のシリコン膜）、２ ゲート絶縁膜、３ａ 走査線、３ｂ 容量線、４、７ 層間絶縁膜、６ａ データ線、６ｂ ドレイン電極、９ａ画素電極、１０、１０ｐ ＴＦＴアレイ基板（半導体装置）、３０、３１ｐ、３２ｐ、８０、９０ ＴＦＴ（半導体素子）、４０Ａ〜４０Ｈ、４０Ｌ、４０Ｍトランジスタ、１００、１００ｐ 電気光学装置、４００ 基板、４１０ チャネル形成領域、４１１ チャネル形成領域の中央部分、４１２、４１３ チャネル形成領域の境界領域、４２０ ソース領域、４２１ 低濃度ソース領域、４２２ 高濃度ソース領域、４３０ ドレイン領域、４３１ 低濃度ドレイン領域、４３２ 高濃度ドレイン領域、４５０ ゲート絶縁膜、４５１ 下層側ゲート絶縁膜、４５２ 上層側ゲート絶縁膜、４６０ ゲート電極
Claims (20)
- ソース領域とドレイン領域との間にチャネルを形成可能なチャネル形成領域と、該チャネル形成領域にゲート絶縁膜を介して対向するゲート電極とを備えたトランジスタが基板上に形成された半導体装置において、
前記チャネル形成領域のうち、少なくとも前記ドレイン領域に隣接する境界領域と重なる部分の前記ゲート絶縁膜の膜厚が、前記チャネル形成領域のチャネル長方向における中央部分と重なる部分の前記ゲート絶縁膜の膜厚に比して厚いことを特徴とする半導体装置。 - 請求項１において、前記チャネル形成領域のうち、前記ソース領域に隣接する境界領域と重なる部分の前記ゲート絶縁膜の膜厚が、前記チャネル形成領域のチャネル長方向における中央部分と重なる部分の前記ゲート絶縁膜の膜厚に比して厚いことを特徴とする半導体装置。
- 請求項１において、前記ソース領域および前記ドレイン領域は、前記ゲート電極に前記ゲート絶縁膜を介して対峙する部分に低濃度領域あるいはオフセット領域を備え、
前記チャネル形成領域のうち、少なくとも前記ドレイン領域の低濃度領域あるいはオフセット領域に隣接する境界領域と重なる部分の前記ゲート絶縁膜の膜厚が、前記チャネル形成領域のチャネル長方向における中央部分と重なる部分の前記ゲート絶縁膜の膜厚に比して厚いことを特徴とする半導体装置。 - 請求項３において、前記チャネル形成領域のうち、前記ソース領域の低濃度領域あるいはオフセット領域に隣接する境界領域と重なる部分の前記ゲート絶縁膜の膜厚が、前記チャネル形成領域のチャネル長方向における中央部分と重なる部分の前記ゲート絶縁膜の膜厚に比して厚いことを特徴とする半導体装置。
- 請求項１ないし４のいずれかにおいて、前記チャネル形成領域、前記ソース領域、および前記ドレイン領域は、前記基板表面に形成された半導体膜に形成されていることを特徴とする半導体装置。
- 請求項１ないし４のいずれかにおいて、前記基板は、半導体基板であり、当該半導体基板に対して、前記チャネル形成領域、前記ソース領域、および前記ドレイン領域が形成されていることを特徴とする半導体装置。
- 請求項１ないし４のいずれかに規定する半導体装置が、電気光学物質を保持する電気光学装置用基板として用いられ、
当該電気光学装置用基板では、画素スイッチング用トランジスタおよび画素電極を備えた画素がマトリクス状に形成されていることを特徴とする電気光学装置。 - 請求項７において、前記電気光学物質は、前記電気光学装置用基板と対向基板との間に保持された液晶であることを特徴とする電気光学装置。
- 請求項７において、前記電気光学物質は、前記電気光学装置用基板上で発光素子を構成する有機エレクロトルミネッセンス材料であることを特徴とする電気光学装置。
- 請求項７に規定する電気光学装置を用いたことを特徴とする電子機器。
- ソース領域とドレイン領域との間にチャネルを形成可能なチャネル形成領域と、該チャネル形成領域にゲート絶縁膜を介して対向するゲート電極とを備えたトランジスタが基板上に形成された半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程では、
まず、下層側ゲート絶縁膜を形成し、
次に、当該下層側ゲート絶縁膜の表面のうち、少なくとも前記チャネル形成領域のチャネル長方向における中央部分と重なる部分にレジスト層を形成するとともに、少なくとも当該チャネル形成領域において前記ドレイン領域に隣接する境界領域と重なる部分に対しては前記レジスト層の形成を避け、
次に、前記下層側ゲート絶縁膜および前記レジスト層の表面側に上層側ゲート絶縁膜を形成し、
しかる後に、前記レジスト層を当該レジスト層を覆う前記上層側ゲート絶縁膜とともに除去することを特徴とする半導体装置の製造方法。 - 請求項１１において、前記レジスト層については、前記チャネル形成領域において前記ソース領域に隣接する境界領域と重なる部分に対しても形成を避けることを特徴とする半導体装置の製造方法。
- ソース領域とドレイン領域との間にチャネルを形成可能なチャネル形成領域と、該チャネル形成領域にゲート絶縁膜を介して対向するゲート電極とを備えたトランジスタが基板上に形成された半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程では、
まず、少なくとも前記チャネル形成領域のチャネル長方向における中央部分と重なる部分にレジスト層を形成するとともに、少なくとも当該チャネル形成領域において前記ドレイン領域に隣接する境界領域と重なる部分に対しては前記レジスト層の形成を避け、
次に、前記レジスト層の表面側に下層側ゲート絶縁膜を形成し、
次に、前記レジスト層を当該レジスト層を覆う前記下層側ゲート絶縁膜とともに除去し、
しかる後に、前記下層側ゲート絶縁膜の表面に上層側ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。 - 請求項１３において、前記レジスト層については、前記チャネル形成領域において前記ソース領域に隣接する境界領域と重なる部分に対しても形成を避けることを特徴とする半導体装置の製造方法。
- ソース領域とドレイン領域との間にチャネルを形成可能なチャネル形成領域と、該チャネル形成領域にゲート絶縁膜を介して対向するゲート電極とを有し、前記ソース領域および前記ドレイン領域は、前記ゲート電極に前記ゲート絶縁膜を介して対峙する部分に低濃度領域あるいはオフセット領域を備えたトランジスタが基板上に形成された半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程では、
まず、下層側ゲート絶縁膜を形成し、
次に、当該下層側ゲート絶縁膜の表面のうち、少なくとも前記チャネル形成領域のチャネル長方向における中央部分と重なる部分にレジスト層を形成するとともに、少なくとも当該チャネル形成領域において前記ドレイン領域の低濃度領域あるいはオフセット領域に隣接する境界領域と重なる部分に対しては前記レジスト層の形成を避け、
次に、前記下層側ゲート絶縁膜および前記レジスト層の表面側に上層側ゲート絶縁膜を形成し、
しかる後に、前記レジスト層を当該レジスト層を覆う前記上層側ゲート絶縁膜とともに除去することを特徴とする半導体装置の製造方法。 - 請求項１５において、前記レジスト層については、前記チャネル形成領域において前記ソース領域の低濃度ソース領域あるいはオフセット領域に隣接する境界領域と重なる部分に対しても形成を避けることを特徴とする半導体装置の製造方法。
- ソース領域とドレイン領域との間にチャネルを形成可能なチャネル形成領域と、該チャネル形成領域にゲート絶縁膜を介して対向するゲート電極とを有し、前記ソース領域および前記ドレイン領域は、前記ゲート電極に前記ゲート絶縁膜を介して対峙する部分に低濃度領域あるいはオフセット領域を備えたトランジスタが基板上に形成された半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程では、
まず、少なくとも前記チャネル形成領域のチャネル長方向における中央部分と重なる部分にレジスト層を形成するとともに、少なくとも当該チャネル形成領域において前記ドレイン領域の低濃度領域あるいはオフセット領域に隣接する境界領域と重なる部分に対しては前記レジスト層の形成を避け、
次に、前記レジスト層の表面側に下層側ゲート絶縁膜を形成し、
次に、前記レジスト層を当該レジスト層を覆う前記下層側ゲート絶縁膜とともに除去し、
しかる後に、前記下層側ゲート絶縁膜の表面に上層側ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。 - 請求項１７において、前記レジスト層については、前記チャネル形成領域において前記ソース領域の低濃度ソース領域あるいはオフセット領域に隣接する境界領域と重なる部分に対しても形成を避けることを特徴とする半導体装置の製造方法。
- 請求項１１ないし１８のいずれかにおいて、前記半導体層は、前記基板表面に形成された半導体膜であることを特徴とする半導体装置の製造方法。
- 請求項１１ないし１８のいずれかにおいて、前記半導体層は、前記基板を構成する半導体基板の表面であることを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003196115A JP2004165621A (ja) | 2002-09-20 | 2003-07-11 | 半導体装置、電気光学装置、電子機器、半導体装置の製造方法 |
| CNB031563449A CN1280922C (zh) | 2002-09-20 | 2003-09-04 | 半导体器件及其制造方法、电光装置及电子设备 |
| TW092125510A TWI224700B (en) | 2002-09-20 | 2003-09-16 | Semiconductor apparatus, electro-optics apparatus, electronic machine, method for manufacturing the semiconductor apparatus |
| US10/663,902 US6882016B2 (en) | 2002-09-20 | 2003-09-17 | Semiconductor device, electro-optical device, electronic apparatus, and method for manufacturing semiconductor device |
| KR1020030064993A KR20040025845A (ko) | 2002-09-20 | 2003-09-19 | 반도체 장치, 전기 광학 장치, 전자 기기, 반도체 장치의제조 방법 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002275200 | 2002-09-20 | ||
| JP2002275199 | 2002-09-20 | ||
| JP2003196115A JP2004165621A (ja) | 2002-09-20 | 2003-07-11 | 半導体装置、電気光学装置、電子機器、半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004165621A true JP2004165621A (ja) | 2004-06-10 |
Family
ID=32512108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003196115A Withdrawn JP2004165621A (ja) | 2002-09-20 | 2003-07-11 | 半導体装置、電気光学装置、電子機器、半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6882016B2 (ja) |
| JP (1) | JP2004165621A (ja) |
| KR (1) | KR20040025845A (ja) |
| CN (1) | CN1280922C (ja) |
| TW (1) | TWI224700B (ja) |
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- 2003-09-17 US US10/663,902 patent/US6882016B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US6882016B2 (en) | 2005-04-19 |
| TWI224700B (en) | 2004-12-01 |
| KR20040025845A (ko) | 2004-03-26 |
| CN1280922C (zh) | 2006-10-18 |
| TW200407609A (en) | 2004-05-16 |
| US20040113214A1 (en) | 2004-06-17 |
| CN1487348A (zh) | 2004-04-07 |
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| Date | Code | Title | Description |
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|
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|
| A131 | Notification of reasons for refusal |
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|
| A761 | Written withdrawal of application |
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