JP2006278623A - 薄膜トランジスタ、電気光学装置、電子機器 - Google Patents

Abstract

【課題】 小型で、且つオン／オフ比の高い薄膜トランジスタを提供する。
【解決手段】 本発明の薄膜トランジスタは、半導体層４２の裏面側の面を構成する第１チャネル領域１ａＡ、第１ソース領域（１ｂＡ，１ｄＡ）、第１ドレイン領域（１ｃＡ，１ｅＡ）と、半導体層４２の裏面に設けられた第１ゲート絶縁膜２Ａと、第１ゲート絶縁膜２Ａの裏面に設けられた第１ゲート電極３５Ａとを有する第１トランジスタ素子３０Ａと、半導体層４２の表面側の面を構成する第２チャネル領域１ａＢ、第２ソース領域（１ｂＢ，１ｄＢ）、第２ドレイン領域（１ｃＢ，１ｅＢ）と、半導体層４２の表面に設けられた第２ゲート絶縁膜２Ｂと、第２ゲート絶縁膜２Ｂの表面に設けられた第２ゲート電極３５Ｂとを有する第２トランジスタ素子３０Ｂとを備える。
【選択図】 図５

Description

本発明は、薄膜トランジスタ、電気光学装置、電子機器に関するものである。

液晶表示装置等をはじめとする電気光学装置においては、液晶等の電気光学材料を挟持する一対の基板の一方にアクティブマトリクス基板が多用されている。アクティブマトリクス基板には、複数のデータ線と複数の走査線とが互いに交差して設けられ、これらデータ線および走査線によって区画された複数のドット領域がマトリクス状に配置されている。各ドット領域毎には、薄膜トランジスタ（Thin Film Transistor, 以下、ＴＦＴと略記する）と、ＴＦＴと電気的に接続された画素電極とが備えられている。この構成により、ＴＦＴを介して各ドット領域の画素電極に個別の画像信号が書き込まれる（例えば、特許文献１参照）。
特開２０００−１８３３５６号公報

上述のＴＦＴには、オン電流が大きくオフ電流が小さいこと、すなわちオン／オフ比が大きいことが要求される。このような構造を実現する最も簡単な手段としては、１ドット領域内に複数のＴＦＴを設ける方法がある。しかしながら、このような構造は、素子面積の拡大を招き、開口率を減少させる原因となる。
本発明はこのような事情に鑑みてなされたものであって、小型で、且つオン／オフ比の高い薄膜トランジスタを提供することを目的とする。また、このような薄膜トランジスタを備えた小型で明るい表示が可能な電気光学装置及び電子機器を提供することを目的とする。

上記の課題を解決するため、本発明の薄膜トランジスタは、半導体層の裏面側の面を構成する第１チャネル領域、第１ソース領域、第１ドレイン領域と、前記半導体層の裏面に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜の裏面に設けられた第１ゲート電極とを有する第１トランジスタ素子と、前記半導体層の表面側の面を構成する第２チャネル領域、第２ソース領域、第２ドレイン領域と、前記半導体層の表面に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜の表面に設けられた第２ゲート電極とを有する第２トランジスタ素子とを備えたことを特徴とする。
本発明の薄膜トランジスタは、２つのトランジスタ素子が半導体層を挟んで並列に接続された構造を有する。このため、トランジスタ全体としての設置面積をそのままに維持しながら、トランジスタの数だけを２倍に増やすことができる。また、２つのトランジスタ素子は、各々のゲート電極によって相互に相手のチャネル領域を遮光する構造となるため、遮光膜を別に設けなくても、光リークによるオフ電流の発生を防止することができる。このように、本発明によれば、小型で且つオン／オフ比の高い薄膜トランジスタを提供することができる。

本発明においては、前記第１ソース領域と前記第２ソース領域とが、前記半導体層に設けられた共通のコンタクトホールを介してソース配線に接続されているものとすることができる。この際、前記第１ソース領域及び前記第２ソース領域は、前記コンタクトホール内に露出した側面の部分において前記ソース配線と電気的に接続されているものとすることができる。
この構成によれば、コンタクトホールを第１ソース領域と第２ソース領域のそれぞれについて別々に設ける場合に比べて、薄膜トランジスタ全体としてのサイズを小さくすることができる。本発明においては、第１ソース領域と第２ソース領域が半導体層を挟んで背中合わせに配置されていることから、このような構成が可能となる。

本発明においては、前記第１ドレイン領域と前記第２ドレイン領域とが、前記半導体層に設けられた共通のコンタクトホールを介してドレイン配線に接続されているものとすることができる。この際、前記第１ドレイン領域及び前記第２ドレイン領域は、前記コンタクトホール内に露出した側面の部分において前記ドレイン配線と電気的に接続されているものとすることができる。
この構成によれば、コンタクトホールを第１ドレイン領域と第２ドレイン領域のそれぞれについて別々に設ける場合に比べて、薄膜トランジスタ全体としてのサイズを小さくすることができる。

本発明においては、前記第１トランジスタ素子と前記第２トランジスタ素子の一方又は双方にＬＤＤ（Lightly Doped Drain）領域が設けられており、前記第１トランジスタ素子と前記第２トランジスタ素子のうち、光が入射される側に配置されるトランジスタ素子のゲート電極は、前記ＬＤＤ領域が設けられた一方又は双方のトランジスタ素子のチャネル領域及びＬＤＤ領域を平面視で覆うように設けられているものとすることができる。
この構成によれば、光リークの少ない薄膜トランジスタを構成することができる。

本発明においては、前記第１トランジスタ素子と前記第２トランジスタ素子は、共にＮ型又はＰ型のトランジスタからなるものとすることができる。
この構成によれば、薄膜トランジスタのオン電流を通常の場合に比べて２倍程度に増やすことができる。

本発明においては、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜の膜厚が同じであるものとすることができる。
この構成によれば、トランジスタの閾値を第１トランジスタ素子と第２トランジスタ素子の双方で揃えることができる。

本発明においては、前記第１トランジスタ素子と前記第２トランジスタ素子は、一方がＮ型、他方がＰ型のトランジスタからなるものとすることができる。この場合、前記第１トランジスタ素子と前記第２トランジスタ素子の双方にＬＤＤ領域が設けられており、前記第１トランジスタ素子と前記第２トランジスタ素子のＬＤＤ領域は、前記半導体層の膜厚方向において互いに近接して配置されているものとすることができる。
この構成によれば、各々のトランジスタ素子のＬＤＤ領域には、他方のトランジスタ素子のＬＤＤ領域による逆極性の低濃度ドーピングがなされるため、実質的にハロ（HALO）構造と同様の効果を有し、パンチスルー現象を防止し、短チャネル効果を抑制することができる。

本発明の電気光学装置又は電子機器は、前述した本発明の薄膜トランジスタを備えたことを特徴とする。
この構成によれば、小型で明るい表示が可能な電気光学装置及び電子機器を提供することができる。

［第１の実施の形態］
以下、図１〜図５に基づいて、本発明の第１の実施の形態を説明する。
本実施の形態では、アクティブマトリクス方式の透過型の液晶表示装置の例を挙げて説明する。
図１は本実施の形態の液晶表示装置を各構成要素とともに対向基板の側から見た平面図であり、図２は図１のＨ−Ｈ’線に沿う断面図である。図３は液晶表示装置の画像表示領域においてマトリクス状に形成された複数の画素における各種素子、配線等の等価回路図である。なお、以下の説明に用いた各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。

[液晶表示装置の全体構成]
図１および図２に示すように、本実施の形態の液晶表示装置１００は、ＴＦＴアレイ基板１０（アクティブマトリクス基板）と対向基板２０とがシール材５２によって貼り合わされ、このシール材５２によって区画された領域内に液晶層５０が封入されている。シール材５２の形成領域の内側の領域には、遮光性材料からなる遮光膜（周辺見切り）５３が形成されている。シール材５２の外側の領域には、データ線駆動回路２０１および外部回路実装端子２０２がＴＦＴアレイ基板１０の一辺に沿って形成されており、この一辺に隣接する２辺に沿って走査線駆動回路２０４が形成されている。ＴＦＴアレイ基板１０の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路２０４の間を接続するための複数の配線２０５が設けられている。また、対向基板２０の角部においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための基板間導通材２０６が配設されている。

なお、データ線駆動回路２０１および走査線駆動回路２０４をＴＦＴアレイ基板１０の上に形成する代わりに、例えば、駆動用ＬＳＩが実装されたＣＯＦ（Chip On Flexible cable）基板とＴＦＴアレイ基板１０の周辺部に形成された端子群とを異方性導電膜を介して電気的および機械的に接続するようにしてもよい。
なお、液晶表示装置１００においては、使用する液晶の種類、すなわち、ＴＮ（Twisted Nematic）モード、ＳＴＮ（Super Twisted Nematic）モード等の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、位相差板、偏光板等が所定の向きに配置されるが、ここでは図示を省略する。

このような構造を有する液晶表示装置１００の画像表示領域においては、図３に示すように、複数のドット１００ａがマトリクス状に構成されているとともに、これらのドット１００ａの各々には、画素スイッチング用のＴＦＴ（薄膜トランジスタ）３０が形成されており、画素信号Ｓ１、Ｓ２、…、Ｓｎを供給するデータ線６ａがＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画素信号Ｓ１、Ｓ２、…、Ｓｎは、この順に順次供給する方法（点順次駆動）と、相隣接する複数のデータ線６ａ同士に対して、データを同時一括（線順次駆動）もしくは群毎（セレクタースイッチ）に供給する方法のいずれでもよい。また、ＴＦＴ３０のゲートには走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍをこの順に線順次で印加するように構成されている。画素電極９は、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけオン状態とすることにより、データ線６ａから供給される画素信号Ｓ１、Ｓ２、…、Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極９を介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、…、Ｓｎは、図２に示す対向基板２０の対向電極２１との間で一定期間保持される。また、保持された画素信号Ｓ１、Ｓ２、…、Ｓｎがリークするのを防ぐために、画素電極９と対向電極２１との間に形成される液晶容量と並列に保持容量６０が付加されている。符号３ｂは保持容量６０を構成する容量線である。

［１ドットの詳細構成］
図４は、本実施の形態の液晶表示装置１００を構成するＴＦＴアレイ基板上の１つのドットの概略構成を示す平面図である。図５は、図４のＡ−Ａ’線に沿う断面図である。
データ線６ａと走査線３ａとが互いに交差して設けられ、これらデータ線６ａと走査線３ａによって区画されたドット領域４１に略Ｕ字状の半導体層４２が設けられている。本実施の形態のＴＦＴ３０は、Ｕ字状の半導体層４２が走査線３ａと２回交差することでダブルゲート構造のＴＦＴを構成している。Ｕ字状の半導体層４２の一端はソースコンタクトホール４３を介してデータ線６ａに接続される一方、他端はＴＦＴ３０の半導体層４２と一体化した容量電極４４が形成されている。図中符号９の破線で示す矩形は画素電極の輪郭を示しており、画素電極９の縁はデータ線６ａと走査線３ａに沿うように形成されている。

本実施の形態において、走査線３ａは、半導体層４２の表側と裏側にそれぞれ１本ずつ設けられている。これら２本の走査線３ａは、互いに平面的に重なるように配置されている。半導体層４２の表側と裏側の面には、それぞれ後述のチャネル領域１ａＡ，１ａＢが設けられている。各走査線３ａは、これらのチャネル領域１ａＡ，１ａＢに対向するように設けられており、この部分においてそれぞれゲート電極として機能するようになっている。すなわち、本実施形態の液晶表示装置１００では、半導体層４２の表側と裏側にそれぞれ別個のトランジスタ素子３０Ａ，３０Ｂが形成されており、これらのトランジスタ素子３０Ａ，３０Ｂが半導体層４２を挟んで並列に接続された構造を有している。

画素電極９とＴＦＴ３０の半導体層４２とは中継導電層４５を介して電気的に接続されている。すなわち、画素コンタクトホール４６を介して画素電極９と中継導電層４５とが電気的に接続され、ドレインコンタクトホール４７を介して中継導電層４５とＴＦＴ３０の半導体層４２とが電気的に接続されたことにより、画素電極９とＴＦＴ３０の半導体層４２とが電気的に接続されている。また、図示横方向に隣接するドット領域４１にわたって線幅が略一定の容量線３ｂが設けられている。そして、容量線３ｂと容量電極４４とが平面的に重なる部分で保持容量６０が構成されている。

本実施の形態の液晶表示装置１００のＴＦＴアレイ基板１０は、図５に示すように、例えば石英、ガラス、プラスチック等からなる基板本体１０Ａの全面に下地絶縁膜１２が形成され、下地絶縁膜１２上にＴＦＴ３０（３０Ａ，３０Ｂ）が設けられている。下地絶縁膜１２は基板本体１０Ａの表面の荒れや汚染等でＴＦＴ３０の特性変化を防止する機能を有している。

ＴＦＴ３０は、上述したように、ダブルゲート構造であり、かつ、ＬＤＤ（Lightly Doped Drain）構造を有している。さらに、ＴＦＴ３０は、半導体層４２の裏側と表側にそれぞれゲート電極３５Ａと３５Ｂを備えており、これによって、２つのトランジスタ素子３０Ａと３０Ｂとが半導体層４２を挟んで背中合わせに配置された構造となっている。

第１トランジスタ素子３０Ａは、第１ゲート電極３５Ａ、当該第１ゲート電極３５Ａからの電界によりチャネルが形成される半導体層４２の第１チャネル領域１ａＡ、第１ゲート電極３５Ａと半導体層４２とを絶縁する第１ゲート絶縁膜をなす絶縁薄膜２Ａ、半導体層４２の低濃度不純物領域（ＬＤＤ領域）である第１低濃度ソース領域１ｂＡおよび第１高濃度ソース領域１ｄＡ（これらの領域１ｂＡ及び１ｄＡが本発明の第１ソース領域を構成する）、半導体層４２の低濃度不純物領域である第１低濃度ドレイン領域１ｃＡおよび第１高濃度ドレイン領域１ｅＡ（これらの領域１ｃＡ及び１ｅＡが本発明の第１ドレイン領域を構成する）を備えている。これら第１チャネル領域１ａＡ、第１低濃度ソース領域１ｂＡ、第１高濃度ソース領域１ｄＡ、第１低濃度ドレイン領域１ｃＡ、第１高濃度ドレイン領域１ｅＡは、半導体層４２の裏面側の面を構成する。

第２トランジスタ素子３０Ｂは、第２ゲート電極３５Ｂ、当該第２ゲート電極３５Ｂからの電界によりチャネルが形成される半導体層４２の第２チャネル領域１ａＢ、第２ゲート電極３５Ｂと半導体層４２とを絶縁する第２ゲート絶縁膜をなす絶縁薄膜２Ｂ、半導体層４２の低濃度不純物領域である第２低濃度ソース領域１ｂＢおよび第２高濃度ソース領域１ｄＢ（これらのソース領域１ｂＢ及び１ｄＢが本発明の第２ソース領域を構成する）、半導体層４２の低濃度不純物領域である第２低濃度ドレイン領域１ｃＢおよび第２高濃度ドレイン領域１ｅＢ（これらのドレイン１ｃＢ及び１ｅＢが本発明の第２ドレイン領域を構成する）を備えている。これら第２チャネル領域１ａＢ、第２低濃度ソース領域１ｂＢ、第２高濃度ソース領域１ｄＢ、第２低濃度ドレイン領域１ｃＢ、第２高濃度ドレイン領域１ｅＢは、半導体層４２の表面側の面を構成する。

半導体層４２には、多結晶シリコンが用いられている。半導体層４２の厚みが薄い場合には、双方のトランジスタ素子３０Ａ，３０Ｂの空乏層がぶつかり合う完全空乏型となり、半導体層４２の厚みが厚い場合には、空乏層同士がぶつからない部分空乏型となる。どちらの構造を採るかは、ＴＦＴ３０に要求される性能に応じて決定される。なお、部分空乏型とした場合には、各トランジスタ素子３０Ａ，３０Ｂの閾値電圧を揃えることが容易となり、またオン電流を稼ぐこともできる。完全空乏型とした場合には、半導体層４２が薄いため、レーザアニールにより半導体層４２を結晶化する場合に容易となる。図５においては、半導体層４２を厚く形成し、ＴＦＴ３０を部分空乏型とした例を示している。

第１トランジスタ素子３０Ａと第２トランジスタ素子３０Ｂは、共にＮ型又はＰ型のトランジスタからなる。これらのトランジスタ素子３０Ａ，３０Ｂは、後述のコンタクトホール４３，４７を介して互いに電気的に接続されており、同じ電圧を印加した場合には、従来に比べて２倍のオン電流が流れるようになっている。なお、各トランジスタ素子３０Ａ，３０Ｂの絶縁薄膜２Ａ，２Ｂは、それぞれ膜厚が等しく構成されている。こうすることで、トランジスタの閾値を第１トランジスタ素子３０Ａと第２トランジスタ素子３０Ｂの双方で揃えることができ、デバイスの管理が容易になる。

半導体層４２の高濃度ドレイン領域１ｅＡ，１ｅＢは、そのまま側方に延在して容量電極４４となっている（図４参照）。そして、容量電極４４の上方には、絶縁薄膜２Ｂを介して第２ゲート電極３５Ｂと同層の容量線３ｂが形成されている。よって、容量電極４４と容量線３ｂとが絶縁薄膜２Ｂを介して配向配置されていることで保持容量６０が構成されている。第２ゲート電極３５Ｂおよび容量線３ｂは、例えば多結晶シリコンで形成することができる。第２ゲート電極３５Ｂおよび容量線３ｂを覆うように第１層間絶縁膜１３が形成されており、第１層間絶縁膜１３上にはデータ線６ａおよび中継導電層４５が同層で形成されている。データ線６ａおよび中継導電層４５は、例えばアルミニウム等の低抵抗金属で構成することができる。

また、第１層間絶縁膜１３及び絶縁薄膜２Ｂを貫通するソースコンタクトホール４３が形成され、ソースコンタクトホール４３を介してデータ線６ａと半導体層４２の高濃度ソース領域とが電気的に接続されている。一方、第１層間絶縁膜１３を貫通するドレインコンタクトホール４７が形成され、ドレインコンタクトホール４７を介して中継導電層４５と半導体層４２の高濃度ドレイン領域とが電気的に接続されている。本実施形態において、ソースコンタクトホール４３は、半導体層４２の高濃度ソース領域１ｄＡ，１ｄＢを貫通するように設けられており、これらの高濃度ソース領域１ｄＡと１ｄＢは、ソースコンタクトホール４３内に露出した側面の部分においてデータ線６ａと電気的に接続されている。同様に、ドレインコンタクトホール４７は、半導体層４２の高濃度ドレイン領域１ｅＡ，１ｅＢを貫通するように設けられており、これらの高濃度ドレイン領域１ｅＡと１ｅＢは、ドレインコンタクトホール４７内に露出した側面の部分において中継導電層４５と電気的に接続されている。すなわち、２つのトランジスタ素子３０Ａ，３０Ｂの高濃度ソース領域１ｄＡと１ｄＢ、および高濃度ドレイン領域１ｅＡと１ｅＢは、半導体層４２に設けられた共通のコンタクトホールを介してデータ線（ソース配線）６ａや中継導電層（ドレイン配線）４５に接続されている。

なお、図５では、ソースコンタクトホール４３を半導体層４２を貫通するように設けたが、ソースコンタクトホール４３は必ずしも半導体層４２を貫通している必要はない。第１高濃度ソース領域１ｄＡの裏面（基板本体１０Ａとは反対側の面）まで半導体層４２を穿孔し、第１高濃度ソース領域１ｄＡの表面（基板本体１０Ａ側の面）側にまで貫通しないようにすることもできる。この場合、第１高濃度ソース領域１ｄＡについては、データ線６ａとのコンタクト抵抗を低減することができる。同様に、ドレインコンタクトホール４７についても、第１高濃度ドレイン領域１ｅＡの裏面まで半導体層４２を穿孔し、第１高濃度ドレイン領域１ｅＡの表面側にまで貫通しないようにすることができる。

データ線６ａおよび中継導電層４５を覆うように、ＳｉＮ等からなるパッシベーション膜４８が形成されている。また、このパッシベーション膜４８を覆うように第２層間絶縁膜１４が形成されており、第２層間絶縁膜１４上に画素電極９が形成されている。画素電極９は例えばＩＴＯ、ＩＺＯ等の透明導電膜で形成されている。そして、第２層間絶縁膜１４及びパッシベーション膜４８を貫通する画素コンタクトホール４６が形成され、画素コンタクトホール４６を介して画素電極９と中継導電層４５とが電気的に接続されている。以上の構成により、中継導電層４５を介して半導体層４２の高濃度ドレイン領域１ｅＡ，１ｅＢと画素電極９とが電気的に接続されている。さらに、第２層間絶縁膜１４および画素電極９の表面には、これらを覆うように、ＳｉＮ等からなるパッシベーション膜４９が形成されている。

なお、図５においては図示を省略したが、液晶表示装置に用いるアクティブマトリクス基板として、画素電極９の上方を含むＴＦＴアレイ基板１０の最表面には、ラビング処理等の配向処理が施されたポリイミド膜等からなる配向膜が設けられている。

他方、対向基板２０側については図示を省略するが、基板本体上の全面にわたってＩＴＯなどの透明導電膜からなる対向電極２１（図２参照）が設けられ、対向電極２１の全面には、ＴＦＴアレイ基板側と同様の配向膜が設けられている。対向電極２１は、基板全面にベタで形成されており、各画素に共通の共通電極として機能する。カラー表示を行う場合には、各ドット領域に対応して例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の着色層を備えたカラーフィルターを基板本体上に形成することができる。

以上説明したように、本実施形態の液晶表示装置１００においては、画素スイッチング素子を構成するＴＦＴ３０が、ダブルゲート構造であり、且つＬＤＤ構造を有したものとなっている。このため、オン／オフ比が高く、信頼性にも優れた液晶表示装置を提供することができる。また、ＴＦＴ３０は、２つのトランジスタ素子３０Ａ，３０Ｂを半導体層４２を介して上下に積層した構造となっているため、ＴＦＴ全体としての設置面積（すなわちドットの開口率）をそのままに維持しながら、ＴＦＴの数だけを２倍に増やすことができる。本実施形態の場合、極性の等しいトランジスタ素子３０Ａ，３０Ｂを並列に接続していることから、単純計算で、ＴＦＴ３０のオン電流を通常の場合に比べて２倍程度に増やすことができる。さらに、２つのトランジスタ素子３０Ａと３０Ｂは、各々のゲート電極３５Ａ，３５Ｂによって相互に相手のチャネル領域１ａＢ，１ａＡを遮光する構造となるため、遮光膜を別に設けなくても、光リークによるオフ電流の発生を防止することができる。

また、本実施形態では、２つのトランジスタ素子３０Ａ，３０Ｂの高濃度ソース領域１ｄＡ，１ｄＢおよび高濃度ドレイン領域１ｅＡ，１ｅＢをそれぞれ共通のコンタクトホール４３，４７を介してソース配線及びドレイン配線に接続している。このため、これらのコンタクトホール４３，４７をトランジスタ素子３０Ａと３０Ｂのそれぞれについて別々に設ける場合に比べて、ＴＦＴ３０全体としてのサイズを小さくすることができる。

［第２の実施の形態］
次に、図６に基づいて、本発明の第２の実施の形態を説明する。
図６は、本実施形態のＴＦＴの断面構造を示す図であり、図５に対応する図である。図６において図４、図５と共通の構成要素には同一の符号を付し、詳細な説明は省略する。

本実施形態は、ＴＦＴ３０をシングルゲート構造とした点のみ、第１の実施形態と異なっている。すなわち、本実施形態においても、ＴＦＴ３０は２つのトランジスタ素子３０Ａ，３０Ｂからなり、各トランジスタ素子３０Ａ，３０ＢはＬＤＤ構造を有するものとなっている。第１トランジスタ素子３０Ａと第２トランジスタ素子３０Ｂは、それぞれ半導体層４２の裏面と表面に形成されており、両トランジスタ素子３０Ａ，３０Ｂは、共通のコンタクトホール４３，４７を介してデータ線６ａおよび中継導電層４５と電気的に接続されている。これらのトランジスタ素子３０Ａ，３０Ｂは、共にＮ型又はＰ型のトランジスタからなり、同じ電圧を印加した場合に、従来よりも２倍大きなオン電流が流れるようになっている。さらに、これらのトランジスタ素子３０Ａ，３０Ｂのゲート電極３５Ａ，３５Ｂは、互いに自己及び他方のトランジスタ素子のチャネル領域を平面視で覆うように設けられており、相互に他方のトランジスタ素子の遮光膜を兼ねる構造となっている。

なお、図６においては、コンタクトホール４３，４７は半導体層４２を貫通するように設けられているが、コンタクトホール４３，４７は、必ずしも半導体層４２の裏面側に貫通する必要はない。例えば、第１高濃度ソース領域１ｄＡや第１高濃度ドレイン領域１ｅＡの裏面（第１ゲート電極３５Ａと反対側の面）に接触する位置まで穿孔し、コンタクトホール４３，４７が基板側まで貫通しないようにすることもできる。この点については、第１実施形態で説明したのと同様である。

以上のように、本実施形態においても、オン／オフ比の高いＴＦＴを備えた液晶表示装置を提供することができる。本実施形態では、ＴＦＴ３０をシングルゲート構造としたため、開口率が高く、明るい表示が可能な液晶表示装置を提供することができる。

［第３の実施の形態］
次に、図７に基づいて、本発明の第３の実施の形態を説明する。
図７は、本実施形態のＴＦＴの断面構造を示す図であり、図５及び図６に対応する図である。図７において図４〜図６と共通の構成要素には同一の符号を付し、詳細な説明は省略する。

本実施形態は、トランジスタ素子３０Ａ，３０Ｂのゲート電極のサイズを変えた点のみ、第２実施形態と異なっている。
図７（ａ）では、第１トランジスタ素子３０Ａと第２トランジスタ素子３０Ｂのうち、光が入射される側に配置されるトランジスタ素子３０Ｂのゲート電極３５Ｂが、双方のトランジスタ素子３０Ａ，３０Ｂのチャネル領域１ａＡ，１ａＢ及びＬＤＤ領域１ｂＡ，１ｂＢ，１ｃＡ，１ｃＢを平面視で覆うように設けられている。一方、図７（ｂ）では、光が入射される側に配置されるトランジスタ素子が第１トランジスタ素子３０Ａとなっており、この構成において、第１トランジスタ素子３０Ａのゲート電極３５Ａが、双方のトランジスタ素子３０Ａ，３０Ｂのチャネル領域１ａＡ，１ａＢ及びＬＤＤ領域１ｂＡ，１ｂＢ，１ｃＡ，１ｃＢを平面視で覆うように設けられている。

このようにＬＤＤ領域をゲート電極の端部の直下領域までオーバーラップして形成した構造は、ＧＯＬＤ（Gate-Drain Overlapped LDD）構造と呼ばれており、ホットキャリア現象を抑制する効果があることが知られている。本実施形態においては、一方のトランジスタ素子のゲート電極が、自己及び他方の双方のトランジスタ素子についてＧＯＬＤ構造を形成している。このため、より信頼性の高い液晶表示装置を提供することができる。

なお、図７では、一方のゲート電極のみを広く形成したが、双方のゲート電極３５Ａ，３５Ｂを広く形成することも可能である。また、ホットキャリア現象は低濃度ドレイン領域で顕著であることから、低濃度ドレイン領域とチャネル領域のみゲート電極で覆うようにしてもよい。さらに、図７では、一方のゲート電極が双方のトランジスタ素子についてＧＯＬＤ構造を形成しているが、このようなＧＯＬＤ構造は一方のトランジスタ素子にのみ形成されるものとしてもよい。

［第４の実施の形態］
次に、図８に基づいて、本発明の第３の実施の形態を説明する。
図８は、本実施形態のＴＦＴの断面構造を示す図であり、図５〜図７に対応する図である。図８において図４〜図７と共通の構成要素には同一の符号を付し、詳細な説明は省略する。

上記実施形態においては、いずれもＴＦＴ３０の２つのトランジスタ素子３０Ａ，３０Ｂを同極性のトランジスタとして構成している。これに対して、本実施形態では、これらを異なる極性のトランジスタとして構成している。すなわち、２つのトランジスタ素子３０Ａ，３０Ｂは、一方がＮ型、他方がＰ型のトランジスタとして構成される。このＴＦＴ３０においては、各トランジスタ素子３０Ａ，３０Ｂの出力は単純には加算されず、第１実施形態〜第３実施形態のような２倍の出力が得られるといった効果は得られない。この構成は、画素スイッチング用というよりも、むしろデータ線駆動回路２０１や走査線駆動回路２０４等の周辺駆動回路用として好適な構成である。
本実施形態において、第１トランジスタ素子３０Ａと第２トランジスタ素子３０ＢのＬＤＤ領域１ｂＡ，１ｂＢ，１ｃＡ，１ｃＢは、半導体層４２の膜厚方向において互いに近接して配置されており、双方のトランジスタ素子３０Ａ，３０Ｂの空乏層がぶつかり合う完全空乏型の構造となっている。
この構成によれば、各々のトランジスタ素子のＬＤＤ領域には、他方のトランジスタ素子のＬＤＤ領域による逆極性の低濃度ドーピングがなされるため、実質的にハロ（HALO）構造と同様の効果を有し、パンチスルー現象を防止し、短チャネル効果を抑制することができる。

［電子機器］
上記実施の形態の液晶表示装置を備えた電子機器の例について説明する。
図９は、携帯電話の一例を示した斜視図である。図９において、符号１０００は携帯電話本体を示し、符号１００１は上記の液晶表示装置を用いた液晶表示部を示している。
図９に示す電子機器は、上記実施の形態の液晶表示装置を用いた液晶表示部を備えているので、表示品位に優れ、信頼性の高い表示を実現可能な電子機器を提供することができる。

なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施の形態では、ＴＦＴがダブルゲート型、ＬＤＤ構造の多結晶シリコンＴＦＴであるとして説明したが、ＴＦＴの具体的な構成はこれに限ることはない。また、パターン形状、断面構造、各膜の構成材料等に関する記載はほんの一例に過ぎず、適宜変更が可能である。また、上記実施形態では、ＴＦＴを画素スイッチング素子に適用した例を示したが、本発明のＴＦＴはデータ線駆動回路等の他の駆動回路にも適用することができる。
また、本発明のＴＦＴを備えたアクティブマトリクス基板は、液晶表示装置以外の他の電気光学装置、およびこの電気光学装置を備えた電子機器に対しても適用可能である。ここで、電気光学装置とは、電気的作用によって発光するあるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を制御するもの双方を含む。例えば、電気光学素子として、液晶装置、電気泳動粒子が分散した分散媒体を有する電気泳動素子、ＥＬ（エレクトロルミネッセンス）素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子を備えたアクティブマトリクス型の表示装置等をいう。本発明は、これらの電気光学装置に対して広く適用可能である。

本発明の第１の実施形態の液晶表示装置を示す平面図。 図１のＨ−Ｈ’線に沿う断面図。 同、液晶表示装置の複数の画素における等価回路図。 同、液晶表示装置の１ドットの概略構成を示す平面図。 図４のＡ−Ａ’線に沿う断面図。 第２の実施形態の液晶表示装置の断面構造を示す模式図。 第３の実施形態の液晶表示装置の断面構造を示す模式図。 第４の実施形態の液晶表示装置の断面構造を示す模式図。 本発明の液晶表示装置を備えた電子機器の一例を示す斜視図。

符号の説明

１ａＡ…第１チャネル領域、１ａＢ…第２チャネル領域、１ｂＡ…第１低濃度ソース領域（ＬＤＤ領域）、１ｂＢ…第２低濃度ソース領域（ＬＤＤ領域）、１ｃＡ…第１低濃度ドレイン領域（ＬＤＤ領域）、１ｃＢ…第２低濃度ドレイン領域（ＬＤＤ領域）、１ｄＡ…第１高濃度ソース領域、１ｄＢ…第２高濃度ソース領域、１ｅＡ…第１高濃度ドレイン領域、１ｅＢ…第２高濃度ドレイン領域、２Ａ…絶縁薄膜（第１ゲート絶縁膜）、２Ｂ…絶縁薄膜（第２ゲート絶縁膜）、３ａ…走査線、３ｂ…容量線、６ａ…データ線、９…画素電極、３０…ＴＦＴ（薄膜トランジスタ）、３０Ａ…第１トランジスタ素子、３０Ｂ…第２トランジスタ素子、３５Ａ…第１ゲート電極、３５Ｂ…第２ゲート電極、４２…半導体層、４３…ソースコンタクトホール、４７…ドレインコンタクトホール、１００…液晶表示装置（電気光学装置）、１０００…電子機器

Claims (12)

1. 半導体層の裏面側の面を構成する第１チャネル領域、第１ソース領域、第１ドレイン領域と、前記半導体層の裏面に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜の裏面に設けられた第１ゲート電極とを有する第１トランジスタ素子と、
   前記半導体層の表面側の面を構成する第２チャネル領域、第２ソース領域、第２ドレイン領域と、前記半導体層の表面に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜の表面に設けられた第２ゲート電極とを有する第２トランジスタ素子とを備えたことを特徴とする、薄膜トランジスタ。
2. 前記第１ソース領域と前記第２ソース領域とが、前記半導体層に設けられた共通のコンタクトホールを介してソース配線に接続されていることを特徴とする、請求項１記載の薄膜トランジスタ。
3. 前記第１ソース領域及び前記第２ソース領域は、前記コンタクトホール内に露出した側面の部分において前記ソース配線と電気的に接続されていることを特徴とする、請求項２記載の薄膜トランジスタ。
4. 前記第１ドレイン領域と前記第２ドレイン領域とが、前記半導体層に設けられた共通のコンタクトホールを介してドレイン配線に接続されていることを特徴とする、請求項１〜３のいずれかの項に記載の薄膜トランジスタ。
5. 前記第１ドレイン領域及び前記第２ドレイン領域は、前記コンタクトホール内に露出した側面の部分において前記ドレイン配線と電気的に接続されていることを特徴とする、請求項４記載の薄膜トランジスタ。
6. 前記第１トランジスタ素子と前記第２トランジスタ素子の一方又は双方にＬＤＤ領域が設けられており、
   前記第１トランジスタ素子と前記第２トランジスタ素子のうち、光が入射される側に配置されるトランジスタ素子のゲート電極は、前記ＬＤＤ領域が設けられた一方又は双方のトランジスタ素子のチャネル領域及びＬＤＤ領域を平面視で覆うように設けられていることを特徴とする、請求項１〜５のいずれかの項に記載の薄膜トランジスタ。
7. 前記第１トランジスタ素子と前記第２トランジスタ素子は、共にＮ型又はＰ型のトランジスタからなることを特徴とする、請求項１〜６のいずれかの項に記載の薄膜トランジスタ。
8. 前記第１ゲート絶縁膜と前記第２ゲート絶縁膜の膜厚が同じであることを特徴とする、請求項７記載の薄膜トランジスタ。
9. 前記第１トランジスタ素子と前記第２トランジスタ素子は、一方がＮ型、他方がＰ型のトランジスタからなることを特徴とする、請求項１〜６のいずれかの項に記載の薄膜トランジスタ。
10. 前記第１トランジスタ素子と前記第２トランジスタ素子の双方にＬＤＤ領域が設けられており、
    前記第１トランジスタ素子と前記第２トランジスタ素子のＬＤＤ領域は、前記半導体層の膜厚方向において互いに近接して配置されていることを特徴とする、請求項９記載の薄膜トランジスタ。
11. 請求項１〜１０のいずれかの項に記載の薄膜トランジスタを備えたことを特徴とする、電気光学装置。
12. 請求項１〜１０のいずれかの項に記載の薄膜トランジスタを備えたことを特徴とする、電子機器。
    
    

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