JPH0926600A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0926600A JPH0926600A JP17761595A JP17761595A JPH0926600A JP H0926600 A JPH0926600 A JP H0926600A JP 17761595 A JP17761595 A JP 17761595A JP 17761595 A JP17761595 A JP 17761595A JP H0926600 A JPH0926600 A JP H0926600A
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- gate
- layer
- liquid crystal
- gate electrode
- insulating film
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Abstract
(57)【要約】
【目的】 ｐ−ＳｉＴＦＴを用いた駆動回路一体型液晶
表示装置において、ゲート配線抵抗を上げることなく、
ゲート電極の応力を低減してリーク電流を抑制する。 【構成】 ゲートライン（１３Ｌ）をポリシリコン（１
３ｐ）とシリサイド（１３ｓ）の積層体により形成し、
ゲート電極（１３Ｇ）をポリシリコン（１３ｐ）の単層
とする。ポリサイドゲートの配線抵抗を上げることな
く、ゲート電極（１３Ｇ）部の応力が低減され、チャン
ネル領域に生じる格子欠陥が減少しトラップによるリー
ク電流が抑えられる。
表示装置において、ゲート配線抵抗を上げることなく、
ゲート電極の応力を低減してリーク電流を抑制する。 【構成】 ゲートライン（１３Ｌ）をポリシリコン（１
３ｐ）とシリサイド（１３ｓ）の積層体により形成し、
ゲート電極（１３Ｇ）をポリシリコン（１３ｐ）の単層
とする。ポリサイドゲートの配線抵抗を上げることな
く、ゲート電極（１３Ｇ）部の応力が低減され、チャン
ネル領域に生じる格子欠陥が減少しトラップによるリー
ク電流が抑えられる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置（ＬＣ
Ｄ：Liquid Crystal Display）に関し、特に、駆動回路
部を表示画素部と同様に基板上に一体形成した、駆動回
路一体型ＬＣＤに関する。
Ｄ：Liquid Crystal Display）に関し、特に、駆動回路
部を表示画素部と同様に基板上に一体形成した、駆動回
路一体型ＬＣＤに関する。
【０００２】
【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、薄膜トラ
ンジスタ（ＴＦＴ：Thin Film Transistor）を用いたア
クティブマトリクス型は、原理的にデューティ比１００
％のスタティック駆動をマルチプレクス的に行うことが
でき、大画面、高精細な動画ディスプレイに使用されて
いる。
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、薄膜トラ
ンジスタ（ＴＦＴ：Thin Film Transistor）を用いたア
クティブマトリクス型は、原理的にデューティ比１００
％のスタティック駆動をマルチプレクス的に行うことが
でき、大画面、高精細な動画ディスプレイに使用されて
いる。
【０００３】アクティブマトリクスＬＣＤは、マトリク
ス状に配置された表示電極にＴＦＴを接続形成した基板
（ＴＦＦ基板）と共通電極を有する基板（対向基板）
が、液晶を挟んで貼り合わされて構成されている。表示
電極と共通電極の対向部分は液晶を誘電層とした画素容
量となっており、ＴＦＴにより選択された電圧が印加さ
れる。液晶は電気光学的に異方性を有しており、画素容
量により形成された電界の強度に対応して光を変調す
る。
ス状に配置された表示電極にＴＦＴを接続形成した基板
（ＴＦＦ基板）と共通電極を有する基板（対向基板）
が、液晶を挟んで貼り合わされて構成されている。表示
電極と共通電極の対向部分は液晶を誘電層とした画素容
量となっており、ＴＦＴにより選択された電圧が印加さ
れる。液晶は電気光学的に異方性を有しており、画素容
量により形成された電界の強度に対応して光を変調す
る。
【０００４】近年、ＴＦＴのチャンネル層として多結晶
シリコン（ｐ−Ｓｉ）を用いることによって、マトリク
ス画素部と周辺駆動回路部を同一基板上に形成した駆動
回路一体型のＬＣＤが開発されている。一般に、ｐ−Ｓ
ｉは非晶質シリコン（ａ−Ｓｉ）に比べて移動度が高
く、また、ゲートセルフアライン構造による微細化、寄
生容量の縮小による高速化が達成され、ｎ−ｃｈＴＦＴ
とｐ−ｃｈＴＦＴの相補構造を形成することにより、高
速駆動回路を構成することができる。このように、駆動
回路部をマトリクス画素部と一体形成することにより、
製造コストの削減、ＬＣＤモジュールの小型化が実現さ
れる。
シリコン（ｐ−Ｓｉ）を用いることによって、マトリク
ス画素部と周辺駆動回路部を同一基板上に形成した駆動
回路一体型のＬＣＤが開発されている。一般に、ｐ−Ｓ
ｉは非晶質シリコン（ａ−Ｓｉ）に比べて移動度が高
く、また、ゲートセルフアライン構造による微細化、寄
生容量の縮小による高速化が達成され、ｎ−ｃｈＴＦＴ
とｐ−ｃｈＴＦＴの相補構造を形成することにより、高
速駆動回路を構成することができる。このように、駆動
回路部をマトリクス画素部と一体形成することにより、
製造コストの削減、ＬＣＤモジュールの小型化が実現さ
れる。
【０００５】図６にこのようなＬＣＤの構成を示す。中
央部の点線で囲まれた部分はマトリクス画素部であり、
ＴＦＴのＯＮ／ＯＦＦを制御するゲートライン（Ｇ１〜
Ｇｍ）と画素信号用のドレインライン（Ｄ１〜Ｄｎ）が
交差して配置されている。各交点にはＴＦＴとこれに接
続する表示電極（いずれも不図示）が形成されている。
画素部の左右にはゲートライン（Ｇ１〜Ｇｍ）を選択す
るゲートドライバー（ＧＤ）が配置され、画素部の上下
には、映像信号をサンプリングしてホールドし、ゲート
ドライバ（ＧＤ）の走査に同期して各ドレインライン
（Ｄ１〜Ｄｎ）に画素信号電圧を印加するドレインドラ
イバー（ＤＤ）が配置されている。これらのドライバー
（ＧＤ，ＤＤ）は主としてシフトレジスタからなり、こ
れは、ｐ−ＳｉＴＦＴのｎ−ｃｈとｐ−ｃｈの相補構造
により構成されている。
央部の点線で囲まれた部分はマトリクス画素部であり、
ＴＦＴのＯＮ／ＯＦＦを制御するゲートライン（Ｇ１〜
Ｇｍ）と画素信号用のドレインライン（Ｄ１〜Ｄｎ）が
交差して配置されている。各交点にはＴＦＴとこれに接
続する表示電極（いずれも不図示）が形成されている。
画素部の左右にはゲートライン（Ｇ１〜Ｇｍ）を選択す
るゲートドライバー（ＧＤ）が配置され、画素部の上下
には、映像信号をサンプリングしてホールドし、ゲート
ドライバ（ＧＤ）の走査に同期して各ドレインライン
（Ｄ１〜Ｄｎ）に画素信号電圧を印加するドレインドラ
イバー（ＤＤ）が配置されている。これらのドライバー
（ＧＤ，ＤＤ）は主としてシフトレジスタからなり、こ
れは、ｐ−ＳｉＴＦＴのｎ−ｃｈとｐ−ｃｈの相補構造
により構成されている。
【０００６】図７と図８に、このようなｐ−ＳｉＴＦＴ
の構造を示す。図７は平面図であり、図８はそのＣ−Ｃ
線に沿った断面図である。高耐熱性の石英ガラスなどの
基板（１００）上に、島状にパターニングされたｐ−Ｓ
ｉ（１０１）が形成され、ｐ−Ｓｉ（１０１）上には、
ＳｉＯ2などのゲート絶縁膜（１０２）が被覆されてい
る。ゲート絶縁膜（１０２）上には、ドープドｐ−Ｓｉ
（１０３ｐ）とシリサイド（１０３ｓ）のポリサイド層
からなるゲート電極（１０３Ｇ）と、これに一体のゲー
トライン（１０３Ｌ）が形成されている。また、ｐ−Ｓ
ｉ（１０１）は、ゲート電極（１０３Ｇ）をマスクとし
たセルフアライン構造で、ｎ型あるいはｐ型に高濃度に
ドーピングされたソース・ドレイン領域（１０１Ｓ，１
０１Ｄ）と、ノンドープのチャンネル領域（１０１Ｎ）
が形成されている。またソース及びドレイン領域（１０
１Ｓ，１０１Ｄ）にはそれぞれチャンネル領域（１０１
Ｎ）に接する部分で濃度の低い（ＬＤ：lightly dope
d）領域（１０１Ｌ）が介在されている。このようなチ
ャンネルの構造はＬＤＤ（lightly doped drain）と呼
ばれ、ｐ−ＳｉＴＦＴＬＣＤにあっては、画素部のリー
ク電流抑制、ドライバー部の信頼性の向上が達成され
る。これらｐ−Ｓｉ（１０１）及びゲート電極（１０３
Ｇ）とそのライン（１０３Ｌ）を覆う全面にはＳｉＮX
などの層間絶縁膜（１０４）が被覆され、層間絶縁膜
（１０４）上には、Ａｌなどからなるソース及びドレイ
ン電極（１０５，１０６）が設けられ、コンタクトホー
ル（ＣＴ）を介して各々ソース・ドレイン領域（１０１
Ｓ，１０１Ｄ）に接続されている。更に図示は省いた
が、画素部ではＩＴＯからなる表示電極が形成されてソ
ース電極（１０５）へ接続され、ドレイン電極（１０
６）は同一列について１本のドレインラインに接続され
る。また駆動回路部では層間絶縁膜と導電膜により多層
配線が形成されて所定の結線が形成される。
の構造を示す。図７は平面図であり、図８はそのＣ−Ｃ
線に沿った断面図である。高耐熱性の石英ガラスなどの
基板（１００）上に、島状にパターニングされたｐ−Ｓ
ｉ（１０１）が形成され、ｐ−Ｓｉ（１０１）上には、
ＳｉＯ2などのゲート絶縁膜（１０２）が被覆されてい
る。ゲート絶縁膜（１０２）上には、ドープドｐ−Ｓｉ
（１０３ｐ）とシリサイド（１０３ｓ）のポリサイド層
からなるゲート電極（１０３Ｇ）と、これに一体のゲー
トライン（１０３Ｌ）が形成されている。また、ｐ−Ｓ
ｉ（１０１）は、ゲート電極（１０３Ｇ）をマスクとし
たセルフアライン構造で、ｎ型あるいはｐ型に高濃度に
ドーピングされたソース・ドレイン領域（１０１Ｓ，１
０１Ｄ）と、ノンドープのチャンネル領域（１０１Ｎ）
が形成されている。またソース及びドレイン領域（１０
１Ｓ，１０１Ｄ）にはそれぞれチャンネル領域（１０１
Ｎ）に接する部分で濃度の低い（ＬＤ：lightly dope
d）領域（１０１Ｌ）が介在されている。このようなチ
ャンネルの構造はＬＤＤ（lightly doped drain）と呼
ばれ、ｐ−ＳｉＴＦＴＬＣＤにあっては、画素部のリー
ク電流抑制、ドライバー部の信頼性の向上が達成され
る。これらｐ−Ｓｉ（１０１）及びゲート電極（１０３
Ｇ）とそのライン（１０３Ｌ）を覆う全面にはＳｉＮX
などの層間絶縁膜（１０４）が被覆され、層間絶縁膜
（１０４）上には、Ａｌなどからなるソース及びドレイ
ン電極（１０５，１０６）が設けられ、コンタクトホー
ル（ＣＴ）を介して各々ソース・ドレイン領域（１０１
Ｓ，１０１Ｄ）に接続されている。更に図示は省いた
が、画素部ではＩＴＯからなる表示電極が形成されてソ
ース電極（１０５）へ接続され、ドレイン電極（１０
６）は同一列について１本のドレインラインに接続され
る。また駆動回路部では層間絶縁膜と導電膜により多層
配線が形成されて所定の結線が形成される。
【０００７】
【発明が解決しようとする課題】ゲート電極（１０３
Ｇ）及びそのライン（１０３Ｌ）は、低抵抗とゲートセ
ルフアラインによる小型化及び高速化を達成するため
に、ポリシリコン（１０３ｐ）とタングステンなどのシ
リサイド（１０３ｓ）からなるポリサイド配線となって
いるが、石英ガラスからなる基板（１００）、ポリシリ
コン（１０３ｐ）あるいはシリサイド（１０３ｓ）など
は熱膨張率が異なっており、これらの層間で応力に差が
生じる。一般にポリシリコンやシリサイドは石英基板に
比べて熱膨張率が大きく、高温プロセスにより製造され
るｐ−ＳｉＴＦＴでは、ポリシリコンとシリサイドの２
層からなるポリサイドにより形成されたゲート電極（１
０３）の応力がチャンネル部へも大きく影響を及ぼして
いる。即ち、ゲート電極（１０３）からの応力を受ける
ゲート絶縁膜（１０２）と石英基板（１００）からの応
力を受けるｐ−Ｓｉ（１０１）との界面に応力差が生
じ、特に、チャンネル領域（１０１Ｎ）の両端部におい
ては欠陥が多くなり、キャリアトラップが生じやすくな
っている。
Ｇ）及びそのライン（１０３Ｌ）は、低抵抗とゲートセ
ルフアラインによる小型化及び高速化を達成するため
に、ポリシリコン（１０３ｐ）とタングステンなどのシ
リサイド（１０３ｓ）からなるポリサイド配線となって
いるが、石英ガラスからなる基板（１００）、ポリシリ
コン（１０３ｐ）あるいはシリサイド（１０３ｓ）など
は熱膨張率が異なっており、これらの層間で応力に差が
生じる。一般にポリシリコンやシリサイドは石英基板に
比べて熱膨張率が大きく、高温プロセスにより製造され
るｐ−ＳｉＴＦＴでは、ポリシリコンとシリサイドの２
層からなるポリサイドにより形成されたゲート電極（１
０３）の応力がチャンネル部へも大きく影響を及ぼして
いる。即ち、ゲート電極（１０３）からの応力を受ける
ゲート絶縁膜（１０２）と石英基板（１００）からの応
力を受けるｐ−Ｓｉ（１０１）との界面に応力差が生
じ、特に、チャンネル領域（１０１Ｎ）の両端部におい
ては欠陥が多くなり、キャリアトラップが生じやすくな
っている。
【０００８】小型化が達成されたｐ−ＳｉＴＦＴにあっ
ては、このようなキャリアトラップの存在は電気特性の
劣化をもたらす。画素部においては、リーク電流が増大
して画素容量へ印加された電圧の保持率が低下し、コン
トラスト比が減少するなどの問題を招き、また駆動回路
部では、キャリアトラップをきっかけとしてアバランシ
ェ現象が起きやすい状態にあり、相補構造において重要
なソース・ドレイン間電圧の飽和領域が縮小し、素子特
性の劣化、さらには絶縁破壊などを招き、動作不良、信
頼性低下の原因となっていた。
ては、このようなキャリアトラップの存在は電気特性の
劣化をもたらす。画素部においては、リーク電流が増大
して画素容量へ印加された電圧の保持率が低下し、コン
トラスト比が減少するなどの問題を招き、また駆動回路
部では、キャリアトラップをきっかけとしてアバランシ
ェ現象が起きやすい状態にあり、相補構造において重要
なソース・ドレイン間電圧の飽和領域が縮小し、素子特
性の劣化、さらには絶縁破壊などを招き、動作不良、信
頼性低下の原因となっていた。
【０００９】
【課題を解決するための手段】本発明はこの課題を解決
するために成され、第１に、基板上に島状に形成され不
純物を含有しないチャンネル領域と該チャンネル領域の
両側に不純物を含有したソース及びドレイン領域とから
なる多結晶半導体島層と、該多結晶半導体島層を覆うゲ
ート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電
極と、前記ソース領域に接続するソース電極と、前記ド
レイン領域に接続するドレイン電極とからなる薄膜トラ
ンジスタが複数設けられた液晶表示装置において、前記
ゲート電極に電圧を印加するゲートラインは、多結晶シ
リコン層及びシリコンと金属の化合物合金層との積層構
造により形成され、前記ゲート電極は、前記ゲートライ
ンと一体の多結晶シリコン層により形成されている構成
である。
するために成され、第１に、基板上に島状に形成され不
純物を含有しないチャンネル領域と該チャンネル領域の
両側に不純物を含有したソース及びドレイン領域とから
なる多結晶半導体島層と、該多結晶半導体島層を覆うゲ
ート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電
極と、前記ソース領域に接続するソース電極と、前記ド
レイン領域に接続するドレイン電極とからなる薄膜トラ
ンジスタが複数設けられた液晶表示装置において、前記
ゲート電極に電圧を印加するゲートラインは、多結晶シ
リコン層及びシリコンと金属の化合物合金層との積層構
造により形成され、前記ゲート電極は、前記ゲートライ
ンと一体の多結晶シリコン層により形成されている構成
である。
【００１０】第２に、第１の構成において特に、前記ソ
ース電極は、液晶駆動用の表示電極に接続されている構
成である。第３に、基板上に島状に形成され不純物を含
有しないチャンネル領域と該チャンネル領域の両側に不
純物を含有したソース及びドレイン領域とからなる多結
晶半導体島層と、該多結晶半導体島層を覆うゲート絶縁
膜と、該ゲート絶縁膜上に形成されたゲート電極と、前
記ソース領域に接続するソース電極と、前記ドレイン領
域に接続するドレイン電極とからなる薄膜トランジスタ
が複数設けられた液晶表示装置において、前記ゲート電
極に電圧を印加するゲートラインは、多結晶シリコン層
及びシリコンと金属の化合物合金層との積層構造により
形成され、前記ゲート電極は、下層が前記ゲートライン
と一体で形成された多結晶シリコン層、上層がこれより
も狭い線幅で前記ゲートラインと一体で形成されたシリ
コンと金属の化合物合金層により形成されている構成で
ある。
ース電極は、液晶駆動用の表示電極に接続されている構
成である。第３に、基板上に島状に形成され不純物を含
有しないチャンネル領域と該チャンネル領域の両側に不
純物を含有したソース及びドレイン領域とからなる多結
晶半導体島層と、該多結晶半導体島層を覆うゲート絶縁
膜と、該ゲート絶縁膜上に形成されたゲート電極と、前
記ソース領域に接続するソース電極と、前記ドレイン領
域に接続するドレイン電極とからなる薄膜トランジスタ
が複数設けられた液晶表示装置において、前記ゲート電
極に電圧を印加するゲートラインは、多結晶シリコン層
及びシリコンと金属の化合物合金層との積層構造により
形成され、前記ゲート電極は、下層が前記ゲートライン
と一体で形成された多結晶シリコン層、上層がこれより
も狭い線幅で前記ゲートラインと一体で形成されたシリ
コンと金属の化合物合金層により形成されている構成で
ある。
【００１１】第４に、基板上に島状に形成され不純物を
含有しないチャンネル領域と該チャンネル領域の両側に
不純物を含有したソース及びドレイン領域とからなる多
結晶半導体島層と、該多結晶半導体島層を覆うゲート絶
縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に接続するソース電極と、前記ドレイン
領域に接続するドレイン電極とからなる薄膜トランジス
タが複数設けられた液晶表示装置において、前記ゲート
電極に電圧を印加するゲートラインは、多結晶シリコン
層及びシリコンと金属の化合物合金層との積層構造によ
り形成され、前記ゲート電極は、前記ゲートライン部と
一体の多結晶シリコン層、及び、前記ゲートライン部と
一体で、かつ、これよりも膜厚の薄いシリコンと金属の
化合物合金層との積層構造により形成されている構成で
ある。
含有しないチャンネル領域と該チャンネル領域の両側に
不純物を含有したソース及びドレイン領域とからなる多
結晶半導体島層と、該多結晶半導体島層を覆うゲート絶
縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に接続するソース電極と、前記ドレイン
領域に接続するドレイン電極とからなる薄膜トランジス
タが複数設けられた液晶表示装置において、前記ゲート
電極に電圧を印加するゲートラインは、多結晶シリコン
層及びシリコンと金属の化合物合金層との積層構造によ
り形成され、前記ゲート電極は、前記ゲートライン部と
一体の多結晶シリコン層、及び、前記ゲートライン部と
一体で、かつ、これよりも膜厚の薄いシリコンと金属の
化合物合金層との積層構造により形成されている構成で
ある。
【００１２】
【作用】ゲートラインを多結晶シリコンとシリサイドか
らなるポリサイドにより形成し、かつ、ゲート電極部の
み多結晶シリコンの単層、あるいは、多結晶シリコン層
とそれよりも線幅の狭いシリサイド層の積層構造、また
は、多結晶シリコン層とゲートライン部よりも膜厚の薄
いシリサイド層の積層構造とすることにより、配線抵抗
やゲートセルフアラインなどの利点を犠牲にすることな
く、かつ、ゲート電極部の応力が低減される。このため
チャンネル領域の両端でゲート絶縁膜の界面に生じる欠
陥が無くされ、キャリアトラップによる素子特性の劣化
や動作不良などが防止される。
らなるポリサイドにより形成し、かつ、ゲート電極部の
み多結晶シリコンの単層、あるいは、多結晶シリコン層
とそれよりも線幅の狭いシリサイド層の積層構造、また
は、多結晶シリコン層とゲートライン部よりも膜厚の薄
いシリサイド層の積層構造とすることにより、配線抵抗
やゲートセルフアラインなどの利点を犠牲にすることな
く、かつ、ゲート電極部の応力が低減される。このため
チャンネル領域の両端でゲート絶縁膜の界面に生じる欠
陥が無くされ、キャリアトラップによる素子特性の劣化
や動作不良などが防止される。
【００１３】
【実施例】続いて、本発明を実施例に基づいて説明す
る。図１は本発明の第１の実施例にかかる液晶表示装置
の薄膜トランジスタ（ＴＦＴ）部の平面図であり、図２
はそのＡ−Ａ線に沿った断面図である。石英基板（１
０）上に、多結晶シリコン（ｐ−Ｓｉ）（１１）が島状
に形成され、ｐ−Ｓｉ（１１）島層上にはゲート絶縁膜
（１２）が被覆されている。ゲート絶縁膜（１２）上
の、ｐ−Ｓｉ（１１）島層に対応する領域には、ゲート
ライン（１３Ｌ）に接続するゲート電極（１３Ｇ）が配
され、このゲート電極（１３Ｇ）をマスクとしたセルフ
アライン関係をもってｐ−Ｓｉ（１１）中央部にチャン
ネル領域（１１Ｎ）、チャンネル領域（１１Ｎ）の両側
にはそれぞれ低濃度のＬＤ領域（１１Ｌ）を挟んで高濃
度のソース及びドレイン領域（１１Ｓ，１１Ｄ）が形成
されている。ゲートライン（１３Ｌ）は下層がポリシリ
コン（１３ｐ）、上層がタングステンなどのシリサイド
（１３ｓ）の積層構造からなるポリサイド層により形成
され、ゲート電極（１３Ｇ）は、ゲートライン（１３
Ｇ）の延長方向から突出された形状でゲートライン（１
３Ｌ）と一体のポリシリコン（１３ｐ）の単層により形
成されている。これらゲート電極（１３Ｇ）とゲートラ
イン（１３Ｌ）上には、層間絶縁膜（１４）が全面に被
覆され、ソース領域（１１Ｓ）及びドレイン領域（１１
Ｄ）上には層間絶縁膜（１４）とゲート絶縁膜（１２）
にコンタクトホール（ＣＴ）が形成され、各々のコンタ
クトホール（ＣＴ）を介して、それぞれ、ソース電極
（１５）及びドレイン電極（１６）が接続形成されてい
る。
る。図１は本発明の第１の実施例にかかる液晶表示装置
の薄膜トランジスタ（ＴＦＴ）部の平面図であり、図２
はそのＡ−Ａ線に沿った断面図である。石英基板（１
０）上に、多結晶シリコン（ｐ−Ｓｉ）（１１）が島状
に形成され、ｐ−Ｓｉ（１１）島層上にはゲート絶縁膜
（１２）が被覆されている。ゲート絶縁膜（１２）上
の、ｐ−Ｓｉ（１１）島層に対応する領域には、ゲート
ライン（１３Ｌ）に接続するゲート電極（１３Ｇ）が配
され、このゲート電極（１３Ｇ）をマスクとしたセルフ
アライン関係をもってｐ−Ｓｉ（１１）中央部にチャン
ネル領域（１１Ｎ）、チャンネル領域（１１Ｎ）の両側
にはそれぞれ低濃度のＬＤ領域（１１Ｌ）を挟んで高濃
度のソース及びドレイン領域（１１Ｓ，１１Ｄ）が形成
されている。ゲートライン（１３Ｌ）は下層がポリシリ
コン（１３ｐ）、上層がタングステンなどのシリサイド
（１３ｓ）の積層構造からなるポリサイド層により形成
され、ゲート電極（１３Ｇ）は、ゲートライン（１３
Ｇ）の延長方向から突出された形状でゲートライン（１
３Ｌ）と一体のポリシリコン（１３ｐ）の単層により形
成されている。これらゲート電極（１３Ｇ）とゲートラ
イン（１３Ｌ）上には、層間絶縁膜（１４）が全面に被
覆され、ソース領域（１１Ｓ）及びドレイン領域（１１
Ｄ）上には層間絶縁膜（１４）とゲート絶縁膜（１２）
にコンタクトホール（ＣＴ）が形成され、各々のコンタ
クトホール（ＣＴ）を介して、それぞれ、ソース電極
（１５）及びドレイン電極（１６）が接続形成されてい
る。
【００１４】この構造では、ポリシリコン（１３ｐ）と
シリサイド（１３ｓ）の積層構造からなるポリサイドに
より形成されたゲートライン（１３Ｌ）は低抵抗化が達
成されているとともに、ゲート電極（１３Ｇ）はポリシ
リコン（１３ｐ）の単層であり、ゲートセルフアライン
構造によるトランジスタサイズの縮小及び高速化と、膜
応力の低減が実現されている。即ち、ポリシリコン（１
３ｐ）の単層からなるゲート電極（１３Ｇ）は、シリサ
イドとの積層構造即ちポリサイドからなる場合よりもそ
の応力による影響をゲート絶縁膜（１２）とｐ−Ｓｉ
（１１Ｎ）の界面にまで及ぼす力が弱く、欠陥が減少す
る。この際、ポリシリコン膜自体の膜応力とポリサイド
膜自体の膜応力の差よりも、ゲート電極（１３Ｇ）の膜
厚との関係が強いものと考えられる。従って、ポリサイ
ド構造のゲートライン（１３Ｌ）に対してゲート電極
（１３Ｇ）のみをポリシリコン（１３ｐ）の単層とする
ことにより、ゲート配線抵抗を上げることなく、トラッ
プによるＴＦＴのリーク電流が抑えられ、液晶への印加
電圧の保持率が維持され、良好な表示が得られる。
シリサイド（１３ｓ）の積層構造からなるポリサイドに
より形成されたゲートライン（１３Ｌ）は低抵抗化が達
成されているとともに、ゲート電極（１３Ｇ）はポリシ
リコン（１３ｐ）の単層であり、ゲートセルフアライン
構造によるトランジスタサイズの縮小及び高速化と、膜
応力の低減が実現されている。即ち、ポリシリコン（１
３ｐ）の単層からなるゲート電極（１３Ｇ）は、シリサ
イドとの積層構造即ちポリサイドからなる場合よりもそ
の応力による影響をゲート絶縁膜（１２）とｐ−Ｓｉ
（１１Ｎ）の界面にまで及ぼす力が弱く、欠陥が減少す
る。この際、ポリシリコン膜自体の膜応力とポリサイド
膜自体の膜応力の差よりも、ゲート電極（１３Ｇ）の膜
厚との関係が強いものと考えられる。従って、ポリサイ
ド構造のゲートライン（１３Ｌ）に対してゲート電極
（１３Ｇ）のみをポリシリコン（１３ｐ）の単層とする
ことにより、ゲート配線抵抗を上げることなく、トラッ
プによるＴＦＴのリーク電流が抑えられ、液晶への印加
電圧の保持率が維持され、良好な表示が得られる。
【００１５】図３に、タングステンシリサイドとポリシ
リコンからなるポリサイドのゲート電極において、タン
グステンシリサイド（ＷＳｉ）の膜厚とＯＦＦ電流値の
関係を、各膜厚における電流値の平均値とばらつきによ
り示した。図より、シリサイド層が薄いほどリーク電流
が低く抑えられ、特にシリサイド層が無い場合は、リー
ク電流は低く、かつ、ばらつきが小さく抑えられてい
る。これは、シリサイド層を薄くすることによりゲート
電極の応力がチャンネル端部に及ぼす影響力が小さくな
ることと、シリサイド層が無い場合には、ゲート電極の
応力による影響がチャンネル層の界面へ現れる際のばら
つきが消えるためと考えられる。
リコンからなるポリサイドのゲート電極において、タン
グステンシリサイド（ＷＳｉ）の膜厚とＯＦＦ電流値の
関係を、各膜厚における電流値の平均値とばらつきによ
り示した。図より、シリサイド層が薄いほどリーク電流
が低く抑えられ、特にシリサイド層が無い場合は、リー
ク電流は低く、かつ、ばらつきが小さく抑えられてい
る。これは、シリサイド層を薄くすることによりゲート
電極の応力がチャンネル端部に及ぼす影響力が小さくな
ることと、シリサイド層が無い場合には、ゲート電極の
応力による影響がチャンネル層の界面へ現れる際のばら
つきが消えるためと考えられる。
【００１６】図４は本発明の第２の実施例にかかる液晶
表示装置のＴＦＴ部の平面図であり、図５はそのＢ−Ｂ
線に沿った断面図を示す。図中の符号は図１及び図２と
同一対象物については同じものを用いている。第１の実
施例と異なるのは、ゲート電極（１３Ｇ）部が、ポリシ
リコン（１３ｐ）の単層のみではなく、ポリシリコン
（１３ｐ）層とそれよりも線幅の狭いシリサイド（１３
ｓ）の積層体により形成されている点である。ポリシリ
コン（１３ｐ）及びシリサイド（１３ｓ）は、いずれも
ゲートライン（１３Ｌ）を構成するシリサイド／ポリシ
リコンの層と一体である。ゲート電極（１３Ｇ）部にお
いて、このようにシリサイド（１３ｓ）層の線幅を狭く
し、ゲート電極（１３Ｇ）の両端部をポリシリコン（１
３ｐ）の単層とすることにより、ゲート電極（１３Ｇ）
の応力が低減され、ｐ−Ｓｉ（１１）とゲート絶縁膜
（１２）の界面にまで影響が及ぶことが防がれる。従っ
て両層の界面での応力差によって生じる欠陥が減り、キ
ャリアトラップによるリーク電流や、アバランシェ劣化
が起こりにくくなる。
表示装置のＴＦＴ部の平面図であり、図５はそのＢ−Ｂ
線に沿った断面図を示す。図中の符号は図１及び図２と
同一対象物については同じものを用いている。第１の実
施例と異なるのは、ゲート電極（１３Ｇ）部が、ポリシ
リコン（１３ｐ）の単層のみではなく、ポリシリコン
（１３ｐ）層とそれよりも線幅の狭いシリサイド（１３
ｓ）の積層体により形成されている点である。ポリシリ
コン（１３ｐ）及びシリサイド（１３ｓ）は、いずれも
ゲートライン（１３Ｌ）を構成するシリサイド／ポリシ
リコンの層と一体である。ゲート電極（１３Ｇ）部にお
いて、このようにシリサイド（１３ｓ）層の線幅を狭く
し、ゲート電極（１３Ｇ）の両端部をポリシリコン（１
３ｐ）の単層とすることにより、ゲート電極（１３Ｇ）
の応力が低減され、ｐ−Ｓｉ（１１）とゲート絶縁膜
（１２）の界面にまで影響が及ぶことが防がれる。従っ
て両層の界面での応力差によって生じる欠陥が減り、キ
ャリアトラップによるリーク電流や、アバランシェ劣化
が起こりにくくなる。
【００１７】この構造は、図に示しているように、ゲー
ト電極（１３Ｇ）がゲートライン（１３Ｌ）の延長線上
に一体的に含まれたレイアウトに適用される。即ち、移
動度の高いシリサイド（１３ｓ）層がゲート電極（１３
Ｇ）部で不連続になると、１本のゲートライン（１３
Ｌ）の全ての不連続部分において、電子の移動がシリサ
イド（１３ｓ）層とポリシリコン（１３ｐ）層の界面で
妨げられ、効率よく低抵抗化がなされない。このため画
素部にあっては、ドライバーの近傍と遠方で信号電圧の
ひずみ方に差が生じ、画面中央部では端部に比べて輝度
が下がってしまうなどの問題を招く。また駆動回路部に
あっては速度が低下し、動作不良などを招く問題があ
る。これを防ぐために本発明では、ゲート電極（１３
Ｇ）部においても、シリサイド（１３ｓ）層を残し、ゲ
ートライン（１３Ｇ）の延長に沿って連続に形成するこ
とにより、十分な低抵抗化が実現される。シリサイド
（１３ｓ）をゲートライン（１３Ｌ）全線にわたって連
続にすることで、ゲート電極（１３Ｇ）部において線幅
が狭くなっていても、不連続部が在る場合よりも抵抗率
は著しく低下される。従って、ゲートライン（１３Ｌ）
の配線抵抗を犠牲にすることなく、ゲート電極（１３
Ｇ）部の応力の低減が実現されるため、駆動回路部にお
ける動作不良や画素部に輝度むらを生じることなく、キ
ャリアトラップによるリーク電流やアバランシェ劣化を
防ぐことができる。
ト電極（１３Ｇ）がゲートライン（１３Ｌ）の延長線上
に一体的に含まれたレイアウトに適用される。即ち、移
動度の高いシリサイド（１３ｓ）層がゲート電極（１３
Ｇ）部で不連続になると、１本のゲートライン（１３
Ｌ）の全ての不連続部分において、電子の移動がシリサ
イド（１３ｓ）層とポリシリコン（１３ｐ）層の界面で
妨げられ、効率よく低抵抗化がなされない。このため画
素部にあっては、ドライバーの近傍と遠方で信号電圧の
ひずみ方に差が生じ、画面中央部では端部に比べて輝度
が下がってしまうなどの問題を招く。また駆動回路部に
あっては速度が低下し、動作不良などを招く問題があ
る。これを防ぐために本発明では、ゲート電極（１３
Ｇ）部においても、シリサイド（１３ｓ）層を残し、ゲ
ートライン（１３Ｇ）の延長に沿って連続に形成するこ
とにより、十分な低抵抗化が実現される。シリサイド
（１３ｓ）をゲートライン（１３Ｌ）全線にわたって連
続にすることで、ゲート電極（１３Ｇ）部において線幅
が狭くなっていても、不連続部が在る場合よりも抵抗率
は著しく低下される。従って、ゲートライン（１３Ｌ）
の配線抵抗を犠牲にすることなく、ゲート電極（１３
Ｇ）部の応力の低減が実現されるため、駆動回路部にお
ける動作不良や画素部に輝度むらを生じることなく、キ
ャリアトラップによるリーク電流やアバランシェ劣化を
防ぐことができる。
【００１８】更に他の実施例として、ゲートライン（１
３Ｌ）を、下層がポリシリコン（１３ｐ）、上層がタン
グステンなどのシリサイド（１３ｓ）の積層構造により
形成されているとともに、ゲート電極（１３Ｇ）部はこ
れと一体ではあるがシリサイド（１３ｓ）層をゲートラ
イン（１３Ｌ）部よりも薄くした構造がある。これによ
り、ゲート配線抵抗の低下、ゲートセルフアライン構造
による微細化、高速化の利点を保ちながら、ゲート電極
（１３Ｇ）の応力が低減するため、チャンネル領域にお
ける欠陥が防がれ、キャリアトラップによるリーク電流
やアバランシェ劣化などが抑えられる。
３Ｌ）を、下層がポリシリコン（１３ｐ）、上層がタン
グステンなどのシリサイド（１３ｓ）の積層構造により
形成されているとともに、ゲート電極（１３Ｇ）部はこ
れと一体ではあるがシリサイド（１３ｓ）層をゲートラ
イン（１３Ｌ）部よりも薄くした構造がある。これによ
り、ゲート配線抵抗の低下、ゲートセルフアライン構造
による微細化、高速化の利点を保ちながら、ゲート電極
（１３Ｇ）の応力が低減するため、チャンネル領域にお
ける欠陥が防がれ、キャリアトラップによるリーク電流
やアバランシェ劣化などが抑えられる。
【００１９】
【発明の効果】本発明により、ポリサイドゲートを用い
た駆動回路一体型ｐ−ＳｉＴＦＴＬＣＤにおいて、ゲー
ト電極部のみポリシリコンの単層、あるいは、シリサイ
ド線幅の狭い構造、または、シリサイド層がゲートライ
ン部よりも薄い構造、とすることにより、ゲートライン
の配線抵抗を上げることなくゲート電極の応力が低減さ
れ、チャンネル領域の欠陥によるキャリアトラップが減
少し、リーク電流が抑えられる。このため、画素部にあ
っては、液晶への印加電圧の保持率が高まり、表示品位
が向上し、駆動回路部にあっては、アバランシェ劣化が
防がれて信頼性が向上する。
た駆動回路一体型ｐ−ＳｉＴＦＴＬＣＤにおいて、ゲー
ト電極部のみポリシリコンの単層、あるいは、シリサイ
ド線幅の狭い構造、または、シリサイド層がゲートライ
ン部よりも薄い構造、とすることにより、ゲートライン
の配線抵抗を上げることなくゲート電極の応力が低減さ
れ、チャンネル領域の欠陥によるキャリアトラップが減
少し、リーク電流が抑えられる。このため、画素部にあ
っては、液晶への印加電圧の保持率が高まり、表示品位
が向上し、駆動回路部にあっては、アバランシェ劣化が
防がれて信頼性が向上する。
【図１】本発明の第１の実施例にかかる液晶表示装置に
用いるｐ−ＳｉＴＦＴの平面図である。
用いるｐ−ＳｉＴＦＴの平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】ポリサイドゲート構造におけるシリサイド層の
膜厚とＴＦＴＯＦＦ電流の関係図である。
膜厚とＴＦＴＯＦＦ電流の関係図である。
【図４】本発明の第２の実施例にかかる液晶表示装置に
用いるｐ−ＳｉＴＦＴの平面図である。
用いるｐ−ＳｉＴＦＴの平面図である。
【図５】図４のＢ−Ｂ線に沿った断面図である。
【図６】液晶表示装置の構成図である。
【図７】従来の液晶表示装置に用いるｐ−ＳｉＴＦＴの
平面図である。
平面図である。
【図８】図７のＣ−Ｃ線に沿った断面図である。
１０ 基板 １１ ｐ−Ｓｉ １２ ゲート絶縁膜 １３ ゲート電極 １４ 層間絶縁膜 １５ ソース電極 １６ ドレイン電極 ＣＴ コンタクトホール
Claims (4)
- 【請求項１】 基板上に島状に形成され不純物を含有し
ないチャンネル領域と該チャンネル領域の両側に不純物
を含有したソース及びドレイン領域とを含む多結晶半導
体島層と、該多結晶半導体島層を覆うゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、前記ソー
ス領域に接続するソース電極と、前記ドレイン領域に接
続するドレイン電極とからなる薄膜トランジスタが複数
設けられた液晶表示装置において、 前記ゲート電極に電圧を印加するゲートラインは、多結
晶シリコン層及びシリコンと金属の化合物合金層との積
層構造により形成され、前記ゲート電極は、前記ゲート
ラインと一体の多結晶シリコン層により形成されている
ことを特徴とする液晶表示装置。 - 【請求項２】 前記ソース電極は、液晶駆動用の表示電
極に接続されていることを特徴とする請求項１記載の液
晶表示装置。 - 【請求項３】 基板上に島状に形成され不純物を含有し
ないチャンネル領域と該チャンネル領域の両側に不純物
を含有したソース及びドレイン領域とを含む多結晶半導
体島層と、該多結晶半導体島層を覆うゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、前記ソー
ス領域に接続するソース電極と、前記ドレイン領域に接
続するドレイン電極とからなる薄膜トランジスタが複数
設けられた液晶表示装置において、 前記ゲート電極に電圧を印加するゲートラインは、多結
晶シリコン層及びシリコンと金属の化合物合金層との積
層構造により形成され、前記ゲート電極は、下層が前記
ゲートライン部と一体の多結晶シリコン層、上層がこれ
よりも狭い線幅で前記ゲートライン部と一体で形成され
たシリコンと金属の化合物合金層よりなることを特徴と
する液晶表示装置。 - 【請求項４】 基板上に島状に形成され不純物を含有し
ないチャンネル領域と該チャンネル領域の両側に不純物
を含有したソース及びドレイン領域とからなる多結晶半
導体島層と、該多結晶半導体島層を覆うゲート絶縁膜
と、該ゲート絶縁膜上に形成されたゲート電極と、前記
ソース領域に接続するソース電極と、前記ドレイン領域
に接続するドレイン電極とからなる薄膜トランジスタが
複数設けられた液晶表示装置において、 前記ゲート電極に電圧を印加するゲートラインは、多結
晶シリコン層及びシリコンと金属の化合物合金層との積
層構造により形成され、前記ゲート電極は、前記ゲート
ライン部と一体の多結晶シリコン層、及び、前記ゲート
ライン部と一体で、かつ、これよりも膜厚の薄いシリコ
ンと金属の化合物合金層との積層構造により形成されて
いることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17761595A JPH0926600A (ja) | 1995-07-13 | 1995-07-13 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17761595A JPH0926600A (ja) | 1995-07-13 | 1995-07-13 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0926600A true JPH0926600A (ja) | 1997-01-28 |
Family
ID=16034109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17761595A Pending JPH0926600A (ja) | 1995-07-13 | 1995-07-13 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0926600A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066491A (ja) * | 2004-08-25 | 2006-03-09 | Casio Comput Co Ltd | 薄膜トランジスタパネル及びその製造方法 |
| JP2006066490A (ja) * | 2004-08-25 | 2006-03-09 | Casio Comput Co Ltd | 薄膜トランジスタパネル及びその製造方法 |
| JP2007142263A (ja) * | 2005-11-21 | 2007-06-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の製造方法、半導体装置、及び電子機器 |
| JP2007139954A (ja) * | 2005-11-16 | 2007-06-07 | Seiko Epson Corp | アクティブマトリクス基板とその製造方法、及び電気光学装置並びに電子機器 |
| KR100887007B1 (ko) * | 2007-10-12 | 2009-03-04 | 주식회사 동부하이텍 | Ｌｄｉ의 알-스트링내 폴리 패턴 형성 방법 및 구조 |
| JP2011023728A (ja) * | 2009-07-17 | 2011-02-03 | Beijing Boe Optoelectronics Technology Co Ltd | Ｔｆｔ−ｌｃｄアレイ基板及びその製造方法 |
| JP2012191008A (ja) * | 2011-03-10 | 2012-10-04 | Sony Corp | 表示装置および電子機器 |
| JP2013128119A (ja) * | 1999-04-12 | 2013-06-27 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2017050544A (ja) * | 2008-12-05 | 2017-03-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235353A (ja) * | 1992-02-21 | 1993-09-10 | Seiko Epson Corp | アクティブマトリックス基板とその製造方法 |
| JPH06250312A (ja) * | 1993-02-25 | 1994-09-09 | Fuji Photo Film Co Ltd | 種晶乳剤の調製方法、ハロゲン化銀乳剤、及び写真感光材料 |
| JPH08213626A (ja) * | 1995-01-31 | 1996-08-20 | Sony Corp | 薄膜半導体装置及びその製造方法 |
-
1995
- 1995-07-13 JP JP17761595A patent/JPH0926600A/ja active Pending
Patent Citations (3)
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| US8866143B2 (en) | 1999-04-12 | 2014-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
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| JP4572814B2 (ja) * | 2005-11-16 | 2010-11-04 | セイコーエプソン株式会社 | アクティブマトリクス基板とその製造方法、及び電気光学装置並びに電子機器 |
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