JPH08213626A - 薄膜半導体装置及びその製造方法 - Google Patents
薄膜半導体装置及びその製造方法Info
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- JPH08213626A JPH08213626A JP3616495A JP3616495A JPH08213626A JP H08213626 A JPH08213626 A JP H08213626A JP 3616495 A JP3616495 A JP 3616495A JP 3616495 A JP3616495 A JP 3616495A JP H08213626 A JPH08213626 A JP H08213626A
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Abstract
(57)【要約】
【目的】 表示用薄膜半導体装置に集積形成される補助
容量用配線の低抵抗化を図ると共に、薄膜半導体装置の
製造方法を効率化する。 【構成】 薄膜半導体装置は、絶縁基板１上に集積形成
された画素電極２、これをスイッチング駆動する薄膜ト
ランジスタＴＦＴ及びこれに接続する補助容量Ｃｓを備
えている。薄膜トランジスタＴＦＴは絶縁基板１上に成
膜された半導体薄膜３を活性領域とし、絶縁膜４ａを介
してその上にパタニング形成されたゲート電極５を有す
る。これに対し、補助容量Ｃｓは半導体薄膜３の一部に
活性領域と隣接して設けた低抵抗化領域を第１電極６と
し、絶縁膜４ｂを介して低抵抗化領域の上にパタニング
形成された金属又は金属シリサイドからなる補助配線を
第２電極７とする。補助容量Ｃｓの低抵抗化領域と薄膜
トランジスタＴＦＴのソース領域Ｓ及びドレイン領域Ｄ
は１回の不純物イオン注入処理により同時に形成され
る。
容量用配線の低抵抗化を図ると共に、薄膜半導体装置の
製造方法を効率化する。 【構成】 薄膜半導体装置は、絶縁基板１上に集積形成
された画素電極２、これをスイッチング駆動する薄膜ト
ランジスタＴＦＴ及びこれに接続する補助容量Ｃｓを備
えている。薄膜トランジスタＴＦＴは絶縁基板１上に成
膜された半導体薄膜３を活性領域とし、絶縁膜４ａを介
してその上にパタニング形成されたゲート電極５を有す
る。これに対し、補助容量Ｃｓは半導体薄膜３の一部に
活性領域と隣接して設けた低抵抗化領域を第１電極６と
し、絶縁膜４ｂを介して低抵抗化領域の上にパタニング
形成された金属又は金属シリサイドからなる補助配線を
第２電極７とする。補助容量Ｃｓの低抵抗化領域と薄膜
トランジスタＴＦＴのソース領域Ｓ及びドレイン領域Ｄ
は１回の不純物イオン注入処理により同時に形成され
る。
Description
【０００１】
【産業上の利用分野】本発明は薄膜半導体装置及びその
製造方法に関する。詳しくは、アクティブマトリクス型
表示装置の駆動基板として用いられる薄膜半導体装置及
びその製造方法に関する。さらに詳しくは、薄膜半導体
装置に集積形成される補助容量の電極形成技術に関す
る。
製造方法に関する。詳しくは、アクティブマトリクス型
表示装置の駆動基板として用いられる薄膜半導体装置及
びその製造方法に関する。さらに詳しくは、薄膜半導体
装置に集積形成される補助容量の電極形成技術に関す
る。
【０００２】
【従来の技術】図３に一般的なアクティブマトリクス型
表示装置の等価回路を示す。互いに直交配列されたｍ本
のゲート配線（Ｇ１，Ｇ２，…Ｇｍ）とｎ本の信号配線
（Ｓ１，Ｓ２，…Ｓｎ）の交点にＭＯＳ−ＦＥＴ型の薄
膜トランジスタ１０１、補助容量１０２、及び画素を構
成する液晶セル１０３が形成されている。かかる構造を
有するアクティブマトリクス型液晶表示装置は以下の様
に駆動する。即ち、ゲート配線Ｇ１，Ｇ２，…Ｇｍに
は、１水平期間毎に選択パルスが順次印加される。１本
のゲート配線が選択されている期間内に、サンプリング
された画像信号が信号配線Ｓ１，Ｓ２，…Ｓｎに順次ホ
ールドされ、さらに夫々の画素に画像信号が書き込まれ
る。画素に書き込まれた画像信号は液晶セル１０３及び
補助容量１０２によって１フィールド期間保持され、次
のフィールドで反対極性の画像信号に書き換えられる。
これにより液晶が交流駆動される。
表示装置の等価回路を示す。互いに直交配列されたｍ本
のゲート配線（Ｇ１，Ｇ２，…Ｇｍ）とｎ本の信号配線
（Ｓ１，Ｓ２，…Ｓｎ）の交点にＭＯＳ−ＦＥＴ型の薄
膜トランジスタ１０１、補助容量１０２、及び画素を構
成する液晶セル１０３が形成されている。かかる構造を
有するアクティブマトリクス型液晶表示装置は以下の様
に駆動する。即ち、ゲート配線Ｇ１，Ｇ２，…Ｇｍに
は、１水平期間毎に選択パルスが順次印加される。１本
のゲート配線が選択されている期間内に、サンプリング
された画像信号が信号配線Ｓ１，Ｓ２，…Ｓｎに順次ホ
ールドされ、さらに夫々の画素に画像信号が書き込まれ
る。画素に書き込まれた画像信号は液晶セル１０３及び
補助容量１０２によって１フィールド期間保持され、次
のフィールドで反対極性の画像信号に書き換えられる。
これにより液晶が交流駆動される。
【０００３】液晶表示装置は、一般に２枚の透明な絶縁
基板間に液晶を保持し、画像信号に応じた駆動電圧を印
加する。この電圧印加により液晶の配向が変化し、入射
光の偏光面が回転する。この偏光面の回転を２枚の偏光
板により透過率の変化に転換して所望の画像が表示され
る。１画素毎に薄膜トランジスタ等のスイッチング素子
を設けた、所謂アクティブマトリクス型の液晶表示装置
では、駆動電圧を常時印加するのではなく、液晶セルの
画素容量としての電荷保持力を利用して、１フィールド
期間所定の表示状態を維持している。個々の液晶セル１
０３が有する画素容量は大きいほど、画素電位の保持を
確実に行なう事ができるので、コントラストむらが生ぜ
ず一定の表示品質を確保できる。従って、画素電極面積
が大きい場合には特に補助容量を設ける必要はない。し
かしながら、小型の表示装置において画素を高精細化あ
るいは微細化した場合には、画素電極面積が顕著に小さ
くなるので画素容量を補う為の補助容量が必要不可欠と
なる。
基板間に液晶を保持し、画像信号に応じた駆動電圧を印
加する。この電圧印加により液晶の配向が変化し、入射
光の偏光面が回転する。この偏光面の回転を２枚の偏光
板により透過率の変化に転換して所望の画像が表示され
る。１画素毎に薄膜トランジスタ等のスイッチング素子
を設けた、所謂アクティブマトリクス型の液晶表示装置
では、駆動電圧を常時印加するのではなく、液晶セルの
画素容量としての電荷保持力を利用して、１フィールド
期間所定の表示状態を維持している。個々の液晶セル１
０３が有する画素容量は大きいほど、画素電位の保持を
確実に行なう事ができるので、コントラストむらが生ぜ
ず一定の表示品質を確保できる。従って、画素電極面積
が大きい場合には特に補助容量を設ける必要はない。し
かしながら、小型の表示装置において画素を高精細化あ
るいは微細化した場合には、画素電極面積が顕著に小さ
くなるので画素容量を補う為の補助容量が必要不可欠と
なる。
【０００４】次に、図４を参照して従来のアクティブマ
トリクス型表示装置の一般的な製造方法を簡潔に説明す
る。先ず工程（Ａ）で、絶縁基板２０１上に半導体薄膜
２０２を成膜し、アイランド状にパタニングする。さら
に、パタニングされた半導体薄膜２０２を被覆する様に
絶縁膜２０３を形成する。次に工程（Ｂ）で、半導体薄
膜２０２の一部をレジスト２０４でマスクし、不純物を
イオン注入し低抵抗化領域２０５を設ける。続いて工程
（Ｃ）で、絶縁膜２０３の上にゲート配線２０６及び補
助配線２０７をパタニング形成する。これらゲート配線
２０６及び補助配線２０７は一般に不純物が高濃度で拡
散された多結晶シリコンからなる。以上により、低抵抗
化領域２０５を第１電極とし補助配線２０７を第２電極
とし、絶縁膜２０３を誘電体とする補助容量Ｃｓが形成
される。さらに工程（Ｄ）に進み、ゲート配線２０６を
マスクとしてセルフアライメントにより不純物を再びイ
オン注入し、半導体薄膜２０２中にソース領域Ｓ及びド
レイン領域Ｄを形成する。これにより薄膜トランジスタ
ＴＦＴが形成される。最後に工程（Ｅ）で、Ｃｓ及びＴ
ＦＴを層間絶縁膜２０８で被覆する。その上に画素電極
２０９及び信号配線２１０をパタニング形成する。画素
電極２０９は層間絶縁膜２０８に開口したコンタクトホ
ールを介してＴＦＴのドレイン領域Ｄに電気接続する。
信号配線２１０は同じく層間絶縁膜２０８に開口したコ
ンタクトホールを介してＴＦＴのソース領域Ｓに電気接
続する。この様にして、アクティブマトリクス型表示装
置の駆動基板となる薄膜半導体装置が完成する。この
後、図示しないが対向電極が形成された対向基板を駆動
基板に接合し、両者の間隙に液晶を注入して、アクティ
ブマトリクス型液晶表示装置が完成する。
トリクス型表示装置の一般的な製造方法を簡潔に説明す
る。先ず工程（Ａ）で、絶縁基板２０１上に半導体薄膜
２０２を成膜し、アイランド状にパタニングする。さら
に、パタニングされた半導体薄膜２０２を被覆する様に
絶縁膜２０３を形成する。次に工程（Ｂ）で、半導体薄
膜２０２の一部をレジスト２０４でマスクし、不純物を
イオン注入し低抵抗化領域２０５を設ける。続いて工程
（Ｃ）で、絶縁膜２０３の上にゲート配線２０６及び補
助配線２０７をパタニング形成する。これらゲート配線
２０６及び補助配線２０７は一般に不純物が高濃度で拡
散された多結晶シリコンからなる。以上により、低抵抗
化領域２０５を第１電極とし補助配線２０７を第２電極
とし、絶縁膜２０３を誘電体とする補助容量Ｃｓが形成
される。さらに工程（Ｄ）に進み、ゲート配線２０６を
マスクとしてセルフアライメントにより不純物を再びイ
オン注入し、半導体薄膜２０２中にソース領域Ｓ及びド
レイン領域Ｄを形成する。これにより薄膜トランジスタ
ＴＦＴが形成される。最後に工程（Ｅ）で、Ｃｓ及びＴ
ＦＴを層間絶縁膜２０８で被覆する。その上に画素電極
２０９及び信号配線２１０をパタニング形成する。画素
電極２０９は層間絶縁膜２０８に開口したコンタクトホ
ールを介してＴＦＴのドレイン領域Ｄに電気接続する。
信号配線２１０は同じく層間絶縁膜２０８に開口したコ
ンタクトホールを介してＴＦＴのソース領域Ｓに電気接
続する。この様にして、アクティブマトリクス型表示装
置の駆動基板となる薄膜半導体装置が完成する。この
後、図示しないが対向電極が形成された対向基板を駆動
基板に接合し、両者の間隙に液晶を注入して、アクティ
ブマトリクス型液晶表示装置が完成する。
【０００５】
【発明が解決しようとする課題】以上図４を参照して説
明した様に、補助容量Ｃｓは薄膜トランジスタＴＦＴに
隣接して同一の半導体薄膜に集積形成される。アイラン
ド状にパタニングされた半導体薄膜の一部を低抵抗化し
て、補助容量Ｃｓの第１電極とする。この上に誘電体と
なる絶縁膜を成膜した後、ゲート配線の形成と同時に補
助配線を形成し、補助容量Ｃｓの第２電極としている。
しかしながら、ゲート配線は薄膜トランジスタのゲート
絶縁膜の信頼性を確保する為、一般に多結晶シリコンが
用いられている。従って、補助配線も同時に多結晶シリ
コンで形成される。しかしながら、多結晶シリコンの電
気抵抗は金属の数十倍に達する。この為、表示装置の高
精細化を図ろうとすると、補助配線の幅が狭くなり抵抗
値が増大するので、補助配線の時定数が大きくなり、表
示特性を損なう原因となっている。
明した様に、補助容量Ｃｓは薄膜トランジスタＴＦＴに
隣接して同一の半導体薄膜に集積形成される。アイラン
ド状にパタニングされた半導体薄膜の一部を低抵抗化し
て、補助容量Ｃｓの第１電極とする。この上に誘電体と
なる絶縁膜を成膜した後、ゲート配線の形成と同時に補
助配線を形成し、補助容量Ｃｓの第２電極としている。
しかしながら、ゲート配線は薄膜トランジスタのゲート
絶縁膜の信頼性を確保する為、一般に多結晶シリコンが
用いられている。従って、補助配線も同時に多結晶シリ
コンで形成される。しかしながら、多結晶シリコンの電
気抵抗は金属の数十倍に達する。この為、表示装置の高
精細化を図ろうとすると、補助配線の幅が狭くなり抵抗
値が増大するので、補助配線の時定数が大きくなり、表
示特性を損なう原因となっている。
【０００６】又、薄膜トランジスタのソース領域及びド
レイン領域はゲート電極をマスクとしたセルフアライメ
ント方式により不純物をイオン注入して形成する。この
為、ソース領域及びドレイン領域の形成はゲート配線の
パタニング後となる。一方、これに先立って半導体薄膜
の一部に高濃度で不純物をイオン注入し低抵抗化領域を
設けて補助容量Ｃｓの第１電極としている。この様に、
従来の工程ではソース領域及びドレイン領域の形成と低
抵抗化領域の形成とでイオン注入工程が二重に行なわれ
ていた。イオン注入工程は比較的長い処理時間を要する
為、これを２回繰り返す事は製造プロセス全体の効率悪
化を招き、スループットが低下する。
レイン領域はゲート電極をマスクとしたセルフアライメ
ント方式により不純物をイオン注入して形成する。この
為、ソース領域及びドレイン領域の形成はゲート配線の
パタニング後となる。一方、これに先立って半導体薄膜
の一部に高濃度で不純物をイオン注入し低抵抗化領域を
設けて補助容量Ｃｓの第１電極としている。この様に、
従来の工程ではソース領域及びドレイン領域の形成と低
抵抗化領域の形成とでイオン注入工程が二重に行なわれ
ていた。イオン注入工程は比較的長い処理時間を要する
為、これを２回繰り返す事は製造プロセス全体の効率悪
化を招き、スループットが低下する。
【０００７】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為、本発明は補助容量の電極構造を改善し
動作特性を安定化した薄膜半導体装置を提供する事を目
的とする。又、補助容量及び薄膜トランジスタの製造プ
ロセスを改善して工程の効率化を図った薄膜半導体装置
の製造方法を提供する事を目的とする。かかる目的を達
成する為に以下の手段を講じた。即ち、本発明にかかる
薄膜半導体装置は基本的な構成として、絶縁基板上に集
積形成された画素電極、これをスイッチング駆動する薄
膜トランジスタ及びこれに接続する補助容量を備えてい
る。前記薄膜トランジスタは、絶縁基板上に成膜された
半導体薄膜を活性領域とし、絶縁膜を介してその上にパ
タニング形成されたゲート電極を有する。これに対し本
発明の特徴事項として、前記補助容量は該半導体薄膜の
一部に該活性領域と隣接して設けた低抵抗化領域を第１
電極とし、絶縁膜を介して該低抵抗化領域の上にパタニ
ング形成された金属又は金属シリサイドからなる補助配
線を第２電極とする。好ましくは、前記ゲート電極は多
結晶シリコンからなる第１層と、該金属又は金属シリサ
イドからなる第２層を重ねた積層構造を有する。
題を解決する為、本発明は補助容量の電極構造を改善し
動作特性を安定化した薄膜半導体装置を提供する事を目
的とする。又、補助容量及び薄膜トランジスタの製造プ
ロセスを改善して工程の効率化を図った薄膜半導体装置
の製造方法を提供する事を目的とする。かかる目的を達
成する為に以下の手段を講じた。即ち、本発明にかかる
薄膜半導体装置は基本的な構成として、絶縁基板上に集
積形成された画素電極、これをスイッチング駆動する薄
膜トランジスタ及びこれに接続する補助容量を備えてい
る。前記薄膜トランジスタは、絶縁基板上に成膜された
半導体薄膜を活性領域とし、絶縁膜を介してその上にパ
タニング形成されたゲート電極を有する。これに対し本
発明の特徴事項として、前記補助容量は該半導体薄膜の
一部に該活性領域と隣接して設けた低抵抗化領域を第１
電極とし、絶縁膜を介して該低抵抗化領域の上にパタニ
ング形成された金属又は金属シリサイドからなる補助配
線を第２電極とする。好ましくは、前記ゲート電極は多
結晶シリコンからなる第１層と、該金属又は金属シリサ
イドからなる第２層を重ねた積層構造を有する。
【０００８】本薄膜半導体装置は以下の工程により製造
される。先ず、絶縁基板上に半導体薄膜を成膜する工程
を行なう。次に、該半導体薄膜を被覆する様に絶縁膜を
形成する工程を行なう。続いて、該絶縁膜の上にゲート
電極をパタニング形成する工程を行なう。さらに、該ゲ
ート電極をマスクとしてセルフアライメントで不純物を
該半導体薄膜にイオン注入しソース領域及びドレイン領
域を設けて薄膜トランジスタを形成すると共に、同時に
不純物がイオン注入された低抵抗化領域を該ドレイン領
域に隣接して設ける工程を行なう。さらに、絶縁膜を介
して該低抵抗化領域の上に金属又は金属シリサイドから
なる補助配線を設けて補助容量を形成する工程を行な
う。最後に、該ドレイン領域に接続して画素電極を設け
る工程を行なう。
される。先ず、絶縁基板上に半導体薄膜を成膜する工程
を行なう。次に、該半導体薄膜を被覆する様に絶縁膜を
形成する工程を行なう。続いて、該絶縁膜の上にゲート
電極をパタニング形成する工程を行なう。さらに、該ゲ
ート電極をマスクとしてセルフアライメントで不純物を
該半導体薄膜にイオン注入しソース領域及びドレイン領
域を設けて薄膜トランジスタを形成すると共に、同時に
不純物がイオン注入された低抵抗化領域を該ドレイン領
域に隣接して設ける工程を行なう。さらに、絶縁膜を介
して該低抵抗化領域の上に金属又は金属シリサイドから
なる補助配線を設けて補助容量を形成する工程を行な
う。最後に、該ドレイン領域に接続して画素電極を設け
る工程を行なう。
【０００９】本発明は薄膜半導体装置だけでなく、これ
を駆動基板として用いた表示装置も包含する。本表示装
置は、画素電極、これをスイッチング駆動する薄膜トラ
ンジスタ及びこれに接続する補助容量が集積形成された
一方の絶縁基板と、少なくとも対向電極が形成された他
方の絶縁基板と、所定の間隙を介して互いに接合した両
絶縁基板の間に保持された電気光学物質とを備えてい
る。前記薄膜トランジスタは絶縁基板上に成膜された半
導体薄膜を活性領域とし、絶縁膜を介してその上にパタ
ニング形成されたゲート電極を有する。これに対し、前
記補助容量は該半導体薄膜の一部に該活性領域と隣接し
て設けた低抵抗化領域を第１電極とし、絶縁膜を介して
該低抵抗化領域の上にパタニング形成された金属又は金
属シリサイドからなる補助配線を第２電極とする。
を駆動基板として用いた表示装置も包含する。本表示装
置は、画素電極、これをスイッチング駆動する薄膜トラ
ンジスタ及びこれに接続する補助容量が集積形成された
一方の絶縁基板と、少なくとも対向電極が形成された他
方の絶縁基板と、所定の間隙を介して互いに接合した両
絶縁基板の間に保持された電気光学物質とを備えてい
る。前記薄膜トランジスタは絶縁基板上に成膜された半
導体薄膜を活性領域とし、絶縁膜を介してその上にパタ
ニング形成されたゲート電極を有する。これに対し、前
記補助容量は該半導体薄膜の一部に該活性領域と隣接し
て設けた低抵抗化領域を第１電極とし、絶縁膜を介して
該低抵抗化領域の上にパタニング形成された金属又は金
属シリサイドからなる補助配線を第２電極とする。
【００１０】
【作用】本発明によれば、補助配線が金属又は金属シリ
サイドの薄膜から構成されている。従来の多結晶シリコ
ンを用いた補助配線に比べ配線抵抗を顕著に小さくでき
る。この為、配線の時定数が下がる分信号の伝達特性が
改善され、結果として表示特性の向上につながる。又、
多結晶シリコンを用いた補助配線に比べ、金属又は金属
シリサイドを用いた補助配線はその膜厚が薄くなる為、
表示装置の駆動基板に用いた場合その平坦性が向上し表
示特性の改善につながる。又、本発明にかかる薄膜半導
体装置の製造方法では、１回の不純物イオン注入処理に
より、薄膜トランジスタのソース領域及びドレイン領域
と補助容量の電極となる低抵抗化領域とを同時に形成し
ている。これにより、不純物のイオン注入処理回数が削
減でき、製造効率の向上が図られる。
サイドの薄膜から構成されている。従来の多結晶シリコ
ンを用いた補助配線に比べ配線抵抗を顕著に小さくでき
る。この為、配線の時定数が下がる分信号の伝達特性が
改善され、結果として表示特性の向上につながる。又、
多結晶シリコンを用いた補助配線に比べ、金属又は金属
シリサイドを用いた補助配線はその膜厚が薄くなる為、
表示装置の駆動基板に用いた場合その平坦性が向上し表
示特性の改善につながる。又、本発明にかかる薄膜半導
体装置の製造方法では、１回の不純物イオン注入処理に
より、薄膜トランジスタのソース領域及びドレイン領域
と補助容量の電極となる低抵抗化領域とを同時に形成し
ている。これにより、不純物のイオン注入処理回数が削
減でき、製造効率の向上が図られる。
【００１１】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は、本発明にかかる薄膜半導体装
置の基本的な構成を示しており、アクティブマトリクス
型表示装置に組み込んだ状態を表わしている。図示する
様に、本薄膜半導体装置は絶縁基板１上に集積形成され
た画素電極２、これをスイッチング駆動する薄膜トラン
ジスタＴＦＴ及びこれに接続する補助容量Ｃｓを備えて
いる。薄膜トランジスタＴＦＴは、絶縁基板１上に成膜
された半導体薄膜３の一部を活性領域として利用する。
個々の活性領域の上には絶縁膜４ａを介してゲート電極
５がパタニング形成されている。これに対し、補助容量
Ｃｓは半導体薄膜３の一部に活性領域と隣接して設けた
低抵抗化領域を第１電極６とする。又、絶縁膜４ｂを介
して低抵抗化領域の上にパタニング形成された金属又は
金属シリサイドからなる補助配線を第２電極７とする。
なお、ＴＦＴのゲート電極５は多結晶シリコンからなる
第１層８と、該金属又は金属シリサイドからなる第２層
７ａを重ねた積層構造を有している。従って、補助容量
Ｃｓの第２電極７とＴＦＴのゲート電極５の第２層７ａ
は同一の金属又は金属シリサイドからなる同一層に属す
る。加えて、補助容量Ｃｓの誘電体となる絶縁膜４ｂと
薄膜トランジスタＴＦＴのゲート絶縁膜４ａも同一層に
属する酸化物もしくは窒化物等から構成される。
詳細に説明する。図１は、本発明にかかる薄膜半導体装
置の基本的な構成を示しており、アクティブマトリクス
型表示装置に組み込んだ状態を表わしている。図示する
様に、本薄膜半導体装置は絶縁基板１上に集積形成され
た画素電極２、これをスイッチング駆動する薄膜トラン
ジスタＴＦＴ及びこれに接続する補助容量Ｃｓを備えて
いる。薄膜トランジスタＴＦＴは、絶縁基板１上に成膜
された半導体薄膜３の一部を活性領域として利用する。
個々の活性領域の上には絶縁膜４ａを介してゲート電極
５がパタニング形成されている。これに対し、補助容量
Ｃｓは半導体薄膜３の一部に活性領域と隣接して設けた
低抵抗化領域を第１電極６とする。又、絶縁膜４ｂを介
して低抵抗化領域の上にパタニング形成された金属又は
金属シリサイドからなる補助配線を第２電極７とする。
なお、ＴＦＴのゲート電極５は多結晶シリコンからなる
第１層８と、該金属又は金属シリサイドからなる第２層
７ａを重ねた積層構造を有している。従って、補助容量
Ｃｓの第２電極７とＴＦＴのゲート電極５の第２層７ａ
は同一の金属又は金属シリサイドからなる同一層に属す
る。加えて、補助容量Ｃｓの誘電体となる絶縁膜４ｂと
薄膜トランジスタＴＦＴのゲート絶縁膜４ａも同一層に
属する酸化物もしくは窒化物等から構成される。
【００１２】補助容量Ｃｓ及び薄膜トランジスタＴＦＴ
は層間絶縁膜９により被覆されている。その上には前述
した画素電極２と信号配線１０がパタニング形成されて
いる。画素電極２は層間絶縁膜９に開口したコンタクト
ホールを介してＴＦＴのドレイン領域Ｄに電気接続して
いる。一方、信号配線１０は同じく層間絶縁膜９に開口
したコンタクトホールを介してＴＦＴのソース領域Ｓに
電気接続している。これらのドレイン領域Ｄ及びソース
領域Ｓは活性領域の一部を構成している。以上の構成を
有する薄膜半導体装置はアクティブマトリクス型表示装
置の駆動基板として用いられる。即ち、一方の絶縁基板
１には所定の間隙を介して他方の絶縁基板１１が接合さ
れている。この絶縁基板１１の内面には対向電極１２が
予め全面的に形成されている。両基板１，１１の間隙に
は液晶１３等の電気光学物質が保持されており、アクテ
ィブマトリクス型表示装置を構成している。
は層間絶縁膜９により被覆されている。その上には前述
した画素電極２と信号配線１０がパタニング形成されて
いる。画素電極２は層間絶縁膜９に開口したコンタクト
ホールを介してＴＦＴのドレイン領域Ｄに電気接続して
いる。一方、信号配線１０は同じく層間絶縁膜９に開口
したコンタクトホールを介してＴＦＴのソース領域Ｓに
電気接続している。これらのドレイン領域Ｄ及びソース
領域Ｓは活性領域の一部を構成している。以上の構成を
有する薄膜半導体装置はアクティブマトリクス型表示装
置の駆動基板として用いられる。即ち、一方の絶縁基板
１には所定の間隙を介して他方の絶縁基板１１が接合さ
れている。この絶縁基板１１の内面には対向電極１２が
予め全面的に形成されている。両基板１，１１の間隙に
は液晶１３等の電気光学物質が保持されており、アクテ
ィブマトリクス型表示装置を構成している。
【００１３】本発明の特徴事項として、補助容量Ｃｓの
第２電極７（補助配線）は、前述した様に金属又は金属
シリサイドからなる。金属材料としては例えば抵抗値が
比較的低いアルミニウムを用いる事ができる。これに代
えて、モリブデン、チタン、タングステン、クロム、ニ
ッケル、タンタル及びこれらの合金から選択された１種
の材料からなる単一金属膜を用いても良い。合金として
は例えばシリサイドを用いる事ができる。さらには、補
助配線としてアルミニウム、モリブデン、チタン、タン
グステン、クロム、ニッケル、タンタル及びこれらの合
金から選択された複数の材料からなる多重金属膜を用い
ても良い。
第２電極７（補助配線）は、前述した様に金属又は金属
シリサイドからなる。金属材料としては例えば抵抗値が
比較的低いアルミニウムを用いる事ができる。これに代
えて、モリブデン、チタン、タングステン、クロム、ニ
ッケル、タンタル及びこれらの合金から選択された１種
の材料からなる単一金属膜を用いても良い。合金として
は例えばシリサイドを用いる事ができる。さらには、補
助配線としてアルミニウム、モリブデン、チタン、タン
グステン、クロム、ニッケル、タンタル及びこれらの合
金から選択された複数の材料からなる多重金属膜を用い
ても良い。
【００１４】本発明の他の特徴事項として、ゲート電極
５は多結晶シリコンからなる第１層８と金属又は金属シ
リサイドからなる第２層７ａを重ねた積層構造を有す
る。下側の多結晶シリコンからなる第１層８は細線パタ
ンとしての物理的連続性を確保する為に十分な層厚を有
している。一方金属又は金属シリサイドからなる第２層
７ａは積層構造の表面抵抗低減化に寄与すると共に、細
線パタンの表面変異を生じない程度に薄く重ねられてい
る。例えば上側の第２層としてアルミニウムを成膜する
事により配線表面抵抗を顕著に下げる事が可能になる。
上側の第２層は表面抵抗の低減化を目的とする為、必ず
しも下側の第１層に沿って連続的に形成する必要はな
い。不連続であっても表面抵抗を実質的に下げる事が可
能である。特にアルミニウム等からなる金属薄膜を分割
化して不連続にした場合にはヒロックの発生を効果的に
抑制する事ができる。
５は多結晶シリコンからなる第１層８と金属又は金属シ
リサイドからなる第２層７ａを重ねた積層構造を有す
る。下側の多結晶シリコンからなる第１層８は細線パタ
ンとしての物理的連続性を確保する為に十分な層厚を有
している。一方金属又は金属シリサイドからなる第２層
７ａは積層構造の表面抵抗低減化に寄与すると共に、細
線パタンの表面変異を生じない程度に薄く重ねられてい
る。例えば上側の第２層としてアルミニウムを成膜する
事により配線表面抵抗を顕著に下げる事が可能になる。
上側の第２層は表面抵抗の低減化を目的とする為、必ず
しも下側の第１層に沿って連続的に形成する必要はな
い。不連続であっても表面抵抗を実質的に下げる事が可
能である。特にアルミニウム等からなる金属薄膜を分割
化して不連続にした場合にはヒロックの発生を効果的に
抑制する事ができる。
【００１５】次に、図２を参照して本発明にかかる薄膜
半導体装置の製造方法を詳細に説明する。先ず工程
（Ａ）で、ガラスもしくは石英等からなる透明な絶縁基
板１の上に半導体薄膜３を成膜する。例えば、多結晶シ
リコン等からなる半導体薄膜をＣＶＤ法で成膜し、必要
に応じてレーザアニール等により結晶化を図る。この半
導体薄膜３は島状にパタニングされ、トランジスタの活
性領域になる部分とこれに隣接する領域とが設けられ
る。さらに、半導体薄膜３を被覆する様に絶縁膜４を形
成する。例えば、ＬＰＣＶＤ法を用いてシリコンの高温
酸化物（ＨＴＯ）を成膜し絶縁膜４とする。その一部は
ＴＦＴのゲート絶縁膜となり、他の部分は補助容量の誘
電体になる。場合によっては、薄膜トランジスタ及び補
助容量の信頼性を高める為、絶縁膜４として酸化物と窒
化物と酸化物を３層に重ねたＯＮＯ構造を採用しても良
い。
半導体装置の製造方法を詳細に説明する。先ず工程
（Ａ）で、ガラスもしくは石英等からなる透明な絶縁基
板１の上に半導体薄膜３を成膜する。例えば、多結晶シ
リコン等からなる半導体薄膜をＣＶＤ法で成膜し、必要
に応じてレーザアニール等により結晶化を図る。この半
導体薄膜３は島状にパタニングされ、トランジスタの活
性領域になる部分とこれに隣接する領域とが設けられ
る。さらに、半導体薄膜３を被覆する様に絶縁膜４を形
成する。例えば、ＬＰＣＶＤ法を用いてシリコンの高温
酸化物（ＨＴＯ）を成膜し絶縁膜４とする。その一部は
ＴＦＴのゲート絶縁膜となり、他の部分は補助容量の誘
電体になる。場合によっては、薄膜トランジスタ及び補
助容量の信頼性を高める為、絶縁膜４として酸化物と窒
化物と酸化物を３層に重ねたＯＮＯ構造を採用しても良
い。
【００１６】次に工程（Ｂ）に進み、半導体薄膜３の活
性領域の上に絶縁膜４を介してゲート電極の第１層８を
パタニング形成する。この第１層８は例えば多結晶シリ
コンをパタニングして得られる。
性領域の上に絶縁膜４を介してゲート電極の第１層８を
パタニング形成する。この第１層８は例えば多結晶シリ
コンをパタニングして得られる。
【００１７】次に工程（Ｃ）を行ない、ゲート電極の第
１層８をマスクとしてセルフアライメントで不純物を半
導体薄膜３にイオン注入し、活性領域中にソース領域Ｓ
及びドレイン領域Ｄを設けて薄膜トランジスタＴＦＴを
形成する。同時に、隣接領域にも不純物がイオン注入さ
れ、低抵抗化領域となる。この低抵抗化領域は補助容量
の第１電極６になる。具体的には、不純物として例えば
砒素を１０15／cm2 程度のドーズ量でイオン注入する。
これにより、Ｎチャネル型のＴＦＴが得られる。又、絶
縁膜４を介して隣接領域にも十分な量の不純物が導入さ
れる。この後、１０００℃程度の熱処理を行なう事によ
り、イオン注入された不純物が活性化し十分に高い導電
率を有する低抵抗化領域が得られる。この様に、本発明
では１回の不純物イオン注入処理により、ＴＦＴのソー
ス領域Ｓ及びドレイン領域ＤとＣｓの低抵抗化領域とを
同時に形成できる。又、イオン注入処理を行なうに当た
ってレジスト等で何等マスクを設ける必要がない為、フ
ォトリソグラフィ工程やレジスト除去工程を行なう必要
がない。従って、従来に比べ製造効率が大幅に改善され
る。
１層８をマスクとしてセルフアライメントで不純物を半
導体薄膜３にイオン注入し、活性領域中にソース領域Ｓ
及びドレイン領域Ｄを設けて薄膜トランジスタＴＦＴを
形成する。同時に、隣接領域にも不純物がイオン注入さ
れ、低抵抗化領域となる。この低抵抗化領域は補助容量
の第１電極６になる。具体的には、不純物として例えば
砒素を１０15／cm2 程度のドーズ量でイオン注入する。
これにより、Ｎチャネル型のＴＦＴが得られる。又、絶
縁膜４を介して隣接領域にも十分な量の不純物が導入さ
れる。この後、１０００℃程度の熱処理を行なう事によ
り、イオン注入された不純物が活性化し十分に高い導電
率を有する低抵抗化領域が得られる。この様に、本発明
では１回の不純物イオン注入処理により、ＴＦＴのソー
ス領域Ｓ及びドレイン領域ＤとＣｓの低抵抗化領域とを
同時に形成できる。又、イオン注入処理を行なうに当た
ってレジスト等で何等マスクを設ける必要がない為、フ
ォトリソグラフィ工程やレジスト除去工程を行なう必要
がない。従って、従来に比べ製造効率が大幅に改善され
る。
【００１８】次に工程（Ｄ）に進み、絶縁膜４を介して
低抵抗化領域の上に金属又は金属シリサイドからなる補
助配線を第２電極７として設け、補助容量Ｃｓを完成さ
せる。例えば、５０nmの厚みでアルミニウムをスパッタ
リングにより成膜し、所定の形状にパタニングして第２
電極７（補助配線）に加工する。この時同時に、ゲート
電極第１層８の上に同じくアルミニウム等からなる第２
層７ａを形成する。これにより、積層構造を有するゲー
ト電極５が得られる。この様にして得られた補助配線や
ゲート配線のシート抵抗は１Ω／□程度であり、従来の
多結晶シリコンからなる補助配線やゲート配線のシート
抵抗に比べ、約１／３０であった。この低抵抗化された
配線の電気特性を調べる為、試験を行なった。補助配線
の一端に印加したパルス幅２０μs の矩形波の立上がり
遅延を他端で測定したところ、従来が４μs であったの
に対し、本発明では１５０nsに減少した。
低抵抗化領域の上に金属又は金属シリサイドからなる補
助配線を第２電極７として設け、補助容量Ｃｓを完成さ
せる。例えば、５０nmの厚みでアルミニウムをスパッタ
リングにより成膜し、所定の形状にパタニングして第２
電極７（補助配線）に加工する。この時同時に、ゲート
電極第１層８の上に同じくアルミニウム等からなる第２
層７ａを形成する。これにより、積層構造を有するゲー
ト電極５が得られる。この様にして得られた補助配線や
ゲート配線のシート抵抗は１Ω／□程度であり、従来の
多結晶シリコンからなる補助配線やゲート配線のシート
抵抗に比べ、約１／３０であった。この低抵抗化された
配線の電気特性を調べる為、試験を行なった。補助配線
の一端に印加したパルス幅２０μs の矩形波の立上がり
遅延を他端で測定したところ、従来が４μs であったの
に対し、本発明では１５０nsに減少した。
【００１９】最後に工程（Ｅ）を行ない、補助容量Ｃｓ
及び薄膜トランジスタＴＦＴをＰＳＧ等からなる層間絶
縁膜９で被覆する。その上にＩＴＯ等からなる画素電極
２及びアルミニウム等からなる信号配線１０をパタニン
グ形成する。層間絶縁膜９には予め選択的エッチングに
よりコンタクトホールが開口しており、画素電極２はド
レイン領域Ｄに電気接続し、信号配線１０はソース領域
Ｓに電気接続する。
及び薄膜トランジスタＴＦＴをＰＳＧ等からなる層間絶
縁膜９で被覆する。その上にＩＴＯ等からなる画素電極
２及びアルミニウム等からなる信号配線１０をパタニン
グ形成する。層間絶縁膜９には予め選択的エッチングに
よりコンタクトホールが開口しており、画素電極２はド
レイン領域Ｄに電気接続し、信号配線１０はソース領域
Ｓに電気接続する。
【００２０】
【発明の効果】以上説明した様に、本発明によれば、補
助配線を金属又は金属シリサイドで構成する事により、
配線の低抵抗化が可能になり電気特性が改善され、ひい
ては表示特性の向上が可能になる。又、従来の多結晶シ
リコンを用いた補助配線に比べ金属薄膜からなる補助配
線はその膜厚が薄くなる為、薄膜半導体装置を表示装置
の駆動基板として用いた場合その平坦性が向上する。
又、本発明の製造方法によれば、容量電極へのイオン注
入とソース領域及びドレイン領域へのイオン注入とを同
時に行なう事が可能になり、処理回数が少なくなる分製
造効率の向上が図れるという効果がある。
助配線を金属又は金属シリサイドで構成する事により、
配線の低抵抗化が可能になり電気特性が改善され、ひい
ては表示特性の向上が可能になる。又、従来の多結晶シ
リコンを用いた補助配線に比べ金属薄膜からなる補助配
線はその膜厚が薄くなる為、薄膜半導体装置を表示装置
の駆動基板として用いた場合その平坦性が向上する。
又、本発明の製造方法によれば、容量電極へのイオン注
入とソース領域及びドレイン領域へのイオン注入とを同
時に行なう事が可能になり、処理回数が少なくなる分製
造効率の向上が図れるという効果がある。
【図１】本発明にかかる薄膜半導体装置を駆動基板とし
て組み込んだアクティブマトリクス型表示装置の一例を
示す部分断面図である。
て組み込んだアクティブマトリクス型表示装置の一例を
示す部分断面図である。
【図２】図１に示した薄膜半導体装置の製造方法を示す
工程図である。
工程図である。
【図３】従来のアクティブマトリクス型表示装置の一般
的な構成を示す等価回路図である。
的な構成を示す等価回路図である。
【図４】従来の薄膜半導体装置の製造方法の一例を示す
工程図である。
工程図である。
１ 絶縁基板 ２ 画素電極 ３ 半導体薄膜 ４ 絶縁膜 ５ ゲート電極 ６ 第１電極 ７ 第２電極 ９ 層間絶縁膜 １０ 信号配線 １１ 絶縁基板 １２ 対向電極 １３ 液晶
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ａ Ｈ０１Ｌ 29/78 ６１７ Ｌ
Claims (4)
- 【請求項１】 絶縁基板上に集積形成された画素電極、
これをスイッチング駆動する薄膜トランジスタ及びこれ
に接続する補助容量を備えた薄膜半導体装置であって、 前記薄膜トランジスタは、絶縁基板上に成膜された半導
体薄膜を活性領域とし、絶縁膜を介してその上にパタニ
ング形成されたゲート電極を有する一方、 前記補助容量は、該半導体薄膜の一部に該活性領域と隣
接して設けた低抵抗化領域を第１電極とし、絶縁膜を介
して該低抵抗化領域の上にパタニング形成された金属又
は金属シリサイドからなる補助配線を第２電極とする事
を特徴とする薄膜半導体装置。 - 【請求項２】 前記ゲート電極は、多結晶シリコンから
なる第１層と、該金属又は金属シリサイドからなる第２
層を重ねた積層構造を有する事を特徴とする請求項１記
載の薄膜半導体装置。 - 【請求項３】 絶縁基板上に半導体薄膜を成膜する工程
と、 該半導体薄膜を被覆する様に絶縁膜を形成する工程と、 該絶縁膜の上にゲート電極をパタニング形成する工程
と、 該ゲート電極をマスクとしてセルフアライメントで不純
物を該半導体薄膜にイオン注入しソース領域及びドレイ
ン領域を設けて薄膜トランジスタを形成すると共に、同
時に不純物がイオン注入された低抵抗化領域を該ドレイ
ン領域に隣接して設ける工程と、 絶縁膜を介して該低抵抗化領域の上に金属又は金属シリ
サイドからなる補助配線を設けて補助容量を形成する工
程と、 該ドレイン領域に接続して画素電極を設ける工程とを行
なう薄膜半導体装置の製造方法。 - 【請求項４】 画素電極、これをスイッチング駆動する
薄膜トランジスタ及びこれに接続する補助容量が集積形
成された一方の絶縁基板と、少なくとも対向電極が形成
された他方の絶縁基板と、所定の間隙を介して互いに接
合した両絶縁基板の間に保持された電気光学物質とを備
えた表示装置であって、 前記薄膜トランジスタは、絶縁基板上に成膜された半導
体薄膜を活性領域とし、絶縁膜を介してその上にパタニ
ング形成されたゲート電極を有する一方、 前記補助容量は、該半導体薄膜の一部に該活性領域と隣
接して設けた低抵抗化領域を第１電極とし、絶縁膜を介
して該低抵抗化領域の上にパタニング形成された金属又
は金属シリサイドからなる補助配線を第２電極とする事
を特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3616495A JPH08213626A (ja) | 1995-01-31 | 1995-01-31 | 薄膜半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3616495A JPH08213626A (ja) | 1995-01-31 | 1995-01-31 | 薄膜半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213626A true JPH08213626A (ja) | 1996-08-20 |
Family
ID=12462133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3616495A Pending JPH08213626A (ja) | 1995-01-31 | 1995-01-31 | 薄膜半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08213626A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0926600A (ja) * | 1995-07-13 | 1997-01-28 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH1096956A (ja) * | 1996-09-24 | 1998-04-14 | Toshiba Corp | 液晶表示装置及びその製造方法 |
| WO2005018006A1 (ja) * | 2003-08-18 | 2005-02-24 | Toshiba Matsushita Display Technology Co., Ltd. | アレイ基板、液晶表示装置およびアレイ基板の製造方法 |
| JP2005285978A (ja) * | 2004-03-29 | 2005-10-13 | Sony Corp | 表示装置およびその製造方法 |
| JP2009295966A (ja) * | 2008-06-09 | 2009-12-17 | Samsung Mobile Display Co Ltd | キャパシタ及び薄膜トランジスタを有する基板、これを具備した平板ディスプレイ装置及び該キャパシタ及び薄膜トランジスタを有する基板の製造方法 |
| JP2010177223A (ja) * | 2009-01-27 | 2010-08-12 | Videocon Global Ltd | 液晶表示装置及びその製造方法 |
| WO2013183495A1 (ja) * | 2012-06-08 | 2013-12-12 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2014209243A (ja) * | 1999-08-31 | 2014-11-06 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
| JP2018113370A (ja) * | 2017-01-12 | 2018-07-19 | 株式会社Ｊｏｌｅｄ | 半導体装置、表示装置および電子機器 |
-
1995
- 1995-01-31 JP JP3616495A patent/JPH08213626A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0926600A (ja) * | 1995-07-13 | 1997-01-28 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH1096956A (ja) * | 1996-09-24 | 1998-04-14 | Toshiba Corp | 液晶表示装置及びその製造方法 |
| JP2014209243A (ja) * | 1999-08-31 | 2014-11-06 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
| WO2005018006A1 (ja) * | 2003-08-18 | 2005-02-24 | Toshiba Matsushita Display Technology Co., Ltd. | アレイ基板、液晶表示装置およびアレイ基板の製造方法 |
| JP2005064337A (ja) * | 2003-08-18 | 2005-03-10 | Toshiba Matsushita Display Technology Co Ltd | アレイ基板、液晶表示装置およびアレイ基板の製造方法 |
| JP2005285978A (ja) * | 2004-03-29 | 2005-10-13 | Sony Corp | 表示装置およびその製造方法 |
| JP4631300B2 (ja) * | 2004-03-29 | 2011-02-16 | ソニー株式会社 | 表示装置の製造方法 |
| JP2009295966A (ja) * | 2008-06-09 | 2009-12-17 | Samsung Mobile Display Co Ltd | キャパシタ及び薄膜トランジスタを有する基板、これを具備した平板ディスプレイ装置及び該キャパシタ及び薄膜トランジスタを有する基板の製造方法 |
| JP2010177223A (ja) * | 2009-01-27 | 2010-08-12 | Videocon Global Ltd | 液晶表示装置及びその製造方法 |
| WO2013183495A1 (ja) * | 2012-06-08 | 2013-12-12 | シャープ株式会社 | 半導体装置およびその製造方法 |
| US9305939B2 (en) | 2012-06-08 | 2016-04-05 | Sharp Kabushiki Kaisha | Semiconductor device with oxide layer as transparent electrode |
| JP2018113370A (ja) * | 2017-01-12 | 2018-07-19 | 株式会社Ｊｏｌｅｄ | 半導体装置、表示装置および電子機器 |
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