JP2009295966A - キャパシタ及び薄膜トランジスタを有する基板、これを具備した平板ディスプレイ装置及び該キャパシタ及び薄膜トランジスタを有する基板の製造方法 - Google Patents
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Abstract
【課題】製造工程を単純化させて製造コストを低減できるキャパシタ及び薄膜トランジスタを有する基板、これを具備した平板ディスプレイ装置及び該キャパシタ及び薄膜トランジスタを有する基板の製造方法を提供する。
【解決手段】（ｉ）同一層に配された、半導体層、及びドーピングされた半導体層から形成されて導電性を有する第１キャパシタ電極、（ｉｉ）半導体層及び第１キャパシタ電極を覆う絶縁膜、（ｉｉｉ）絶縁膜上に配された、前記半導体層の一部領域に対応するゲート電極、及び第１キャパシタ電極に対応する第２キャパシタ電極を具備し、ゲート電極の厚さは、第２キャパシタ電極の厚さより厚いことを特徴とするキャパシタ及び薄膜トランジスタを有する基板、これを具備した平板ディスプレイ装置及び該キャパシタ及び薄膜トランジスタを有する基板の製造方法である。
【選択図】図２Ｂ
【解決手段】（ｉ）同一層に配された、半導体層、及びドーピングされた半導体層から形成されて導電性を有する第１キャパシタ電極、（ｉｉ）半導体層及び第１キャパシタ電極を覆う絶縁膜、（ｉｉｉ）絶縁膜上に配された、前記半導体層の一部領域に対応するゲート電極、及び第１キャパシタ電極に対応する第２キャパシタ電極を具備し、ゲート電極の厚さは、第２キャパシタ電極の厚さより厚いことを特徴とするキャパシタ及び薄膜トランジスタを有する基板、これを具備した平板ディスプレイ装置及び該キャパシタ及び薄膜トランジスタを有する基板の製造方法である。
【選択図】図２Ｂ
Description
本発明は、キャパシタ及び薄膜トランジスタを有する基板、これを具備した平板ディスプレイ装置及び該キャパシタ及び薄膜トランジスタを有する基板の製造方法に係り、さらに詳細には、製造工程を単純化させて製造コストを低減できるキャパシタ及び薄膜トランジスタを有する基板、これを具備した平板ディスプレイ装置及び該キャパシタ及び薄膜トランジスタを有する基板の製造方法に関する。
一般的に、キャパシタ及び薄膜トランジスタを有する基板は、キャパシタ及び薄膜トランジスタが形成された基板を意味し、画素（副画素）の作動を各画素（副画素）に電気的に連結された薄膜トランジスタで制御する、いわゆる能動駆動型平板ディスプレイ装置の具現に使われる。
図１Ａないし図１Ｆは、従来のキャパシタ及び薄膜トランジスタを有する基板の製造工程を概略的に図示する断面図である。図面を参照すれば、まず、図１Ａに図示されたように、基板１０上にバッファ層１２を形成し、バッファ層１２上にパターニングされた半導体層２２ａ，３２ａを形成する。その後、図１Ｂに図示されたように、後に薄膜トランジスタ用半導体層２２ａになる部分をフォトレジスト１４で覆った後、図１Ｃに図示されたように、イオンドーピングを実施し、第１キャパシタ電極用半導体層３２ａに導電性を有させて第１キャパシタ電極３２にする。その後、フォトレジスト１４を除去し、薄膜トランジスタ用半導体層２２ａと第１キャパシタ電極３２とを覆う絶縁膜１６を形成した後、図１Ｄに図示されたように、薄膜トランジスタ用半導体層２２ａの上部にゲート電極２４を形成し、第１キャパシタ電極３２の上部に第２キャパシタ電極３４を形成する。その後、図１Ｅに図示されたように、ゲート電極２４をブロッキング層として利用し、薄膜トランジスタ用半導体層２２ａのゲート電極２４に対応する部分以外の領域をドーピングし、チャンネル領域２２ｂとソース／ドレイン領域２２ｃとを有する半導体層２２を形成する。
その後、ゲート電極２４と第２キャパシタ電極３４とを覆う層間絶縁膜１７を形成し、半導体層２２のソース／ドレイン領域２２ｃが露出されるように、絶縁膜１６と層間絶縁膜１７とにコンタクトホールを形成した後でソース／ドレイン電極２６を形成することによって、キャパシタ３０と薄膜トランジスタ２０とを有する基板を完成する。
しかし、かような従来のキャパシタ及び薄膜トランジスタを有する基板製造工程によれば、第１キャパシタ電極３２を形成するために、薄膜トランジスタ用半導体層２２ａを覆うフォトレジストを形成し、その後、該フォトレジストを除去する工程を経ねばならず、また、第１キャパシタ電極３２を形成するときのイオンドーピング工程や、半導体層２２のソース／ドレイン領域２２ｃを形成するときのイオンドーピング工程など、複数回のドーピング工程を経ねばならないなど、工程が複雑であり、かつフォトレジストなどの製造に必要な物質が増加し、製造コストが増加するという問題点があった。
本発明は、前記のような問題点を含めてさまざまな問題点を解決するためのものであり、製造工程を単純化させて製造コストを低減できるキャパシタ及び薄膜トランジスタを有する基板、これを具備した平板ディスプレイ装置及び該キャパシタ及び薄膜トランジスタを有する基板の製造方法を提供することを目的とする。
本発明は、（ｉ）同一層に配された、半導体層、及びドーピングされた半導体層から形成されて導電性を有する第１キャパシタ電極、（ｉｉ）前記半導体層及び前記第１キャパシタ電極を覆う絶縁膜、（ｉｉｉ）前記絶縁膜上に配された、前記半導体層の一部領域に対応するゲート電極、及び前記第１キャパシタ電極に対応する第２キャパシタ電極を具備し、前記ゲート電極の厚さは、前記第２キャパシタ電極の厚さより厚いことを特徴とするキャパシタ及び薄膜トランジスタを有する基板を提供する。
かような本発明の他の特徴によれば、前記半導体層の前記ゲート電極に対応しない部分は、前記第１キャパシタ電極を形成するドーピングされた半導体層と同じドーパントでドーピングされたものとすることができる。
本発明のさらに他の特徴によれば、前記半導体層の前記ゲート電極に対応しない部分のドーピング濃度は、前記第１キャパシタ電極のドーピング濃度より濃いものとすることができる。
かような本発明の他の特徴によれば、前記半導体層の前記ゲート電極に対応しない部分は、前記第１キャパシタ電極を形成するドーピングされた半導体層と同じドーパントでドーピングされたものとすることができる。
本発明のさらに他の特徴によれば、前記半導体層の前記ゲート電極に対応しない部分のドーピング濃度は、前記第１キャパシタ電極のドーピング濃度より濃いものとすることができる。
本発明はまた、（ｉ）同一層に配された、半導体層、及びドーピングされた半導体層から形成されて導電性を有する第１キャパシタ電極、（ｉｉ）前記半導体層及び前記第１キャパシタ電極を覆う絶縁膜と、（ｉｉｉ）前記絶縁膜上に配された、前記半導体層の一部領域に対応する第１導電層と前記第１導電層上に配された第２導電層とを有するゲート電極と、前記絶縁膜上に配された、前記第１キャパシタ電極に対応する第２キャパシタ電極とを具備し、前記ゲート電極の厚さは、前記第２キャパシタ電極の厚さより厚いことを特徴とするキャパシタ及び薄膜トランジスタを有する基板を提供する。
かような本発明の他の特徴によれば、前記第１導電層と前記第２キャパシタ電極との厚さは、同じであるものとすることができる。
かような本発明の他の特徴によれば、前記第１導電層と前記第２キャパシタ電極との厚さは、同じであるものとすることができる。
本発明のさらに他の特徴によれば、前記半導体層の前記ゲート電極に対応しない部分は、前記第１キャパシタ電極を形成するドーピングされた半導体層と同じドーパントでドーピングされたものとすることができる。
本発明のさらに他の特徴によれば、前記半導体層の前記ゲート電極に対応しない部分のドーピング濃度は、前記第１キャパシタ電極のドーピング濃度より濃いものとすることができる。
本発明はまた、前記のようなキャパシタ及び薄膜トランジスタを有する基板と、該キャパシタ及び薄膜トランジスタを有する基板の半導体層にコンタクトするソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極のうち、少なくともいずれか一つに電気的に連結された発光素子とを具備することを特徴とする平板ディスプレイ装置を提供する。
本発明のさらに他の特徴によれば、前記半導体層の前記ゲート電極に対応しない部分のドーピング濃度は、前記第１キャパシタ電極のドーピング濃度より濃いものとすることができる。
本発明はまた、前記のようなキャパシタ及び薄膜トランジスタを有する基板と、該キャパシタ及び薄膜トランジスタを有する基板の半導体層にコンタクトするソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極のうち、少なくともいずれか一つに電気的に連結された発光素子とを具備することを特徴とする平板ディスプレイ装置を提供する。
本発明はまた、（ａ）同一層に薄膜トランジスタ用半導体層と、第１キャパシタ電極用半導体層とを形成する段階と、（ｂ）前記半導体層を覆うように絶縁膜を形成する段階と、（ｃ）前記絶縁膜上に、前記薄膜トランジスタ用半導体層の一部領域に対応するゲート電極と、前記第１キャパシタ電極用半導体層に対応する第２キャパシタ電極とを形成するが、前記ゲート電極の厚さが前記第２キャパシタ電極の厚さより厚いように形成する段階と、（ｄ）前記絶縁膜を通過し、前記第１キャパシタ電極用半導体層をドーピングすることによって、前記第１キャパシタ電極用半導体層に導電性を有させる段階とを含むことを特徴とするキャパシタ及び薄膜トランジスタを有する基板の製造方法を提供する。
かような本発明の他の特徴によれば、前記（ｃ）段階は、ハーフトーンマスクを利用し、前記ゲート電極と前記第２キャパシタ電極とを同時に形成する段階であるものとすることができる。ハーフトーンマスクは一つの領域での透過率と他の領域での透過率が相異なっているマスクである。このようなハーフトーンマスクを利用して一つの層を形成すれば、形成された層において、一つの領域での厚さが他の領域での厚さとは相異なるようにできる。したがって、ゲート電極１２４と第２キャパシタ電極１３４とを同時に形成するとき、ハーフトーンマスクを利用して、ゲート電極１２４を第２キャパシタ電極１３４より厚く形成することができる。
本発明のさらに他の特徴によれば、前記（ｃ）段階は、前記絶縁膜上に、前記薄膜トランジスタ用半導体層の一部領域に対応する第１導電層と前記第１導電層上に配された第２導電層とを有するゲート電極と、前記第１キャパシタ電極用半導体層に対応する第２キャパシタ電極とを形成する段階であるものとすることができる。
本発明のさらに他の特徴によれば、前記（ｃ）段階は、前記絶縁膜上に、前記薄膜トランジスタ用半導体層の一部領域に対応する第１導電層と前記第１導電層上に配された第２導電層とを有するゲート電極と、前記第１キャパシタ電極用半導体層に対応する第２キャパシタ電極とを形成する段階であるものとすることができる。
本発明のさらに他の特徴によれば、前記（ｃ）段階は、（ｃ１）前記絶縁膜上に、前記薄膜トランジスタ用半導体層の一部領域に対応する第１導電層と前記第１キャパシタ電極用半導体層に対応する第２キャパシタ電極とを同じ厚さに形成する段階と、（ｃ２）前記第１導電層上に第２導電層を形成し、前記第１導電層と前記第２導電層とを有するゲート電極を形成する段階とを含むものとすることができる。
本発明のさらに他の特徴によれば、前記（ｄ）段階は、前記第１キャパシタ電極用半導体層をドーピングすること以外に、前記薄膜トランジスタ用半導体層の前記ゲート電極に対応しない部分を同時にドーピングする段階であるものとすることができる。
本発明のさらに他の特徴によれば、前記（ｄ）段階は、前記薄膜トランジスタ用半導体層の前記ゲート電極に対応しない部分のドーピング濃度が、前記第１キャパシタ電極用半導体層のドーピング濃度より濃くドーピングする段階であるものとすることができる。
本発明のさらに他の特徴によれば、前記（ｄ）段階は、前記第１キャパシタ電極用半導体層をドーピングすること以外に、前記薄膜トランジスタ用半導体層の前記ゲート電極に対応しない部分を同時にドーピングする段階であるものとすることができる。
本発明のさらに他の特徴によれば、前記（ｄ）段階は、前記薄膜トランジスタ用半導体層の前記ゲート電極に対応しない部分のドーピング濃度が、前記第１キャパシタ電極用半導体層のドーピング濃度より濃くドーピングする段階であるものとすることができる。
本発明のキャパシタ及び薄膜トランジスタを有する基板、これを具備した平板ディスプレイ装置及び該キャパシタ及び薄膜トランジスタを有する基板の製造方法によれば、製造工程を単純化させて製造コストを画期的に低減できる。
以下、添付された図面を参照しつつ、本発明の実施形態について詳細に説明すれば、次の通りである。
図２Ａないし図２Ｄは、本発明の一実施形態によるキャパシタ及び薄膜トランジスタを有する基板の製造工程を概略的に図示する断面図である。
まず、図２Ａに図示されたように、基板１１０上にバッファ層１１２を形成し、このバッファ層１１２上に薄膜トランジスタ用半導体層１２２ａと第１キャパシタ電極用半導体層１３２ａとを形成する。バッファ層１１２は、必要によって形成できるものであり、バッファ層１１２なしに基板１１０上に、直接薄膜トランジスタ用半導体層１２２ａと第１キャパシタ電極用半導体層１３２ａとを形成することもできる。もちろん、必要によっては、バッファ層１１２以外の他の層、またはバッファ層１１２と他の層とを共に形成し、その上部に、薄膜トランジスタ用半導体層１２２ａと第１キャパシタ電極用半導体層１３２ａとを形成することもできる。
図２Ａないし図２Ｄは、本発明の一実施形態によるキャパシタ及び薄膜トランジスタを有する基板の製造工程を概略的に図示する断面図である。
まず、図２Ａに図示されたように、基板１１０上にバッファ層１１２を形成し、このバッファ層１１２上に薄膜トランジスタ用半導体層１２２ａと第１キャパシタ電極用半導体層１３２ａとを形成する。バッファ層１１２は、必要によって形成できるものであり、バッファ層１１２なしに基板１１０上に、直接薄膜トランジスタ用半導体層１２２ａと第１キャパシタ電極用半導体層１３２ａとを形成することもできる。もちろん、必要によっては、バッファ層１１２以外の他の層、またはバッファ層１１２と他の層とを共に形成し、その上部に、薄膜トランジスタ用半導体層１２２ａと第１キャパシタ電極用半導体層１３２ａとを形成することもできる。
基板１１０としては、ガラス材基板だけではなく、アクリルのような多様なプラスチック材基板を使用することができ、さらに金属板を使用することもできる。バッファ層１１２を形成するならば、それは、シリコン酸化物またはシリコン窒化物のような物質から形成できる。薄膜トランジスタ用半導体層１２２ａと第１キャパシタ電極用半導体層１３２ａは、非晶質シリコン層を形成した後、これを結晶化したものでもあり、非晶質シリコン層自体であることもあり、それ以外の他の半導体物質を利用して形成したものでもありうる。薄膜トランジスタ用半導体層１２２ａと第１キャパシタ電極用半導体層１３２ａは、基板１１０の全面に対応するように半導体層を形成した後、これをパターニングしたものでありうる。
その後、薄膜トランジスタ用半導体層１２２ａと第１キャパシタ電極用半導体層１３２ａとを覆うように、シリコン酸化物またはシリコン窒化物のような絶縁性物質で絶縁膜１１６を形成し、図２Ｂに図示されたように、絶縁膜１１６上に、ゲート電極１２４と第２キャパシタ電極１３４とを形成する。ゲート電極１２４と第２キャパシタ電極１３４は、モリブデン、タングステン、チタンまたはその合成物のような導電性物質から形成できる。ゲート電極１２４は、薄膜トランジスタ用半導体層１２２ａの一部領域に対応するように形成し、第２キャパシタ電極１３４は、第１キャパシタ電極用半導体層１３２ａに対応するように形成するが、このとき、ゲート電極１２４の厚さが第２キャパシタ電極１３４の厚さより厚いように形成する。製造工程の単純化のために、ゲート電極１２４と第２キャパシタ電極１３４は同時に形成できるが、例えば、ハーフトーンマスクを利用してゲート電極１２４と第２キャパシタ電極１３４とを同時に形成しつつ、ゲート電極１２４を第２キャパシタ電極１３４より厚く形成することができる。
その後、図２Ｃに図示されたように、ドーピング工程を経る。該ドーピング工程で、ドーパントを薄膜トランジスタ用半導体層１２２ａ（図２Ｂ）と第１キャパシタ電極用半導体層１３２ａ（図２Ｂ）とに注入するが、このとき、第２キャパシタ電極１３４の厚さが薄いために、ドーパントは、第２キャパシタ電極１３４と絶縁膜１１６とを通過し、第１キャパシタ電極用半導体層１３２ａ（図２Ｂ）に注入され、第１キャパシタ電極用半導体層１３２ａ（図２Ｂ）が導電性を有するようになり、第１キャパシタ電極１３２（図２Ｃ）になる。ドーパントは、薄膜トランジスタ用半導体層１２２ａ（図２Ｂ）にも注入されるが、このとき、ゲート電極１２４の厚さが厚いために、ゲート電極１２４がブロッキング層として機能し、薄膜トランジスタ用半導体層１２２ａ（図２Ｂ）のゲート電極に対応しない部分にだけドーパントが注入されるために、薄膜トランジスタ用半導体層１２２ａ（図２Ｂ）は、チャンネル領域１２２ｂ（図２Ｃ）とソース／ドレイン領域１２２ｃ（図２Ｃ）とを有する半導体層１２２（図２Ｃ）になる。例えば、ゲート電極１２４の厚さをほぼ５，０００Åにするとき、ゲート電極１２４は、ドーパントが薄膜トランジスタ用半導体層１２２ａのゲート電極１２４に対応する部分に浸透できないようにブロッキングできる。第２キャパシタ電極１３４の厚さをほぼ１，０００Å以下にするとき、ドーパントをして第２キャパシタ電極１３４を効果的に通過させられる。
ドーパントとしては多様な物質を利用できるが、例えば、Ｂ＋、Ｐ＋、Ａｓ＋及び／またはＳｂ＋のようなイオンを利用できる。特に、かようなイオンドーピングにおいて、イオンの加速電圧を高めることによって、第２キャパシタ電極１３４と絶縁膜１１６とを通過し、第１キャパシタ電極用半導体層１３２ａにドーパントを注入させることができる。
その後、ゲート電極１２４と第２キャパシタ電極１３４とを覆う層間絶縁膜１１７をシリコン酸化物及び／またはシリコン窒化物のような絶縁物質で形成し、半導体層１２２のソース／ドレイン領域１２２ｃが露出されるように、絶縁膜１１６と層間絶縁膜１１７とにコンタクトホールを形成した後、モリブデン、タングステンのような導電性物質でソース／ドレイン電極１２６を形成することによって、図２Ｄに図示されたように、キャパシタ１３０と薄膜トランジスタ１２０とを有する基板を完成する。
その後、ゲート電極１２４と第２キャパシタ電極１３４とを覆う層間絶縁膜１１７をシリコン酸化物及び／またはシリコン窒化物のような絶縁物質で形成し、半導体層１２２のソース／ドレイン領域１２２ｃが露出されるように、絶縁膜１１６と層間絶縁膜１１７とにコンタクトホールを形成した後、モリブデン、タングステンのような導電性物質でソース／ドレイン電極１２６を形成することによって、図２Ｄに図示されたように、キャパシタ１３０と薄膜トランジスタ１２０とを有する基板を完成する。
かような製造工程によれば、図２Ｄに図示されたように、半導体層１２２と、ドーピングされた半導体層から形成されて導電性を有する第１キャパシタ電極１３２とが同一層に配され、絶縁膜１１６が半導体層１２２及び第１キャパシタ電極１３２を覆うようになり、半導体層１２２の一部領域に対応するゲート電極１２４と、第１キャパシタ電極１３２に対応する第２キャパシタ電極１３４とが絶縁膜１１６上に配されるが、ゲート電極１２４の厚さが第２キャパシタ電極１３２の厚さより厚い、キャパシタ１３０と薄膜トランジスタ１２０とを有する基板を得ることになる。かようなキャパシタ１３０と薄膜トランジスタ１２０とを有する基板の製造方法、及びこれによって製造されたキャパシタ１３０と薄膜トランジスタ１２０とを有する基板によれば、図１Ａないし図１Ｆを参照して前述した従来の製造方法と異なり、フォトレジストを利用する段階を経ないだけではなく、イオンドーピング段階の回数を減らすことによって、製造工程を単純化させて製造コストを画期的に低減できる。
一方、図２Ｃに図示されたようなドーピング工程において、ドーパントを注入するとき、第１キャパシタ電極用半導体層１３２ａには、ドーパントが第２キャパシタ電極１３４と絶縁膜１１６とを通過して注入されるが、薄膜トランジスタ用半導体層１２２ａのゲート電極１２４に対応しない部分には、ドーパントが絶縁膜１１６のみを通過して注入される。従って、ドーピング工程は、薄膜トランジスタ用半導体層１２２ａのゲート電極１２４に対応しない部分のドーピング濃度が第１キャパシタ電極用半導体層１３２ａのドーピング濃度より濃くドーピングする段階になり、結果物であるキャパシタ１３０と薄膜トランジスタ１２０とを有する基板で、半導体層１２２のゲート電極１２４に対応しない部分のドーピング濃度が第１キャパシタ電極１３２のドーピング濃度より濃くなる。
必要によって、第１キャパシタ電極用半導体層１３２ａをドーピングするとき、及び薄膜トランジスタ用半導体層１２２ａをドーピングするとき、マスクなどを利用して同時にドーピングせずに、時差をおいてドーピングすることも可能であり、異なるドーパントでもってドーピングすることもでき、その濃度を異ならせて調整することができるなど、多様な変形が可能であることはいうまでもない。しかし、工程の単純化のためには、前述のように、第１キャパシタ電極用半導体層１３２ａと薄膜トランジスタ用半導体層１２２ａとを同時にドーピングすることが望ましく、その場合、結果物で半導体層１２２のゲート電極１２４に対応しない部分は、第１キャパシタ電極１３２を形成するドーピングされた半導体層と同じドーパントでドーピングされることになる。
図３Ａないし図３Ｅは、本発明の他の一実施形態によるキャパシタ及び薄膜トランジスタを有する基板製造工程を概略的に図示する断面図である。本実施形態によるキャパシタ及び薄膜トランジスタを有する基板の製造工程でも、図３Ａに図示されたように、基板１１０の上部に、薄膜トランジスタ用半導体層１２２ａと第１キャパシタ電極用半導体層１３２ａとを形成する。その後、薄膜トランジスタ用半導体層１２２ａと第１キャパシタ電極用半導体層１３２ａとを覆うように絶縁膜１１６を形成し、図３Ｂに図示されたように、絶縁膜１１６上に、薄膜トランジスタ用半導体層１２２ａの一部領域に対応する第１導電層１２４１と、第１キャパシタ電極用半導体層１３２ａに対応する第２キャパシタ電極１３４とを形成する。もちろん、第１導電層１２４１と第２キャパシタ電極１３４は、同一物質で同一厚さに同時に形成することもできる。その後、図３Ｃに図示されたように、第１導電層１２４１上に第２導電層１２４２を形成し、第１導電層１２４１と第２導電層１２４２とを有するゲート電極１２４を形成する。その後、図３Ｄに図示されたようにドーピングを実施することによって、薄膜トランジスタ用半導体層１２２ａのゲート電極１２４に対応しない部分と、第１キャパシタ電極用半導体層１３２ａとを同時にドーピングし、チャンネル領域１２２ｂ及びソース／ドレイン領域１２２ｃを有する半導体層１２２と、導電性第１キャパシタ電極１３２とを形成する。その後、ゲート電極１２４と第２キャパシタ電極１３４とを覆う層間絶縁膜１１７を、シリコン酸化物及び／またはシリコン窒化物のような絶縁物質で形成し、半導体層１２２のソース／ドレイン領域１２２ｃが露出されるように、絶縁膜１１６と層間絶縁膜１１７とにコンタクトホールを形成した後、モリブデン、タングステンのような導電性物質でソース／ドレイン電極１２６を形成することによって、図３Ｅに図示されたように、キャパシタ１３０と薄膜トランジスタ１２０とを有する基板を完成する。
かような製造工程によれば、図３Ｅに図示されたように、半導体層１２２と、ドーピングされた半導体層から形成されて導電性を有する第１キャパシタ電極１３２とが同一層に配され、絶縁膜１１６が半導体層１２２及び第１キャパシタ電極１３２を覆うようになり、半導体層１２２の一部領域に対応するゲート電極１２４と、第１キャパシタ電極１３２に対応する第２キャパシタ電極１３４とが絶縁膜１１６上に配されるが、ゲート電極１２４が第２キャパシタ電極１３４と同一厚さである第１導電層１２４１と、第１導電層１２４１上の第２導電層１２４２とを有するところの、キャパシタ１３０と薄膜トランジスタ１２０とを有する基板を得ることになる。かようなキャパシタ１３０と薄膜トランジスタ１２０とを有する基板の製造方法、及びこれによって製造されたキャパシタ１３０と薄膜トランジスタ１２０とを有する基板によれば、図１Ａないし図１Ｆを参照して前述した従来の製造方法と異なり、フォトレジストを利用する段階を経ないだけではなく、イオンドーピング段階の回数を減らすことによって、製造工程を単純化させ、かつ製造コストを画期的に低減できる。
一方、図３Ｄに図示されたようなドーピング工程において、ドーパントを注入するとき、第１キャパシタ電極用半導体層１３２ａには、ドーパントが第２キャパシタ電極１３４と絶縁膜１１６とを通過して注入されるが、薄膜トランジスタ用半導体層１２２ａのゲート電極１２４に対応しない部分には、ドーパントが絶縁膜１１６のみを通過して注入される。従って、ドーピング工程は、薄膜トランジスタ用半導体層１２２ａのゲート電極１２４に対応しない部分のドーピング濃度が、第１キャパシタ電極用半導体層１３２ａのドーピング濃度より濃くドーピングする段階になり、結果物であるキャパシタ１３０と薄膜トランジスタ１２０とを有する基板で、半導体層１２２のゲート電極１２４に対応しない部分のドーピング濃度が第１キャパシタ電極１３２のドーピング濃度より濃くなる。
必要によって、第１キャパシタ電極用半導体層１３２ａをドーピングするとき、及び薄膜トランジスタ用半導体層１２２ａをドーピングするとき、マスクなどを利用して同時にドーピングせずに、時差をおいてドーピングすることも可能であり、異なるドーパントでもってドーピングすることも可能であり、その濃度を異ならせて調整することも可能であるなど、多様な変形が可能であることはいうまでもない。しかし、工程の単純化のためには、前述のように、第１キャパシタ電極用半導体層１３２ａと薄膜トランジスタ用半導体層１２２ａとを同時にドーピングすることが望まし、その場合、結果物で半導体層１２２のゲート電極１２４に対応しない部分は、第１キャパシタ電極１３２を形成するドーピングされた半導体層と同じドーパントでドーピングされることになる。
図４は、本発明のさらに他の一実施形態による平板ディスプレイ装置を概略的に図示する断面図である。
図４は、本発明のさらに他の一実施形態による平板ディスプレイ装置を概略的に図示する断面図である。
本実施形態による平板ディスプレイ装置は、図２Ｄに図示されたようなキャパシタ１３０と薄膜トランジスタ１２０とを有する基板を形成した後、薄膜トランジスタ１２０のソース／ドレイン電極１２６のうち、少なくともいずれか一つに電気的に連結された発光素子１４０を有する。図４では、キャパシタ１３０及び薄膜トランジスタ１２０を覆う平坦化膜（または保護膜）１１８をシリコン酸化物、シリコン窒化物及び／またはアクリルなどで形成し、その上に発光素子１４０が、画素電極１４１と、対向電極１４３と、画素電極１４１と対向電極１４３との間に介在され、少なくとも発光層を有する中間層１４２とを有する有機発光素子である場合に図示しているが、本発明はそれに限定されるものではない。図４で参照番号１１９は、シリコン窒化物及び／またはシリコン酸化物などで形成された画素定義膜を意味する。
かような平板ディスプレイ装置を具現するにおいて、各画素（副画素）の発光制御を、その画素（副画素）に電気的に連結された薄膜トランジスタ及びキャパシタを利用することになるとき、前述の実施形態による製造方法によって製造されたキャパシタ１３０と薄膜トランジスタ１２０とを有する基板を利用することになれば、平板ディスプレイ装置の製造工程を単純化し、かつ製造コストを画期的に減らすことができる。もちろん、図２Ｄに図示されたようなキャパシタ１３０と薄膜トランジスタ１２０とを有する基板だけではなく、図５に図示された本発明のさらに他の一実施形態による平板ディスプレイ装置でのように、図３Ｅに図示されたようなキャパシタ１３０と薄膜トランジスタ１２０とを有する基板を利用することができるなど、多様な変形が可能であることはいうまでもない。
本発明は、図面に図示された実施形態を参考に説明したが、それらは例示的なものに過ぎず、当技術分野で当業者ならば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解することができるであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によってのみ決まるものである。
本発明のキャパシタ及び薄膜トランジスタを有する基板、これを具備した平板ディスプレイ装置及び該キャパシタ及び薄膜トランジスタを有する基板の製造方法は、例えば、表示装置関連の技術分野に効果的に適用可能である。
１０，１１０ 基板
１２，１１２ バッファ層
１４ フォトレジスト
１６， １１６ 絶縁膜
１７，１１７ 層間絶縁膜
２０，１２０ 薄膜トランジスタ
２２ａ，１２２ａ 薄膜トランジスタ用半導体層
２２，１２２ 半導体層
２２ｂ，１２２ｂ チャンネル領域
２２ｃ，１２２ｃ ソース／ドレイン領域
２４，１２４ ゲート電極
２６，１２６ ソース／ドレイン電極
３０，１３０ キャパシタ
３２，１３２ 第１キャパシタ電極
３２ａ，１３２ａ 第１キャパシタ電極用半導体層
３４，１３４ 第２キャパシタ電極
１１８ 平坦化膜
１１９ 画素定義膜
１４０ 発光素子
１４１ 画素電極
１４２ 中間層
１４３ 対向電極
１２４１ 第１導電層
１２４２ 第２導電層
１２，１１２ バッファ層
１４ フォトレジスト
１６， １１６ 絶縁膜
１７，１１７ 層間絶縁膜
２０，１２０ 薄膜トランジスタ
２２ａ，１２２ａ 薄膜トランジスタ用半導体層
２２，１２２ 半導体層
２２ｂ，１２２ｂ チャンネル領域
２２ｃ，１２２ｃ ソース／ドレイン領域
２４，１２４ ゲート電極
２６，１２６ ソース／ドレイン電極
３０，１３０ キャパシタ
３２，１３２ 第１キャパシタ電極
３２ａ，１３２ａ 第１キャパシタ電極用半導体層
３４，１３４ 第２キャパシタ電極
１１８ 平坦化膜
１１９ 画素定義膜
１４０ 発光素子
１４１ 画素電極
１４２ 中間層
１４３ 対向電極
１２４１ 第１導電層
１２４２ 第２導電層
Claims (14)
- 同一層に配された、半導体層、及びドーピングされた半導体層から形成されて導電性を有する第１キャパシタ電極と、
前記半導体層及び前記第１キャパシタ電極を覆う絶縁膜と、
前記絶縁膜上に配された、前記半導体層の一部領域に対応するゲート電極と、
前記第１キャパシタ電極に対応する第２キャパシタ電極とを具備し、
前記ゲート電極の厚さは、前記第２キャパシタ電極の厚さより厚いことを特徴とするキャパシタ及び薄膜トランジスタを有する基板。 - 前記半導体層の前記ゲート電極に対応しない部分は、前記第１キャパシタ電極を形成するドーピングされた半導体層と同じドーパントでドーピングされたことを特徴とする請求項１に記載のキャパシタ及び薄膜トランジスタを有する基板。
- 前記半導体層の前記ゲート電極に対応しない部分のドーピング濃度は、前記第１キャパシタ電極のドーピング濃度より濃いことを特徴とする請求項２に記載のキャパシタ及び薄膜トランジスタを有する基板。
- 同一層に配された、半導体層、及びドーピングされた半導体層から形成されて導電性を有する第１キャパシタ電極と、
前記半導体層及び前記第１キャパシタ電極を覆う絶縁膜と、
前記絶縁膜上に配された、前記半導体層の一部領域に対応する第１導電層と前記第１導電層上に配された第２導電層とを有するゲート電極と、
前記絶縁膜上に配された、前記第１キャパシタ電極に対応する第２キャパシタ電極とを具備し、
前記ゲート電極の厚さは、前記第２キャパシタ電極の厚さより厚いことを特徴とするキャパシタ及び薄膜トランジスタを有する基板。 - 前記第１導電層と前記第２キャパシタ電極との厚さは、同じであることを特徴とする請求項４に記載のキャパシタ及び薄膜トランジスタを有する基板。
- 前記半導体層の前記ゲート電極に対応しない部分は、前記第１キャパシタ電極を形成するドーピングされた半導体層と同じドーパントでドーピングされたことを特徴とする請求項４に記載のキャパシタ及び薄膜トランジスタを有する基板。
- 前記半導体層の前記ゲート電極に対応しない部分のドーピング濃度は、前記第１キャパシタ電極のドーピング濃度より濃いことを特徴とする請求項６に記載のキャパシタ及び薄膜トランジスタを有する基板。
- 請求項１ないし請求項７のうちいずれか１項に記載のキャパシタ及び薄膜トランジスタを有する基板と、
前記キャパシタ及び薄膜トランジスタを有する基板の半導体層にコンタクトするソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極のうち、少なくともいずれか一つに電気的に連結された発光素子とを具備することを特徴とする平板ディスプレイ装置。 - （ａ）同一層に薄膜トランジスタ用半導体層と、第１キャパシタ電極用半導体層とを形成する段階と、
（ｂ）前記半導体層を覆うように絶縁膜を形成する段階と、
（ｃ）前記絶縁膜上に、前記薄膜トランジスタ用半導体層の一部領域に対応するゲート電極と、前記第１キャパシタ電極用半導体層に対応する第２キャパシタ電極とを形成するが、前記ゲート電極の厚さが前記第２キャパシタ電極の厚さより厚いように形成する段階と、
（ｄ）前記絶縁膜を通過して前記第１キャパシタ電極用半導体層をドーピングすることによって、前記第１キャパシタ電極用半導体層に導電性を有させる段階とを含むことを特徴とするキャパシタ及び薄膜トランジスタを有する基板の製造方法。 - 前記（ｃ）段階は、ハーフトーンマスクを利用し、前記ゲート電極と前記第２キャパシタ電極とを同時に形成する段階であることを特徴とする請求項９に記載のキャパシタ及び薄膜トランジスタを有する基板の製造方法。
- 前記（ｃ）段階は、
前記絶縁膜上に、前記薄膜トランジスタ用半導体層の一部領域に対応する第１導電層と前記第１導電層上に配された第２導電層とを有するゲート電極と、前記第１キャパシタ電極用半導体層に対応する第２キャパシタ電極とを形成する段階であることを特徴とする請求項９に記載のキャパシタ及び薄膜トランジスタを有する基板の製造方法。 - 前記（ｃ）段階は、
（ｃ１）前記絶縁膜上に、前記薄膜トランジスタ用半導体層の一部領域に対応する第１導電層と前記第１キャパシタ電極用半導体層に対応する第２キャパシタ電極とを同じ厚さに形成する段階と、
（ｃ２）前記第１導電層上に第２導電層を形成し、前記第１導電層と前記第２導電層とを有するゲート電極を形成する段階とを含むことを特徴とする請求項１１に記載のキャパシタ及び薄膜トランジスタを有する基板の製造方法。 - 前記（ｄ）段階は、前記第１キャパシタ電極用半導体層をドーピングすること以外に、前記薄膜トランジスタ用半導体層の前記ゲート電極に対応しない部分を同時にドーピングする段階であることを特徴とする請求項９に記載のキャパシタ及び薄膜トランジスタを有する基板の製造方法。
- 前記（ｄ）段階は、前記薄膜トランジスタ用半導体層の前記ゲート電極に対応しない部分のドーピング濃度が、前記第１キャパシタ電極用半導体層のドーピング濃度より濃くドーピングする段階であることを特徴とする請求項１３に記載のキャパシタ及び薄膜トランジスタを有する基板の製造方法。
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