KR20190124788A - 박막 트랜지스터 및 그 제조 방법, 디스플레이 패널 - Google Patents

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KR20190124788A
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롱퀴앙 시
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Abstract

본 발명은 박막 트랜지스터 및 이의 제조 방법, 디스플레이 패널을 공개한다. 어닐링 처리 과정에서, 알루미늄층은 비정질 산화물 반도체층 중의 산소 이온과 결합되어 Al2O3층을 형성하고, 비정질 산화물 반도체층은 산소 이온을 잃음으로써 산소 결함이 증가되어 반도체층의 도핑 영역, 즉 소스 전극 접촉 영역 및 드레인 전극 접촉 영역이 형성되며, 동시에 비정질 산화물 반도체층은 산화방지층에 의해 차단되어 반도체층의 채널 영역을 형성한다. 본 발명은 제조 공정을 간소화하고 생산 효율을 향상시키며 생산 비용을 감소시킬 수 있다.

Description

박막 트랜지스터 및 그 제조 방법, 디스플레이 패널
본 발명은 디스플레이 기술 분야에 관한 것으로, 구체적으로 박막 트랜지스터 및 그 제조 방법, 및 상기 박막 트랜지스터를 갖는 디스플레이 패널에 관한 것이다.
디스플레이 패널의 크기와 해상도가 증가함에 따라 전자 이동도가 비교적 큰 박막 트랜지스터(Thin Film Transistor, TFT) 구조가 등장하여 시장에 큰 응용 전망을 보여주었으며, 예를 들어, 업계에서는 보편적으로 IGZO (Indium Gallium Zinc Oxide, 인듐 갈륨 아연 산화물) 채널층으로도 알려진 IGZO (Indium Gallium Zinc Oxide)를 이용하여 박막 트랜지스터의 반도체층을 제조한다. 소스 전극 및 드레인 전극과 반도체층의 양호한 접촉을 보장하기 위해, 도핑 영역을 형성하여야 할 뿐만 아니라, 반도체층의 채널 영역의 전기적 안정성도 보장해야 하여, 이는 제조 공정을 복잡하게 함으로써 생산 효율에 영향을 미치고 따라서 고가의 생산 비용을 초래한다.
이러한 점을 감안하여, 본 발명은 제조 공정을 간소화하고 생산 효율을 향상시키며 생산 비용을 감소시킬 수 있는 박막 트랜지스터 및 이의 제조 방법, 디스플레이 패널을 제공한다.
본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법은,
기판 베이스 상에 사전 설정된 패턴의 알루미늄층과 산화방지층을 순차적으로 형성하되, 여기서, 상기 기판 베이스 상에는 기판 베이스와 평행한 방향으로 순차적으로 인접하게 배치되는 제1 영역, 제2 영역 및 제3 영역이 구획되며, 알루미늄층은 제1 영역, 제2 영역 및 제3 영역에 형성되고, 상기 산화방지층은 제2 영역에 형성되는 단계;
산화방지층 상에 알루미늄층을 덮는 비정질 산화물 반도체층을 형성하는 단계;
비정질 산화물 반도체층에 대해 어닐링 처리를 진행하여 어닐링 처리 과정에서 알루미늄층이 제1 영역과 제3 영역에서 산화반응을 발생시키도록 하여 Al2O3을 형성하고, 비정질 산화물 반도체층이 제1 영역과 제3 영역에서 결정화 반응을 발생시키도록 하여 소스 전극 접촉 영역 및 드레인 전극 접촉 영역을 형성하며, 제2 영역에서 산화방지층에 의해 차단되어 채널 영역을 형성하도록 하는 단계;
어닐링 처리를 거친 비정질 산화물 반도체층 상에 게이트 전극 절연층을 형성하는 단계;
게이트 전극 절연층 상에, 소스 전극 접촉 영역과 드레인 전극 접촉 영역 사이에 위치하고 채널 영역의 상부에 대응되게 위치하는 게이트 전극 패턴을 형성하는 단계;
게이트 전극 패턴 상에 매체 격리층을 형성하는 단계;
매체 격리층 상에 소스 전극 접촉 영역과 연결되는 소스 전극 패턴 및 드레인 전극 접촉 영역과 연결되는 드레인 전극 패턴을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 Al2O3(산화 알루미늄)층과 알루미늄층, 산화방지층, 반도체층, 게이트 전극 절연층, 게이트 전극 패턴, 매체 격리층, 소스 전극 패턴 및 드레인 전극 패턴을 포함하되,
상기 Al2O3(산화 알루미늄)층과 알루미늄층은 기판 베이스에 형성되고 사전 설정된 패턴을 가지며, 상기 기판 베이스 상에는 상기 기판 베이스와 평행한 방향으로 순차적으로 인접하게 배치되는 제1 영역, 제2 영역 및 제3 영역이 구획되되, 상기 Al2O3층은 제1 영역 및 제3 영역에 형성되고, 상기 알루미늄층은 상기 제2 영역에 형성되며;
상기 산화방지층은 알루미늄층 상에 위치하고, 기판 베이스에서 상기 산화방지층의 정투영은 제2 영역과 중첩되며;
상기 반도체층은 산화방지층 상에 위치하고 또한 소스 전극 접촉 영역, 드레인 전극 접촉 영역 및 채널 영역을 포함하며, 기판 베이스에서 상기 소스 전극 접촉 영역의 정투영은 제1 영역과 중첩되고, 기판 베이스에서 상기 드레인 전극 접촉 영역의 정투영은 제3 영역과 중첩되며, 기판 베이스에서 상기 채널 영역의 정투영은 제2 영역과 중첩되고;
상기 게이트 전극 절연층은 반도체층 상에 위치하며;
상기 게이트 전극 패턴은 게이트 전극 절연층 상에 위치하고, 또한 소스 전극 접촉 영역과 드레인 전극 접촉 영역 사이에 위치하며 또한 채널 영역의 상부에 대응되게 위치하고;
상기 매체 격리층은 게이트 전극 패턴 상에 위치하며;
상기 소스 전극 패턴 및 드레인 전극 패턴은 매체 격리층 상에 위치하고, 상기 소스 전극 패턴은 소스 전극 접촉 영역과 연결되며, 상기 드레인 전극 패턴은 드레인 전극 접촉 영역과 연결된다.
본 발명의 일 실시예에 따른 디스플레이 패널은 상기 박막 트랜지스터를 포함한다.
상기 해결수단을 통하여, 본 발명의 실시예에 따른 어닐링 처리 시, 알루미늄층은 비정질 산화물 반도체층 중의 산소 이온과 결합되어 Al2O3층을 형성하고, 비정질 산화물 반도체층은 산소 이온을 잃음으로써 산소 결함이 증가되어 반도체층의 도핑 영역, 즉 소스 전극 접촉 영역 및 드레인 전극 접촉 영역을 형성되며, 동시에 비정질 산화물 반도체층은 산화방지층에 의해 차단되어 반도체층의 채널 영역을 형성하는데, 어닐링 처리의 공법이 간단하므로, 본 발명의 실시예는 제조 공법을 간소화하여 생산 효율을 향상시키는데 유리하며 생산 비용을 감소시킬 수 있다.
도 1은 본 발명에 따른 박막 트랜지스터의 제조 방법의 일 실시예의 흐름 모식도이다.
도 2는 도 1에 따른 방법에 기반하여 기판 베이스 상에 사전 설정된 패턴의 알루미늄층과 산화방지층을 순차적으로 형성하는 모식도이다.
도 3은 도 1에 따른 방법에 기반하여 도 2에 도시된 알루미늄층과 산화방지층에 박막 트랜지스터를 형성하는 모식도이다.
도 4는 본 발명에 따른 디스플레이 패널의 일 실시예의 구조 단면 모식도이다.
이하 본 발명의 실시예의 첨부 도면을 참조하여 본 발명에 의해 제공되는 각각의 예시적인 실시예의 기술적 해결수단을 명확하고 완전하게 설명한다. 아래에서 설명되는 각각의 실시예와 실시예 중의 특징들은 충돌이 없는 경우 서로 조합될 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법이다. 상기 박막 트랜지스터의 제조 방법은 이하와 같은 단계S11 ~ 단계S17을 포함할 수 있다.
단계S11: 기판 베이스 상에 사전 설정된 패턴의 알루미늄층과 산화방지층을 순차적으로 형성하되, 여기서 기판 베이스 상에는 기판 베이스와 평행한 방향으로 순차적으로 인접하게 배치되는 제1 영역, 제2 영역 및 제3 영역이 구획되며, 알루미늄층은 제1 영역, 제2 영역 및 제3 영역에 형성되고, 상기 산화방지층은 제2 영역에 형성된다.
본 발명의 일 실시예에서, 노광 및 에칭의 결합 방식을 이용하여 기판 베이스에 사전 설정된 패턴의 알루미늄층과 산화방지층을 형성할 수 있다. 도 2를 참조하면, 구체적으로 이하와 같다.
우선, 기판 베이스(20) 상에 기판 베이스(20)를 덮는 알루미늄층(21)과 산화방지층(22)을 순차적으로 형성한다. 상기 기판 베이스(20)는 유리 기재, 플라스틱 기재, 가요성 기재 등 투광 기재를 포함하지만 이에 한정되지 않는다. 본 실시예는 물리적 기상증착법(Physical Vapor Deposition, PVD)을 이용하여 기판 베이스(20) 상에 전체 면의 알루미늄층(21)과 전체 면의 산화방지층(22)을 순차적으로 형성할 수 있으며, 상기 산화방지층(22)은 몰리브덴(Mo)층일 수 있다.
계속하여, 산화방지층(22) 상에 전체 면의 두께가 균일한 포토레지스트층(23)을 형성한다.
다음, 하프톤(Half-tone) 마스크를 이용하여 포토레지스트층(23)을 노광시켜, 완전히 노광된 부분의 포토레지스트는 현상액에 의해 제거될 수 있으며, 노광되지 않은 부분의 포토레지스트는 현상액에 의해 제거되지 않고, 절반 노광된 부분의 포토레지스트는 부분적으로 제거되어, 노광된 포토레지스트층(23)이 도 2에 도시된 제1 영역(201), 제2 영역(202) 및 제3 영역(203)에서만 유지되도록 한다. 또한, 제2 영역(202)에서의 노광된 포토레지스트층(23)의 두께는 제1 영역(201)에서의 두께보다 크고, 제3 영역(203)에서의 두께보다도 크다. 노광된 포토레지스트층(23)의 두께는 제1 영역(201) 및 제2 영역(202)에서 동일할 수 있다.
이어서, 1차 에칭 제조 공정을 진행하여 포토레지스트층(23)에 의해 차단되지 않은 알루미늄층(21)과 산화방지층(22)을 제거한다. 상기 1차 에칭은 습식 에칭법, 즉 부식액에 의해 포토레지스트층(23)을 침몰시키는 방법을 사용할 수 있으며, 포토레지스트층(23)에 의해 차단되지 않은 알루미늄층(21)과 산화방지층(22)은 부식액과 화학반응이 발생하여 부식액 중에 용해될 것이고, 포토레지스트층(23)에 의해 차단된 알루미늄층(21)과 산화방지층(22)은 포토레지스트층(23)의 차단으로 인하여 화학반응이 발생하지 않아 유지되게 된다.
나아가, 포토레지스트층(23)에 대해 애싱 처리를 진행하여 제1 영역(201) 및 제3 영역(203)에 위치한 포토레지스트층(23)을 제거한다. 노광된 포토레지스트층(23)에 비해, 애싱 처리 후의 제2 영역(202)의 포토레지스트층(23)의 두께는 얇아졌으나 유지된다.
2차 에칭 제조 공정을 진행하여 제1 영역(201) 및 제3 영역(203)에 위치한 산화방지층(22)을 제거한다. 상기 2차 에칭 제조 공정은 건식 에칭법을 사용할 수 있으며, 예를 들어, 플라즈마 가스를 이용하여 제1 영역(201) 및 제3 영역(203)에 충격을 가하여 이 두 개 영역의 산화방지층(22)을 제거한 다음, 에칭을 정지한다. 2차 에칭 제조 공정을 거친 후, 제1 영역(201) 및 제3 영역(203)에 위치한 알루미늄층(21)에는 변화가 발생하지 않는다.
마지막으로, 제2 영역(202)에 위치한 포토레지스트층(23)을 제거한다. 여기까지, 본 실시예는 사전 설정된 패턴의 알루미늄층(21)과 산화방지층(22)을 얻었으며, 즉 기판 베이스(20)에 평행한 방향을 따라, 알루미늄층(21)은 제1 영역(201), 제2 영역(202) 및 제3 영역(203)에 형성되고, 기판 베이스(20)에서 산화방지층(22)의 정투영은 제2 영역(202)과 중첩된다.
당연하게도, 기판 베이스(20) 상에 전체 면의 알루미늄층(21)과 전체 면의 산화방지층(22)을 순차적으로 형성한 이후, 본 발명의 다른 일 실시예에서는 단지 산화방지층(22)의 제2 영역(202)에 포토레지스트층(23)을 형성할 수 있으며, 즉 기판 베이스(20)에서 포토레지스트층(23)의 정투영은 제2 영역(202)과 중첩되고, 이후, 포토레지스트층(23)에 의해 차단되지 않은 산화방지층(22)에 대해 건식 에칭을 진행하여 상기 포토레지스트층(23)에 의해 차단되지 않은 산화방지층(22)을 제거하고, 마지막에 포토레지스트층(23)을 제거함으로써 사전 설정된 패턴의 알루미늄층(21)과 산화방지층(22)을 얻을 수 있다.
또한, 본 발명의 다른 실시예에서는 PVD 방법을 이용하여 직접 기판 베이스(20)에 사전 설정된 패턴의 알루미늄층(21)과 산화방지층(22)을 순차적으로 형성할 수도 있다.
단계S12: 산화방지층 상에 알루미늄층을 덮는 비정질 산화물 반도체층을 형성한다.
도 2와 도 3을 함께 참조하면, 본 실시예는 PVD 방법을 이용하여 기판 베이스(20)를 덮는 전체 면의 비정질 산화물 반도체층(24)을 형성할 수 있다. 상기 비정질 산화물 반도체층의 재질은 IGZO를 포함하지만 이에 한정되지 않는다. 이후, 본 실시예에서는 포토레지스트 도포, 노광, 에칭 방법을 통하여 제1 영역(201), 제2 영역(202) 및 제3 영역(203)에 위치한 비정질 산화물 반도체층(24)만 유지할 수 있다.
단계S13: 비정질 산화물 반도체층에 대해 어닐링 처리를 진행하여 상기 어닐링 처리 과정에서, 알루미늄층이 제1 영역 및 제3 영역에서 산화반응을 발생시키도록 하여 Al2O3을 형성하고, 비정질 산화물 반도체층이 제1 영역 및 제3 영역에서 결정화 반응을 발생시키도록 하여 소스 전극 접촉 영역 및 드레인 전극 접촉 영역을 형성하며, 제2 영역에서 산화방지층에 의해 차단되어 채널 영역을 형성하도록 한다.
어닐링 처리 과정에서, 알루미늄층(21)은 비정질 산화물 반도체층(24) 중의 산소 이온과 결합되어 Al2O3층을 형성하고, 비정질 산화물 반도체층(24)은 산소 이온을 잃음으로써 산소 결함이 증가되며, 비정질 산화물 반도체층(24)의 양단(즉 제1 영역(201) 및 제3 영역(203) 부분에 위치함)의 도핑 영역에서 결정화되어 N+IGZO층과 같은 도핑 반도체층(25)을 형성하고, 이때의 결정 방향은 제1 영역(201) 및 제3 영역(203)으로부터 제2 영역(202)을 향한다. 이러한 정향 결정(directional crystallization)은 결정 효율과 결정 균일성을 확보할 수 있으며, 결정립계가 전자 이동도와 전류 누설에 미치는 영향을 감소시켜 반도체층(25)의 전기학적 특성을 확보한다.
어닐링 처리 후, 비정질 산화물 반도체층(24) 양단에 소스 전극 접촉 영역 및 드레인 전극 접촉 영역을 각각 형성하고, 산화방지층(22)에 의해 차단된 중간 부분(즉 제2 영역(202) 부분에 위치함)에 채널 영역을 형성한다. 또한, 결정화가 완료된 후, 채널 영역 중의 도핑 이온은 비교적 적으며, 전자 이동도는 비교적 낮고, 따라서 TFT의 전류 누설을 감소시킬 수 있으며, 소스 전극 접촉 영역 및 드레인 전극 접촉 영역 중의 도핑 이온이 비교적 많고, 전자 이동도가 비교적 높으면, 이후에 형성되는 TFT의 소스 전극 및 드레인 전극과의 접촉 저항을 감소시킬 수 있다.
이로부터 알 수 있듯이, 본 실시예는 어닐링 공법을 통하여 전기적 특성이 양호한 반도체층(25)을 즉각 제조할 수 있으며, 어닐링 처리의 공법이 간단하므로, 본 실시예는 제조 공법을 간소화하여 생산 효율을 향상시키는데 유리하며, 생산 비용을 감소시킬 수 있다.
여기서, 산화방지층(22)은 비정질 산화물 반도체층(24)과 알루미늄층(21)을 격리시켜 어닐링 처리 과정에서 알루미늄층(21)이 제2 영역(202)의 비정질 산화물 반도체층(24) 중의 산소 이온과 결합되어 Al2O3층을 형성하는 것을 방지하기 위한 것이며, 이러한 점에 기반하여 본 실시예의 산화방지층(22)은 몰리브덴, 티타늄 등과 같은 쉽게 산화되지 않는 재료를 사용해야 한다.
단계S14: 어닐링 처리를 거친 비정질 산화물 반도체층 상에 게이트 전극 절연층을 형성한다.
본 실시예는 화학적 기상증착법(Chemical Vapor Deposition, CVD)을 이용하여 반도체층(25) 상에 게이트 전극 절연층(26)(Gate Insulation Layer, GI)을 형성할 수 있으며, 상기 게이트 전극 절연층(26)은 기판 베이스(20)를 덮는 전체 면 구조이다. 여기서, 상기 게이트 전극 절연층(26)의 재질은 산화규소 화합물(SiOx)일 수 있으며, 물론, 게이트 전극 절연층(26)도 반도체층(25)에 순차적으로 형성되는 SiO2(이산화규소) 및 Si3N4(질화규소)와 같은 산화규소 화합물층과 질화규소 화합물층을 포함할 수 있으며, 이로써 게이트 전극 절연층(26)의 내마모 성능과 절연 성능을 더 향상시킬 수 있다.
단계S15: 게이트 전극 절연층 상에 게이트 전극 패턴을 형성하되, 상기 게이트 전극 패턴은 소스 전극 접촉 영역과 드레인 전극 접촉 영역 사이에 위치하고 또 채널 영역의 상부에 대응되게 위치한다.
본 실시예는 포토레지스트 도포, 노광, 현상, 에칭의 패턴화 처리 공법을 이용하여 사전 설정된 패턴을 갖는 게이트 전극 패턴(271)을 형성할 수 있다. 게이트 전극 패턴(271)이 반도체층(25)의 상부에 위치한 것을 감안하여, 본 실시예의 TFT는 톱 그리드 타입의 설계를 갖는 것으로 간주할 수 있으며, 따라서 노광 과정에서 본 실시예는 백라이팅의 황색광 제조 공정을 이용하여 게이트 전극 절연층(26) 상에 게이트 전극 패턴(271)을 형성할 수 있으며, 상기 황색광 제조 공정은 어닐링 처리를 거친 알루미늄층(즉 제2 영역(202)의 알루미늄층(21))을 차광층으로 하고 산화방지층(22)을 배향하는 상기 차광층의 일측으로부터 빛을 조사함으로써, 기존의 마스크를 차광층으로 사용하는 것을 생략하였고, 따라서 제조 공법을 더 간소화할 수 있다.
단계S16: 게이트 전극 패턴 상에 매체 격리층을 형성한다.
본 실시예는 CVD 방법을 이용하여 게이트 전극 패턴(271) 상에 매체 격리층(28)을 형성한다. 상기 매체 격리층(28)(Interlayer Dielectric Layer, IDL, 유전체층 또는 층간 유전체층으로 칭함)은 게이트 전극 절연층(26)을 덮는 전체 면 구조이다.
단계S17: 매체 격리층 상에 소스 전극 패턴 및 드레인 전극 패턴을 형성하되, 상기 소스 전극 패턴은 소스 전극 접촉 영역과 연결되고, 상기 드레인 전극 패턴은 드레인 전극 접촉 영역과 연결된다.
도 3을 계속 참조하면, 본 실시예는 포토레지스트 도포, 노광, 현상, 에칭 방법을 이용하여 콘택 홀(291) 및 콘택 홀(292)을 형성할 수 있다. 상기 콘택 홀(291) 및 콘택 홀(292)은 게이트 전극 절연층(26)과 매체 격리층(28)을 모두 관통하며, 반도체층(25)의 소스 전극 접촉 영역 및 드레인 전극 접촉 영역의 상부 표면을 노출시킨다. 이후, 본 실시예는 PVD 방법 및 패턴화 처리 공법을 이용하여 매체 격리층(28) 상에 소스 전극 패턴(272) 및 드레인 전극 패턴(273)을 형성하되, 소스 전극 패턴(272)은 콘택 홀(291)을 통하여 반도체층(25)의 소스 전극 접촉 영역과 연결되고, 드레인 전극 패턴(273)은 콘택 홀(292)을 통하여 반도체층(25)의 드레인 전극 접촉 영역과 연결될 수 있다.
상기 방식을 통하여, 본 발명은 필요한 박막 트랜지스터를 즉각 얻을 수 있다.
본 발명은 일 실시예에 따른 디스플레이 패널을 더 제공하며, 도 4에 도시된 바와 같이, 상기 액정 디스플레이 패널(40)은 제1 기판(41) 및 제2 기판(42)을 포함할 수 있고, 상기 박막 트랜지스터는 제1 기판(41) 또는 제2 기판(42) 상에 형성될 수 있다. 따라서, 상기 디스플레이 패널(40)도 전술한 유익한 효과를 가진다. 여기서, 상기 디스플레이 패널(40)은 액정 디스플레이 패널일 수 있으며, AMOLED(Active-matrix organic light emitting diode, 액티브 매트릭스 유기발광다이오드 또는 능동 매트릭스형 유기발광다이오드) 등의 유형의 디스플레이 패널일 수도 있다.
유의해야 할 것은, 상술한 설명은 단지 본원 발명의 실시형태일 뿐, 이에 따라 본원 발명의 특허 범위를 한정하려는 것이 아니며, 본원 발명의 명세서 및 첨부도면의 내용으로 이루어진 모든 등가 구조 또는 등가 흐름 변환, 예를 들어 실시예들 간의 기술특징의 상호 결합, 또는 다른 관련 기술 분야로의 직접적 또는 간접적 적용은, 모두 마찬가지로 본원 발명의 특허 보호범위 내에 포함된다.

Claims (16)

  1. 박막 트랜지스터의 제조 방법에 있어서,
    기판 베이스 상에 사전 설정된 패턴의 알루미늄층과 산화방지층을 순차적으로 형성하되, 상기 기판 베이스 상에는 기판 베이스와 평행하는 방향으로 순차적으로 인접하게 배치되는 제1 영역, 제2 영역 및 제3 영역이 구획되며, 상기 알루미늄층은 상기 제1 영역, 제2 영역 및 제3 영역에 형성되고, 상기 산화방지층은 상기 제2 영역에 형성되는 단계;
    상기 산화방지층 상에 상기 알루미늄층을 덮도록 비정질 산화물 반도체층을 형성하는 단계;
    상기 비정질 산화물 반도체층에 대해 어닐링 처리를 진행하여 상기 어닐링 처리 과정에서 알루미늄층이 상기 제1 영역과 제3 영역에서 산화반응을 발생시켜 Al2O3(산화 알루미늄)을 형성하고, 비정질 산화물 반도체층이 상기 제1 영역과 제3 영역에서 결정화 반응을 발생시켜 소스 전극 접촉 영역 및 드레인 전극 접촉 영역을 형성하며, 상기 제2 영역에서 산화방지층에 의해 차단되어 채널 영역을 형성하도록 하는 단계;
    어닐링 처리를 거친 비정질 산화물 반도체층 상에 게이트 전극 절연층을 형성하는 단계;
    상기 게이트 전극 절연층 상에, 상기 소스 전극 접촉 영역과 상기 드레인 전극 접촉 영역 사이에 위치하고 상기 채널 영역의 상부에 대응되게 위치하는 게이트 전극 패턴을 형성하는 단계;
    상기 게이트 전극 패턴 상에 매체 격리층을 형성하는 단계; 및
    상기 매체 격리층 상에 상기 소스 전극 접촉 영역과 연결되는 소스 전극 패턴 및 상기 드레인 전극 접촉 영역과 연결되는 드레인 전극 패턴을 형성하는 단계
    를 포함하는 박막 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    기판 베이스 상에 사전 설정된 패턴의 알루미늄층과 산화방지층을 순차적으로 형성하는 단계는,
    기판 베이스 상에 상기 기판 베이스를 덮는 알루미늄층과 산화방지층을 순차적으로 형성하는 단계;
    상기 산화방지층 상에 포토레지스트층을 형성하는 단계;
    하프톤(Half-tone) 마스크를 이용하여 상기 포토레지스트층을 노광시켜 노광된 포토레지스트층을 상기 제1 영역, 제2 영역 및 제3 영역에 형성시키되, 제2 영역에서의 상기 포토레지스트층의 두께가 상기 제1 영역 및 제3 영역 중 어느 한 영역에서의 두께보다 큰 단계;
    제1 에칭 제조 공정을 진행하여 상기 노광된 포토레지스트층에 의해 차단되지 않은 알루미늄층과 산화방지층을 제거하는 단계;
    상기 노광된 포토레지스트층에 대해 애싱(ashing) 처리를 진행하여, 상기 제1 영역과 제3 영역에 위치한 포토레지스트층을 제거하고 제2 영역의 포토레지스트층을 유지하는 단계;
    제2 에칭 제조 공정을 진행하여 제2 영역의 포토레지스트층에 의해 차단되지 않고 또한 상기 제1 영역과 제3 영역에 위치한 산화방지층을 제거하는 단계; 및
    상기 제2 영역에 위치한 포토레지스트층을 제거하는 단계
    를 포함하는 박막 트랜지스터의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 에칭 제조 공정은 습식 에칭법을 이용하고 상기 제2 에칭 제조 공정은 건식 에칭법을 이용하는 박막 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    기판 베이스 상에 사전 설정된 패턴의 알루미늄층과 산화방지층을 순차적으로 형성하는 단계는,
    기판 베이스 상에 상기 기판 베이스를 덮는 알루미늄층과 산화방지층을 순차적으로 형성하는 단계;
    상기 산화방지층 상에 포토레지스트층을 형성하는 단계 - 상기 기판 베이스 상에서 상기 포토레지스트층의 정투영은 상기 제2 영역과 중첩됨 -;
    상기 포토레지스트층에 의해 차단되지 않은 산화방지층에 대해 에칭을 진행하여 상기 포토레지스트층에 의해 차단되지 않은 산화방지층을 제거하는 단계; 및
    상기 포토레지스트층을 제거하는 단계
    를 포함하는 박막 트랜지스터의 제조 방법.
  5. 제4항에 있어서,
    상기 포토레지스트층에 의해 차단되지 않은 산화방지층에 대해 건식 에칭법을 이용하여 에칭을 진행하는 박막 트랜지스터의 제조 방법.
  6. 제1항에 있어서,
    상기 산화방지층은 몰리브덴층을 포함하는 박막 트랜지스터의 제조 방법.
  7. 제1항에 있어서,
    백라이팅(Back lighting)의 황색광 제조 공정을 이용하여 게이트 전극 절연층 상에 게이트 전극 패턴을 형성하되, 상기 황색광 제조 공정은 상기 제2 영역의 알루미늄층을 차광층으로 하여 산화방지층을 배향하는 상기 차광층의 일측으로부터 빛을 조사하는 박막 트랜지스터의 제조 방법.
  8. 제1항에 있어서,
    상기 매체 격리층 상에 소스 전극 패턴 및 드레인 전극 패턴을 형성하는 단계는,
    상기 게이트 전극 절연층 및 매체 격리층을 모두 관통하며, 각각 상기 소스 전극 접촉 영역 및 드레인 전극 접촉 영역을 노출시키는 두 개의 콘택 홀을 형성하는 단계; 및
    상기 매체 격리층 상에 소스 전극 패턴 및 드레인 전극 패턴을 형성하되, 상기 소스 전극 패턴 및 드레인 전극 패턴은 각각 상기 두 개의 콘택 홀 내에 형성되는 단계
    를 포함하는 박막 트랜지스터의 제조 방법.
  9. 박막 트랜지스터에 있어서,
    Al2O3(산화 알루미늄)층과 알루미늄층, 산화방지층, 반도체층, 게이트 전극 절연층, 게이트 전극 패턴, 매체 격리층, 소스 전극 패턴 및 드레인 전극 패턴을 포함하되,
    상기 Al2O3(산화 알루미늄)층과 알루미늄층은 기판 베이스 상에 형성되고 사전 설정된 패턴을 가지며, 상기 기판 베이스에는 상기 기판 베이스와 평행하는 방향으로 순차적으로 인접하게 배치되는 제1 영역, 제2 영역 및 제3 영역이 구획되되, 상기 Al2O3층은 제1 영역 및 제3 영역에 형성되고, 상기 알루미늄층은 상기 제2 영역에 형성되며;
    상기 산화방지층은 상기 알루미늄층 상에 위치하고, 상기 기판 베이스에서 상기 산화방지층의 정투영은 상기 제2 영역과 중첩되며;
    상기 반도체층은 상기 산화방지층 상에 위치하고 또한 소스 전극 접촉 영역, 드레인 전극 접촉 영역 및 채널 영역을 포함하며, 기판 베이스에서 상기 소스 전극 접촉 영역의 정투영은 상기 제1 영역과 중첩되고, 기판 베이스에서 상기 드레인 전극 접촉 영역의 정투영은 상기 제3 영역과 중첩되며, 기판 베이스에서 상기 채널 영역의 정투영은 상기 제2 영역과 중첩되고;
    상기 게이트 전극 절연층은 상기 반도체층 상에 위치하며;
    상기 게이트 전극 패턴은 상기 게이트 전극 절연층 상에 위치하고, 또한 상기 소스 전극 접촉 영역과 상기 드레인 전극 접촉 영역 사이에 위치하며 또한 상기 채널 영역의 상부에 대응되게 위치하고;
    상기 매체 격리층은 상기 게이트 전극 패턴 상에 위치하며;
    상기 소스 전극 패턴 및 드레인 전극 패턴은 상기 매체 격리층 상에 위치하고, 상기 소스 전극 패턴은 상기 소스 전극 접촉 영역과 연결되며, 상기 드레인 전극 패턴은 상기 드레인 전극 접촉 영역과 연결되는
    박막 트랜지스터.
  10. 제9항에 있어서,
    상기 산화방지층은 몰리브덴층을 포함하는 박막 트랜지스터.
  11. 제9항에 있어서,
    상기 게이트 전극 절연층은 상기 반도체층 상에 순차적으로 형성되는 산화규소 화합물층 및 질화규소 화합물층을 포함하는 박막 트랜지스터.
  12. 제9항에 있어서,
    상기 게이트 전극 절연층 및 매체 격리층을 모두 관통하는 두 개의 콘택 홀을 더 포함하되, 상기 두 개의 콘택 홀은 각각 상기 소스 전극 접촉 영역 및 드레인 전극 접촉 영역을 노출시키며, 상기 소스 전극 패턴 및 드레인 전극 패턴은 또한 두 개의 콘택 홀 내에 각각 형성되는 박막 트랜지스터.
  13. 디스플레이 패널에 있어서,
    박막 트랜지스터를 포함하고,
    상기 박막 트랜지스터는, Al2O3(산화 알루미늄)층과 알루미늄층, 산화방지층, 반도체층, 게이트 전극 절연층, 게이트 전극 패턴, 매체 격리층, 소스 전극 패턴 및 드레인 전극 패턴을 포함하되,
    상기 Al2O3(산화 알루미늄)층과 알루미늄층은 기판 베이스 상에 형성되고 사전 설정된 패턴을 가지며, 상기 기판 베이스에는 상기 기판 베이스와 평행하는 방향으로 순차적으로 인접하게 배치되는 제1 영역, 제2 영역 및 제3 영역이 구획되되, 상기 Al2O3층은 제1 영역 및 제3 영역에 형성되고, 상기 알루미늄층은 상기 제2 영역에 형성되며;
    상기 산화방지층은 상기 알루미늄층 상에 위치하고, 상기 기판 베이스에서 상기 산화방지층의 정투영은 상기 제2 영역과 중첩되며;
    상기 반도체층은 상기 산화방지층 상에 위치하고 또한 소스 전극 접촉 영역, 드레인 전극 접촉 영역 및 채널 영역을 포함하며, 기판 베이스에서 상기 소스 전극 접촉 영역의 정투영은 상기 제1 영역과 중첩되고, 기판 베이스에서 상기 드레인 전극 접촉 영역의 정투영은 상기 제3 영역과 중첩되며, 기판 베이스에서 상기 채널 영역의 정투영은 상기 제2 영역과 중첩되고;
    상기 게이트 전극 절연층은 상기 반도체층 상에 위치하며;
    상기 게이트 전극 패턴은 상기 게이트 전극 절연층 상에 위치하고, 또한 상기 소스 전극 접촉 영역과 상기 드레인 전극 접촉 영역 사이에 위치하며 또한 상기 채널 영역의 상부에 대응되게 위치하고;
    상기 매체 격리층은 상기 게이트 전극 패턴 상에 위치하며;
    상기 소스 전극 패턴 및 드레인 전극 패턴은 상기 매체 격리층 상에 위치하고, 상기 소스 전극 패턴은 상기 소스 전극 접촉 영역과 연결되며, 상기 드레인 전극 패턴은 상기 드레인 전극 접촉 영역과 연결되는
    디스플레이 패널.
  14. 제13항에 있어서,
    상기 산화방지층은 몰리브덴층을 포함하는 디스플레이 패널.
  15. 제13항에 있어서,
    상기 게이트 전극 절연층은 상기 반도체층 상에 순차적으로 형성되는 산화규소 화합물층 및 질화규소 화합물층을 포함하는 디스플레이 패널.
  16. 제13항에 있어서,
    상기 박막 트랜지스터는 상기 게이트 전극 절연층 및 매체 격리층을 모두 관통하는 두 개의 콘택 홀을 더 포함하되, 상기 두 개의 콘택 홀은 각각 상기 소스 전극 접촉 영역 및 드레인 전극 접촉 영역을 노출시키며, 상기 소스 전극 패턴 및 드레인 전극 패턴은 또한 두 개의 콘택 홀 내에 각각 형성되는 디스플레이 패널.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108054192B (zh) 2018-01-19 2019-12-24 武汉华星光电半导体显示技术有限公司 柔性amoled基板及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150086631A (ko) * 2014-01-20 2015-07-29 삼성디스플레이 주식회사 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치
CN105938800A (zh) * 2016-07-01 2016-09-14 深圳市华星光电技术有限公司 薄膜晶体管的制造方法及阵列基板的制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3067949B2 (ja) * 1994-06-15 2000-07-24 シャープ株式会社 電子装置および液晶表示装置
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
KR101476817B1 (ko) * 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
JP5584103B2 (ja) * 2009-12-04 2014-09-03 株式会社半導体エネルギー研究所 半導体装置
JP5708910B2 (ja) * 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
KR20110125105A (ko) * 2010-05-12 2011-11-18 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
US9209314B2 (en) * 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
JP2012015436A (ja) * 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
JP5917035B2 (ja) * 2010-07-26 2016-05-11 株式会社半導体エネルギー研究所 半導体装置
KR102072244B1 (ko) * 2011-11-30 2020-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9653614B2 (en) * 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN103219391B (zh) * 2013-04-07 2016-03-02 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
CN103715094B (zh) * 2013-12-27 2017-02-01 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
CN103972110B (zh) * 2014-04-22 2016-02-24 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
TWI555150B (zh) * 2014-05-27 2016-10-21 財團法人工業技術研究院 電子元件及其製法
CN106206743B (zh) * 2015-05-04 2020-04-28 清华大学 薄膜晶体管及其制备方法、薄膜晶体管面板以及显示装置
JPWO2016181256A1 (ja) * 2015-05-12 2018-03-08 株式会社半導体エネルギー研究所 半導体装置、電子部品および電子機器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150086631A (ko) * 2014-01-20 2015-07-29 삼성디스플레이 주식회사 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치
CN105938800A (zh) * 2016-07-01 2016-09-14 深圳市华星光电技术有限公司 薄膜晶体管的制造方法及阵列基板的制造方法

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