KR20150086631A - 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치 - Google Patents

박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치 Download PDF

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Abstract

본 발명은 기판과, 상기 기판 상에 위치하는 산화물 반도체와, 상기 산화물 반도체와 연결되며 상기 산화물 반도체를 중심으로 양쪽에 마주하는 소스 전극 및 드레인 전극과, 상기 산화물 반도체 상에 위치하는 제1 절연층과, 상기 제1 절연층 상에 위치하며 상기 산화물 반도체와 중첩되는 게이트 전극과, 상기 게이트 전극 상에 위치하는 제2 절연층과, 상기 제2 절연층과 연결되며 상기 소스 전극 및 드레인 전극 상에 각각 위치하는 제1 도전층 및 상기 제1 도전층 상에 위치하며 상기 제2 절연층을 노출하는 개구부를 포함하는 제2 도전층을 포함한다.

Description

박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치{THIN FILM TRANSISTOR, METHOD OF MANUFACTURING THE THIN FILM TRANSISTOR AND FLAT PANEL DISPLAY DEVICE HAVINT THE THIN FILM TRANSISTOR}
본 발명은 박막트랜지스터에 관한 것으로, 특히 소자의 특성을 향상시킬 수 있는 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비한 평판 표시장치에 관한 것이다.
박막트랜지스터(thin film transistor: TFT)는 평판 표시장치 등 다양한 전자 장치에 사용되고 있다. 예를 들어, 박막트랜지스터는 액정표시장치(liquid crystal display: LCD), 유기 발광 표시장치(organic light emitting diode display: OLED display), 전기 영동 표시장치(electrophoretic display) 등의 평판 표시장치에서 스위칭 소자 또는 구동 소자로서 이용되고 있다.
박막트랜지스터는 주사 신호를 전달하는 게이트라인에 연결되는 게이트 전극, 화소 전극에 인가될 신호를 전달하는 데이터라인에 연결된 소스 전극과, 소스 전극과 마주보는 드레인 전극, 그리고 소스 및 드레인 전극에 전기적으로 연결되어 있는 반도체층을 포함한다.
이 중 반도체층은 박막트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체층으로는 규소(Si)가 가장 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지는데, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 박막트랜지스터를 제조하는데 한계가 있고, 다결정 규소는 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡하다.
이러한 비정질 규소와 다결정 규소를 보완하기 위하여 비정질 실리콘보다 전자 이동도가 높고 온/오프(ON/OFF) 비율이 높으며 다결정 실리콘 보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용한 박막트랜지스터에 대한 연구가 진행되고 있다.
한편, 이러한 산화물 반도체를 포함하는 박막트랜지스터에 관해서는 바텀 게이트 형 구조(bottom gate type structure) 및 탑 게이트 형 구조(top gate type structure)가 보고되어 있다.
탑 게이트 형 구조의 박막트랜지스터의 경우, 산화 아연을 주성분으로 하는 산화물 반도체 중 일부를 저항이 낮은 소스 전극 및 드레인 전극으로 형성하는 방법을 이용하여 높은 전류 구동 능력을 확보한다.
산화물 반도체를 이용하여 소스 전극 및 드레인 전극을 형성하기 위해서는 충분한 이온 도핑 또는 인듐(In) 입자 석출을 통해 산화물 반도체가 도전성을 갖도록 하는 것이 핵심이다.
이 과정에서 산화물 반도체가 도전성을 갖는 정도가 커질수록(컨택 저항값이 일정 수준 이상이 될 경우) 소스 전극 및 드레인 전극의 역할을 수행하지 못해 박막트랜지스터의 특성이 저하되는 문제가 발생할 수 있다.
또한, 산화물 반도체에서는 산소의 이탈이나 수소의 혼입 등으로 막질(film quality)이 열화되기 쉽다. 이로 인해, 박막트랜지스터에서 임계값 전압이 마이너스 측으로 시프트되고, 전류 전압 특성 등이 열화되어 소자의 특성이 저하되는 등의 문제가 발생할 수 있다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 소자의 특성을 향상시킬 수 있는 박막트랜지스터 및 그 제조방법, 박막트랜지스터를 구비한 평판 표시장치를 제공하고자 한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 제1 실시예의 특징에 따르면, 본 발명은 기판과, 상기 기판 상에 위치하는 산화물 반도체와, 상기 산화물 반도체와 연결되며 상기 산화물 반도체를 중심으로 양쪽에 마주하는 소스 전극 및 드레인 전극과, 상기 산화물 반도체 상에 위치하는 제1 절연층과, 상기 제1 절연층 상에 위치하며 상기 산화물 반도체와 중첩되는 게이트 전극과, 상기 게이트 전극 상에 위치하는 제2 절연층과, 상기 제2 절연층과 연결되며 상기 소스 전극 및 드레인 전극 상에 각각 위치하는 제1 도전층과, 상기 제1 도전층 상에 위치하며 상기 제2 절연층을 노출하는 개구부를 포함하는 제2 도전층을 포함한다.
또한, 상기 산화물 반도체는 인듐-갈륨-아연 산화물(indium gallium zinc oxide: IGZO)을 포함한다.
또한, 상기 제1 도전층은 알루미늄(Al)을 포함한다.
또한, 상기 제1 도전층 상에 위치하는 제2 도전층은 투명 도전 물질을 포함한다.
또한, 상기 투명 도전 물질은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO 및 In203을 포함하는 산화물계열의 투명 도전막을 포함한다.
또한, 상기 제1 및 제2 도전층 사이에 위치하며 상기 제2 도전층보다 산소와이 결합력이 낮은 금속 물질을 더 포함한다.
또한, 상기 금속 물질은 티타늄(Ti) 또는 아연(Zn) 중 어느 하나의 금속의 산화물을 포함한다.
또한, 상기 금속 물질은 10 ~ 50Å의 두께를 갖는다.
또한, 상기 제2 절연층은 산화 알루미늄(AlOx) 층을 포함한다.
또한, 상기 제2 절연층은 상기 제1 도전층을 플라즈마 처리 또는 열처리(annealing) 중 선택된 어느 하나의 후속 처리 공정에 의해 형성된다.
또한, 상기 기판과 산화물 반도체 사이에 위치하는 버퍼층을 더 포함한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 제2 실시예의 특징에 따르면, 본 발명은 기판을 제공하는 단계와, 상기 기판 상에 산화물 반도체 물질을 포함하는 반도체 패턴을 형성하는 단계와, 상기 반도체 패턴의 가운데 부분과 중첩되는 제1 절연층 및 게이트 전극을 형성하는 단계와, 상기 제1 절연층과 중첩되지 않는 상기 반도체 패턴을 환원 처리하여 상기 게이트 전극 하부에 형성된 액티브 층 및 상기 액티브 층을 중심으로 마주하는 소스 및 드레인 전극을 형성하는 단계와, 상기 소스 전극 및 드레인 전극 상에 제1 도전층을 형성하는 단계와, 상기 제1 도전층 상에 형성되어 상기 게이트 전극과 중첩되는 상기 제1 도전층의 일부를 노출시키는 제2 도전층을 형성하는 단계 및 상기 노출된 제1 도전층을 절연물질을 포함하는 제2 절연층으로 형성하는 단계를 포함한다.
또한, 상기 제1 절연층과 소스 및 드레인 전극을 형성하는 단계는 상기 반도체 패턴 상에 절연 물질을 포함하는 절연 물질층을 형성하는 단계와, 상기 절연 물질층 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 식각 마스크로 하여 상기 절연 물질층을 패터닝하여 상기 제1 절연층을 형성하고 상기 반도체 패턴의 일부를 노출시키는 단계 및 상기 노출된 반도체 패턴에 이온을 도핑하여 도전성을 갖게 하는 단계를 포함한다.
또한, 상기 제2 절연층을 형성하는 단계는 상기 제1 도전층이 형성된 기판 상에 도전 물질을 포함하는 도전층을 형성하는 단계와, 상기 도전층을 패터닝하여 상기 게이트 전극과 중첩되는 제1 도전층의 일부를 노출시키는 상기 제2 도전층을 형성하는 단계와, 상기 제2 도전층 상에 감광막 패턴을 형성하는 단계와, 상기 노출된 제1 도전층이 절연물질을 포함하도록 상기 감광막 패턴이 형성된 기판에 플라즈마 처리를 하는 단계를 포함한다.
또한, 상기 제2 절연층을 형성하는 단계는 상기 제1 도전층이 형성된 기판 상에 도전 물질을 포함하는 도전층을 형성하는 단계와, 상기 도전층을 패터닝하여 상기 게이트 전극과 중첩되는 제1 도전층의 일부를 노출시키는 상기 제2 도전층을 형성하는 단계와, 상기 제2 도전층 상에 감광막 패턴을 형성하는 단계와, 상기 노출된 제1 도전층이 절연물질을 포함하도록 열처리(annealing) 하는 단계를 포함한다.
또한, 상기 산화물 반도체는 인듐-갈륨-아연 산화물(indium gallium zinc oxide: IGZO)을 포함한다.
또한, 상기 제1 도전층은 알루미늄(Al)을 포함한다.
또한, 상기 제1 도전층 상에 형성된 제2 도전층은 투명 도전 물질을 포함한다.
또한, 상기 투명 도전 물질은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO 및 In203을 포함하는 산화물계열의 투명 도전막이다.
또한, 상기 제1 및 제2 도전층 사이에 상기 제2 도전층 보다 산소와의 결합력이 낮은 금속 물질을 형성하는 단계를 더 포함한다.
또한, 상기 금속 물질은 티타늄(Ti) 또는 아연(Zn) 중 어느 하나의 금속의 산화물을 포함한다.
또한, 상기 금속 물질은 10 ~ 50Å의 두께를 갖는다.
또한, 상기 절연층은 산화 알루미늄(AlOx) 층을 포함한다.
또한, 상기 기판과 반도체 패턴 사이에 버퍼층을 형성하는 단계를 더 포함한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 제3 실시예의 특징에 따르면, 본 발명은 제1 전극, 유기 발광층 및 제2 전극으로 이루어진 유기 발광 소자와, 상기 유기 발광 소자의 동작을 제어하기 위한 박막트랜지스터가 형성된 제1 기판 및 상기 제1 기판과 대향하는 제2 기판을 포함하고, 상기 박막트랜지스터는 상기 제1 기판 상에 위치하는 산화물 반도체와, 상기 산화물 반도체와 연결되며 상기 산화물 반도체를 중심으로 양쪽에 마주하는 소스 전극 및 드레인 전극과, 상기 산화물 반도체 상에 위치하는 제1 절연층과, 상기 제1 절연층 상에 위치하며 상기 산화물 반도체와 중첩되는 게이트 전극과, 상기 게이트 전극 상에 위치하는 제2 절연층과, 상기 제2 절연층과 연결되며 상기 소스 전극 및 드레인 전극 상에 각각 위치하는 제1 도전층 및 상기 제1 도전층 상에 위치하며 상기 제2 절연층을 노출하는 개구부를 포함하는 제2 도전층을 포함한다.
또한, 상기 산화물 반도체는 인듐-갈륨-아연 산화물(indium gallium zinc oxide: IGZO)을 포함한다.
또한, 상기 제1 도전층은 알루미늄(Al)을 포함한다.
또한, 상기 제2 도전층과 상기 제1 전극은 동일한 물질로 동일 공정으로 형성된다.
또한, 상기 제2 도전층 및 상기 제1 전극은 투명한 도전 물질을 포함한다.
또한, 상기 투명 도전 물질은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO 및 In203을 포함하는 산화물계열의 투명 도전막이다.
또한, 상기 제2 절연층은 산화 알루미늄(AlOx) 층을 포함한다.
또한, 상기 제1 도전층은 플라즈마 처리 또는 열처리(annealing) 중 선택된 어느 하나의 후속 처리 공정에 의해 형성된다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 제4 실시예의 특징에 따르면, 본 발명은 다수의 게이트라인과 데이터라인에 의해 다수의 화소가 정의되고, 각 화소로 공급되는 신호를 제어하는 박막트랜지스터 및 상기 박막트랜지스터와 연결된 화소 전극이 형성된 제1 기판과, 상기 제1 기판과 대향하는 제2 기판 및 상기 제1 및 제2 기판 사이에 형성된 액정층을 포함하고, 상기 박막트랜지스터는 상기 제1 기판 상에 위치하는 산화물 반도체와, 상기 산화물 반도체와 연결되어 상기 산화물 반도체를 중심으로 양쪽을 마주는 소스 전극 및 드레인 전극과, 상기 산화물 반도체 상에 위치하는 제1 절연층과, 상기 제1 절연층 상에 위치하며 상기 산화물 반도체와 중첩되는 게이트 전극과, 상기 게이트 전극 상에 위치하는 제2 절연층과, 상기 제2 절연층과 연결되며 상기 소스 전극 및 드레인 전극 상에 각각 위치하는 제1 도전층 및 상기 제1 도전층 상에 위치하며 상기 제2 절연층을 노출하는 개구부를 포함하는 제2 도전층을 포함한다.
또한, 상기 산화물 반도체는 인듐-갈륨-아연 산화물(indium gallium zinc oxide: IGZO)을 포함한다.
또한, 상기 제1 도전층은 알루미늄(Al)을 포함한다.
또한, 상기 화소 전극 및 상기 제2 도전층은 동일 물질로 동일 공정으로 형성된다.
또한, 상기 제2 도전층 및 상기 화소 전극은 투명 도전 물질을 포함한다.
또한, 상기 투명 도전 물질은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO 및 In203을 포함하는 산화물계열의 투명 도전막이다.
또한, 상기 제2 절연층은 산화 알루미늄(AlOx) 층을 포함한다.
또한, 상기 제1 도전층은 플라즈마 처리 또는 열처리(annealing) 중 선택된 어느 하나의 후속 처리 공정에 의해 형성된다.
이상 살펴본 바와 같은 본 발명의 실시예에 따르면, 산화물 반도체를 이용하여 소스 전극 및 드레인 전극을 형성함에 있어 컨택 저항 값을 줄여 소사 특성을 향상시킬 수 있는 박막트랜지스터 및 그의 제조방법, 박막트랜지스터를 구비한 평판 표시장치를 제공할 수 있다.
또한, 본 발명의 실시예에 따르면, 드레인 전극 상에 화소 전극이 직접 형성되어 제조 공정을 단순화시킬 수 있는 박막트랜지스터 및 그의 제조방법, 박막트랜지스터를 구비한 평판 표시장치를 제공할 수 있다.
도 1a는 본 발명의 실시예에 따른 박막트랜지스터를 포함하는 어레이 기판을 개략적으로 나타낸 단면도이도, 도 1b는 도 1a의 어레이 기판의 평면도이다.
도 2 내지 도 8은 도 1a의 어레이 기판을 본 발명의 실시예에 따른 제조하는 방법을 차례대로 나타낸 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 박막트랜지스터를 포함하는 어레이 기판을 개략적으로 나타낸 단면도이다.
도 10은 본 발명의 실시예에 따른 박막트랜지스터를 포함하는 유기 발광 표시장치(OLED)를 개략적으로 나타낸 단면도이다.
도 11은 본 발명의 실시예에 따른 박막트랜지스터를 포함하는 액정표시장치(LCD)를 개략적으로 나타낸 단면도이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다.
그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 고안의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
또한, 본 발명을 명확하게 설명하기 위해서는 설명과 관계없는 부분은 생략하였으며, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서 설명의 편의를 위해 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1a는 본 발명의 실시예에 따른 박막트랜지스터를 포함하는 어레이 기판을 개략적으로 나타낸 단면도이고, 도 1b는 도 1a의 어레이 기판의 평면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시예에 따른 박막트랜지스터를 포함하는 어레이 기판(100)은 기판(110)과, 기판(110) 상에 형성된 버퍼층(120)과, 버퍼층(120) 상에 형성된 산화물 반도체층(130)/소스 전극(140a)/드레인 전극(140b)과, 산화물 반도체층(130) 상에 형성된 제1 절연층(150)과, 제1 절연층(150) 상에 형성된 게이트 전극(160)과, 게이트 전극(160) 상에 형성되는 제2 절연층(190)을 포함한다.
또한, 본 발명의 실시예에 따른 박막트랜지스터를 포함하는 어레이 기판(100)은 소스 전극(140a) 및 드레인 전극(140b) 상에 형성된 제1 도전층(170)과, 제2 절연층(190)을 제외한 영역에 대응되도록 제1 도전층(170) 상에 패터닝된 제2 도전층(180a, 180b)을 더 포함한다.
기판(110)은 소자를 형성하기 위한 재료로 기계적 강도나 치수 안정성이 우수한 것을 선택할 수 있다. 기판(110)의 재료로는 유리판, 금속판, 세라믹판 도는 플라스틱(폴리카보네이트 수지, 아크릴 수지, 염화비닐 수지, 폴리에틸렌테레프탈레이트 수지, 폴리이미드 수지, 폴리에스테르 수지, 에폭시 수지, 실리콘 수지, 불소 수지 등) 등을 예로 들 수 있으나 이에 한정되지 않는다.
버퍼층(120)은 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함할 수 있다. 버퍼층(120)은 후에 적층될 산화물 반도체층(130)에 기판(110)으로부터 불순물이 유입되는 것을 막아 산화물 반도체층(130)을 보호함과 동시에 계면 특성을 향상시킬 수 있으며 기판(110)의 재질에 따라 생략할 수도 있다.
산화물 반도체층(130)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 예를 들어, 산화물 반도체 물질은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예에서 산화물 반도체 물질은 인듐-갈륨-아연 산화물(IGZO)로 이루어진 것이 바람직 할 수 있다.
소스 전극(140a) 및 드레인 전극(140b)은 산화물 반도체층(130)을 중심으로 양쪽에 각각 위치하며 서로 일정간격 분리되어 있다. 또한, 소스 전극(140a) 및 드레인 전극(140b)은 산화물 반도체층(130)과 연결되어 있다.
소스 전극(140a) 및 드레인 전극(140b)은 도전성을 가지며 산화물 반도체층(130)을 이루는 산화물 반도체 물질과 동일한 물질 및 환원된 반도체 물질을 포함할 수 있다.
제1 절연층(150)은 예를 들어 실리콘 산화물(SiO2)막, 실리콘 질화물(SiN)막 및 실리콘 산질화물(SiON)막으로부터 선택된 1종의 막으로 구성되는 단층막, 또는 실리콘 산화물(SiO2)막, 실리콘 질화물(SiN)막 및 실리콘 산질화물(SiON)막으로부터 선택된 2종 이상의 막으로 구성된 적층막일 수 있다.
제1 절연층(150)은 산화물 반도체층(130)의 계면 특성을 향상시키고 산화물 반도체층(130)에 불순물이 침투하는 것을 차단할 수 있다.
게이트 전극(160)은 제1 절연층(150) 상에서 산화물 반도체층(130)과 중첩하는 부분에 형성된다. 이때, 게이트 전극(160)의 측면부의 경계와 제1 절연층(150)의 측면부의 경계는 실질적으로 일치하여 정렬될 수 있다.
즉, 산화물 반도체층(130)은 순차적으로 형성된 제1 절연층(150) 및 게이트 전극(160)에 의해 덮여있다.
이때, 게이트 전극(160)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등으로 만들어질 수 있다. 게이트 전극(160)은 단일막 또는 다중막 구조를 가질 수 있다.
게이트 전극(160) 하부에 위치하는 산화물 반도체층(130)의 양쪽에는 소스 전극(140a) 및 드레인 전극(140b)이 위치하며, 소스 전극(140a) 및 드레인 전극(140b)은 게이트 전극(160)과 실질적으로 중첩되지 않는다. 따라서, 게이트 전극(160)과 소스 전극(140a) 사이의 기생 용량 또는 게이트 전극(160)과 드레인 전극(140b) 사이의 기생 용량이 작아질 수 있다.
제1 도전층(170)은 게이트 전극(160)이 형성된 기판(110) 전면에 형성되는데, 소스 전극(140a) 및 드레인 전극(140b) 상에 직접적으로 형성된다. 이때, 제1 도전층(170)은 일함수가 작은 금속 즉, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(At), 니켈(Ni), 네어다뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 화합물 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예에서 제1 도전층(170)은 알루미늄(Al)으로 이루어진 것이 바람직할 수 있다.
이때, 알루미늄(Al)으로 이루어진 제1 도전층(170)은 도전성을 갖는 인듐-갈륨-아연 산화물(IGZO)의 소스 전극(140a) 및 드레인 전극(140b)의 컨택 저항값을 낮춰 박막트랜지스터의 전류 특성을 향상시키는 역할을 할 수 있다.
제2 도전층(180a, 180b)은 제1 도전층(170) 상에 형성되며 투명 도전 물질로 이루어질 수 있다. 이러한 투명 도전 물질로는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 징크 옥사이드(ZnO), In2O3 등과 같은 산화물 계열의 투명 도전막을 포함할 수 있다. 이러한 제2 도전층(180a, 180b)은 패터닝되어 소스 전극(140a) 및 드레인 전극(140b) 상에 각각 형성된다.
이때, 제2 도전층(180a, 180b)은 게이트 전극(160)과 대응되는 부분에 위치하는 제1 도전층(170)이 노출되도록 소스 전극(140a) 및 드레인 전극(140b) 상에 패터닝된다.
패터닝된 제2 도전층(180a, 180b)으로 인해 외부로 노출된 제1 도전층(170)은 산소 플라즈마 처리 또는 열처리(annealing) 공정을 진행하면서 절연 물질을 포함하는 산화 알루미늄(AlOx) 막을 형성하게 된다. 이러한 산화 알루미늄(AlOx) 막이 제2 절연층(190)이 되며, 제2 절연층(190)은 제1 도전층(170)과 동일 레이어에 형성되며 제1 도전층(170)과 연결될 수 있다.
이러한 제2 절연층(190)은 게이트 전극(160)의 측면을 감싸며 게이트 전극(160)을 외부로부터 보호하는 보호층의 역할을 할 수 있다.
이때, 제1 도전층(170) 상에 형성된 제2 도전층(180a, 180b)은 산소 플라즈마 처리 또는 열처리(annealing) 공정을 진행할 때 그 하부에 위치하는 제1 도전층(170)이 산소와 반응하는 것을 방지하는 마스크의 역할을 한다.
또한, 제2 도전층(180a, 180b)은 제1 도전층(170)과 전기적으로 연결되며 그 하부에 위치하는 도전성을 갖는 인듐-갈륨-아연 산화물(IGZO)의 소스 전극(140a) 및 드레인 전극(140b)과 전기적으로 접속되는 화소 전극일 수 있다.
제2 절연층(190)이 게이트 전극(160)을 보호하는 보호층의 역할을 함에 따라 게이트 전극(160) 상에 별도의 보호층을 형성하는 공정을 생략할 수 있다.
이와 더불어, 제2 도전층(180b)이 제1 도전층(170)을 통해 드레인 전극(140b)과 전기적으로 연결됨에 따라 기존의 박막트랜지스터 제조 공정 중 드레인 전극과 화소 전극을 컨택하기 위해 보호층을 패터닝하여 컨택홀을 형성하는 공정을 생략할 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예에 따른 박막트랜지스터(100)는 산화물 반도체로 소스 전극(140a) 및 드레인 전극(140b)을 형성하며 그 상부에 알루미늄(Al)으로 구성된 제1 도전층(170)을 형성함으로써 콘택 저항값을 낮춰 구동 전류를 확보하여 소자 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 박막트랜지스터(100)는 알루미늄(Al)으로 구성된 제1 도전층(170)의 일부를 게이트 전극(160)을 절연시키는 제2 절연층(190)으로 형성하며 드레인 전극(140b)과 제2 도전층(180b)을 전기적으로 연결되게 하여 콘택홀 형성을 위한 공정을 생략하여 제조 공정을 단순화시킬 수 있다.
이하, 본 발명의 실시예에 따른 박막트랜지스터를 포함하는 어레이 기판의 제조 방법에 대해 상세히 설명한다.
도 2 내지 도 8은 도 1a의 어레이 기판을 본 발명의 실시예에 따른 제조하는 방법을 차례대로 나타낸 도면이다.
먼저, 도 2를 참조하면, 유기 또는 플라스틱 등으로 만들어질 수 있는 기판(110) 상에 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 산화물을 포함하는 절연 물질로 이루어진 버퍼층(120)을 형성한다. 이어, 버퍼층(120)이 형성된 기판(110) 전면에 산화물 반도체 물질(130')을 형성한다. 이때, 산화물 반도체 물질(130')은 인듐-갈륨-아연 산화물(IGZO)일 수 있고, 열처리(annealing) 공정에 의해 반도체 특성을 갖게 된다.
연속하여, 산화물 반도체 물질(130') 상에 포토레지스트 등의 감광막을 도포하고 노광하여 제1 감광막 패턴(135)을 형성한다.
다음 도 3을 참조하면, 제1 감광막 패턴(135)을 마스크로 산화물 반도체 물질(130')을 식각하여 반도체 패턴(130")을 형성한다. 반도체 패턴(130")이 형성된 기판(110) 상에 절연 물질층(150')을 형성한다.
절연 물질층(150')은 산화 실리콘(SiOx) 등의 절연성 산화물을 포함하는 단일층으로 형성할 수도 있고, 산화 실리콘(SiOx) 등의 절연성 산화물을 포함하는 하부막과 절연물질을 포함하는 상부막으로 구성된 다중막으로 형성할 수도 있다.
다음 도 4를 참조하면, 절연 물질층(150')이 형성된 기판(110) 상에 금속 등의 도전성 물질을 적층하고 패터닝하여 게이트 전극(160)을 형성한다. 이때, 게이트 전극(160)은 반도체 패턴(130")의 가운데 부분과 중첩되도록 패터닝된다.
다음 도 5를 참조하면, 게이트 전극(160)을 식각 마스크로 하여 절연 물질층(150')을 패터닝하여 제1 절연층(150)을 형성한다. 게이트 전극(160) 및 제1 절연층(150)은 실질적으로 동일한 평면 모양을 가질 수 있다. 이러한 공정에 의해 반도체 패턴(130") 중 게이트 전극(160)과 중첩되지 않는 양쪽 부분이 외부로 노출된다.
이때, 절연 물질층(150')의 패터닝 방법으로는 건식 식각 방법을 사용할 수 있으며, 식각 기체 및 식각 시간을 조절하여 버퍼층(120)은 식각되지 않도록 한다.
이어, 반도체 패턴(130") 중 외부로 노출된 양쪽 부분은 이온을 도핑하여 도전성을 갖는 소스 전극(140a) 및 드레인 전극(140b)으로 형성된다. 반도체 패턴(130") 중 게이트 전극(160)과 중첩된 부분은 반도체 특성을 유지하며 소스 전극(140a) 및 드레인 전극(140b) 사이에서 채널 역할을 하는 산화물 반도체층(130)이 된다.
다음 도 6을 참조하면, 게이트 전극(160)이 형성된 기판(110) 전면에 금속의 제1 도전층(170)을 형성한다. 제1 도전층(170)은 일함수가 작은 알루미늄(Al)으로 이루어지며 소스 전극(140a) 및 드레인 전극(140b) 상에 형성되어 컨택 저항값을 낮춰 박막트랜지스터의 전류 특성을 향상시킬 수 있다.
다음 도 7을 참조하면, 제1 도전층(170) 상에 금속 등의 도전성 물질과 포토레지스트 등의 감광막을 순차적으로 도포한 후 제2 감광막 패턴(185)을 형성한다. 제2 감광막 패턴(185)을 마스크로 하여 도전 물질을 패터닝함으로써 제1 도전층(170)의 일부를 외부로 노출시키는 개구부를 구비하는 제2 도전층(180a, 180b)을 형성한다. 이때, 외부로 노출된 제1 도전층(170)의 일부는 게이트 전극(160)과 대응되는 부분이 될 수 있다.
다음 도 8을 참조하면, 기판(110) 상에 형성된 제2 감광막 패턴(185)을 제거하고, 산소 등 기체 플라즈마를 이용한 플라즈마 처리 또는 열처리(annealing) 방법을 통해 외부로 노출된 제1 도전층(170)을 산소와 반응시켜 절연 물질을 포함하는 제2 절연층(190)을 형성한다. 이때, 제2 절연층(190)은 산화 알루미늄(AlOx)막일 수 있으며 게이트 전극(160)의 측면을 감싸는 보호층의 역할을 한다.
소스 전극(140a) 및 드레인 전극(140b)과 대응되는 부분에 위치하는 제1 도전층(170)은 그 상부에 형성된 제2 도전층(180a, 180b)이 마스크로 작용하여 산소와 반응을 일으키지 않으므로 금속의 특성을 그대로 유지한다.
본 발명의 실시예에 따른 박막트랜지스터는 산화물 반도체를 이용하여 소스 및 드레인 전극(140a, 140b)을 형성하고 그 상부에 알루미늄(Al)으로 구성된 제1 도전층(170)을 형성하여 높은 구동 전류를 확보할 수 있다.
또한, 본 발명의 실시예에 따른 박막트랜지스터는 제1 도전층(170)으로 게이트 전극(160)을 보호하는 제2 절연층(190)을 형성하며 드레인 전극(140b)과 제2 도전층(180b)을 직접 전기적으로 연결되게 하여 보호층 형성 공정 및 컨택홀 형성 공정을 생략하여 제조 공정이 단순해질 수 있다.
도 9는 본 발명의 다른 실시예에 따른 박막트랜지스터를 포함하는 어레이 기판을 개략적으로 나타낸 단면도이다. 상술한 실시예와 동일한 구성요소에 대해서는 동일한 도면 부호를 부여하고, 동일한 설명은 생략하며 차이점을 중심으로 설명한다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 박막트랜지스터를 포함하는 어레이 기판(200)은 기판(110) 상에 형성된 버퍼층(120)과, 버퍼층(120) 상에 형성된 소스 전극(140a)/산화물 반도체층(130)/드레인 전극(140b)과, 산화물 반도체층(130)과 중첩되는 제1 절연층(150)과, 제1 절연층(150) 상에 형성된 게이트 전극(160)과, 게이트 전극(160) 상에 형성된 제2 절연층(190)을 포함한다.
또한, 본 발명의 다른 실시예에 따른 박막트랜지스터를 포함하는 어레이 기판(200)은 소스 전극(140a) 및 드레인 전극(140b) 상에 형성된 제1 도전층(170)과, 제1 도전층(170) 상에 형성된 제2 도전층(275a, 275b)과, 제2 도전층(275a, 275b) 상에 형성된 제3 도전층(280a, 280b)을 더 포함한다.
제1 도전층(170)은 일함수가 작은 금속 중 알루미늄(Al)으로 이루어질 수 있다. 제1 도전층(170)은 도전성을 갖는 산화물 반도체로 구성된 소스 전극(140a) 및 드레인 전극(140b)의 컨택 저항값을 낮춰 박막트랜지스터(200)의 전류 특성을 향상시키는 역할을 한다.
제3 도전층(280a, 280b)은 제2 도전층(275a, 275b) 상에 형성되며 투명 도전 물질로 이루어질 수 있다. 이러한 투명 도전 물질로는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 징크 옥사이드(ZnO), In2O3 등과 같은 산화물 계열의 투명 도전막을 포함할 수 있다. 이러한 제3 도전층(280a, 280b)은 패터닝되어 소스 전극(140a) 및 드레인 전극(140b)과 대응되도록 제1 도전층(170) 상에서 패터닝되어 형성된다.
일함수가 작은 알루미늄(Al)으로 이루어진 제1 도전층(170) 상에 투명 도전 물질로 구성된 제3 도전층(280a, 280b)이 형성될 경우, 증착 공정 중 반응 가스인 산소(O2)와 알루미늄(Al)이 반응하여 절연성을 띠는 절연막(AlOx)층을 형성하여 제1 도전층(170)과 제3 도전층(280a, 280b)의 전기적인 접촉을 방해할 수 있다.
따라서, 이를 방지하기 위해 산소(O2)와의 결합력이 낮은 금속 물질인 제2 도전층(275a, 275b)을 제1 도전층(170) 및 제3 도전층(280a, 280b) 사이에 형성한다.
제2 도전층(275a, 275b)은 티타늄(Ti) 또는 아연(Zn) 중 어느 하나의 금속의 산화물을 포함하는 금속 물질로 구성될 수 있으며 투명도를 저하시키지 않는 범위에서 대략 10Å ~ 50Å의 두께를 가질 수 있다.
제2 도전층(275a, 275b)은 제3 도전층(280a, 280b)과 마찬가지로 소스 전극(140a) 및 드레인 전극(140b)과 대응되도록 제1 도전층(170) 상에서 패터닝되어 형성된다.
본 발명의 다른 실시예에 따른 박막트랜지스터는 산화물 반도체 물질을 이용하여 소스 및 드레인 전극(140a, 140b)을 형성하고 그 상부에 알루미늄(Al)으로 구성된 제1 도전층(170)을 형성하여 높은 구동 전류를 확보할 수 있다.
또한, 본 발명이 다른 실시예에 따른 박막트랜지스터는 알루미늄(Al)으로 구성된 제1 도전층(170)과 투명 도전 물질인 인듐-주석 산화물(ITO)로 구성된 제3 도전층(280a, 280b) 사이에 산소(O2)와의 결합력이 낮은 제2 도전층(275a, 275b)을 형성하여 제1 도전층(170)과 제3 도전층(280a, 280b) 간의 접촉 저항 문제를 개선할 수 있다.
이하, 상술한 박막트랜지스터가 적용되는 평판 표시장치의 적용예에 대해 설명하도록 한다.
도 10은 본 발명의 실시예에 따른 박막트랜지스터를 포함하는 유기 발광 표시장치(OLED)를 개략적으로 나타낸 단면도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 박막트랜지스터를 포함하는 유기 발광 표시장치(OLED)는 제1 기판(310) 상에 형성된 버퍼층(320)과, 버퍼층(320) 상에 형성된 산화물 반도체층(330)/소스 전극(340a)/드레인 전극(340b)과, 산화물 반도체층(330)과 중첩되는 제1 절연층(350)과, 제1 절연층(350) 상에 형성된 게이트 전극(360)과, 게이트 전극(360) 상에 형성되는 제2 절연층(390)과, 소스 전극(340a) 및 드레인 전극(340b) 상에 형성된 제1 도전층(370)과, 제2 절연층(390)을 제외한 영역에 대응되도록 제1 도전층(370) 상에 패터닝되어 형성된 제2 도전층(380)을 포함한다.
또한, 본 발명의 실시예에 따른 박막트랜지스터를 포함하는 유기 발광 표시장치(OLED)는 제2 도전층(380)이 형성된 제1 기판(310) 상에 제2 도전층(380)의 일영역을 노출하는 개구부를 구비한 화소 정의막(375)과, 화소 정의막(375) 상에 형성된 유기 발광층(385)과, 유기 발광층(385)을 포함하여 화소 정의막(375) 상에 형성된 공통전극(395)을 더 포함한다.
이때, 제2 도전층(380)은 화소 전극이 되며 제2 도전층(380) 및 공통전극(395)과, 그 사이에 형성된 유기 발광층(385)은 유기 발광 소자(E)를 구성한다.
이러한 유기 발광 소자(E)는 제1 기판(310)에 대향하며 봉지 수단(도시하지 않음)을 이용하여 제1 기판(310)을 봉지하는 제2 기판(400)에 의해 외부로부터 산소 및 수분이 유입되는 것이 차단될 수 있다.
산화물 반도체층(330)은 산화물 반도체 물질을 포함하며, 이러한 산화물 물질은 인듐-갈륨-아연 산화물(IGZO)로 이루어질 수 있다.
소스 전극(340a) 및 드레인 전극(340b)은 산화물 반도체층(330)을 중심으로 양쪽에 각각 위치하며 서로 일정간격 분리되어 있다. 또한, 소스 전극(340a) 및 드레인 전극(340b)은 산화물 반도체층(330)과 연결되어 있다.
소스 전극(340a) 및 드레인 전극(340b)은 도전성을 가지며 산화물 반도체층(330)을 이루는 산화물 반도체 물질과 동일한 물질 및 환원된 반도체 물질을 포함할 수 있다.
게이트 전극(360)은 제1 절연층(350) 상에서 산화물 반도체층(330)과 중첩하는 부분에 형성된다.
제1 도전층(370)은 게이트 전극(360)이 형성된 제1 기판(310) 전면에 형성되는데, 소스 전극(340a) 및 드레인 전극(340b) 상에 직접적으로 형성된다. 이때, 제1 도전층(370)은 알루미늄(Al)으로 이루어질 수 있다.
알루미늄(Al)으로 이루어진 제1 도전층(370)은 도전성을 갖는 인듐-갈륨-아연 산화물(IGZO)의 소스 전극(340a) 및 드레인 전극(340b)의 컨택 저항값을 낮춰 박막트랜지스터의 전류 특성을 향상시키는 역할을 할 수 있다.
산화물 반도체층(330), 소스 전극(340a) 및 드레인 전극(340b)과 게이트 전극(360)은 유기 발광 표시장치(OLED)에서 탑 게이트 형 구조의 박막트랜지스터를 구성한다.
제2 도전층(380)은 제1 도전층(370) 상에 형성되며 투명 도전 물질로 이루어질 수 있다. 이러한 투명 도전 물질로는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 징크 옥사이드(ZnO), In2O3 등과 같은 산화물 계열의 투명 도전막을 포함할 수 있다. 제2 도전층(380)은 제1 도전층(370)과 전기적으로 연결되며 그 하부에 위치하는 도전성을 갖는 인듐-갈륨-아연 산화물(IGZO)의 소스 전극(340a) 및 드레인 전극(340b)과 전기적으로 접속되는 화소 전극일 수 있다.
제2 도전층(380)이 패터닝되어 제1 도전층(370)의 일부가 외부로 노출되는데, 노출된 제1 도전층(370)은 산소 플라즈마 처리 또는 열처리(annealing) 공정을 진행하면서 절연물질을 포함하는 산화 알루미늄(AlOx) 막을 형성하게 된다. 이러한 산화 알루미늄(AlOx) 막이 제2 절연층(390)이 되며, 제2 절연층(390)은 제1 도전층(370)과 동일 레이어에 형성되며 제1 도전층(370)과 연결될 수 있다.
이러한 제2 절연층(390)은 게이트 전극(360)의 측면을 감싸며 게이트 전극(360)을 외부로부터 보호하는 보호층의 역할을 한다.
드레인 전극(380b)과 전기적으로 접속되는 제2 도전층(380) 상에 유기 발광층(385) 및 공통전극(395)이 형성되어 유기 발광 소자(E)를 구성함에 따라, 유기 발광 소자(E)는 박막트랜지스터로부터 공급되는 구동 전류에 기초하여 대응하는 휘도로 발광할 수 있다.
도 11은 본 발명의 실시예에 따른 박막트랜지스터를 포함하는 액정표시장치(LCD)를 개략적으로 나타낸 단면도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 박막트랜지스터를 포함하는 액정표시장치(LCD)는 박막트랜지스터 기판(510)과, 컬러필터 기판(600) 및 두 기판(510, 600) 사이에 형성된 액정층(700)을 포함한다.
액정표시장치(LCD)의 박막트랜지스터 기판(510)은 버퍼층(520)과, 버퍼층(520) 상에 형성된 산화물 반도체층(530)/소스 전극(540a)/드레인 전극(540b)과, 산화물 반도체층(530)과 중첩되는 제1 절연층(550)과, 제1 절연층(550) 상에 형성된 게이트 전극(560)과, 게이트 전극(560) 상에 형성된 제2 절연층(590)과, 소스 전극(540a) 및 드레인 전극(540b) 상에 형성된 제1 도전층(570)과, 제2 절연층(590)을 제외한 영역에 대응되도록 제1 도전층(570) 상에 패터닝되어 형성된 제2 도전층(580)을 포함한다.
산화물 반도체층(530)은 산화물 반도체 물질을 포함하며, 이러한 산화물 반도체 물질은 인듐-갈륨-아연 산화물(IGZO)로 이루어질 수 있다.
소스 전극(540a) 및 드레인 전극(540b)은 산화물 반도체층(530)을 중심으로 양쪽에 각각 위치하며 서로 일정간격 분리되어 있다. 소스 전극(540a) 및 드레인 전극(540b)은 도전성을 가지며 산화물 반도체층(530)을 이루는 산화물 반도체 물질과 동일한 물질 및 환원된 반도체 물질을 포함할 수 있다.
제1 도전층(570)은 알루미늄(Al)으로 이루어질 수 있으며, 소스 전극(540a) 및 드레인 전극(540b) 상에 직접적으로 형성된다.
이때, 알루미늄(Al)으로 이루어진 제1 도전층(570)은 도전성을 갖는 인듐-갈륨-아연 산화물(IGZO)의 소스 전극(540a) 및 드레인 전극(540b)의 컨택 저항값을 낮춰 박막트랜지스터의 전류 특성을 향상시키는 역할을 할 수 있다.
산화물 반도체층(530), 소스 전극(540a) 및 드레인 전극(540b)과, 게이트 전극(560)은 액정표시장치(LCD)에서 탑 게이트 형 구조의 박막트랜지스터를 구성한다.
제2 도전층(580)은 제1 도전층(570) 상에 형성되며 투명 도전 물질로 이루어질 수 있다. 이러한 투명 도전 물질로는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 징크 옥사이드(ZnO), In2O3 등과 같은 산화물 계열의 투명 도전막을 포함할 수 있다. 제2 도전층(580)은 제1 도전층(570)과 전기적으로 연결되며 그 하부에 위치하는 도전성을 갖는 인듐-갈륨-아연 산화물(IGZO)의 드레인 전극(540b)과 전기적으로 접속되는 화소전극일 수 있다.
제2 도전층(580)이 패터닝되어 제1 도전층(570)의 일부가 외부로 노출되는데, 노출된 제1 도전층(570)은 산소 플라즈마 처리 또는 열처리(annealing) 공정을 진행하면서 절연 물질을 포함하는 산화 알루미늄(AlOx) 막을 형성하게 된다. 이러한 산화 알루미늄(AlOx) 막이 제2 절연층(590)이 되며, 제2 절연층(590)은 제1 도전층(570)과 동일 레이어에 형성되며 제1 도전층(570)과 연결될 수 있다.
이러한 제2 절연층(590)은 게이트 전극(560)의 측면을 감싸며 게이트 전극(560)을 외부로부터 보호하는 보호층의 역할을 한다.
컬러필터 기판(600)은 순차적으로 형성된 블랙 매트릭스(610)와, 컬러필터(620)와, 평탄화층(630) 및 공통전극(640)을 포함한다.
화소 전극인 제2 도전층(580)은 박막트랜지스터의 드레인 전극(540b)으로부터 공급된 화소 신호를 충전하여 공통전극(640)과 전위차를 발생시킨다. 이러한 전위차에 의해 두 기판(510, 600) 사이에 위치하는 액정층(700)이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 입사되는 광량을 조절하여 컬러필터 기판(600) 쪽으로 투과시킨다.
본 발명이 속하는 기술분야의 상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허 청구범위에 의하여 나타내어지며, 특히 청구범위의 의미 및 범위 그리고 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100/200: 박막트랜지스터 110: 기판
120/320/520: 버퍼층 130/330/530: 산화물 반도체층
140a/340a/540a: 소스 전극 140b/340b/540b: 드레인 전극
150/350/550: 제1 절연층 160/360/560: 게이트 전극
170/370/570: 제1 도전층 180a,180b/380/580: 제2 도전층
190/390/590: 제2 절연층 310: 제1 기판
385: 유기 발광층 395/640: 공통전극
400: 제2 기판 510: 박막트랜지스터 기판
600: 컬러필터 기판 610: 블랙 매트릭스
620: 컬러필터 630: 평탄화층
700: 액정층

Claims (40)

  1. 기판;
    상기 기판 상에 위치하는 산화물 반도체;
    상기 산화물 반도체와 연결되며 상기 산화물 반도체를 중심으로 양쪽에 마주하는 소스 전극 및 드레인 전극;
    상기 산화물 반도체 상에 위치하는 제1 절연층;
    상기 제1 절연층 상에 위치하며 상기 산화물 반도체와 중첩되는 게이트 전극;
    상기 게이트 전극 상에 위치하는 제2 절연층;
    상기 제2 절연층과 연결되며 상기 소스 전극 및 드레인 전극 상에 각각 위치하는 제1 도전층; 및
    상기 제1 도전층 상에 위치하며 상기 제2 절연층을 노출하는 개구부를 포함하는 제2 도전층;을 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제1 항에 있어서,
    상기 산화물 반도체는 인듐-갈륨-아연 산화물(indium gallium zinc oxide: IGZO)을 포함하는 것을 특징으로 하는 박막트랜지스터.
  3. 제1 항에 있어서,
    상기 제1 도전층은 알루미늄(Al)을 포함하는 것을 특징으로 하는 박막트랜지스터.
  4. 제1 항에 있어서,
    상기 제1 도전층 상에 위치하는 제2 도전층은 투명 도전 물질을 포함하는 것을 특징으로 하는 박막트랜지스터.
  5. 제4 항에 있어서,
    상기 투명 도전 물질은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO 및 In2O3을 포함하는 산화물계의 투명 도전막인 것을 특징으로 하는 박막트랜지스터.
  6. 제4 항에 있어서,
    상기 제1 및 제2 도전층 사이에 위치하며 상기 제2 도전층보다 산소와의 결합력이 낮은 금속 물질을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
  7. 제6 항에 있어서,
    상기 금속 물질은 티타늄(Ti) 또는 아연(Zn) 중 어느 하나의 금속의 산화물을 포함하는 것을 특징으로 하는 박막트랜지스터.
  8. 제7 항에 있어서,
    상기 금속 물질은 10 ~ 50Å의 두께를 갖는 것을 특징으로 하는 박막트랜지스터.
  9. 제1 항에 있어서,
    상기 제2 절연층은 산화 알루미늄(AlOx)층을 포함하는 것을 특징으로 하는 박막트랜지스터.
  10. 제1 항에 있어서,
    상기 제2 절연층은 상기 제1 도전층을 플라즈마 처리 또는 열처리(annealing) 중 선택된 어느 하나의 후속 처리 공정에 의해 형성되는 것을 특징으로 하는 박막트랜지스터.
  11. 제1 항에 있어서,
    상기 기판과 산화물 반도체 사이에 위치하는 버퍼층을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
  12. 기판을 제공하는 단계;
    상기 기판 상에 산화물 반도체 물질을 포함하는 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴의 가운데 부분과 중첩되는 제1 절연층 및 게이트 전극을 형성하는 단계;
    상기 제1 절연층과 중첩되지 않는 상기 반도체 패턴을 환원 처리하여 상기 게이트 전극 하부에 형성된 액티브 층 및 상기 액티브 층을 중심으로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 드레인 전극 상에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 형성되어 상기 게이트 전극과 중첩되는 상기 제1 도전층의 일부를 노출시키는 제2 도전층을 형성하는 단계; 및
    상기 노출된 제1 도전층을 절연물질을 포함하는 제2 절연층으로 형성하는 단계;를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 제12 항에 있어서,
    상기 제1 절연층과, 상기 소스 및 드레인 전극을 형성하는 단계는,
    상기 반도체 패턴 상에 절연 물질을 포함하는 절연 물질층을 형성하는 단계;
    상기 절연 물질층 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 식각 마스크로 하여 상기 절연 물질층을 패터닝하여 상기 제1 절연층을 형성하고 상기 반도체 패턴의 일부를 노출시키는 단계; 및
    상기 노출된 반도체 패턴에 이온을 도핑하여 도전성을 갖게 하는 단계;를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 제12 항에 있어서,
    상기 제2 절연층을 형성하는 단계는,
    상기 제1 도전층이 형성된 기판 상에 도전 물질을 포함하는 도전층을 형성하는 단계;
    상기 도전층을 패터닝하여 상기 게이트 전극과 중첩되는 제1 도전층의 일부를 노출시키는 상기 제2 도전층을 형성하는 단계;
    상기 제2 도전층 상에 감광막 패턴을 형성하는 단계;
    상기 노출된 제1 도전층이 절연물질을 포함하도록 상기 감광막 패턴이 형성된 기판에 플라즈마 처리를 하는 단계;를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  15. 제12 항에 있어서,
    상기 제2 절연층을 형성하는 단계는,
    상기 제1 도전층이 형성된 기판 상에 도전 물질을 포함하는 도전층을 형성하는 단계;
    상기 도전층을 패터닝하여 상기 게이트 전극과 중첩되는 제1 도전층의 일부를 노출시키는 상기 제2 도전층을 형성하는 단계;
    상기 제2 도전층 상에 감광막 패턴을 형성하는 단계;
    상기 노출된 제1 도전층이 절연물질을 포함하도록 상기 감광막 패턴이 형성된 기판에 열처리(annealing) 하는 단계;를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  16. 제12 항에 있어서,
    상기 산화물 반도체 물질은 인듐-갈륨-아연 산화물(indium gallium zinc oxide: IGZO)을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  17. 제12 항에 있어서,
    상기 제1 도전층은 알루미늄(Al)을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  18. 제12 항에 있어서,
    상기 제1 도전층 상에 형성된 제2 도전층은 투명 도전 물질을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  19. 제18 항에 있어서,
    상기 투명 도전 물질은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO 및 In2O3을 포함하는 산화물계열의 투명 도전막인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  20. 제18 항에 있어서,
    상기 제1 및 제2 도전층 사이에 상기 제2 도전층 보다 산소와의 결합력이 낮은 금속 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  21. 제20 항에 있어서,
    상기 금속 물질은 티타늄(Ti) 또는 아연(Zn) 중 어느 하나의 금속의 산화물을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  22. 제21 항에 있어서,
    상기 금속 물질은 10 ~ 50Å의 두께를 갖는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  23. 제12 항에 있어서,
    상기 제2 절연층은 산화 알루미늄(AlOx)층을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  24. 제12 항에 있어서,
    상기 기판과 반도체 패턴 사이에 버퍼층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  25. 제1 전극, 유기 발광층 및 제2 전극으로 이루어진 유기 발광 소자와, 상기 유기 발광 소자의 동작을 제어하기 위한 박막트랜지스터가 형성된 제1 기판; 및
    상기 제1 기판과 대향하는 제2 기판을 포함하고,
    상기 박막트랜지스터는,
    상기 제1 기판 상에 위치하는 산화물 반도체;
    상기 산화물 반도체와 연결되며 상기 산화물 반도체를 중심으로 양쪽에 마주하는 소스 전극 및 드레인 전극;
    상기 산화물 반도체 상에 위치하는 제1 절연층;
    상기 제1 절연층 상에 위치하며 상기 산화물 반도체와 중첩되는 게이트 전극;
    상기 게이트 전극 상에 위치하는 제2 절연층;
    상기 제2 절연층과 연결되며 상기 소스 및 드레인 전극 상에 각각 위치하는 제1 도전층; 및
    상기 제1 도전층 상에 위치하며 상기 제2 절연층을 노출하는 개구부를 포함하는 제2 도전층;을 포함하는 것을 특징으로 하는 평판 표시장치.
  26. 제25 항에 있어서,
    상기 산화물 반도체는 인듐-갈륨-아연 산화물(indium gallium zinc oxide: IGZO)을 포함하는 것을 특징으로 하는 평판 표시장치.
  27. 제25 항에 있어서,
    상기 제1 도전층은 알루미늄(Al)을 포함하는 것을 특징으로 하는 평판 표시장치.
  28. 제25 항에 있어서,
    상기 제2 도전층과 상기 제1 전극은 동일한 물질로 동일 공정으로 형성되는 것을 특징으로 하는 평판 표시장치.
  29. 제28 항에 있어서,
    상기 제2 도전층 및 상기 제1 전극은 투명 도전 물질을 포함하는 것을 특징으로 하는 평판 표시장치.
  30. 제29 항에 있어서,
    상기 투명 도전 물질은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO 및 In2O3을 포함하는 산화물계열의 투명 도전막인 것을 특징으로 하는 평판 표시장치.
  31. 제25 항에 있어서,
    상기 제2 절연층은 산화 알루미늄(AlOx)층을 포함하는 것을 특징으로 하는 평판 표시장치.
  32. 제25 항에 있어서,
    상기 제1 도전층은 플라즈마 처리 또는 열처리(annealing) 중 선택된 어느 하나의 후속 처리 공정에 의해 절연물질을 포함하는 제2 절연층으로 형성되는 것을 특징으로 하는 평판 표시장치.
  33. 다수의 게이트라인과 데이터라인에 의해 다수의 화소가 정의되고, 각 화소로 공급되는 신호를 제어하는 박막트랜지스터 및 상기 박막트랜지스터와 연결된 화소 전극이 형성된 제1 기판;
    상기 제1 기판과 대향하는 제2 기판; 및
    상기 제1 및 제2 기판 사이에 형성된 액정층;을 포함하고,
    상기 박막트랜지스터는,
    상기 제1 기판 상에 위치하는 산화물 반도체;
    상기 산화물 반도체와 연결되며 상기 산화물 반도체를 중심으로 양쪽에 마주하는 소스 전극 및 드레인 전극;
    상기 산화물 반도체 상에 위치하는 제1 절연층;
    상기 제1 절연층 상에 위치하며 상기 산화물 반도체와 중첩되는 게이트 전극;
    상기 게이트 전극 상에 위치하는 제2 절연층;
    상기 제2 절연층과 연결되며 상기 소스 전극 및 드레인 전극 상에 각각 위치하는 제1 도전층; 및
    상기 제1 도전층 상에 위치하며 상기 제2 절연층을 노출하는 개구부를 포함하는 제2 도전층;을 포함하는 것을 특징으로 하는 평판 표시장치.
  34. 제33 항에 있어서,
    상기 산화물 반도체는 인듐-갈륨-아연 산화물(indium gallium zinc oxide: IGZO)을 포함하는 것을 특징으로 하는 평판 표시장치.
  35. 제33 항에 있어서,
    상기 제1 도전층은 알루미늄(Al)을 포함하는 것을 특징으로 하는 평판 표시장치.
  36. 제33 항에 있어서,
    상기 화소 전극 및 상기 제2 도전층은 동일 물질로 동일 공정으로 형성되는 것을 특징으로 하는 평판 표시장치.
  37. 제36 항에 있어서,
    상기 제2 도전층 및 상기 화소 전극은 투명 도전 물질을 포함하는 것을 특징으로 하는 평판 표시장치.
  38. 제37 항에 있어서,
    상기 투명 도전 물질은 ITO(indium tin oxide). IZO(indium zinc oxide), ZnO 및 In2O3을 포함하는 산화물계열의 투명 도전막인 것을 특징으로 하는 평판 표시장치.
  39. 제33 항에 있어서,
    상기 제2 절연층은 산화 알루미늄(AlOx)층을 포함하는 것을 특징으로 하는 평판 표시장치.
  40. 제33 항에 있어서,
    상기 제1 도전층은 플라즈마 처리 또는 열처리(annealing) 중 선택된 어느 하나의 후속 처리 공정에 의해 절연물질을 포함하는 상기 제2 절연층으로 형성되는 것을 특징으로 하는 평판 표시장치.
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