KR102622266B1 - 박막 트랜지스터 어레이 패널 및 그 제조 방법 - Google Patents

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Abstract

본 기재는 박막 트랜지스터 어레이 패널 및 그 제조 방법에 관한 것이다. 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널은 제1 기판, 상기 제1 기판 위에 위치하는 제1 전극, 상기 제1 전극 위에 위치하는 제1 구멍을 포함하는 제1 절연층, 상기 제1 절연층 위에 위치하며 상기 제1 구멍에 대응하는 제2 구멍을 포함하는 제2 절연층, 그리고 상기 제2 절연층의 면 중 상기 제2 구멍을 이루는 내측면 위에 위치하는 제1 내측부를 포함하는 덮개층을 포함하고, 상기 제2 구멍 안에 위치하는 상기 제1 내측부의 끝 부분은 상기 제1 전극과 이격되어 있다.

Description

박막 트랜지스터 어레이 패널 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
본 기재는 박막 트랜지스터 어레이 패널 및 그 제조 방법에 관한 것이다.
표시 장치 등 다양한 전자 장치에 포함된 트랜지스터는 게이트 신호를 인가받는 게이트 전극, 전압을 인가받는 소스 전극, 소스 전극과 마주하는 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되어 있는 반도체를 포함한다.
트랜지스터가 기판 위에 위치하는 복수의 박막으로 이루어진 박막 트랜지스터인 경우, 박막 트랜지스터를 구성하는 여러 전극층 사이와 박막 트랜지스터 위에 여러 절연층들이 위치한다. 이러한 절연층들은 적어도 하나의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 박막 트랜지스터의 여러 전극 사이에 위치하는 절연층은 주로 무기 절연 물질을 포함한다.
박막 트랜지스터의 각 전극이 신호선 또는 다른 박막 트랜지스터 등의 전기 소자로부터 전압을 인가받거나 반대로 전압을 전달하기 위해 절연층에는 서로 다른 층에 위치하는 전극들을 서로 연결하기 위한 접촉 구멍이 형성된다.
기판을 기준으로 박막 트랜지스터의 위에 위치하여 박막 트랜지스터를 덮는 절연층과 박막 트랜지스터를 구성하는 전극 사이에 위치하는 절연층의 재료가 적어도 일부 서로 다를 경우, 박막 트랜지스터의 여러 전극층 사이에 위치하는 절연층에 접촉 구멍을 형성하는 과정에서 박막 트랜지스터를 위에서 덮는 절연층의 일부가 유실되어 박막 트랜지스터의 드러난 전극에 유실된 절연 물질에 의한 잔막이 생길 수 있다. 이러한 잔막은 접촉 구멍에서의 접촉 저항을 상당히 높여 박막 트랜지스터의 특성을 악화시킨다. 또한 박막 트랜지스터를 덮는 절연층의 일부가 유실되면 해당 절연층의 두께가 작아져 절연층이 덮는 전극이 외부로 드러날 수 있고 이로 인해 단락이 발생할 수도 있다.
특히 박막 트랜지스터를 덮는 절연층이 유기 절연 물질을 포함하는 경우 유기 물질의 잔막에 의한 영향이 더 커진다.
이에 따라 본 발명이 해결하고자 하는 과제는 박막 트랜지스터 어레이 패널의 제조 공정에서 박막 트랜지스터 위에 위치하는 절연층, 특히 유기 절연 물질을 포함하는 절연층의 유실을 막아 접촉 구멍에서의 접촉 저항이 높아지는 것을 막고 박막 트랜지스터의 특성이 저하되는 것을 막는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 박막 트랜지스터 어레이 패널의 제조 공정에서 박막 트랜지스터 위에 위치하는 절연층의 유실을 막아 박막 트랜지스터 위에 위치하는 절연층을 기준으로 아래 및 위에 위치하는 전극들 간의 단락이 발생할 위험을 없애는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널은 제1 기판, 상기 제1 기판 위에 위치하는 제1 전극, 상기 제1 전극 위에 위치하는 제1 구멍을 포함하는 제1 절연층, 상기 제1 절연층 위에 위치하며 상기 제1 구멍에 대응하는 제2 구멍을 포함하는 제2 절연층, 그리고 상기 제2 절연층의 면 중 상기 제2 구멍을 이루는 내측면 위에 위치하는 제1 내측부를 포함하는 덮개층을 포함하고, 상기 제2 구멍 안에 위치하는 상기 제1 내측부의 끝 부분은 상기 제1 전극과 이격되어 있다.
상기 제2 구멍의 평면상 사이즈는 상기 제1 구멍의 평면상 사이즈보다 클 수 있다.
상기 덮개층은 상기 제2 절연층의 윗면 위에 위치하며 상기 제1 내측부와 연결되어 있는 상측부를 더 포함할 수 있다.
상기 덮개층 위에 위치하며 상기 제1 구멍 및 상기 제2 구멍을 통해 상기 제1 전극과 연결되어 있는 도전체를 더 포함할 수 있다.
상기 상측부는 상기 도전체와 중첩하는 부분 및 상기 도전체와 중첩하지 않는 부분을 포함할 수 있다.
상기 제1 절연층과 상기 제2 절연층 사이에 위치하며 상기 제1 및 제2 구멍에 대응하는 제3 구멍을 포함하는 제3 절연층, 그리고 상기 제1 절연층과 상기 제3 절연층 사이에 위치하는 제2 전극을 더 포함하고, 상기 제3 절연층은 상기 제2 전극 위에 위치하는 제4 구멍을 더 포함하고, 상기 제2 절연층은 상기 제4 구멍에 대응하는 제5 구멍을 더 포함하고, 상기 덮개층은 상기 제2 절연층의 면 중 상기 제5 구멍을 이루는 내측면 위에 위치하는 제2 내측부를 더 포함할 수 있다.
상기 덮개층은 상기 제2 절연층의 윗면에 위치하는 절개부를 포함할 수 있다.
상기 제2 구멍 안에 위치하는 상기 제1 내측부의 두께는 균일하지 않을 수 있다.
상기 제2 구멍을 이루는 상기 제2 절연층의 상기 내측면은 상기 제1 내측부가 위치하는 제1면 및 상기 제1면과 마주하는 제2면을 포함하고, 상기 제2면 위에는 상기 덮개층이 위치하지 않을 수 있다.
상기 제1 내측부의 두께는 상기 제1 기판에 가까워질수록 작아질 수 있다.
상기 덮개층은 상기 제2 절연층의 윗면 위에 위치하며 상기 제1 내측부와 연결되어 있는 상측부를 더 포함할 수 있다.
상기 덮개층 위에 위치하며 상기 제1 구멍을 통해 상기 제1 전극과 연결되어 있는 도전체를 더 포함하고, 상기 도전체는 상기 상측부의 윗면을 덮을 수 있다.
상기 덮개층은 상기 제1 구멍을 이루는 상기 제1 절연층의 내측면 위에는 위치하지 않을 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널의 제조 방법은 제1 기판 위에 제1 전극을 형성하는 단계, 상기 제1 전극 위에 제1 절연층을 형성하는 단계, 상기 제1 절연층 위에 제2 절연층을 형성하는 단계, 상기 제2 절연층에 제1 구멍을 형성하는 단계, 상기 제2 절연층 위에 덮개층을 형성하는 단계, 상기 제1 구멍 안에 위치하는 상기 덮개층의 일부를 제거하는 단계, 그리고 상기 제1 구멍 안에서 상기 덮개층의 상기 제거된 부분에 대응하는 상기 제1 절연층을 제거하여 상기 제1 구멍에 대응하는 제2 구멍을 형성하는 단계를 포함한다.
상기 제1 구멍을 형성할 때 사용되는 광마스크와 상기 제1 구멍 안에 위치하는 상기 덮개층의 일부를 제거할 때 사용되는 광마스크는 동일할 수 있다.
상기 제1 구멍 안에 위치하는 상기 덮개층의 일부를 제거하는 단계에서 사용되는 광마스크는 광투과율이 서로 다른 세 개의 영역을 포함하고, 상기 제1 구멍 안에 위치하는 상기 덮개층의 일부를 제거하는 단계에서 상기 제2 절연층의 윗면을 드러내는 상기 덮개층의 절개부를 형성할 수 있다.
상기 덮개층을 형성하는 단계에서, 상기 제1 구멍을 이루는 상기 제2 절연층의 내측면 위에 형성되는 상기 덮개층의 두께는 균일하지 않을 수 있다.
상기 덮개층을 형성하는 단계에서, 상기 제2 구멍을 이루는 상기 제2 절연층의 상기 내측면은 상기 덮개층이 형성되지 않는 부분을 포함할 수 있다.
상기 덮개층을 형성하는 단계에서, 상기 제2 절연층의 상기 내측면 위에 형성되는 상기 덮개층의 두께는 상기 제1 기판에 가까워질수록 얇아질 수 있다.
상기 제1 절연층에 상기 제2 구멍을 형성한 후에 상기 제1 구멍 및 상기 제2 구멍을 통해 상기 제1 전극과 연결되는 도전체를 형성하는 단계를 더 포함할 수 있다.
상기 도전체를 형성하는 단계에서, 상기 덮개층의 일부가 제거되어 상기 제2 절연층의 윗면이 드러날 수 있다.
본 발명의 실시예에 따르면 박막 트랜지스터 어레이 패널의 제조 공정에서 기판을 기준으로 박막 트랜지스터 위에 위치하는 절연층의 유실을 막아 접촉 구멍에서의 접촉 저항이 높아지는 것을 막고 박막 트랜지스터의 특성이 저하되는 것을 막을 수 있다. 또한 박막 트랜지스터 위에 위치하는 절연층을 기준으로 아래 및 위에 위치하는 전극들 간의 단락이 발생할 위험을 없앨 수 있다.
도 1 및 도 2는 각각 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널의 단면도이고,
도 3 내지 도 7은 도 1 또는 도 2에 도시한 박막 트랜지스터 어레이 패널의 본 발명의 한 실시예에 따른 제조 방법에 따른 제조 공정의 일부를 차례대로 도시한 단면도들이고,
도 8 및 도 9는 각각 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널의 단면도이고,
도 10 내지 도 15는 도 8 또는 도 9에 도시한 박막 트랜지스터 어레이 패널의 본 발명의 한 실시예에 따른 제조 방법에 따른 제조 공정의 일부를 차례대로 도시한 단면도들이고,
도 16 및 도 17은 각각 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널의 단면도이고,
도 18 내지 도 23은 도 16 또는 도 17에 도시한 박막 트랜지스터 어레이 패널의 본 발명의 한 실시예에 따른 제조 방법에 따른 제조 공정의 일부를 차례대로 도시한 단면도들이고,
도 24 및 도 25는 각각 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널의 단면도이고,
도 26 내지 도 29는 도 24 또는 도 25에 도시한 박막 트랜지스터 어레이 패널의 본 발명의 한 실시예에 따른 제조 방법에 따른 제조 공정의 일부를 차례대로 도시한 단면도들이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널에 대하여 설명한다.
도 1 및 도 2는 각각 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널의 단면도이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널(1)은 표시 장치 등 다양한 전자 장치에 포함될 수 있는 패널로서 절연 물질을 포함하는 제1 기판(110) 위에 형성되어 있는 복수의 박막 트랜지스터를 포함한다. 박막 트랜지스터 어레이 패널(1)은 유연성을 가지는 플렉서블 패널일 수 있다.
도 1 및 도 2에 도시한 제1 기판(110)의 단면에 평행하면서 도 1 및 도 2에서 위를 향하는 방향을 단면 방향이라 하고 단면 방향에서 보았을 때의 구조를 설명할 때 단면상 구조라 표현한다. 또한, 제1 기판(110)의 면을 볼 수 있는 방향을 평면 방향이라 하고 평면 방향에서 보았을 때의 구조를 평면상 구조라 표현한다. 단면상 적층 구조를 설명할 때 한 구성 요소가 다른 구성 요소의 위에 위치한다는 것은 단면 방향 상 한 구성 요소가 다른 구성 요소의 위에 위치한다는 것을 의미한다.
제1 기판(110)은 플라스틱, 유리 등의 절연성 물질을 포함할 수 있다.
제1 기판(110) 위에는 제2 기판(111)이 위치할 수 있다. 제2 기판(111)은 플렉서블 기판으로서 폴리이미드(PI) 등 플렉서블 필름을 포함할 수 있다.
제1 기판(110) 및 제2 기판(111) 중 하나는 생략될 수 있다. 특히 박막 트랜지스터 어레이 패널(1)이 휘어지거나 구부러질 수 있는 유연성(flexibility)을 가지는 경우 제1 기판(110)이 생략될 수 있다.
제2 기판(111) 위에는 버퍼층(112)이 위치할 수 있다. 버퍼층(112)은 제1 기판(110) 또는 제2 기판(111)으로부터 버퍼층(112)의 상부에 위치하는 구성, 예를 들어 뒤에서 설명할 박막 트랜지스터가 포함하는 반도체, 등으로 불순물이 유입되는 것을 방지하여 반도체를 보호하고 박막 트랜지스터의 특성을 향상시킬 수 있다.
버퍼층(112)은 산화 규소(SiOx), 질화 규소(SiNx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 무기 절연 물질을 포함할 수 있다. 버퍼층(112)은 단일막 또는 이중막 이상의 다중막일 수 있다. 도 1 및 도 2는 버퍼층(112)이 단일막인 예를 도시한다. 도 1 및 도 2에 도시한 바와 달리 버퍼층(112)의 일부분이 제거되어 있을 수도 있다. 버퍼층(112)은 생략될 수도 있다.
버퍼층(112) 위에는 복수의 박막 트랜지스터(TR1, TR2) 및 제1 도전체(126)가 위치한다.
박막 트랜지스터(TR1)는 게이트 전극(125a), 반도체(131a), 소스 전극(133a), 드레인 전극(135a), 그리고 반도체(131a)와 게이트 전극(125a) 사이에 위치하는 제1 절연층(140a)을 포함한다. 박막 트랜지스터(TR2)는 게이트 전극(125b), 반도체(131b), 소스 전극(133b), 드레인 전극(135b), 그리고 반도체(131b)와 게이트 전극(125b) 사이에 위치하는 제1 절연층(140a)을 포함한다.
제1 절연층(140a)은 산화 규소(SiOx), 질화 규소(SiNx), 또는 질산화 규소(SiON) 등의 무기 절연 물질을 포함할 수 있다. 제1 절연층(140a)은 단일막 또는 이중막 이상의 다중막일 수 있다.
반도체(131a, 131b)는 평면 방향에서 봤을 때 제1 절연층(140a)을 사이에 두고 게이트 전극(125a, 125b)과 중첩하고 도 1 및 도 2에 도시한 단면 구조상으로는 각 게이트 전극(125a, 125b) 위에 대응하여 위치한다. 박막 트랜지스터(TR1, TR2)의 채널은 각각의 반도체(131a, 131b)에 형성된다.
본 발명의 한 실시예에 따르면, 각 박막 트랜지스터(TR1, TR2)에서 소스 전극(133a, 133b) 및 드레인 전극(135a, 135b)은 반도체(131a, 131b)를 중심으로 양쪽에 각각 위치하며 서로 분리되어 있다. 소스 전극(133a, 133b) 및 드레인 전극(135a, 135b)은 반도체(131a, 131b)와 동일한 층에 위치하며 각각 반도체(131a, 131b)와 직접 연결되어 있을 수 있다. 그러나 이에 한정되는 것은 아니고, 소스 전극(133a, 133b) 및 드레인 전극(135a, 135b)은 반도체(131a, 131b)와 다른 층에 위치하며 반도체(131, 131b)와 전기적으로 연결되어 있을 수도 있다.
소스 전극(133a, 133b) 및 드레인 전극(135a, 135b)이 반도체(131a, 131b)와 동일한 층에 위치하는 경우, 소스 전극(133a, 133b) 및 드레인 전극(135a, 135b), 그리고 반도체(131a, 131b)는 서로 동일한 물질을 포함할 수 있는데, 예를 들어 서로 동일한 산화물을 포함할 수 있다. 반도체(131a, 131b), 소스 전극(133a, 133b) 및 드레인 전극(135a, 135b)이 포함하는 산화물은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다.
도전체인 소스 전극(133a, 133b) 및 드레인 전극(135a, 135b)의 캐리어 농도는 반도체(131a, 131b)의 캐리어 농도보다 높다.
소스 전극(133a, 133b) 및 드레인 전극(135a, 135b)은 박막 트랜지스터(TR1, TR2)의 채널을 이루는 반도체(131a, 131b)가 포함하는 산화물 반도체가 환원된 물질을 포함할 수 있다. 소스 전극(133a, 133b) 및 드레인 전극(135a, 135b)은 반도체(131a, 131b)가 포함하는 산화물 반도체와 함께 불소(F), 수소(H) 및 황(S) 중 적어도 하나를 더 포함할 수 있다. 이러한 소스 전극(133a, 133b) 및 드레인 전극(135a, 135b)은 반도체(131a, 131b)를 이루는 산화물 반도체를 플라즈마 처리 등의 방법으로 도체화하여 형성할 수 있다. 예를 들어, 산화물 반도체를 챔버 내에서 불소(F), 수소(H) 및 황(S) 중 적어도 하나를 포함하는 기체로 도핑하여 본 실시예에 따른 소스 전극(133a, 133b) 및 드레인 전극(135a, 135b)을 형성할 수 있다.
이러한 소스 전극(133a, 133b), 드레인 전극(135a, 135b) 및 반도체(131a, 131b)의 구조는 한 예일 뿐으로, 본 발명의 실시예에 따른 박막 트랜지스터의 구조가 이에 한정되는 것은 아니다.
소스 전극(133a, 133b), 드레인 전극(135a, 135b) 및 반도체(131a, 131b)는 제1 절연층(140a)과 버퍼층(112) 사이에 위치하고, 게이트 전극(125a, 125b)은 제1 절연층(140a) 위에 위치할 수 있다. 이와 달리 게이트 전극(125a, 125b)은 반도체(131a, 131b)와 제1 기판(110) 사이의 어느 한 층에 위치할 수도 있다.
제1 도전체(126)는 게이트 전극(125a, 125b)과 동일한 층에 위치할 수 있으나 이에 한정되지는 않는다.
제1 기판(110)을 기준으로 박막 트랜지스터(TR1, TR2) 및 제1 도전체(126) 위에는 제2 절연층(140b)이 위치한다. 제2 절연층(140b)은 산화 규소(SiOx), 질화 규소(SiNx), 또는 질산화 규소(SiON) 등의 무기 절연 물질을 포함할 수 있으며, 단일막 또는 이중막 이상의 다중막일 수 있다.
제2 절연층(140b) 위에는 제2 도전체(127)가 위치할 수 있다. 제2 도전체(127)는 제2 절연층(140b)을 사이에 두고 게이트 전극(125b)과 중첩하는 부분을 포함할 수 있다. 제2 도전체(127)는 생략될 수도 있다. 이 경우 제2 절연층(140b)도 함께 생략될 수 있다.
제1 기판(110)을 기준으로 제2 절연층(140b)과 제2 도전체(127) 위에는 제3 절연층(160)이 위치한다. 제3 절연층(160)은 유기 물질을 포함할 수 있다. 제3 절연층(160)이 유기 물질을 포함하는 경우 박막 트랜지스터 어레이 패널(1)을 구부릴 때 제3 절연층(160)의 손상을 줄일 수 있어 박막 트랜지스터 어레이 패널(1)의 유연성을 높일 수 있다.
제3 절연층(160), 제2 절연층(140b), 그리고 제1 절연층(140a)은 박막 트랜지스터(TR1, TR2)의 적어도 한 전극을 드러내는 접촉 구멍(Cnt1, Cnt2), 그리고 제1 도전체(126) 또는 제2 도전체(127)를 드러내는 접촉 구멍(Cnt3)을 포함한다. 도 1 및 도 2는 접촉 구멍(Cnt1)이 박막 트랜지스터(TR1)의 소스 전극(133a)을 드러내고, 접촉 구멍(Cnt2)이 박막 트랜지스터(TR1)의 드레인 전극(135a)을 드러내고, 접촉 구멍(Cnt3)이 제1 도전체(126)를 드러내는 예를 도시하나, 제3 절연층(160), 제2 절연층(140b), 그리고 제1 절연층(140a)의 접촉 구멍(Cnt1, Cnt2, Cnt3)이 드러내는 전극은 이에 한정되는 것은 아니고, 제3 절연층(160)과 버퍼층(112) 사이에 위치하는 다른 다양한 전극이 될 수도 있다.
접촉 구멍(Cnt1)은 제1 절연층(140a) 및 제2 절연층(140b)의 구멍(143), 그리고 구멍(143)에 대응하여 정렬되어 있는 제3 절연층(160)의 구멍(163)을 포함한다. 접촉 구멍(Cnt2)은 제1 절연층(140a) 및 제2 절연층(140b)의 구멍(145), 그리고 구멍(145)에 대응하여 정렬되어 있는 제3 절연층(160)의 구멍(165)을 포함한다. 접촉 구멍(Cnt3)은 제2 절연층(140b)의 구멍(146), 그리고 구멍(146)에 대응하여 정렬되어 있는 제3 절연층(160)의 구멍(166)을 포함한다.
접촉 구멍(Cnt1)에서 제3 절연층(160)의 구멍(163)의 평면상 사이즈는 제1 절연층(140a) 및 제2 절연층(140b)의 구멍(143)의 평면상 사이즈보다 클 수 있고, 접촉 구멍(Cnt2)에서 제3 절연층(160)의 구멍(165)의 평면상 사이즈는 제1 절연층(140a) 및 제2 절연층(140b)의 구멍(145)의 평면상 사이즈보다 클 수 있고, 접촉 구멍(Cnt3)에서 제3 절연층(160)의 구멍(166)의 평면상 사이즈는 제2 절연층(140b)의 구멍(146)의 평면상 사이즈보다 클 수 있다. 그러나 제3 절연층(160)의 구멍(163, 165, 166)의 사이즈가 이에 한정되는 것은 아니고 제3 절연층(160)의 구멍(163, 165, 166) 각각이 대응하는 제1 및 제2 절연층(140a, 140b)의 구멍(143, 145, 146)의 사이즈와 대략 비슷하거나 더 작을 수도 있다.
제3 절연층(160)의 윗면 및 측면 위에는 덮개층(150)이 위치한다. 제3 절연층(160)의 윗면이란 제1 기판(110)의 평면에 대체로 나란한 면을 의미할 수 있다. 제3 절연층(160)의 측면은 구멍(163, 165, 166)을 이루는 내측면을 포함한다.
덮개층(150)은 제3 절연층(160)의 구멍(163, 165, 166)을 이루는 내측면 위에 위치하는 내측부(inner portion)(153, 155, 156)를 포함한다. 내측부(153, 155, 156)는 접촉 구멍(Cnt1, Cnt2, Cnt3) 안에서 제3 절연층(160)의 구멍(163, 165, 166)을 이루는 내측면 위에만 위치하며 내측면과 접촉하고, 제1 및 제2 절연층(140a, 140b)의 구멍(143, 145, 146)을 이루는 내측면 위에는 위치하지 않는다. 이에 따라 접촉 구멍(Cnt1, Cnt2, Cnt3) 안에 위치하는 내측부(153, 155, 156)의 끝 부분은 접촉 구멍(Cnt1, Cnt2, Cnt3)이 드러내는 전극(133a, 135a) 또는 제1 도전체(126)와 이격되어 있으며, 그 이격 거리는 제1 및 제2 절연층(140a, 140b)의 단면 방향의 두께와 유사하거나 그보다 클 수 있다.
덮개층(150)의 내측부(153, 155, 156)는 제3 절연층(160)의 구멍(163, 165, 166)을 이루는 내측면의 전체에 형성되어 있을 수 있으나, 이에 한정되는 것은 아니고 내측부(153, 155, 156)는 제3 절연층(160)의 구멍(163, 165, 166)을 이루는 내측면의 일부 위에만 형성되어 있을 수도 있다.
도 1 및 도 2를 참조하면, 덮개층(150)의 내측부(153, 155, 156)의 아래쪽 끝 부분의 가장자리 변은 그 아래의 제1 및 제2 절연층(140a, 140b)의 구멍(143)의 가장자리 변에 정렬되어 있을 수 있다. 덮개층(150)의 내측부(153, 155, 156)의 안쪽면과 제1 및 제2 절연층(140a, 140b)의 구멍(143, 145, 146)이 함께 접촉 구멍(Cnt1, Cnt2, Cnt3)을 이룰 수 있다.
덮개층(150)은 제3 절연층(160)의 윗면 위에 위치하며 내측부(153, 155, 156)와 연결되어 있는 부분, 즉 상측부를 포함할 수 있다. 상측부는 인접한 내측부(153, 155, 156)와 연결되어 있을 수 있다.
덮개층(150)의 재료는 특별히 한정되지 않으나, 예를 들어 무기 절연 물질 또는 금속 등을 포함할 수 있다. 덮개층(150)이 무기 절연 물질을 포함하는 경우, 덮개층(150)이 포함하는 무기 절연 물질의 식각비는 제1 및 제2 절연층(140a, 140b)이 포함하는 절연 물질의 식각비와 다를 수 있다.
박막 트랜지스터(TR1)의 기능 또는 그 종류에 따라 접촉 구멍(Cnt1)과 접촉 구멍(Cnt2) 중 적어도 하나는 생략될 수도 있고, 박막 트랜지스터(TR2)의 기능 또는 그 종류에 따라 박막 트랜지스터(TR2)가 포함하는 전극을 드러내는 접촉 구멍(도시하지 않음)이 제3 절연층(160), 제2 절연층(140b), 그리고 제1 절연층(140a)에 형성되어 있을 수도 있다.
덮개층(150) 위에는 복수의 데이터 도전체(173, 175, 176)가 위치한다. 데이터 도전체(173)는 접촉 구멍(Cnt1)을 통해 박막 트랜지스터(TR1)의 소스 전극(133a)과 전기적으로 연결되고, 데이터 도전체(175)는 접촉 구멍(Cnt2)을 통해 박막 트랜지스터(TR1)의 드레인 전극(135a)과 전기적으로 연결되고, 데이터 도전체(176)는 접촉 구멍(Cnt3)을 통해 제1 도전체(126)와 전기적으로 연결되어 있을 수 있다.
도 1에 도시한 실시예에 따르면, 덮개층(150)은 데이터 도전체(173, 175, 176)에 의해 덮이지 않고 드러난 면을 포함할 수 있다. 이 경우 데이터 도전체(173, 175, 176)가 포함하는 물질은 덮개층(150)이 포함하는 물질과 다를 수 있는데, 특히 데이터 도전체(173, 175, 176)와 덮개층(150)은 식각비가 서로 다른 물질을 포함할 수 있다. 덮개층(150)은 접촉 구멍(Cnt1, Cnt2, Cnt3) 내부를 제외하고는 제3 절연층(160)의 윗면을 드러내지 않고 덮을 수 있다.
도 2에 도시한 실시예에 따르면, 덮개층(150)과 데이터 도전체(173, 175, 176)는 함께 제3 절연층(160)의 윗면을 드러낼 수 있다. 이 경우 데이터 도전체(173, 175, 176)와 덮개층(150)은 식각비가 서로 유사한 물질을 포함할 수 있다. 덮개층(150)이 도전성을 가질 경우 덮개층(150)은 각 데이터 도전체(173, 175, 176)와 함께 하나의 전극을 이룰 수 있다.
데이터 도전체(173, 164, 176) 위에는 절연층인 보호막(도시하지 않음)이 더 위치할 수 있다.
그러면, 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널의 제조 방법에 대해 도 1 및 도 2와 함께 도 3 내지 도 7을 참조하여 설명한다.
도 3 내지 도 7은 도 1 또는 도 2에 도시한 박막 트랜지스터 어레이 패널의 본 발명의 한 실시예에 따른 제조 방법에 따른 제조 공정의 일부를 차례대로 도시한 단면도들이다.
먼저 도 3을 참조하면, 먼저 도 5를 참조하면, 제1 기판(110) 위에 제2 기판(111)을 형성하고, 제2 기판(111) 위에 화학 기상 증착법 등의 방법으로 산화 규소(SiOx), 질화 규소(SiNx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 무기 절연 물질을 적층하여 버퍼층(112)을 형성한다.
이어서, 버퍼층(112) 위에 반도체 물질을 적층하고 패터닝하여 반도체층(도시하지 않음)을 형성한다. 반도체 물질은 예를 들어 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 산화물 반도체 물질을 포함할 수 있으나 이에 한정되지 않는다. 반도체층을 형성한 후 반도체층의 일부를 환원하거나 불순물로 도핑하여 반도체층의 일부를 소스 전극(133a, 133b) 및 드레인 전극(135a, 135b)으로 만들 수 있다. 반도체층 중 소스 전극(133a, 133b) 및 드레인 전극(135a, 135b)이 되지 않은 부분은 반도체(131a, 131b)를 이룬다.
이어서, 반도체층이 형성된 제1 기판(110) 위에 산화 규소(SiOx), 질화 규소(SiNx), 또는 질산화 규소(SiON) 등의 무기 절연 물질을 적층하여 제1 절연층(140a)을 형성한다.
이어서, 제1 절연층(140a) 위에 금속 등의 도전성 물질을 적층하고 패터닝하여 게이트 전극(125a, 125b) 및 제1 도전체(126)를 형성한다.
이어서, 열처리 또는 플라즈마 처리 방법 등으로 평면상 게이트 전극(125a, 125b)으로 덮이지 않은 반도체층을 처리하여 소스 전극(133a, 133b) 및 드레인 전극(135a, 135b)을 형성할 수 있다. 이 경우 제1 절연층(140a)을 형성하기 전에 반도체층의 일부를 환원하거나 불순물로 도핑하는 단계는 생략될 수도 있다.
이어서, 제1 기판(110) 위에 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON) 등의 무기 절연 물질을 적층하여 제2 절연층(140b)을 형성한다.
이어서, 제2 절연층(140b) 위에 금속 등의 도전성 물질을 적층하고 패터닝하여 제2 도전체(127)를 형성한다.
이어서, 제2 절연층(140b)과 제2 도전체(127) 위에 절연성 물질을 도포하여 제3 절연층(160)을 형성한다. 제3 절연층(160)은 유기 물질을 포함할 수 있고, 감광성을 가질 수 있다.
다음 도 4를 참조하면, 사진 공정 등을 통해 제3 절연층(160)을 패터닝하여 복수의 구멍(163, 165, 166)을 형성한다. 구멍(163)은 소스 전극(133a)에 대응하여 형성되고, 구멍(165)은 드레인 전극(135a)에 대응하여 형성되고, 구멍(166)은 제1 도전체(126)에 대응하여 형성될 수 있다.
소스 전극(133a), 드레인 전극(135a), 그리고 제1 도전체(126)를 드러내는 접촉 구멍의 목표 사이즈가 도 4에 점선으로 도시한 가상 접촉 구멍(Cnt_V)과 같을 때, 제3 절연층(160)의 구멍(163, 165, 166)의 평면상 사이즈는 가상 접촉 구멍(Cnt_V)의 평면상 사이즈보다 약간 클 수 있다. 이를 위해 제3 절연층(160)은 노광 후 현상 단계에서 가상 접촉 구멍(Cnt_V)의 평면상 사이즈보다 약간 큰 구멍(163, 165, 166)이 형성될 때까지 제3 절연층(160)을 과현상시킬 수 있다.
다음 도 5를 참조하면, 패터닝된 제3 절연층(160) 위에 무기 절연 물질 또는 금속 등의 도전 물질을 스퍼터링 등의 방법으로 적층하여 덮개층(150)을 형성한다.
다음 도 6을 참조하면, 덮개층(150)을 사진 식각 공정 등을 이용해 패터닝하여 제3 절연층(160)의 구멍(163, 165, 166) 안에 위치하는 덮개층(150)의 일부를 제거한다. 제거된 덮개층(150)은 대부분 가상 접촉 구멍(Cnt_V)에 대응하는 부분으로서 구멍(163, 165, 166) 안에 위치하는 덮개층(150) 중 도 5에서 위쪽을 향하는 면을 가지는 부분일 수 있다. 이로써 구멍(163, 165, 166) 안에서 제3 절연층(160)의 내측면 위에 위치하며 내측면과 접촉하는 내측부(153, 155, 156)가 형성되고, 구멍(163, 165, 166)에 대응하는 제2 절연층(140b)의 윗면의 적어도 일부가 드러난다.
제3 절연층(160)의 구멍(163, 165, 166) 안에 위치하는 덮개층(150)의 일부를 제거하는 단계에서 사용되는 광마스크는 제3 절연층(160)을 패터닝하여 복수의 구멍(163, 165, 166)을 형성할 때 사용하는 광마스크와 동일한 광마스크일 수 있다.
다음 도 7을 참조하면, 건식 식각 등을 이용하여 패터닝된 덮개층(150)에 의해 덮이지 않고 드러난 제1 및 제2 절연층(140a, 140b)을 제거하여 박막 트랜지스터(TR1, TR2)의 적어도 한 전극을 드러내는 구멍(143, 145), 그리고 제1 도전체(126) 또는 제2 도전체(127)를 드러내는 구멍(146)을 형성한다. 이때 패터닝된 덮개층(150)이 제1 및 제2 절연층(140a, 140b)에 대한 식각 마스크로 기능할 수 있다.
이로써 덮개층(150)의 내측부(153, 155, 156)와 제1 및 제2 절연층(140a, 140b)의 구멍(143, 145, 146)은 함께 박막 트랜지스터(TR1, TR2)의 적어도 한 전극을 드러내는 접촉 구멍(Cnt1, Cnt2, Cnt3)을 이룬다.
제1 및 제2 절연층(140a, 140b)의 식각 과정에서 사용하는 식각 기체의 덮개층(150)에 대한 식각비와 제1 및 제2 절연층(140a, 140b)에 대한 식각비의 차이가 클 수 있다. 이로써 제1 및 제2 절연층(140a, 140b)의 식각 과정에서 덮개층(150)의 대부분이 제거되지 않고 남을 수 있다.
이와 같이, 접촉 구멍(Cnt1, Cnt2, Cnt3)을 형성하기 위한 제1 및 제2 절연층(140a, 140b)의 식각 과정에서 제3 절연층(160)의 대부분은 덮개층(150)으로 덮여 있어 식각으로부터 보호될 수 있다. 따라서 제3 절연층(160)이 포함하는 물질, 특히 제3 절연층(160)이 유기 물질을 포함하는 경우 그 유기 물질이 제1 및 제2 절연층(140a, 140b)의 식각 과정에서 유실되지 않는다. 따라서 유기 물질의 잔막이 접촉 구멍(Cnt1, Cnt2, Cnt3)에 의해 드러난 전극 위에 형성되는 것을 방지할 수 있다. 이에 따라 접촉 구멍(Cnt1, Cnt2, Cnt3)에서의 접촉 저항이 높아지는 것을 막을 수 있고 박막 트랜지스터(TR1, TR2)의 특성 저하를 막을 수 있다.
제1 및 제2 절연층(140a, 140b)의 식각 과정에서 제3 절연층(160)이 손상되거나 유실되지 않으므로 제3 절연층(160)의 두께를 충분히 유지할 수 있다. 따라서 제2 도전체(127)와 같이 제3 절연층(160)의 윗면에 가장 가까운 도전체가 외부로 드러나는 것을 막을 수 있고, 이후 공정에서 제3 절연층(160) 위에 형성될 도전체와 제2 도전체(127)가 전기적으로 연결되어 단락이 발생하는 것을 방지할 수 있다.
특히, 제3 절연층(160)의 사진 공정에서 노광 기술의 한계상 제3 절연층(160)의 최대 두께에 제한이 있어 제조 공정에서 제3 절연층(160)이 유실될 경우 제3 절연층(160)의 상하에 위치하는 서로 다른 도전체 사이의 단락이 발생하기 쉽다. 그러나 본 실시예에 따르면, 이러한 최대 두께에 제한이 있는 제3 절연층(160)이 덮개층(150)에 의해 보호되어 유실되는 것이 방지되므로 제3 절연층(160)을 기준으로 상하에 위치하는 서로 다른 도전체 사이의 단락을 방지할 수 있다.
제1 및 제2 절연층(140a, 140b)의 식각 후 산소 기체 등을 이용한 애싱 공정을 수행할 수 있다. 이러한 애싱 공정에서도 덮개층(150)이 제3 절연층(160)의 대부분을 덮고 있으므로 제3 절연층(160)의 유실 및 제3 절연층(160)의 물질로 이루어진 잔막 생성을 방지할 수 있다.
다음 도 1 및 도 2를 참조하면, 덮개층(150) 위에 금속 등의 도전성 물질을 적층한 후 패터닝하여 복수의 데이터 도전체(173, 175, 176)를 형성한다. 앞에서 설명한 바와 같이 데이터 도전체(173, 175, 176)가 접촉하여 전기적으로 연결되는 전극(133a, 135a) 또는 제1 도전체(126) 위에 제3 절연층(160)의 물질에 의한 잔막이 형성되는 것이 덮개층(150)에 의해 차단되므로 데이터 도전체(173, 175)와 전극(133a, 135a) 사이 또는 데이터 도전체(176)와 제1 도전체(126) 사이의 접촉 저항이 높아지는 것을 막을 수 있다.
도 1을 참조하면, 데이터 도전체(173, 175, 176)의 패터닝시 덮개층(150)은 제거되지 않고 남아 있을 수 있다. 이 경우 덮개층(150)은 무기 절연 물질을 포함할 수 있다.
도 2를 참조하면, 데이터 도전체(173, 175, 176)의 패터닝시 덮개층(150)도 제거되어 데이터 도전체(173, 175, 176)와 함께 패터닝될 수 있다. 이 경우 덮개층(150)은 금속 등의 도전 물질을 포함할 수 있다.
이와 같이 제1 기판(110) 위에 필요한 층들을 모두 형성한 후에는 제1 기판(110)을 떼어낼 수 있다.
이제, 도 8 및 도 9를 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널에 대하여 설명한다. 앞에서 설명한 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 동일한 설명은 생략하며 차이점을 중심으로 설명하도록 하며, 이는 이후의 설명에서도 마찬가지이다.
도 8 및 도 9는 각각 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널의 단면도이다.
도 8 및 도 9에 도시한 실시예에 따른 박막 트랜지스터 어레이 패널(1)은 앞에서 설명한 도 1 및 도 2에 도시한 실시예와 대부분 동일하나 덮개층(150)의 모양이 다를 수 있다. 덮개층(150)은 제3 절연층(160)의 윗면의 모두 위에 형성되어 있지 않고 일부 제거되어 패터닝되어 있을 수 있다. 특히 덮개층(150)은 각 접촉 구멍(Cnt1, Cnt2, Cnt3) 주변에 한정되어 형성되어 서로 다른 접촉 구멍(Cnt1, Cnt2, Cnt3)에 대응하는 덮개층(150)의 부분들은 서로 분리되어 있을 수 있다.
구체적으로 도 8 및 도 9를 참조하면, 덮개층(150)은 제3 절연층(160)의 윗면에 위치하며 인접한 접촉 구멍(Cnt1, Cnt2, Cnt3)들 사이에 위치하는 복수의 절개부(158)를 포함할 수 있다.
도 8을 참조하면, 덮개층(150)은 데이터 도전체(173, 175, 176)에 의해 덮이지 않고 드러난 면을 포함할 수 있다. 이 경우 데이터 도전체(173, 175, 176)가 포함하는 물질은 덮개층(150)이 포함하는 물질과 다를 수 있는데, 특히 데이터 도전체(173, 175, 176)와 덮개층(150)은 식각비가 서로 다른 물질을 포함할 수 있다.
도 9를 참조하면, 데이터 도전체(173, 175, 176)와 덮개층(150)은 함께 제3 절연층(160)을 드러낼 수 있다. 덮개층(150)이 도전성을 가질 경우 덮개층(150)은 데이터 도전체(173, 175, 176)와 함께 하나의 전극을 이룰 수 있다.
그러면, 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널의 제조 방법에 대해 도 8 및 도 9와 함께 도 10 내지 도 15를 참조하여 설명한다.
도 10 내지 도 15는 도 8 또는 도 9에 도시한 박막 트랜지스터 어레이 패널의 본 발명의 한 실시예에 따른 제조 방법에 따른 제조 공정의 일부를 차례대로 도시한 단면도들이다.
본 실시예에 따른 박막 트랜지스터 어레이 패널의 제조 방법은 앞에서 설명한 실시예에 따른 제조 방법과 대부분 동일하므로 차이점을 중심으로 설명한다.
먼저 도 10을 참조하면, 앞에서 설명한 도 3 내지 도 5에 도시한 단계까지 수행한 후, 덮개층(150) 위에 포토레지스트 등의 감광 재료를 도포하여 감광층(50)을 형성한다. 이어서, 감광층(50) 위에 광마스크(80)를 배치하고 광마스크(80)를 통해 감광층(50)을 노광한다.
광마스크(80)는 서로 다른 투과율을 가지는 적어도 세 개의 영역을 포함한다. 예를 들어, 감광층(50)이 빛이 조사되지 않은 부분이 제거되는 음(negative)의 감광성을 가진 경우, 감광층(50)이 가장 두껍게 남아야 하는 부분에는 광마스크(80)의 투명부(T)가 대응하고, 감광층(50)이 그 다음 얇게 남아야 하는 부분에는 광마스크(80)의 반투명부(H)가 대응하고, 감광층(50)이 제거되어야 하는 부분에는 광마스크(80)의 불투명부(O)가 대응한다. 특히, 광마스크(80)의 반투명부(H)는 제3 절연층(160)의 구멍(163, 165, 166)에 대응한다. 광마스크(80)는 투명부(T), 반투명부(H), 불투명부(O)의 순서대로 투과율이 낮아진다. 반투명부(H)는 빛이 일부만 조사되는 부분으로서 빛 투과량을 조절하기 위하여 슬릿(slit)이나 격자 형태의 패턴이 형성되어 있거나 반투명막을 사용하여 형성될 수 있다.
감광성 물질이 양의 감광성을 가진 경우에는 음의 감광성을 가진 경우와 반대로 광마스크(80)의 투명성이 반대로 바뀐다.
다음 도 11을 참조하면, 광마스크(80)를 통해 노광된 감광층(50)을 현상하면 광마스크(80)의 불투명부(O)에 대응하는 감광층(50)은 제거되고, 광마스크(80)의 투명부(T) 및 반투명부(H)에 대응하는 감광층(50)은 남아 감광막 패턴(50')이 형성된다. 감광막 패턴(50')은 반투명부(H)에 대응하는 제1부분(50a) 및 투명부(T)에 대응하는 제2부분(50b)을 포함하고, 제1부분(50a)의 단면 방향 두께가 제2부분(50b)의 단면 방향 두께보다 작다. 특히 제1부분(50a)은 제3 절연층(160)의 구멍(163, 165, 166)에 각각 대응하여 위치한다. 제1부분(50a)의 평면상 폭은 제3 절연층(160)의 각 구멍(163, 165, 166)의 평면상 폭보다 작을 수 있다.
다음 도 12를 참조하면, 감광막 패턴(50')을 식각 마스크로 하여 덮개층(150)을 식각 등으로 제거하여 복수의 절개부(158)를 형성한다. 덮개층(150)의 절개부(158)에 의해 제3 절연층(160)의 윗면이 드러난다. 절개부(158)는 제3 절연층(160)의 인접한 구멍(163, 165, 166)들 사이에 위치하는 부분을 포함할 수 있다.
다음 도 12 및 도 13을 참조하면, 감광막 패턴(50')의 제1부분(50a)을 제거하여 제2부분(50b)만 남긴다. 제2부분(50b)의 단면 방향 두께는 더 얇아질 수 있다. 제1부분(50a)의 제거에 의해 제3 절연층(160)의 구멍(163, 165, 166) 안에 위치하는 덮개층(150)의 일부가 드러난다. 제3 절연층(160)의 구멍(163, 165, 166) 안에서 드러난 덮개층(150) 부분의 평면상 사이즈는 제3 절연층(160)의 각 구멍(163, 165, 166)의 평면상 사이즈보다 작을 수 있다. 제3 절연층(160)의 구멍(163, 165, 166) 안에 위치하는 덮개층(150) 중 제1 기판(110)과 가장 가까운 부분 또는 제1 기판(110)의 면에 대략 평행한 면을 가지는 부분이 드러날 수 있다.
다음 14를 참조하면, 제2부분(50b)을 식각 마스크로 하여 드러난 덮개층(150)을 식각하여 제거한다. 이에 따라 제3 절연층(160)의 구멍(163, 165, 166) 안에 위치하는 덮개층(150)의 일부가 제거되어 제2 절연층(140b)이 드러나고, 구멍(163, 165, 166) 안에 위치하는 제3 절연층(160)의 내측면 위에 위치하며 내측면과 접촉하는 덮개층(150)의 내측부(153, 155, 156)가 형성된다.
드러난 제2 절연층(140b)은 제3 절연층(160)의 구멍(163, 165, 166) 안에 위치하며 대응하는 제3 절연층(160)의 구멍(163, 165, 166)의 평면상 사이즈보다 작은 사이즈를 가질 수 있으나 이에 한정되지 않는다.
다음 도 15를 참조하면, 패터닝된 덮개층(150)에 의해 덮이지 않고 드러난 제1 및 제2 절연층(140a, 140b)을 식각 등으로 제거하여 박막 트랜지스터(TR1, TR2)의 적어도 한 전극을 드러내는 구멍(143, 145), 그리고 제1 도전체(126) 또는 제2 도전체(127)를 드러내는 구멍(146)을 형성한다. 도 15는 구멍(146)이 제1 도전체(126)를 드러내는 예를 도시한다.
덮개층(150)의 내측부(153, 155, 156)와 제1 및 제2 절연층(140a, 140b)의 구멍(143, 145, 146)은 함께 박막 트랜지스터(TR1, TR2)의 적어도 한 전극 및 제1 도전체(126)를 드러내는 접촉 구멍(Cnt1, Cnt2, Cnt3)을 이룬다.
이와 같이, 접촉 구멍(Cnt1, Cnt2, Cnt3)을 형성하기 위한 제1 및 제2 절연층(140a, 140b)의 식각 과정에서 제1 및 제2 절연층(140a, 140b)이 식각되는 부분 주변의 제3 절연층(160)이 덮개층(150)으로 덮여 있어 제3 절연층(160)이 식각으로부터 보호될 수 있다. 이에 따른 효과는 앞에서 설명한 실시예에서와 동일하다.
제1 및 제2 절연층(140a, 140b)의 식각 후 산소 기체 등을 이용한 애싱 공정을 수행할 수 있다. 애싱 공정에서도 덮개층(150)이 제3 절연층(160)의 대부분을 덮고 있으므로 제3 절연층(160)의 유실 및 제3 절연층(160)의 물질에 의한 잔막 생성을 방지할 수 있다.
다음 도 8 및 도 9를 참조하면, 덮개층(150) 위에 금속 등의 도전성 물질을 적층한 후 패터닝하여 복수의 데이터 도전체(173, 175, 176)를 형성한다. 도 8을 참조하면, 데이터 도전체(173, 175, 176)의 패터닝시 데이터 도전체(173, 175, 176)에 의해 덮이지 않고 드러난 덮개층(150)은 식각되지 않고 남아 있을 수 있다. 이 경우 덮개층(150)은 무기 절연 물질을 포함할 수 있다. 도 9를 참조하면, 데이터 도전체(173, 175, 176)의 패터닝시 덮개층(150)도 함께 제거될 수 있다. 이 경우 덮개층(150)은 금속 등의 도전 물질을 포함할 수 있다.
이제, 도 16 및 도 17를 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널에 대하여 설명한다.
도 16 및 도 17은 각각 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널의 단면도이다.
도 16 및 도 17에 도시한 실시예에 따른 박막 트랜지스터 어레이 패널(1)은 앞에서 설명한 도 1 및 도 2에 도시한 실시예와 대부분 동일하나 박막 트랜지스터(TR1, TR2)의 구조가 다를 수 있다.
박막 트랜지스터(TR1, TR2)의 반도체(131a, 131b)와 게이트 전극(125a, 125b) 사이에는 절연체(141a, 141b)가 위치하고, 제1 도전체(126)와 버퍼층(112) 사이에는 절연체(141c)가 위치하며, 평면상 인접한 절연체(141a, 141b, 141c) 사이는 분리되어 있다.
각 절연체(141a, 141b, 141c)의 평면 모양은 그와 중첩하는 게이트 전극(125a, 125b) 또는 제1 도전체(126)의 평면 모양과 실질적으로 동일할 수 있다. 다시 말해, 절연체(141a, 141b, 141c)의 가장자리 변, 특히 윗면의 가장자리 변은 게이트 전극(125a, 125b) 또는 제1 도전체(126)의 가장자리 변, 특히 아랫면의 가장자리 변과 실질적으로 나란할 수 있다. 두 가장자리 변이 서로 실질적으로 나란하다는 것은 두 가장자리 변이 서로 일치 또는 정렬되어 있거나 일치하지 않아도 대체로 일정한 거리를 두고 서로 나란한 것을 의미한다.
본 실시예에 따르면 반도체(131a, 131b)의 대략적인 평면 모양은 절연체(141a, 141b)의 평면 모양과 실질적으로 동일할 수 있다. 반도체(131a, 131b)의 가장자리 변, 특히 윗면의 가장자리 변은 바로 위에 위치하는 절연체(141a, 141b)의 가장자리 변, 특히 아랫면의 가장자리 변과 실질적으로 나란할 수 있다.
절연체(141a, 141b)는 각 반도체(131a, 131b)의 대부분을 덮는다.
도 16에 도시한 실시예에 따르면, 앞에서 설명한 도 1에 도시한 실시예와 같이 제3 절연층(160)의 윗면을 덮는 덮개층(150)은 제거되지 않고 남아 있을 수 있다.
도 17에 도시한 실시예에 따르면, 앞에서 설명한 도 2에 도시한 실시예와 같이 데이터 도전체(173, 175, 176)는 덮개층(150)과 함께 제3 절연층(160)의 윗면을 드러낼 수 있다. 덮개층(150)이 도전성을 가질 경우 데이터 덮개층(150)은 도전체(173, 175, 176)와 함께 하나의 전극을 이룰 수 있다.
그러면, 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널의 제조 방법에 대해 도 16 및 도 17과 함께 도 18 내지 도 23을 참조하여 설명한다.
도 18 내지 도 23은 도 16 또는 도 17에 도시한 박막 트랜지스터 어레이 패널의 본 발명의 한 실시예에 따른 제조 방법에 따른 제조 공정의 일부를 차례대로 도시한 단면도들이다.
먼저 도 18을 참조하면, 도 3 내지 도 7과 관련하여 설명한 바와 같이 제1 기판(110) 위에 제2 기판(111), 버퍼층(112)을 차례대로 형성한 후 버퍼층(112) 위에 반도체 물질을 적층하고 패터닝하여 반도체층(130)을 형성한다. 반도체 물질은 산화물 반도체 물질일 수 있다.
이어서, 반도체층(130)이 형성된 제1 기판(110) 위에 산화 규소(SiOx), 질화 규소(SiNx), 또는 질산화 규소(SiON) 등의 무기 절연 물질을 적층하여 제1 절연층(140a)을 형성한다.
이어서, 제1 절연층(140a) 위에 금속 등의 도전성 물질을 적층한 후 그 위에 포토레지스트 등의 감광층을 형성하고 광마스크를 통한 노광 공정을 통해 감광막 패턴(60)을 형성한다. 이어서, 감광막 패턴(60)을 마스크로 하여 아래의 도전층을 식각 등으로 제거하여 게이트 전극(125a 125b) 및 제1 도전체(126)를 형성한다.
다음 도 19 및 도 20을 참조하면, 감광막 패턴(60)을 마스크로 하여 제1 절연층(140a)을 식각 등으로 제거하여 복수의 절연체(141a, 141b, 141c)를 형성한다. 이때 건식 식각을 이용하여 제1 절연층(140a)을 식각할 수 있다. 도 20을 참조하면, 복수의 절연체(141a, 141b, 141c)의 형성 과정에서, 식각 기체가 포함하는 원소의 도핑 효과로 절연체(141a, 141b, 141c)로 덮인 반도체층(130) 부분은 반도체(131a, 131b)로 남고 나머지 부분은 도전성을 가지게 되어 소스 전극(133a, 133b) 및 드레인 전극(135a, 135b)을 형성할 수 있다.
이러한 절연체(141a, 141b, 141c)의 패터닝 과정 중에 또는 절연체(141a, 141b, 141c)의 형성 공정 이후에 버퍼층(112)은 반도체층(130)을 마스크로 하여 식각되어 도 20에 도시한 버퍼층(112) 내의 점선과 같이 버퍼층(112)이 패터닝될 수도 있다.
이어서, 절연체(141a, 141b, 141c)에 의해 덮이지 않고 드러난 반도체층(130)을 추가적으로 처리하여 소스 전극(133a, 133b) 및 드레인 전극(135a, 135b)을 형성할 수 있다. 이때 처리 방법으로는 환원 분위기에서의 열처리하는 방법, 수소(H2) 등의 기체 플라즈마를 이용한 플라즈마 처리 방법 등이 있을 수 있다.
이어서, 감광막 패턴(60)을 제거한다. 감광막 패턴(60)의 제거는 반도체층(130)에 대한 처리 전에 이루어질 수도 있다.
다음 도 21을 참조하면, 게이트 전극(125a, 125b) 및 제1 도전체(126)가 형성된 제1 기판(110) 위에 제2 절연층(140b)을 형성한 후, 제2 절연층(140b) 위에 금속 등의 도전성 물질을 적층하고 패터닝하여 제2 도전체(127)를 형성한다. 이어서, 제2 절연층(140b)과 제2 도전체(127) 위에 절연 물질을 도포하여 제3 절연층(160)을 형성하고, 제3 절연층(160)을 패터닝하여 복수의 구멍(163, 165, 166)을 형성한다.
다음 도 22를 참조하면, 패터닝된 제3 절연층(160) 위에 덮개층(150)을 형성한 후 덮개층(150)을 패터닝하여 제3 절연층(160)의 구멍(163, 165, 166) 안에 위치하는 일부를 제거한다. 이때 덮개층(150) 중 제3 절연층(160)의 구멍(163, 165, 166)을 이루는 내측면 위에 위치하는 내측부(153, 155, 156)가 남을 수 있다. 제거된 덮개층(150)에 의해 제3 절연층(160)의 구멍(163, 165, 166) 안에 위치하는 제2 절연층(140b)의 일부가 드러난다.
다음 도 23을 참조하면, 덮개층(150)에 의해 덮이지 않고 드러난 제1 및 제2 절연층(140a, 140b)을 식각하여 박막 트랜지스터(TR1, TR2)의 적어도 한 전극을 드러내는 구멍(143, 145), 그리고 제1 도전체(126) 또는 제2 도전체(127)를 드러내는 구멍(146)을 형성한다. 이후 공정은 앞에서 설명한 실시예와 동일하므로 상세한 설명은 생략한다.
이제, 도 24 및 도 25을 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널에 대하여 설명한다.
도 24 및 도 25는 각각 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널의 단면도이다.
도 24 및 도 25에 도시한 실시예에 따른 박막 트랜지스터 어레이 패널(1)은 앞에서 설명한 실시예들과 대부분 동일하나 덮개층(150)이 다를 수 있다. 도 24 및 도 25에 도시한 실시예의 박막 트랜지스터(TR1, TR2)의 구조는 도 16 및 도 17에 도시한 실시예에서의 박막 트랜지스터(TR1, TR2)의 구조와 동일하게 도시되어 있으나 이에 한정되는 것은 아니고, 다른 박막 트랜지스터의 구조를 가질 수도 있다.
본 실시예에 따른 덮개층(150)은 제3 절연층(160)의 구멍(163, 165, 166)의 내측면 위에 위치하며 내측면과 접촉하는 내측부(150b)를 포함한다. 내측부(150b)는 제3 절연층(160)의 구멍(163, 165, 166)을 이루는 내측면 위에만 위치하고, 제1 및 제2 절연층(140a, 140b)의 구멍(143, 145, 146)을 이루는 내측면 위에는 실질적으로 위치하지 않는다.
덮개층(150)은 제3 절연층(160)의 윗면 위에 위치하는 상측부(150a)를 더 포함할 수 있다. 상측부(150a)는 인접한 내측부(150b)와 연결되어 있다.
제3 절연층(160)의 구멍(163, 165, 166) 내에서 내측부(150b)의 적층 두께는 균일하지 않고 위치에 따라 다를 수 있다.
구체적으로, 제3 절연층(160)의 구멍(163, 165, 166) 내에서 내측부(150b)의 적층 두께는 평면상 위치에 따라 다를 수 있으며 평면상 비대칭일 수 있다. 예를 들어 덮개층(150)의 내측부(150b)는 제3 절연층(160)의 각 구멍(163, 165, 166)의 내측면의 일부 위에만 형성되어 있을 수 있다. 제3 절연층(160)의 각 구멍(163, 165, 166)의 내측면이 서로 마주하는 제1면(163a, 165a, 166a) 및 제2면(163b, 165b, 166b)을 포함할 때 제1면(163a, 165a, 166a) 위에는 덮개층(150)이 형성되어 있지 않고 제2면(163b, 165b, 166b) 위에는 덮개층(150)의 내측부(150b)가 형성되어 있을 수 있다. 여기서 적층 두께란 덮개층(150)이 형성된 제3 절연층(160)의 면에 수직인 방향을 의미한다.
덮개층(150)의 내측부(150b)의 적층 두께는 접촉 구멍(Cnt1, Cnt2, Cnt3) 안에서의 깊이에 따라 달라질 수 있다. 도 24 및 도 25에 도시한 바와 같이 덮개층(150)의 내측부(150b)의 적층 두께는 제1 기판(110)에 가까워질수록 얇아질 수 있다.
상측부(150a)의 적층 두께는 내측부(150b)의 최대 적층 두께보다 크거나 유사할 수 있다.
이와 같이 본 실시예에 따르면 접촉 구멍(Cnt1, Cnt2, Cnt3) 안에 위치하는 덮개층(150)의 내측부(150b)는 평면상 및/또는 단면상 균일하지 않게 형성되어 있다. 평면상으로 제3 절연층(160)의 구멍(163, 165, 166)의 내측면 중 일부 위에만 내측부(150b)가 형성되어 있고, 단면상으로도 내측부(150b)의 적층 두께가 일정하지 않다.
도 24는 제3 절연층(160) 위에 데이터 도전체(173, 175, 176)에 의해 덮이지 않은 덮개층(150)이 위치하는 예를 도시하고, 도 25는 데이터 도전체(173, 175, 176)와 덮개층(150)이 함께 제3 절연층(160)의 윗면을 드러내는 예를 도시한다. 도 25에 도시한 실시예의 경우 제3 절연층(160)의 윗면에 위치하는 덮개층(150)의 거의 모든 부분의 윗면이 데이터 도전체(173, 175, 176)에 의해 덮여 있을 수 있다.
그러면, 본 발명의 한 실시예에 따른 박막 트랜지스터 어레이 패널의 제조 방법에 대해 도 24 및 도 25와 함께 도 26 내지 도 29를 참조하여 설명한다.
도 26 내지 도 29는 도 24 또는 도 25에 도시한 박막 트랜지스터 어레이 패널의 본 발명의 한 실시예에 따른 제조 방법에 따른 제조 공정의 일부를 차례대로 도시한 단면도들이다.
먼저 도 26을 참조하면, 앞에서 설명한 도 18 내지 도 21에 도시한 바와 같은 단계를 수행한다.
다음 도 27 및 도 28을 참조하면, 제1 기판(110)의 평면이 기준 방향(Ref) 대비 각(A)을 이루도록 제1 기판(110)을 비스듬히 기울여 덮개층용 물질을 스퍼터링 등의 방법으로 적층한다. 이때 덮개층용 물질이 주로 날아오는 방향은 도 27에 도시한 바와 같이 기준 방향(Ref)과 대략 80도 내지 100도, 더 구체적으로는 대략 직각을 이룰 수 있다. 도 28을 참조하면, 제1 기판(110)의 면에 평행한 한 방향을 제1 방향(D1)이라 하고, 제1 기판(110)의 면에 대한 법선을 제2 방향(D2)라 할 때 덮개층용 물질이 주로 스퍼터링되어 날아오는 방향과 제2 방향(D2)이 이루는 각은 각(A)과 같을 수 있다.
각(A)은 대략 60도 내지 70도일 수 있으나 이에 한정되는 것은 아니고, 0도보다 크고 90도보다 작은 적절한 각일 수 있다. 여기서 적절한 각이란 덮개층(150)의 형성시 제3 절연층(160)의 구멍(163, 165, 166)에 의해 드러난 제2 절연층(140b)의 윗면 위에 덮개층용 물질이 적층되지 않을 정도의 각(A)을 의미한다. 이때 제3 절연층(160)의 구멍(163, 165, 166)에 의해 드러난 제2 절연층(140b) 위에 약간의 덮개층용 물질이 적층될 수 있으나, 그 적층된 정도는 후속 공정에서 덮개층(150)을 남기면서 제3 절연층(160)의 구멍(163, 165, 166)에 의해 드러난 제1 및 제2 절연층(140a, 140b)이 충분히 식각될 정도여야 한다.
각(A)이 0보다 크므로 제1 기판(110)의 면에 대한 법선 방향과 덮개층용 물질이 주로 스퍼터링되어 날아오는 방향은 나란하지 않다.
덮개층용 물질은 산화 규소(SiOx), 질화 규소(SiNx) 등의 무기 절연 물질 또는 금속 등일 수 있다.
이에 따라 제1 기판(110) 위에 제3 절연층(160)의 윗면 위에 적층된 상측부(150a)와 제3 절연층(160)의 구멍(163, 165, 166)의 내측면 위에 적층된 내측부(150b)를 포함하는 덮개층(150)이 형성된다.
제1 기판(110)을 기울인 채로 덮개층용 물질을 적층하였으므로 제3 절연층(160)의 구멍(163, 165, 166)의 내측면 중 일부 위에만 덮개층(150)의 내측부(150b)가 형성되고 그 맞은편 면의 적어도 일부 위에는 덮개층(150)이 형성되어 있지 않다. 또한 제3 절연층(160)의 구멍(163, 165, 166)의 깊이에 따라 덮개층용 물질이 도착하는 양에 차이가 있으므로 제3 절연층(160)의 구멍(163, 165, 166)의 깊이에 따라 덮개층(150)의 내측부(150b)의 적층 두께가 달라질 수 있다. 내측부(150b)는 제3 절연층(160)의 구멍(163, 165, 166) 안에서 제1 기판(110)에 가까울수록 그 적층 두께가 얇아질 수 있다. 또한 상측부(150a)의 적층 두께는 내측부(150b)의 최대 적층 두께보다 크거나 유사할 수 있다.
다음 도 29를 참조하면, 덮개층(150) 및 상기 제3 절연층(160)에 의해 덮이지 않고 드러난 제1 및 제2 절연층(140a, 140b)을 식각 등으로 제거하여 박막 트랜지스터(TR1, TR2)의 적어도 한 전극을 드러내는 구멍(143, 145), 그리고 제1 도전체(126) 또는 제2 도전체(127)를 드러내는 구멍(146)을 형성한다. 이로써 접촉 구멍(Cnt1, Cnt2, Cnt3)이 완성된다. 이때 덮개층(150)의 일부도 식각되어 덮개층(150)의 두께가 얇아질 수 있다.
본 실시예에 따르면, 접촉 구멍(Cnt1, Cnt2, Cnt3)을 형성하기 위한 제1 및 제2 절연층(140a, 140b)의 식각 과정에서 식각되는 부분 주위의 제3 절연층(160)의 대부분이 덮개층(150)으로 덮여 있어 제3 절연층(160)이 포함하는 물질, 특히 제3 절연층(160)이 유기 물질을 포함하는 경우 유기 물질이 유실되지 않는다. 따라서 제3 절연층(160)의 물질에 의한 잔막이 접촉 구멍(Cnt1, Cnt2, Cnt3)에 의해 드러난 전극 위에 형성되는 것을 방지할 수 있어 접촉 구멍(Cnt1, Cnt2, Cnt3)에서의 접촉 저항이 높아지는 것을 막을 수 있고 박막 트랜지스터(TR1, TR2)의 특성 저하를 막을 수 있다.
또한 앞에서 설명한 다른 실시예와 달리 덮개층(150)을 별도로 패터닝하는 공정이 필요없어 제조 공정을 더 간단히 하고 제조 시간 및 제조 비용을 더욱 줄일 수 있다.
제1 및 제2 절연층(140a, 140b)의 식각 과정에서 제3 절연층(160)이 손상되거나 유실되지 않으므로 제3 절연층(160)의 윗면에 가장 가까운 제2 도전체(127)의 윗면과 제3 절연층(160)의 윗면 사이의 두께(W)가 얇아지는 것을 막을 수 있다. 따라서 제3 절연층(160)의 윗면에 형성할 도전체와 제2 도전체(127)가 전기적으로 연결되어 단락이 발생하는 것을 방지할 수 있다.
이후 공정은 앞에서 설명한 여러 실시예에 따른 제조 방법과 동일할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 제1 기판
131a, 131b: 반도체
133a, 133b: 소스 전극
135a, 135b: 드레인 전극
140a: 제1 절연층
140b: 제2 절연층
160: 제3 절연층
173, 175, 176: 데이터 도전체

Claims (21)

  1. 제1 기판,
    상기 제1 기판 위에 위치하는 제1 전극,
    상기 제1 전극 위에 위치하는 제1 구멍을 포함하는 제1 절연층,
    상기 제1 절연층 위에 위치하며 상기 제1 구멍에 대응하는 제2 구멍을 포함하는 제2 절연층, 그리고
    상기 제2 절연층의 면 중 상기 제2 구멍을 이루는 내측면 위에 위치하는 제1 내측부를 포함하는 덮개층
    을 포함하고,
    상기 제2 구멍 안에 위치하는 상기 제1 내측부의 끝 부분은 상기 제1 전극과 이격되어 있고,
    상기 제1 내측부의 두께는 상기 제1 기판에 가까워질수록 작아지는
    박막 트랜지스터 어레이 패널.
  2. 제1항에서,
    상기 제2 구멍의 평면상 사이즈는 상기 제1 구멍의 평면상 사이즈보다 큰 박막 트랜지스터 어레이 패널.
  3. 제2항에서,
    상기 덮개층은 상기 제2 절연층의 윗면 위에 위치하며 상기 제1 내측부와 연결되어 있는 상측부를 더 포함하는 박막 트랜지스터 어레이 패널.
  4. 제3항에서,
    상기 덮개층 위에 위치하며 상기 제1 구멍 및 상기 제2 구멍을 통해 상기 제1 전극과 연결되어 있는 도전체를 더 포함하는 박막 트랜지스터 어레이 패널.
  5. 제4항에서,
    상기 상측부는 상기 도전체와 중첩하는 부분 및 상기 도전체와 중첩하지 않는 부분을 포함하는 박막 트랜지스터 어레이 패널.
  6. 제5항에서,
    상기 제1 절연층과 상기 제2 절연층 사이에 위치하며 상기 제1 및 제2 구멍에 대응하는 제3 구멍을 포함하는 제3 절연층, 그리고
    상기 제1 절연층과 상기 제3 절연층 사이에 위치하는 제2 전극
    을 더 포함하고,
    상기 제3 절연층은 상기 제2 전극 위에 위치하는 제4 구멍을 더 포함하고,
    상기 제2 절연층은 상기 제4 구멍에 대응하는 제5 구멍을 더 포함하고,
    상기 덮개층은 상기 제2 절연층의 면 중 상기 제5 구멍을 이루는 내측면 위에 위치하는 제2 내측부를 더 포함하는
    박막 트랜지스터 어레이 패널.
  7. 제5항에서,
    상기 덮개층은 상기 제2 절연층의 윗면에 위치하는 절개부를 포함하는 박막 트랜지스터 어레이 패널.
  8. 삭제
  9. 제1항에서,
    상기 제2 구멍을 이루는 상기 제2 절연층의 상기 내측면은 상기 제1 내측부가 위치하는 제1면 및 상기 제1면과 마주하는 제2면을 포함하고,
    상기 제2면 위에는 상기 덮개층이 위치하지 않는
    박막 트랜지스터 어레이 패널.
  10. 삭제
  11. 제1항에서,
    상기 덮개층은 상기 제2 절연층의 윗면 위에 위치하며 상기 제1 내측부와 연결되어 있는 상측부를 더 포함하는 박막 트랜지스터 어레이 패널.
  12. 제11항에서,
    상기 덮개층 위에 위치하며 상기 제1 구멍을 통해 상기 제1 전극과 연결되어 있는 도전체를 더 포함하고,
    상기 도전체는 상기 상측부의 윗면을 덮는
    박막 트랜지스터 어레이 패널.
  13. 제1항에서,
    상기 덮개층은 상기 제1 구멍을 이루는 상기 제1 절연층의 내측면 위에는 위치하지 않는 박막 트랜지스터 어레이 패널.
  14. 제1 기판 위에 제1 전극을 형성하는 단계,
    상기 제1 전극 위에 제1 절연층을 형성하는 단계,
    상기 제1 절연층 위에 제2 절연층을 형성하는 단계,
    상기 제2 절연층에 제1 구멍을 형성하는 단계,
    상기 제2 절연층 위에 덮개층을 형성하는 단계,
    상기 제1 구멍 안에 위치하는 상기 덮개층의 일부를 제거하는 단계, 그리고
    상기 제1 구멍 안에서 상기 덮개층의 상기 제거된 부분에 대응하는 상기 제1 절연층을 제거하여 상기 제1 구멍에 대응하는 제2 구멍을 형성하는 단계
    를 포함하고,
    상기 덮개층을 형성하는 단계에서, 상기 제2 절연층의 내측면 위에 형성되는 상기 덮개층의 두께는 상기 제1 기판에 가까워질수록 얇아지는
    박막 트랜지스터 어레이 패널의 제조 방법.
  15. 제14항에서,
    상기 제1 구멍을 형성할 때 사용되는 광마스크와 상기 제1 구멍 안에 위치하는 상기 덮개층의 일부를 제거할 때 사용되는 광마스크는 동일한 박막 트랜지스터 어레이 패널의 제조 방법.
  16. 제14항에서,
    상기 제1 구멍 안에 위치하는 상기 덮개층의 일부를 제거하는 단계에서 사용되는 광마스크는 광투과율이 서로 다른 세 개의 영역을 포함하고,
    상기 제1 구멍 안에 위치하는 상기 덮개층의 일부를 제거하는 단계에서 상기 제2 절연층의 윗면을 드러내는 상기 덮개층의 절개부를 형성하는
    박막 트랜지스터 어레이 패널의 제조 방법.
  17. 삭제
  18. 제14항에서,
    상기 덮개층을 형성하는 단계에서, 상기 제1 구멍을 이루는 상기 제2 절연층의 상기 내측면은 상기 덮개층이 형성되지 않는 부분을 포함하는 박막 트랜지스터 어레이 패널의 제조 방법.
  19. 삭제
  20. 제14항에서,
    상기 제1 절연층에 상기 제2 구멍을 형성한 후에 상기 제1 구멍 및 상기 제2 구멍을 통해 상기 제1 전극과 연결되는 도전체를 형성하는 단계를 더 포함하는 박막 트랜지스터 어레이 패널의 제조 방법.
  21. 제20항에서,
    상기 도전체를 형성하는 단계에서, 상기 덮개층의 일부가 제거되어 상기 제2 절연층의 윗면이 드러나는 박막 트랜지스터 어레이 패널의 제조 방법.
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