KR102130548B1 - 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
본 발명은 액정 표시 장치에 관한 발명으로서, 본 발명의 한 실시예에 따른 액정 표시 장치는 서로 마주하는 제1 기판 및 제2 기판, 상기 제1 기판 위에 위치하는 스위칭 소자, 상기 스위칭 소자와 연결되어 있으며 데이터 전압을 인가받는 화소 전극, 상기 제2 기판 위에 형성되어 있는 대향 전극, 그리고 상기 제1 기판 및 상기 제2 기판 사이에 위치하며 액정 분자를 포함하는 액정층을 포함하고, 상기 화소 전극은 상기 화소 전극을 복수의 부영역으로 나누는 액정 방향 제어부를 포함하고, 상기 화소 전극에 상기 데이터 전압이 인가될 때 상기 액정 분자의 기울어지는 방향은 상기 복수의 부영역에 따라 서로 다르며, 상기 액정 방향 제어부는 상기 제1 기판 면에 대해 아래로 오목하거나 위로 볼록하게 형성되어 있다.

Description

박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR, THIN FILM TRANSISTOR ARRAY PANEL INCLUDING THE SAME AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
박막 트랜지스터(thin film transistor; TFT)는 평판 표시 장치 등 다양한 전자 장치에 사용되고 있다. 예를 들어, 박막 트랜지스터는 액정 표시 장치(liquid crystal display; LCD), 유기 발관 표시 장치(organic light emitting diode display; OLED Display), 전기 영동 표시 장치(electrophoretic display) 등의 평판 표시 장치에서 스위칭 소자 또는 구동 소자로서 이용되고 있다.
박막 트랜지스터는 주사 신호를 전달하는 게이트선에 연결되어 있는 게이트 전극, 화소 전극에 인가될 신호를 전달하는 데이터선에 연결되어 있는 소스 전극, 소스 전극과 마주하는 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되어 있는 반도체를 포함한다.
이 중 반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체로는 규소(Si)가 가장 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지는데, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 박막 트랜지스터를 제조하는데 한계가 있고 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡하다.
이러한 비정질 규소와 다결정 규소를 보완하기 위하여 비정질 실리콘보다 전자 이동도가 높고 ON/OFF 비율이 높으며 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
한편, 박막 트랜지스터의 게이트 전극이 소스 전극 또는 드레인 전극과 기생 용량을 형성할 경우, 이러한 기생 용량에 의해 박막 트랜지스터의 스위칭 소자로서의 특성이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 산화물 반도체를 포함하는 박막 트랜지스터의 특성을 향상시키는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터는 산화물 반도체, 상기 산화물 반도체와 연결되어 있으며 상기 산화물 반도체를 중심으로 양쪽에 마주하는 소스 전극 및 드레인 전극, 상기 산화물 반도체 위에 위치하는 절연층, 그리고 상기 절연층 위에 위치하는 게이트 전극을 포함하고, 상기 게이트 전극의 가장자리 경계와 상기 산화물 반도체의 가장자리 경계는 실질적으로 정렬되어 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 위치하는 산화물 반도체, 상기 산화물 반도체와 연결되어 있으며 상기 산화물 반도체를 중심으로 양쪽에 마주하는 소스 전극 및 드레인 전극, 상기 산화물 반도체 위에 위치하는 절연층, 그리고 상기 절연층 위에 위치하는 게이트 전극을 포함하고, 상기 게이트 전극의 가장자리 경계와 상기 산화물 반도체의 가장자리 경계는 실질적으로 정렬되어 있다.
상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체를 이루는 물질을 환원한 물질을 포함할 수 있다.
*상기 게이트 전극의 가장자리 경계와 상기 절연층의 가장자리 경계는 실질적으로 정렬되어 있을 수 있다.
상기 절연 기판과 상기 산화물 반도체 사이에 위치하는 버퍼층을 더 포함할 수 있다.
상기 버퍼층 및 상기 절연층 즉 적어도 하나는 절연성 산화물을 포함할 수 있다.
*본 발명의 한 실시예에 따른 박막 트랜지스터 제조 방법은 산화물 반도체 물질을 포함하는 반도체 패턴을 형성하는 단계, 상기 반도체 패턴의 가운데 부분을 가로지르며 중첩하는 절연층 및 게이트 전극을 형성하는 단계, 그리고 상기 절연층 및 상기 게이트 전극에 의해 덮이지 않고 드러난 상기 반도체 패턴을 환원 처리하여 상기 게이트 전극으로 덮인 반도체 및 상기 반도체를 중심으로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
상기 절연층 및 상기 게이트 전극을 형성하는 단계는 상기 반도체 패턴 위에 절연 물질을 포함하는 절연 물질층을 형성하는 단계, 상기 절연 물질층 위에 게이트 전극을 형성하는 단계, 그리고 상기 게이트 전극을 식각 마스크로 하여 상기 절연 물질층을 패터닝하여 상기 절연층을 형성하고 상기 반도체 패턴의 일부를 드러내는 단계를 포함할 수 있다.
상기 반도체 패턴을 형성하는 단계 및 상기 절연층 및 상기 게이트 전극을 형성하는 단계는 상기 산화물 반도체 물질을 포함하는 반도체층, 절연 물질을 포함하는 절연 물질층, 그리고 도전성 물질을 포함하는 게이트층을 차례대로 적층하는 단계, 하나의 광 마스크를 이용하여 상기 게이트층, 상기 절연 물질층, 그리고 상기 반도체층을 차례대로 식각하여 상기 반도체 패턴을 형성하는 단계, 그리고 상기 반도체 패턴의 일부를 드러내도록 상기 게이트층 및 상기 절연 물질층을 식각하는 단계를 포함할 수 있다.
상기 반도체 패턴을 형성하는 단계 및 상기 반도체 패턴의 일부를 드러내도록 상기 게이트층 및 상기 절연 물질층을 식각하는 단계는 상기 게이트층 위에 제1 부분 및 상기 제1 부분보다 얇은 제2 부분을 포함하는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 식각 마스크로 하여 상기 게이트층, 상기 절연 물질층, 그리고 상기 반도체층을 차례대로 식각하여 게이트 패턴, 절연 패턴, 그리고 상기 반도체 패턴을 형성하는 단계, 상기 제1 감광막 패턴의 상기 제2 부분을 제거하여 제2 감광막 패턴을 형성하는 단계, 그리고 상기 제2 감광막 패턴을 식각 마스크로 하여 상기 게이트 패턴 및 상기 절연 패턴을 식각하고 상기 반도체 패턴의 일부를 드러내는 단계를 포함할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판 제조 방법은 절연 기판 위에 산화물 반도체 물질을 포함하는 반도체층을 적층하고 패터닝하여 반도체 패턴을 형성하는 단계, 상기 반도체 패턴 위에 절연 물질을 적층하여 절연 물질층을 형성하는 단계, 상기 절연 물질층 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 식각 마스크로 하여 상기 절연 물질층을 패터닝하여 절연층을 형성하고 상기 반도체 패턴의 일부를 드러내는 단계, 그리고 상기 드러난 반도체 패턴의 일부를 환원 처리하여 상기 게이트 전극으로 덮인 반도체 및 상기 반도체를 중심으로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
상기 반도체, 상기 소스 전극 및 드레인 전극을 형성하는 단계는 플라즈마를 이용한 환원 처리 방법을 이용할 수 있다.
상기 반도체 패턴을 형성하기 전에, 상기 절연 기판 위에 절연성 산화물을 포함하는 버퍼층을 형성하는 단계를 더 포함할 수 있다.
상기 반도체, 상기 소스 전극 및 드레인 전극을 형성하는 단계에서, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나의 일부 표면에는 상기 산화물 반도체 물질의 금속 성분이 석출될 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판 제조 방법은 절연 기판 위에 산화물 반도체 물질을 포함하는 반도체층, 절연 물질을 포함하는 절연 물질층, 그리고 도전성 물질을 포함하는 게이트층을 차례대로 적층하는 단계, 상기 게이트층 위에 제1 부분 및 상기 제1 부분보다 얇은 제2 부분을 포함하는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 식각 마스크로 하여 상기 게이트층, 상기 절연 물질층, 그리고 상기 반도체층을 차례대로 식각하여 게이트 패턴, 절연 패턴, 그리고 반도체 패턴을 형성하는 단계, 상기 제1 감광막 패턴의 상기 제2 부분을 제거하여 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 식각 마스크로 하여 상기 게이트 패턴 및 상기 절연 패턴을 식각하고 상기 반도체 패턴의 일부를 드러내는 단계, 그리고 상기 드러난 반도체 패턴의 일부를 환원 처리하여 상기 게이트 전극으로 덮인 반도체 및 상기 반도체를 중심으로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
상기 제1 부분과 상기 제2 부분은 연결되어 있을 수 있다.
상기 반도체, 상기 소스 전극 및 드레인 전극을 형성하는 단계는 플라즈마를 이용한 환원 처리 방법을 이용할 수 있다.
상기 반도체, 상기 소스 전극 및 드레인 전극을 형성하는 단계에서, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나의 일부 표면에는 상기 산화물 반도체 물질의 금속 성분이 석출될 수 있다.
본 발명의 실시예에 따르면 박막 트랜지스터의 게이트 전극과 소스 전극 또는 드레인 전극 사이의 기생 용량을 줄일 수 있고 박막 트랜지스터의 특성이 향상된다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도(a) 및 평면도(b)이고,
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9 및 도 10은 도 1에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법을 차례대로 나타낸 단면도이고,
도 11은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도이고,
도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19 및 도 20은 도 11에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법을 차례대로 나타낸 단면도이고,
도 21은 본 발명의 한 실시예에 따른 박막 트랜지스터의 전압-전류 특성을 나타낸 그래프이고,
도 22는 본 발명의 한 실시예에 따른 박막 트랜지스터의 다양한 소스-드레인 전압에 따른 전압-전류 특성을 나타낸 그래프이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 도 1을 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터 및 박막 트랜지스터 표시판에 대하여 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도(a) 및 평면도(b)이다.
도 1(a)를 참조하면, 유리 또는 플라스틱 등으로 만들어질 수 있는 절연 기판(110) 위에 광 차단막(70)이 위치할 수 있다. 광 차단막(70)은 후에 적층될 산화물 반도체에 빛이 도달하는 것을 막아 산화물 반도체가 반도체로서의 성질을 잃는 것을 막을 수 있다. 따라서 광 차단막(70)은 산화물 반도체에 도달하지 않도록 차단할 파장대의 광을 투과시키지 않는 재료로 만들어지는 것이 바람직하다. 광 차단막(70)은 유기 절연 물질, 무기 절연 물질, 금속 등의 도전성 물질 등으로 만들어질 수 있으며, 단일막 또는 다중막으로 만들어질 수 있다.
그러나, 광 차단막(70)은 조건에 따라 생략될 수도 있다. 구체적으로, 절연 기판(110)의 아래쪽에서 빛이 조사되지 않는 경우, 예를 들어 본 발명의 한 실시예에 따른 박막 트랜지스터가 유기 발광 표시 장치 등에 사용될 경우, 광 차단막(70)은 생략될 수도 있다.
광 차단막(70) 위에는 버퍼층(120)이 위치한다. 버퍼층(120)은 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함할 수 있다. 버퍼층(120)은 후에 적층될 반도체에 절연 기판(110)으로부터의 불순물이 유입되는 것을 막아 반도체를 보호하고 반도체의 계면 특성을 향상시킬 수 있다. 버퍼층(120)의 두께는 500 이상 1㎛ 이하일 수 있으나 이에 한정되는 것은 아니다.
버퍼층(120) 위에는 반도체(134), 소스 전극(133) 및 드레인 전극(135)이 위치한다.
반도체(134)는 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 예를 들어, 산화물 반도체 물질은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
광 차단막(70)이 존재할 경우 반도체(134)는 광 차단막(70)으로 가려질 수 있다.
도 1(a) 및 도 1(b)를 참조하면, 소스 전극(133) 및 드레인 전극(135)은 반도체(134)를 중심으로 양쪽에 각각 위치하며 서로 분리되어 있다. 또한 소스 전극(133) 및 드레인 전극(135)은 반도체(134)와 연결되어 있다.
소스 전극(133) 및 드레인 전극(135)은 도전성을 가지며 반도체(134)를 이루는 반도체 물질과 동일한 물질 및 환원된 반도체 물질을 포함할 수 있다. 소스 전극(133) 및 드레인 전극(135)의 표면에는 반도체 물질에 포함된 인듐(In) 등의 금속이 석출되어 있을 수 있다.
반도체(134) 위에는 절연층(142)이 위치한다. 절연층(142)은 반도체(134)를 덮을 수 있다. 또한 절연층(142)은 소스 전극(133) 또는 드레인 전극(135)과 실질적으로 중첩하지 않을 수 있다.
절연층(142)은 단일막 또는 이중막 이상의 다중막일 수 있다.
절연층(142)이 단일막인 경우, 절연층(142)은 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함할 수 있다. 절연층(1420은 반도체(134)의 계면 특성을 향상시키고 반도체(134)에 불순물이 침투하는 것을 막을 수 있다.
절연층(142)이 다중막일 경우, 절연층(142)은 도 1(a)에 도시한 바와 같이 하부막(142a) 및 상부막(142b)을 포함할 수 있다. 하부막(142a)은 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함하여 반도체(134)의 계면 특성을 향상시키고 반도체(134)에 불순물이 침투하는 것을 막을 수 있다. 상부막(142b)은 질화 실리콘(SiNx), 산화 실리콘(SiOx) 등의 다양한 절연 물질로 만들어질 수 있다. 예를 들어, 절연층(142)은 산화 알루미늄(AlOx)의 하부막과 산화 실리콘(SiOx)의 상부막을 포함할 수 있고, 이때 하부막의 두께는 500 이하일 수 있고 상부막의 두께는 500 이상 1500 이하일 수 있으나 이에 한정되는 것은 아니다. 또 다른 예로서, 절연층(142)은 산화 실리콘(SiOx)의 하부막과 질화 실리콘(SiNx)의 상부막을 포함할 수 있고, 이때 하부막의 두께는 대략 2000Å이고 상부막의 두께는 대략 1000Å일 수 있으나 역시 이에 한정되는 것은 아니다.
절연층(142)의 두께는 1000 이상 5000 이하일 수 있으나, 이에 한정되는 것은 아니다. 절연층(142)의 전체 두께는 박막 트랜지스터의 특성이 극대화되도록 적절히 조절될 수 있다.
절연층(142) 위에는 게이트 전극(154)이 위치한다. 게이트 전극(154)의 가장자리 경계와 절연층(142)의 가장자리 경계는 실질적으로 일치하여 정렬되어 있을 수 있다.
도 1(a) 및 도1(b)를 참조하면, 게이트 전극(154)은 반도체(134)와 중첩하는 부분을 포함하며, 반도체(134)는 게이트 전극(154)에 의해 덮여 있다. 게이트 전극(154)을 중심으로 반도체(134)의 양쪽에는 소스 전극(133) 및 드레인 전극(135)이 위치하며, 소스 전극(133) 및 드레인 전극(135)은 게이트 전극(154)과 실질적으로 중첩하지 않을 수 있다. 따라서 게이트 전극(154)과 소스 전극(133) 사이의 기생 용량 또는 게이트 전극(154)과 드레인 전극(135) 사이의 기생 용량이 작아질 수 있다.
게이트 전극(154)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등으로 만들어질 수 있다. 게이트 전극(154)은 단일막 또는 다중막 구조를 가질 수 있다. 다중막의 예로는 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), ITO 등의 하부막과 구리(Cu) 등의 상부막의 이중막, 몰리브덴(Mo)-알루미늄(Al)-몰리브덴(Mo)의 삼중막 등을 들 수 있다. 그러나 게이트 전극(154)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
본 발명의 실시예에 따르면, 반도체(134)와 소스 전극(133) 사이의 경계 또는 반도체(134)와 드레인 전극(135) 사이의 경계는 게이트 전극(154) 및 절연층(142)의 가장자리 경계와 실질적으로 정렬되어 일치할 수 있다. 그러나 반도체(134)와 소스 전극(133) 또는 드레인 전극(135) 사이의 경계가 게이트 전극(154) 및 절연층(142)의 가장자리 경계보다 약간 안쪽에 위치할 수도 있다.
게이트 전극(154), 소스 전극(133) 및 드레인 전극(135)은 반도체(134)와 함께 박막 트랜지스터(thin film transistor, TFT)(Q)를 이루며, 박막 트랜지스터의 채널(channel)은 반도체(134)에 형성된다.
게이트 전극(154), 소스 전극(133), 드레인 전극(135), 그리고 버퍼층(120) 위에는 보호막(passivation layer)(160)이 위치한다. 보호막(160)은 질화 실리콘 또는 산화 실리콘 등의 무기 절연 물질 또는 유기 절연 물질 등으로 이루어질 수 있다. 보호막(160)은 소스 전극(133)을 드러내는 접촉 구멍(163) 및 드레인 전극(135)을 드러내는 접촉 구멍(165)을 포함할 수 있다.
보호막(160) 위에는 데이터 입력 전극(173) 및 데이터 출력 전극(175)이 위치할 수 있다. 데이터 입력 전극(173)은 보호막(160)의 접촉 구멍(163)을 통해 박막 트랜지스터(Q)의 소스 전극(133)과 전기적으로 연결되고, 데이터 출력 전극(175)은 보호막(160)의 접촉 구멍(165)을 통해 박막 트랜지스터(Q)의 드레인 전극(135)과 전기적으로 연결될 수 있다.
이와 달리 보호막(160) 위에 색필터(도시하지 않음) 또는 유기 물질로 이루어진 유기막(도시하지 않음)이 더 위치하고, 그 위에 데이터 입력 전극(173) 및 데이터 출력 전극(175)이 위치할 수도 있다.
그러면 도 1에 도시한 박막 트랜지스터 표시판의 본 발명의 한 실시예에 따른 제조 방법에 대해 앞에서 설명한 도 1과 함께 도 2 내지 도 9를 참조하여 설명한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9 및 도 10은 도 1에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법을 차례대로 나타낸 단면도이다.
먼저 도 2를 참조하면, 유리 또는 플라스틱 등으로 만들어질 수 있는 절연 기판(110) 위에 유기 절연 물질, 무기 절연 물질, 금속 등의 도전성 물질 등으로 이루어진 광 차단막(70)을 형성한다. 광 차단막(70)의 형성 단계는 조건에 따라 생략될 수 있다.
다음 도 3을 참조하면, 광 차단막(70) 위에 화학 기상 증착법(chemical vapor deposition, CVD) 등의 방법으로 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 산화물을 포함하는 절연 물질로 이루어진 버퍼층(120)을 형성한다. 버퍼층(120)의 두께는 500 이상 1㎛ 이하일 수 있으나 이에 한정되는 것은 아니다.
다음 도 4를 참조하면, 버퍼층(120) 위에 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 산화물 반도체 물질로 이루어질 수 있는 반도체층(130)을 도포한다.
다음, 반도체층(130) 위에 포토레지스트 등의 감광막을 도포하고 노광하여 감광막 패턴(50)을 형성한다. 감광막 패턴(50)은 광 차단막(70)의 적어도 일부와 중첩할 수 있다.
다음 도 5를 참조하면, 감광막 패턴(50)을 마스크로 반도체층(130)을 식각하여 반도체 패턴(132)을 형성한다.
이어서 반도체 패턴(132) 및 버퍼층(120) 위에 절연 물질층(140)을 형성한다. 절연 물질층(140)은 산화 실리콘(SiOx) 등의 절연성 산화물을 포함하는 단일층으로 형성할 수도 있고, 도 5에 도시한 바와 같이 산화 실리콘(SiOx) 등의 절연성 산화물을 포함하는 하부막(140a)과 절연 물질을 포함하는 상부막(140b)을 포함하는 다중막으로 형성할 수도 있다. 절연 물질층(140)의 두께는 1000 이상 5000 이하일 수 있으나, 이에 한정되는 것은 아니다.
다음 도 6을 참조하면, 절연 물질층(140) 위에 금속 등의 도전성 물질을 적층하고 패터닝하여 게이트 전극(154)을 형성한다. 게이트 전극(154)은 반도체 패턴(132)의 가운데 부분을 가로지르며 통과하도록 형성하여, 게이트 전극(154)과 반도체 패턴(132)의 중첩 부분의 양쪽에 위치하는 반도체 패턴(132)의 두 부분이 게이트 전극(154)에 의해 덮이지 않도록 한다.
다음 도 7을 참조하면, 게이트 전극(154)을 식각 마스크로 하여 절연 물질층(140)을 패터닝하여 졀연층(142)을 형성한다. 절연층(142)은 단일막으로 이루어질 수도 있고, 절연성 산화물을 포함하는 하부막(142a)과 절연 물질을 포함하는 상부막(142b)으로 이루어질 수도 있다.
이에 따라 게이트 전극(154)과 절연층(142)은 실질적으로 동일한 평면 모양을 가질 수 있다. 또한 반도체 패턴(132) 중 게이트 전극(154)으로 덮이지 않은 양쪽 두 부분이 드러난다.
절연 물질층(140)의 패터닝 방법으로는 건식 식각 방법을 사용할 수 있으며, 식각 기체 및 식각 시간을 조절하여 버퍼층(120)은 식각되지 않도록 할 수 있다.
다음 도 8을 참조하면, 드러난 반도체 패턴(132)의 노출된 두 부분을 환원 처리하여 도전성을 가지는 소스 전극(133) 및 드레인 전극(135)을 형성한다. 또한 절연층(142)에 덮여 환원되지 않은 반도체 패턴(132)은 반도체(134)가 된다. 이에 따라, 게이트 전극(154), 소스 전극(133) 및 드레인 전극(135)은 반도체(134)와 함께 박막 트랜지스터(Q)를 이룬다.
노출된 반도체 패턴(132)의 환원 처리 방법으로 환원 분위기에서의 열처리 방법을 이용할 수도 있고, 수소(H2), 헬륨(He), 포스핀(PH3), 암모니아(NH3), 실란(SiH4), 메탄(CH4), 아세틸렌(C2H2), 디보란(B2H6), 이산화탄소(CO2), 저메인(GeH4), 셀렌화수소(H2Se), 황화수소(H2S), 아르곤(Ar), 질소(N2), 산화 질소(N2O), 플루오르포름(CHF3) 등 기체 플라즈마를 이용한 플라즈마 처리도 이용할 수 있다. 환원 처리된 노출된 반도체 패턴(132)을 구성하는 반도체 물질의 적어도 일부는 환원되어 금속 결합만이 남을 수 있다. 따라서 환원 처리된 반도체 패턴(132)은 도전성을 가지게 된다.
반도체 패턴(132)의 환원 처리시에, 반도체 패턴(132)의 상부에는 반도체 물질의 금속 성분, 예를 들어 인듐(In) 등이 표면으로 석출될 수 있다. 석출된 금속층의 두께는 200nm 이하일 수 있다.
도 9는 반도체 패턴(132)을 이루는 반도체 물질이 인듐(In)을 포함하는 경우, 소스 전극(133) 및 드레인 전극(135)의 표면에 인듐(In) 입자가 석출되어 있는 모습을 보여준다.
본 발명의 실시예에 따르면 반도체(134)와 소스 전극(133) 사이의 경계 또는 반도체(134)와 드레인 전극(135) 사이의 경계는 게이트 전극(154) 및 절연층(142)의 가장자리 경계와 실질적으로 정렬되어 일치할 수 있다. 그러나 반도체 패턴(132)의 환원 처리시 절연층(142)의 가장자리 부분 아래의 반도체 패턴(132)도 어느 정도 환원될 수 있으므로 반도체(134)와 소스 전극(133) 또는 드레인 전극(135) 사이의 경계가 게이트 전극(154) 및 절연층(142)의 가장자리 경계보다 안쪽에 위치할 수도 있다.
다음 도 10을 참조하면, 게이트 전극(154), 소스 전극(133), 드레인 전극(135), 그리고 버퍼층(120) 위에 절연 물질을 도포하여 보호막(160)을 형성한다. 이어서, 보호막(160)을 패터닝하여 소스 전극(133)을 드러내는 접촉 구멍(163) 및 드레인 전극(135)을 드러내는 접촉 구멍(165)을 형성한다.
다음 도 1에 도시한 바와 같이, 보호막(160) 위에 데이터 입력 전극(173) 및 데이터 출력 전극(175)을 형성할 수 있다.
*본 발명의 실시예에 따른 박막 트랜지스터(Q)에서 게이트 전극(154)과 소스 전극(133) 또는 드레인 전극(135)이 실질적으로 중첩하지 않으므로 게이트 전극(154)과 소스 전극(133) 사이의 기생 용량 또는 게이트 전극(154)과 드레인 전극(135) 사이의 기생 용량이 매우 작아질 수 있다. 따라서 박막 트랜지스터(Q)의 스위칭 소자로서의 on/off 특성이 향상될 수 있다.
그러면, 도 11을 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터 및 박막 트랜지스터 표시판에 대하여 설명한다. 앞에서 설명한 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 동일한 설명은 생략하며 차이점을 중심으로 설명한다.
도 11은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도이다.
도 11을 참조하면, 절연 기판(110) 위에 광 차단막(70)이 위치할 수 있다. 광 차단막(70)은 후에 적층될 반도체에 빛이 도달하는 것을 막아 반도체로서의 성질을 잃는 것을 막을 수 있다. 따라서 광 차단막(70)은 반도체에 도달하지 않도록 차단할 파장대의 광을 투과시키지 않는 재료로 만들어지는 것이 바람직하다. 광 차단막(70)은 유기 절연 물질, 무기 절연 물질, 금속 등의 도전성 물질 등으로 만들어질 수 있으며, 단일막 또는 다중막으로 만들어질 수 있다.
절연 기판(110) 위에는 데이터 신호를 전달하는 데이터선(115)이 더 위치할 수 있다. 데이터선(115)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등의 도전성 물질로 만들어질 수 있다.
광 차단막(70) 및 데이터선(115) 위에는 버퍼층(120)이 위치한다. 버퍼층(120)에 대한 설명은 앞에서 설명한 실시예와 동일하므로 생략한다.
버퍼층(120) 위에는 반도체(134), 소스 전극(133) 및 드레인 전극(135)이 위치한다.
반도체(134)는 산화물 반도체 물질을 포함할 수 있다. 광 차단막(70)이 존재할 경우 반도체(134)는 광 차단막(70)으로 가려질 수 있다.
소스 전극(133) 및 드레인 전극(135)은 반도체(134)를 중심으로 양쪽에 각각 마주하며 위치하고, 서로 분리되어 있다. 또한 소스 전극(133) 및 드레인 전극(1350은 반도체(134)와 연결되어 있다. 이 밖에 앞에서 설명한 실시예의 반도체(134)에 대한 설명이 본 실시예에도 동일하게 적용될 수 있다.
반도체(134) 위에는 절연층(142)이 위치한다. 절연층(142)은 반도체(134)를 덮을 수 있다. 또한 절연층(142)은 소스 전극(133) 또는 드레인 전극(135)과 거의 중첩하지 않을 수 있다. 절연층(142)은 앞에서 설명한 실시예와 같이 단일막 또는 다중막일 수 있다. 예를 들어, 절연층(142)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 단일막으로 이루어질 수도 있고, 산화 알루미늄(Al2O3)의 하부막과 산화 실리콘(SiOx)의 상부막으로 이루어질 수도 있다. 이 밖에 앞에서 설명한 실시예에서의 절연층(142)의 특징이 본 실시예에도 적용될 수 있다.
절연층(142) 위에는 게이트 전극(154)이 위치한다. 게이트 전극(154)의 가장자리 경계와 절연층(142)의 가장자리 경계는 실질적으로 정렬되어 일치할 수 있다.
게이트 전극(154)은 반도체(134)와 중첩하는 부분을 포함하며, 반도체(134)는 게이트 전극(154)에 의해 덮여 있다. 게이트 전극(154)을 중심으로 반도체(134)의 양쪽에는 소스 전극(133) 및 드레인 전극(135)이 위치하며, 소스 전극(133) 및 드레인 전극(135)은 게이트 전극(154)과 실질적으로 중첩하지 않을 수 있다. 따라서 게이트 전극(154)과 소스 전극(133) 사이의 기생 용량 또는 게이트 전극(154)과 드레인 전극(135) 사이의 기생 용량이 매우 작아질 수 있다.
게이트 전극(154), 소스 전극(133) 및 드레인 전극(135)은 반도체(134)와 함께 박막 트랜지스터(Q)를 이룬다.
게이트 전극(154), 소스 전극(133), 드레인 전극(135), 그리고 버퍼층(120) 위에는 보호막(160)이 위치한다. 보호막(160)은 소스 전극(133)을 드러내는 접촉 구멍(163) 및 드레인 전극(135)을 드러내는 접촉 구멍(165)을 포함할 수 있다. 또한 버퍼층(120) 및 보호막(160)은 데이터선(115)을 드러내는 접촉 구멍(161)을 포함할 수 있다.
보호막(160) 위에는 유기막(180)이 더 위치할 수 있다. 유기막(180)은 유기 절연 물질 또는 색필터 물질을 포함할 수 있다. 유기막(180)의 표면은 평탄할 수 있다. 유기막(180)은 보호막(160)의 접촉 구멍(163)에 대응하여 소스 전극(133)을 드러내는 접촉 구멍(183), 보호막(160)의 접촉 구멍(165)에 대응하여 드레인 전극(135)을 드러내는 접촉 구멍(185), 그리고 보호막(160) 및 버퍼층(120)의 접촉 구멍(161)에 대응하여 데이터선(115)을 드러내는 접촉 구멍(181)을 포함할 수 있다. 도 11에서는 유기막(180)의 접촉 구멍(183, 185, 181)의 가장자리와 보호막(160)의 접촉 구멍(163, 165, 161)의 가장자리가 각각 일치하는 것으로 도시되어 있으나, 이와 달리 보호막(160)의 접촉 구멍(163, 165, 161)이 유기막(180)의 접촉 구멍(183, 185, 181)의 내부에 위치할 수도 있다. 즉, 보호막(160)의 접촉 구멍(163, 165, 161)이 유기막(180)의 접촉 구멍(183, 185, 181)의 가장자리 내부에 위치할 수도 있다.
유기막(180) 위에는 데이터 입력 전극(173) 및 데이터 출력 전극(175)이 위치할 수 있다. 데이터 입력 전극(173)은 보호막(160)의 접촉 구멍(163) 및 유기막(180)의 접촉 구멍(183)을 통해 박막 트랜지스터(Q)의 소스 전극(133)과 전기적으로 연결되고, 데이터 출력 전극(175)은 보호막(160)의 접촉 구멍(165) 및 유기막(180)의 접촉 구멍(185)을 통해 박막 트랜지스터(Q)의 드레인 전극(135)과 전기적으로 연결될 수 있다. 또한 데이터 입력 전극(173)은 보호막(160)의 접촉 구멍(161) 및 유기막(180)의 접촉 구멍(181)을 통해 데이터선(115)과 연결될 수 있다. 따라서 소스 전극(133)은 데이터선(115)으로부터 데이터 신호를 입력받을 수 있다. 한편, 데이터 출력 전극(175)은 그 자체가 화소 전극을 이루어 영상 표시를 제어할 수도 있고, 별도의 화소 전극(도시하지 않음)과 연결되어 있을 수도 있다.
그러면 도 11에 도시한 박막 트랜지스터 표시판의 본 발명의 한 실시예에 따른 제조 방법에 대해 앞에서 설명한 도 10과 함께 도 12 내지 도 20을 참조하여 설명한다.
도 12, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19 및 20은 도 11에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법을 차례대로 나타낸 단면도이다.
먼저 도 12를 참조하면, 유리 또는 플라스틱 등으로 만들어진 절연 기판(110) 위에 유기 절연 물질, 무기 절연 물질, 금속 등의 도전성 물질 등으로 이루어진 광 차단막(70)을 형성한다. 광 차단막(70)의 형성 단계는 조건에 따라 생략될 수 있다.
이어서, 절연 기판(110) 위에 금속 등을 적층하고 패터닝하여 데이터선(115)을 형성한다. 광 차단막(70) 및 데이터선(115)의 형성 순서는 바뀔 수 있다.
다음 도 13을 참조하면, 광 차단막(70) 및 데이터선(115) 위에 버퍼층(120), 반도체층(130), 절연 물질층(140), 그리고 게이트층(150)을 차례대로 적층한다.
버퍼층(120)은 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함하는 절연 물질을 적층하여 형성할 수 있고, 그 두께는 500 이상 1㎛ 이하일 수 있으나 이에 한정되는 것은 아니다.
반도체층(130)은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 산화물 반도체 물질을 적층하여 형성할 수 있다.
절연 물질층(140)은 산화 실리콘(SiOx) 등의 절연성 산화물을 포함하는 절연 물질로 형성할 수 있다. 절연 물질층(140)은 단일막 또는 산화 실리콘(SiOx) 등의 산화물을 포함하는 하부막(140a)과 절연 물질을 포함하는 상부막(140b)을 포함하는 다중막으로 형성할 수도 있다. 절연 물질층(140)의 두께는 1000 이상 5000 이하일 수 있으나, 이에 한정되는 것은 아니다.
게이트층(150)은 알루미늄(Al) 등의 도전성 물질을 적층하여 형성할 수 있다.
다음 도 14를 참조하면, 게이트층(150) 위에 포토레지스트 등의 감광막을 도포하고 노광하여 감광막 패턴(50)을 형성한다. 감광막 패턴(50)은 도 14에 도시한 바와 같이 두께가 상대적 두꺼은 제1 부분(52)과 두께가 상대적으로 얇은 제2 부분(54)을 포함한다. 감광막 패턴(50)의 제1 부분(52)은 광 차단막(70)과 중첩하는 곳에 위치할 수 있다. 또한 감광막 패턴(50)의 제1 부분(52)의 양쪽에는 제1 부분(52)을 중심으로 분리되어 마주하고 있는 한 쌍의 제2 부분(54)이 연결되어 있다.
이러한 감광막 패턴(50)은 반투과 영역을 포함하는 광 마스크(도시하지 않음)를 통해 노광하여 형성할 수 있다. 구체적으로, 감광막 패턴(50) 형성을 위한 광 마스크는 빛이 투과하는 투과 영역, 빛이 투과하지 않는 차광 영역, 그리고 빛이 일부만 투과하는 반투과 영역을 포함할 수 있다. 반투과 영역은 슬릿, 반투명막 등을 이용하여 형성할 수 있다.
이러한 반투과 영역을 포함하는 광 마스크를 이용하여 노광하면, 음성의 감광막을 이용하는 경우, 광 마스크의 투과 영역에 대응하는 부분은 빛이 조사되어 감광막이 남아 두께가 상대적으로 두꺼운 제1 부분(52)이 형성되고, 광 마스크의 차광 영역에 대응하는 부분은 빛이 조사되지 않아 감광막이 제거되며, 광 마스크의 반투과 영역에 대응하는 부분은 빛이 일부 조사되어 상대적으로 두께가 얇은 제2 부분(54)이 형성된다. 양성의 감광막을 이용하는 경우는 위의 경우와 반대가 되나, 광 마스크의 반투과 영역에 대응하는 부분은 여전히 빛의 일부가 조사되어 감광막 패턴(50)의 제2 부분(54)이 형성된다.
다음 도 15를 참조하면, 감광막 패턴(50)을 식각 마스크로 하여 게이트층(150)과 절연 물질층(140)을 차례대로 식각한다. 이때 게이트층(150)은 습식 식각 방법을 이용하여 식각할 수 있고, 절연 물질층(140)은 건식 식각 방법을 이용하여 식각할 수 있다. 이에 따라 감광막 패턴(50)의 하부에 동일한 평면 모양을 가지는 게이트 패턴(152) 및 절연 패턴(141)이 형성될 수 있다. 감광막 패턴(50)에 의해 덮이지 않은 반도체층(130)은 드러날 수 있다.
다음 도 16을 참조하면, 게이트 패턴(152) 및 절연 패턴(141)을 식각 마스크로 하여 드러난 반도체층(130)을 제거하여 반도체 패턴(132)을 형성한다. 반도체 패턴(132)은 게이트 패턴(152) 및 절연 패턴(141)과 동일한 평면 모양을 가질 수 있다.
다음 도 17을 참조하면, 감광막 패턴(50)을 산소 플라즈마를 이용한 애싱(ashing) 방법 따위로 전면 식각하여 두께를 줄임으로써 제2 부분(54)을 제거한다. 이로써 두께가 줄어든 제1 부분(52)을 남겨 감광막 패턴(50’)을 형성할 수 있다.
다음 도 18을 참조하면, 감광막 패턴(50’)을 식각 마스크로 하여 게이트 패턴(152) 및 절연 패턴(141)을 차례대로 식각한다. 이에 따라 감광막 패턴(50’)으로 가려지지 않은 반도체 패턴(132)이 드러난다. 드러난 반도체 패턴(132)은 감광막 패턴(50’)으로 덮인 반도체 패턴(132)을 중심으로 양쪽에 위치하며 서로 분리되어 있다.
다음 도 19를 참조하면, 드러난 반도체 패턴(132)을 환원 처리하여 도전성을 가지는 소스 전극(133) 및 드레인 전극(135)을 형성한다. 또한 절연층(142)에 덮여 환원되지 않은 반도체 패턴(132)은 반도체(134)가 된다
게이트 전극(154), 소스 전극(133) 및 드레인 전극(135)은 반도체(134)와 함께 박막 트랜지스터(Q)를 이룬다.
노출된 반도체 패턴(132)의 환원 처리 방법으로 환원 분위기에서의 열처리 방법을 이용할 수도 있고, 수소(H2), 아르곤(Ar), 질소(N2), 산화 질소(N2O), 플루오르포름(CHF3) 등 기체 플라즈마를 이용할 수 있다. 환원 처리된 노출된 반도체 패턴(132)을 구성하는 반도체 물질의 적어도 일부는 환원되어 금속 결합만이 남을 수 있다. 따라서 환원 처리된 반도체 패턴(132)은 도전성을 가지게 된다.
반도체 패턴(132)의 환원 처리시에, 반도체 패턴(132)의 상부에는 반도체 물질의 금속 성분, 예를 들어 인듐(In) 등이 표면으로 석출될 수 있다. 석출된 금속층의 두께는 200nm 이하일 수 있다.
본 발명의 실시예에 따르면 반도체(134)와 소스 전극(133) 사이의 경계 또는 반도체(134)와 드레인 전극(135) 사이의 경계는 게이트 전극(154) 및 절연층(142)의 가장자리 경계와 실질적으로 정렬되어 일치할 수 있다. 그러나 반도체 패턴(132)의 환원 처리시 절연층(142)의 가장자리 부분 아래의 반도체 패턴(132)도 어느 정도 환원 처리될 수 있으므로 반도체(134)와 소스 전극(133) 또는 드레인 전극(135) 사이의 경계는 게이트 전극(154) 및 절연층(142)의 가장자리 경계보다 안쪽에 위치할 수도 있다.
다음 도 20을 참조하면, 감광막 패턴(50’)을 제거한 후, 게이트 전극(154), 소스 전극(133), 드레인 전극(135), 그리고 버퍼층(120) 위에 절연 물질을 도포하여 보호막(160)을 형성한다. 이어서, 보호막(160) 위에 유기 절연 물질을 도포하여 유기막(180)을 추가로 형성할 수 있다.
다음, 도 11에 도시한 바와 같이 보호막(160) 및 유기막(180)에 접촉 구멍(163, 165, 161, 183, 185, 181)을 형성하고, 유기막(180) 위에 데이터 입력 전극(173) 및 데이터 출력 전극(175)을 형성할 수 있다.
보호막(160) 및 유기막(180)에 접촉 구멍(163, 165, 161, 183, 185, 181)을 형성할 때에는 하나의 마스크를 이용할 수도 있으나, 두 개의 마스크를 사용할 수도 있다. 예를 들어, 하나의 광 마스크를 이용하여 유기막(180)을 노광하여 유기막(180)의 접촉 구멍(183, 185, 181)을 형성한 후, 또 다른 광 마스크를 사용하여 유기막(180)의 접촉 구멍(183, 185, 181) 내부에 위치하는 보호막(160)의 접촉 구멍(163, 165, 161)을 형성할 수 있다. 이때 보호막(160)의 접촉 구멍(163, 165, 161)의 가장자리와 유기막(180)의 접촉 구멍(183, 185, 181)의 가장자리는 일치할 수도 있고, 보호막(160)의 접촉 구멍(163, 165, 161)이 유기막(180)의 접촉 구멍(183, 185, 181)의 가장자리 내부에 위치할 수도 있다.
도 21은 본 발명의 한 실시예에 따른 박막 트랜지스터의 전압-전류 특성을 나타낸 그래프이고, 도 22는 본 발명의 한 실시예에 따른 박막 트랜지스터의 다양한 소스-드레인 전압에 따른 전압-전류 특성을 나타낸 그래프이다.
도 21을 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터(Q)의 게이트 전극 전압(Vg)에 따른 소스-드레인 전류(Ids)의 on/off가 문턱 전압을 기준으로 명확히 구분되고, on 전류가 높아 박막 트랜지스터(Q)의 스위칭 소자로서의 특성이 향상됨을 알 수 있다.
도 22를 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터(Q)에서 소스-드레인 전압(Vds)의 변화에 따른 문턱 전압의 변화가 거의 없어 균일한 스위칭 소자의 특성을 유지할 수 있다.
이와 같이 본 발명의 실시예에 따르면, 박막 트랜지스터(Q)의 게이트 전극(154)과 소스 전극(133) 또는 드레인 전극(135)이 거의 중첩하지 않거나 중첩하는 부분이 매우 작을 수 있으므로 게이트 전극(154)과 소스 전극(133) 사이의 기생 용량 또는 게이트 전극(154)과 드레인 전극(135) 사이의 기생 용량이 매우 작을 수 있다. 따라서 박막 트랜지스터의 on 전류 및 이동도가 높아질 수 있고, 박막 트랜지스터(Q)의 스위칭 소자로서의 on/off 특성이 향상될 수 있다. 결국, 이러한 박막 트랜지스터가 적용된 표시 장치에서 RC 지연을 줄일 수 있다. 따라서 구동 신호선의 두께를 감소할 수 있는 마진이 생겨 제조 원가를 줄일 수 있다. 또한 박막 트랜지스터 자체의 특성이 좋아지므로 박막 트랜지스터의 사이즈를 줄이고 미세 채널을 형성할 수 있는 마진을 더 확보할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
50, 50’ 감광막 패턴 70: 광 차단막
110: 절연 기판 120: 버퍼층
130: 반도체층 132: 반도체 패턴
133: 소스 전극 134: 반도체
135: 드레인 전극 140: 절연 물질층
141: 절연 패턴 142: 절연층
150: 게이트층 152: 게이트 패턴
154: 게이트 전극 160: 보호막
161, 163, 165: 접촉 구멍 173: 데이터 입력 전극
175: 데이터 출력 전극 180: 유기막

Claims (7)

  1. 산화물 반도체,
    상기 산화물 반도체와 연결되어 있으며 상기 산화물 반도체를 중심으로 양쪽에 마주하는 소스 전극 및 드레인 전극,
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나의 표면으로 석출되어 있는 석출층,
    상기 산화물 반도체 위에 위치하는 절연층,
    상기 절연층 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하는 보호막,
    상기 보호막 위에 위치하는 제1전극 및 제2전극
    을 포함하고,
    상기 보호막은 상기 드레인 전극 위에 위치하는 접촉 구멍을 가지고,
    상기 제2전극은 상기 접촉 구멍을 통해 상기 드레인 전극과 연결되고,
    상기 게이트 전극의 가장자리 경계와 상기 산화물 반도체의 가장자리 경계는 정렬되어 있고,
    상기 절연층은 상기 소스 전극 및 상기 드레인 전극과 중첩하지 않도록 패터닝된 측면을 가지고,
    상기 보호막은 상기 게이트 전극의 측면 및 상기 절연층의 측면과 접촉하는
    표시판.
  2. 제1항에서,
    상기 석출층은 상기 산화물 반도체를 이루는 물질을 환원한 물질을 포함하는 표시판.
  3. 제2항에서,
    상기 게이트 전극의 가장자리 경계와 상기 절연층의 가장자리 경계는 정렬되어 있는 표시판.
  4. 제3항에서,
    상기 보호막 위에 위치하는 유기층을 더 포함하는 표시판.
  5. 제1항에서,
    기판, 그리고 상기 산화물 반도체와 상기 기판 사이에 위치하는 광 차단층을 더 포함하고,
    상기 산화물 반도체는 상기 광 차단층과 중첩하는
    표시판.
  6. 제5항에서,
    상기 광 차단층과 상기 산화물 반도체 사이에 위치하는 버퍼층을 더 포함하는 표시판.
  7. 제6항에서,
    상기 버퍼층과 상기 절연층 중 적어도 하나는 절연성 산화물을 포함하는 표시판.
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