KR20140087693A - 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법 Download PDF

Info

Publication number
KR20140087693A
KR20140087693A KR1020120158262A KR20120158262A KR20140087693A KR 20140087693 A KR20140087693 A KR 20140087693A KR 1020120158262 A KR1020120158262 A KR 1020120158262A KR 20120158262 A KR20120158262 A KR 20120158262A KR 20140087693 A KR20140087693 A KR 20140087693A
Authority
KR
South Korea
Prior art keywords
drain
electrode
region
source
layer
Prior art date
Application number
KR1020120158262A
Other languages
English (en)
Inventor
차명근
이용수
강윤호
나현재
유세환
이종찬
심동환
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020120158262A priority Critical patent/KR20140087693A/ko
Priority to US14/063,774 priority patent/US20140183522A1/en
Priority to JP2013273440A priority patent/JP2014131047A/ja
Priority to EP13199836.1A priority patent/EP2750197A3/en
Priority to CN201310752130.6A priority patent/CN103915490A/zh
Publication of KR20140087693A publication Critical patent/KR20140087693A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

발명의 한 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 산화물 반도체, 상기 산화물 반도체와 연결되어 있으며 상기 산화물 반도체를 중심으로 양쪽에 마주하는 소스 전극 및 드레인 전극, 상기 산화물 반도체 위에 위치하는 절연층, 그리고 상기 절연층 위에 위치하는 게이트 전극을 포함하고, 상기 드레인 전극은 제1 드레인 영역과 상기 제1 드레인 영역이 아닌 나머지 부분인 제2 드레인 영역을 가지고, 상기 제1 드레인 영역의 전하 이동도는 상기 제2 드레인 영역의 전하 이동도보다 크고, 상기 소스 전극은 제1 소스 영역과 상기 제1 소스 영역이 아닌 나머지 부분인 제2 소스 영역을 가지고, 상기 제1 소스 영역의 전하 이동도는 상기 제2 소스 영역의 전하 이동도보다 크다.

Description

박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR, THIN FILM TRANSISTOR ARRAY PANEL INCLUDING THE SAME AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
표시 장치는 각 화소를 스위칭하기 위한 박막 트랜지스터를 포함한다. 박막 트랜지스터는 스위칭 신호를 인가 받는 게이트 전극과, 데이터 전압이 인가되는 소스 전극과, 데이터 전극을 출력하는 드레인 전극을 삼단자로 하여 스위칭 소자를 이룬다. 또한 이러한 박막 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극과 중첩되어 있는 액티브층을 채널층으로 포함하며, 액티브층은 반도체 재료로서 비정질 실리콘이 주로 사용되고 있다.
그러나, 디스플레이의 대형화가 이루어짐에 따라 초고속 구동이 가능한 박막 트랜지스터의 개발이 절실해지고 있다. 특히 액티브층으로 현재 주로 사용되고 있는 비정질 실리콘은 전자 이동도가 낮고 화학 기상 증착법(Chemical vapor deposition; CVD), 스퍼터링 방법 등을 적용하기 위한 고가의 진공 공정 기반의 증착 장비들을 필요로 한다.
따라서, 전자 이동도가 높고 코팅 공정 또는 초저가 프린팅 공정을 통하여 진행하기 위해 용액 공정이 가능한 산화물 반도체가 개발되고 있다.
한편, 박막 트랜지스터의 게이트 전극이 소스 전극 또는 드레인 전극과 기생 용량을 형성할 경우, 이러한 기생 용량에 의해 박막 트랜지스터의 스위칭 소자로서의 특성이 저하될 수 있다.
기생 용량을 줄이기 위하여, 산화물 반도체의 일부분을 자기 정렬 방식으로 소스 영역과 드레인 영역으로 이용할 수 있는데, 이 경우, 소스 영역과 드레인 영역을 드러내는 접촉 구멍을 형성할 때, 산화물 반도체가 노출됨으로 인하여 전하 이동도가 낮아져, 소스 영역 및 드레인 영역으로 이용하기에 낮은 도전성을 가지는 문제점이 발생하게 된다.
본 발명은 박막 트랜지스터에 산화물 반도체를 이용하고, 산화물 반도체의 일부분을 자기 정렬 방식으로 소스 영역과 드레인 영역으로 형성하는 경우에도, 소스 영역과 드레인 영역을 드러내는 접촉 구멍을 형성할 때, 소스 영역 및 드레인 영역의 도전성이 낮아져서 발생할 수 있는 박막 트랜지스터의 성능 저하를 방지할 수 있는 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터는 산화물 반도체를 포함하는 채널 영역, 상기 채널 영역과 연결되어 있으며 상기 채널 영역을 중심으로 양쪽에 마주하는 소스 전극 및 드레인 전극, 상기 채널 영역 위에 위치하는 절연층, 그리고 상기 절연층 위에 위치하는 게이트 전극을 포함하고, 상기 드레인 전극은 제1 드레인 영역과 상기 제1 드레인 영역이 아닌 나머지 부분인 제2 드레인 영역을 가지고, 상기 제1 드레인 영역의 전하 이동도는 상기 제2 드레인 영역의 전하 이동도보다 크다.
상기 소스 전극은 제1 소스 영역과 상기 제1 소스 영역이 아닌 나머지 부분인 제2 소스 영역을 가지고, 상기 제1 소스 영역의 전하 이동도는 상기 제2 소스 영역의 전하 이동도보다 클 수 있다.
상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체를 이루는 물질을 환원한 물질을 포함할 수 있다.
상기 게이트 전극의 가장자리 경계와 상기 채널 영역의 가장자리 경계는 실질적으로 정렬될 수 있다.
상기 게이트 전극의 가장자리 경계와 상기 절연층의 가장자리 경계는 실질적으로 정렬될 수 있다.
상기 제1 소스 영역과 상기 제1 드레인 영역 중 적어도 일부 표면에는 상기 산화물 반도체 물질의 금속 성분이 석출되어 있을 수 있다.
상기 산화물 반도체 물질의 금속 성분은 인듐(In)일 수 있다.
상기 박막 트랜지스터는 상기 제1 소스 영역 위에 위치하는 소스 도전체, 그리고 상기 제1 드레인 영역 위에 위치하는 드레인 도전체를 더 포함할 수 있다.
상기 제1 드레인 영역의 전하 이동도는 약 1E+17 이상이고, 상기 제2 드레인 영역의 전하 이동도는 약 1E+17이하일 수 있다.
본 발명의 다른 한 실시예에 따른 박막 트랜지스터는 산화물 반도체를 포함하는 채널 영역, 상기 채널 영역과 연결되어 있으며 상기 산화물 반도체를 중심으로 양쪽에 마주하는 소스 전극 및 드레인 전극, 상기 산화물 반도체 위에 위치하는 절연층, 상기 절연층 위에 위치하는 게이트 전극, 그리고 상기 소스 전극 및 상기 드레인 전극 위에 위치하는 보호막을 포함하고, 상기 드레인 전극은 제1 드레인 영역과 상기 제1 드레인 영역이 아닌 나머지 부분인 제2 드레인 영역을 가지고, 상기 보호막은 상기 드레인 전극의 상기 제1 드레인 영역을 드러내는 제1 접촉 구멍을 가지고, 상기 제1 드레인 영역의 전하 이동도는 상기 제2 드레인 영역의 전하 이동도보다 크거나 같을 수 있다.
상기 보호막은 상기 소스 전극의 상기 제1 소스 영역을 드러내는 제2 접촉 구멍을 가지고, 상기 제1 소스 영역의 전하 이동도는 상기 제2 소스 영역의 전하 이동도보다 클 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하며, 산화물 반도체를 포함하는 채널 영역, 상기 채널 영역과 연결되어 있으며 상기 채널 영역을 중심으로 양쪽에 마주하는 소스 전극 및 드레인 전극, 상기 채널 영역 위에 위치하는 절연층, 그리고 상기 절연층 위에 위치하는 게이트 전극을 포함하고, 상기 드레인 전극은 제1 드레인 영역과 상기 제1 드레인 영역이 아닌 나머지 부분인 제2 드레인 영역을 가지고, 상기 제1 드레인 영역의 전하 이동도는 상기 제2 드레인 영역의 전하 이동도보다 크고, 상기 소스 전극은 제1 소스 영역과 상기 제1 소스 영역이 아닌 나머지 부분인 제2 소스 영역을 가지고, 상기 제1 소스 영역의 전하 이동도는 상기 제2 소스 영역의 전하 이동도보다 크다.
상기 박막 트랜지스터 표시판은 상기 소스 전극의 상기 제1 소스 영역과 연결되어 있는 데이터 입력부, 그리고 상기 드레인 전극의 상기 제1 드레인 영역과 연결되어 있는 데이터 출력부를 더 포함할 수 있다.
상기 박막 트랜지스터 표시판은 상기 소스 전극 및 상기 드레인 전극 위에 위치하며, 상기 소스 전극의 상기 제1 소스 영역을 드러내는 소스 접촉 구멍과 상기 드레인 전극의 상기 제1 드레인 영역을 드러내는 드레인 접촉 구멍을 가지는 보호막을 더 포함할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 방법은 산화물 반도체 물질을 포함하는 반도체 패턴을 형성하는 단계, 상기 반도체 패턴의 일부분 위에 절연층 및 게이트 전극을 형성하는 단계, 상기 절연층 및 상기 게이트 전극에 의해 덮이지 않고 드러난 상기 반도체 패턴을 제1 환원 처리하여 상기 게이트 전극으로 덮인 채널 영역 및 상기 채널 영역을 중심으로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 전극 및 상기 드레인 전극 위에 상기 소스 전극의 제1 부분을 드러내는 소스 접촉 구멍과 상기 드레인 전극의 제2 부분을 드러내는 드레인 접촉 구멍을 가지는 보호막을 형성하는 단계, 그리고 상기 소스 접촉 구멍과 상기 드레인 접촉 구멍을 통해 드러나는 상기 소스 전극의 상기 제1 부분과 상기 드레인 전극의 상기 제2 부분을 제2 환원 처리하여, 제1 소스 영역과 제1 드레인 영역을 형성하는 단계를 포함한다.
상기 제2 환원 처리하는 단계는 상기 소스 전극의 상기 제1 부분의 전하 이동도가 상기 소스 전극의 나머지 영역의 전하 이동도보다 크거나 같도록 환원 처리를 수행하는 단계, 그리고 상기 드레인 전극의 상기 제2 부분의 전하 이동도가 상기 드레인 전극의 나머지 영역의 전하 이동도보다 크거나 같도록 환원 처리를 수행하는 단계를 포함할 수 있다.
상기 절연층 및 상기 게이트 전극을 형성하는 단계는 상기 반도체 패턴 위에 절연 물질을 포함하는 절연 물질층을 형성하는 단계, 상기 절연 물질층 위에 게이트 전극을 형성하는 단계, 그리고 상기 게이트 전극을 식각 마스크로 하여 상기 절연 물질층을 패터닝하여 상기 절연층을 형성하고 상기 반도체 패턴의 일부를 드러내는 단계를 포함할 수 있다.
상기 반도체 패턴을 형성하는 단계 및 상기 절연층 및 상기 게이트 전극을 형성하는 단계는 상기 산화물 반도체 물질을 포함하는 반도체층, 절연 물질을 포함하는 절연 물질층, 그리고 도전성 물질을 포함하는 게이트층을 차례대로 적층하는 단계, 하나의 광 마스크를 이용하여 상기 게이트층, 상기 절연 물질층, 그리고 상기 반도체층을 차례대로 식각하여 상기 반도체 패턴을 형성하는 단계, 그리고 상기 반도체 패턴의 일부를 드러내도록 상기 게이트층 및 상기 절연 물질층을 식각하는 단계를 포함할 수 있다.
상기 반도체 패턴을 형성하는 단계 및 상기 반도체 패턴의 일부를 드러내도록 상기 게이트층 및 상기 절연 물질층을 식각하는 단계는 상기 게이트층 위에 제1 부분 및 상기 제1 부분보다 얇은 제2 부분을 포함하는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 식각 마스크로 하여 상기 게이트층, 상기 절연 물질층, 그리고 상기 반도체층을 차례대로 식각하여 게이트 패턴, 절연 패턴, 그리고 상기 반도체 패턴을 형성하는 단계, 상기 제1 감광막 패턴의 상기 제2 부분을 제거하여 제2 감광막 패턴을 형성하는 단계, 그리고 상기 제2 감광막 패턴을 식각 마스크로 하여 상기 게이트 패턴 및 상기 절연 패턴을 식각하고 상기 반도체 패턴의 일부를 드러내는 단계를 포함할 수 있다.
상기 소스 전극 및 드레인 전극을 형성하는 단계에서, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나의 일부 표면에는 상기 산화물 반도체 물질의 금속 성분이 석출될 수 있다.
상기 소스 전극 및 드레인 전극을 형성하는 단계는 플라즈마를 이용한 환원 처리 방법을 이용할 수 있다.
상기 플라즈마를 이용한 환원 처리 방법은 수소(H2), 포스핀(PH3), 암모니아(NH3), 실란(SiH4), 메탄(CH4), 아세틸렌(C2H2), 디보란(B2H6), 저메인(GeH4), 셀렌화수소(H2Se), 황화수소(H2S), 옥타플루오르시클로부탄(C4F8), 삼불화질소(NF3), 플루오르포름(CHF3) 중 하나 이상의 기체 플라즈마를 이용하여 환원 처리를 수행하는 단계를 포함할 수 있다.
상기 박막 트랜지스터의 제조 방법은 상기 제2 환원 처리하는 단계 후에, 상기 소스 접촉 구멍을 통해 드러나는 상기 소스 전극의 상기 제1 부분과 상기 드레인 접촉 구멍을 통해 드러나는 상기 드레인 전극의 상기 제2 부분 위에 금속층을 형성하는 단계를 더 포함할 수 있다.
상기 금속층을 형성하는 단계는 상기 보호막을 형성하는 단계와 동일한 광마스크를 이용할 수 있다.
상기 금속층을 형성하는 단계는 상기 소스 접촉 구멍과 상기 드레인 접촉 구멍에 도전성 액상 물질을 적하하는 단계와 상기 도전성 액정 물질을 경화하는 단계를 포함할 수 있다.
상기 보호막에 상기 소스 접촉 구멍과 상기 드레인 접촉 구멍을 형성하는 단계와 상기 소스 전극의 상기 제1 부분과 상기 드레인 전극의 상기 제2 부분을 제2 환원 처리하는 단계는 동시에 이루어질 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 산화물 반도체 물질을 포함하는 반도체층을 적층하고 패터닝하여 반도체 패턴을 형성하는 단계, 상기 반도체 패턴 위에 절연 물질을 적층하여 절연 물질층을 형성하는 단계, 상기 절연 물질층 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 식각 마스크로 하여 상기 절연 물질층을 패터닝하여 절연층을 형성하고 상기 반도체 패턴의 일부를 드러내는 단계, 그리고 상기 게이트 전극으로 덮인 반도체를 중심으로 상기 드러난 반도체 패턴의 일부를 제1 환원 처리하여 상기 반도체를 중심으로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 전극 및 상기 드레인 전극 위에 상기 소스 전극의 제1 부분을 드러내는 소스 접촉 구멍과 상기 드레인 전극의 제2 부분을 드러내는 드레인 접촉 구멍을 가지는 보호막을 형성하는 단계, 그리고 상기 소스 접촉 구멍과 상기 드레인 접촉 구멍을 통해 드러나는 상기 소스 전극의 상기 제1 부분과 상기 드레인 전극의 상기 제2 부분을 제2 환원 처리하여, 제1 소스 영역과 제1 드레인 영역을 형성하는 단계를 포함한다.
상기 소스 전극의 상기 제1 소스 영역과 연결되어 있는 데이터 입력부와 상기 드레인 전극의 상기 제1 드레인 영역과 연결되어 있는 데이터 출력부를 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면 박막 트랜지스터의 게이트 전극과 소스 전극 또는 드레인 전극 사이의 기생 용량을 줄일 수 있고, 소스 영역과 드레인 영역 중 접촉 구멍으로 노출되는 부분의 전하 이동도가 작아짐으로 인한 박막 트랜지스터의 성능 저하를 방지할 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도이다.
도 2 내지 도 8, 그리고 도 10 내지 도 11은 도 1에 도시한 실시예에 따른 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 방법에 따라 제조하는 방법을 차례대로 나타낸 단면도이다.
도 9는 도 8에 도시한 박막 트랜지스터의 일부를 나타내는 전자 현미경 사진이다.
도 12 내지 도 14는 본 발명의 한 실험예에 따른 ?스 프로파일(depth profile)을 나타내는 그래프이다.
도 15는 본 발명의 다른 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도이다.
도 16 내지 도 30은 도 15에 도시한 실시예에 따른 박막 트랜지스터 표시판을 본 발명의 다른 한 실시예에 따른 박막 트랜지스터의 제조 방법에 따라 제조하는 방법을 차례대로 나타낸 단면도이다.
도 31은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도이다.
도 32 내지 도 41은 도 31에 도시한 박막 트랜지스터 표시판을 본 발명의 다른 한 실시예에 따른 박막 트랜지스터의 제조 방법에 따라 제조하는 방법을 차례대로 나타낸 단면도이다.
도 42는 본 발명의 한 실험예에 따른 박막 트랜지스터의 소스 영역 및 드레인 영역의 전하 이동도를 나타낸 도면이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 도 1을 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터 및 박막 트랜지스터 표시판에 대하여 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도이다.
도 1을 참고하면, 유리 또는 플라스틱 등으로 만들어질 수 있는 절연 기판(110) 위에 광 차단막(70)이 위치할 수 있다. 광 차단막(70)은 후에 적층될 산화물 반도체에 빛이 입사되는 것을 방지하여, 산화물 반도체에 빛이 입사되어, 산화물 반도체의 성능이 저하되는 것을 방지할 수 있다. 광 차단막(70)은 유기 절연 물질, 무기 절연 물질, 금속 등의 도전성 물질 등으로 만들어질 수 있으며, 단일막 또는 다중막으로 만들어질 수 있다. 그러나, 광 차단막(70)은 공정 조건에 따라 생략될 수도 있다. 구체적으로, 절연 기판(110)의 아래쪽에서 빛이 조사되지 않는 경우, 예를 들어 본 발명의 한 실시예에 따른 박막 트랜지스터가 유기 발광 표시 장치 등에 사용될 경우, 광 차단막(70)은 생략될 수도 있다.
광 차단막(70) 위에는 버퍼층(120)이 위치한다. 버퍼층(120)은 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함할 수 있다. 버퍼층(120)은 후에 적층될 반도체에 절연 기판(110)으로부터의 불순물이 유입되는 것을 막아 반도체를 보호하고 반도체의 계면 특성을 향상시킬 수 있다.
버퍼층(120) 위에는 채널 영역(133), 소스 전극(134) 및 드레인 전극(135)이 위치한다.
채널 영역(133)은 산화물 반도체로 이루어질 수 있다. 산화물 반도체는 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 중 하나 이상과 이들의 산화물을 포함할 수 있다. 예를 들어, 산화물 반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
광 차단막(70)이 존재할 경우 채널 영역(133)은 광 차단막(70)으로 가려질 수 있다.
소스 전극(134) 및 드레인 전극(135)은 채널 영역(133)을 중심으로 양쪽에 각각 위치하며 서로 분리되어 있다. 또한 소스 전극(134) 및 드레인 전극(135)은 채널 영역(133)과 연결되어 있다.
소스 전극(134) 및 드레인 전극(135)은 도전성을 가지며 채널 영역(133)을 이루는 산화물 반도체 물질과 동일한 물질 및 환원된 반도체 물질을 포함한다. 소스 전극(134) 및 드레인 전극(135)의 표면에는 산화물 반도체 물질에 포함된 인듐(In) 등의 금속이 석출되어 있을 수 있다.
소스 전극(134)은 제1 소스 영역(134a)과 제1 소스 영역(134a)의 주변에 위치하는 나머지 부분인 제2 소스 영역(134b)을 포함한다. 드레인 전극(135) 역시 제1 드레인 영역(135a)과 제1 드레인 영역(135a)의 주변에 위치하는 나머지 부분인 제2 드레인 영역(135b)을 포함한다. 발명의 실시예에서, 제1 소스 영역(134a)의 전하 이동도는 제2 소스 영역(134b)의 전하 이동도보다 크거나 같고, 제1 드레인 영역(135a)의 전하 이동도는 제2 드레인 영역(135b)의 전하 이동도보다 크거나 같다. 예를 들어, 제1 드레인 영역(135a)의 전하 이동도는 약 1E+17 이상이고, 제2 드레인 영역(135b)의 전하 이동도는 약 1E+17 이하일 수 있다.
소스 전극(134)의 제1 소스 영역(134a)은 뒤에서 설명할 제1 소스 접촉 구멍(164) 아래에 위치한다. 제1 소스 접촉 구멍(164)과 소스 전극(134)이 접하는 영역에서, 제1 소스 접촉 구멍(164)의 가장 자리는 제1 소스 영역(134a)과 제2 소스 영역(134b)의 경계부와 인접한다. 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판에 따르면, 제1 소스 접촉 구멍(164)의 가장 자리는 제1 소스 영역(134a)과 제2 소스 영역(134b)의 경계와 일치할 수도 있다. 이와 유사하게, 드레인 전극(135)의 제1 드레인 영역(135a)은 뒤에서 설명할 제1 드레인 접촉 구멍(165) 아래에 위치하고, 제1 드레인 접촉 구멍(165)과 드레인 전극(135)이 접하는 영역에서 제1 드레인 접촉 구멍(165)의 가장 자리는 제1 드레인 영역(135a)과 제2 드레인 영역(135b)의 경계와 인접하고, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판에 따르면, 제1 드레인 접촉 구멍(165)의 가장 자리는 제1 드레인 영역(135a)과 제2 드레인 영역(135b)의 경계와 일치할 수도 있다.
소스 전극(134)의 제1 소스 영역(134a)은 데이터 신호를 전달하는 데이터 배선과 연결될 수 있고, 드레인 전극(135)의 제1 드레인 영역(135a)은 화소 전극(도시하지 않음)과 전기적으로 연결될 수 있으며, 화소 전극에 인가된 전압과 대향 전극(도시하지 않음)에 의하여 전계가 형성되며, 그 전계에 따라서 계조 표현이 가능하다.
채널 영역(133) 위에는 절연층(142)이 위치한다. 절연층(142)은 채널 영역(133)을 덮을 수 있다. 또한 절연층(142)은 소스 전극(134) 또는 드레인 전극(135)과 중첩하지 않을 수 있다.
절연층(142)은 제1 막(142a) 및 제1 막 위에 위치하는 제2 막(142b)을 포함한다. 제1 막(142a)은 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함하여 채널 영역(133)의 계면 특성을 향상시키고 채널 영역(133)에 불순물이 침투하는 것을 막을 수 있다. 제2 막(142b)은 질화 실리콘(SiNx), 산화 실리콘(SiOx) 등의 다양한 절연 물질로 만들어질 수 있다. 예를 들어, 절연층(142)은 산화 알루미늄(AlOx)의 제1 막(142a)과 산화 실리콘(SiOx)의 제2 막(142b)을 포함할 수 있고, 산화 실리콘(SiOx)의 제1 막(142a)과 질화 실리콘(SiNx)의 제2 막(142b)을 포함할 수 있다. 그러나, 절연층(142)은 이에 한정되는 것은 아니다.
도시한 실시예에서, 절연층(142)은 제1 막(142a) 및 제1 막 위에 위치하는 제2 막(142b)을 포함하였지만, 절연층(142)은 단일막 또는 삼중막 이상의 다중막일 수 있다.
절연층(142)이 단일막인 경우, 절연층(142)은 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함할 수 있다. 절연층(142)은 채널 영역(133)의 계면 특성을 향상시키고 채널 영역(133)에 불순물이 침투하는 것을 막을 수 있다.
절연층(142)은 산질화 규소를 포함할 수 있다. 절연층(142)을 산질화 규소 단일막을 사용하는 경우, 반도체 층과 인접할수록 산질화 규소에서 산소의 조성비가 높아지도록 산소 농도에 분포를 가지게 할 수 있다. 이처럼, 반도체 층과 산화 규소 층이 접하게 되는 경우 반도체 내의 산소 결핍(oxygen deficiency) 농도를 일정하게 유지할 수 있게 되어 채널층의 열화를 방지할 수 있다.
절연층(142)의 두께는 박막 트랜지스터의 특성이 극대화되도록 적절히 조절가능하다.
절연층(142) 위에는 게이트 전극(154)이 위치한다. 게이트 전극(154)의 가장자리 경계와 절연층(142)의 가장자리 경계는 실질적으로 일치하여 정렬되어 있을 수 있다.
게이트 전극(154)은 채널 영역(133)과 중첩하는 부분을 포함하며, 채널 영역(133)은 게이트 전극(154)에 의해 덮여 있다. 게이트 전극(154)을 중심으로 채널 영역(133)의 양쪽에는 소스 전극(134) 및 드레인 전극(135)이 위치하며, 소스 전극(134) 및 드레인 전극(135)은 게이트 전극(154)과 실질적으로 중첩하지 않을 수 있다. 따라서 게이트 전극(154)과 소스 전극(134) 사이의 기생 용량 또는 게이트 전극(154)과 드레인 전극(135) 사이의 기생 용량이 작아질 수 있다.
게이트 전극(154)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 중 하나 이상을 포함할 수 있다. 게이트 전극(154)은 단일막 또는 다중막 구조를 가질 수 있다.
도시한 실시예에서, 채널 영역(133)과 소스 전극(134) 사이의 경계 또는 채널 영역(133)과 드레인 전극(135) 사이의 경계는 게이트 전극(154) 및 절연층(142)의 가장자리 경계와 실질적으로 정렬되어 일치할 수 있다. 그러나, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 및 박막 트랜지스터 표시판에 따르면, 채널 영역(133)과 소스 전극(134) 또는 드레인 전극(135) 사이의 경계는 게이트 전극(154) 및 절연층(142)의 가장자리 경계보다 약간 안쪽에 위치할 수도 있다.
게이트 전극(154), 소스 전극(134) 및 드레인 전극(135)은 채널 영역(133)과 함께 박막 트랜지스터(thin film transistor, TFT)(Q)를 이루며, 게이트 전극(154)은 박막 트랜지스터(Q)의 제어 단자, 소스 전극(134)은 박막 트랜지스터(Q)의 입력 단자, 그리고 드레인 전극(135)은 박막 트랜지스터(Q)의 출력 단자가 된다. 이 때, 박막 트랜지스터의 채널(channel)은 채널 영역(133)에 형성된다.
게이트 전극(154), 소스 전극(134), 드레인 전극(135), 그리고 버퍼층(120) 위에는 보호막(passivation layer)(160)이 위치한다. 보호막(160)은 질화 실리콘 또는 산화 실리콘 등의 무기 절연 물질 또는 유기 절연 물질 등으로 이루어질 수 있다. 보호막(160)은 소스 전극(134)을 드러내는 제1 소스 접촉 구멍(164) 및 드레인 전극(135)을 드러내는 제1 드레인 접촉 구멍(165)을 가질 수 있다.
보호막(160) 위에는 데이터 입력 전극(174) 및 데이터 출력 전극(175)이 위치할 수 있다. 데이터 입력 전극(174)은 보호막(160)의 제1 소스 접촉 구멍(164)을 통해 박막 트랜지스터(Q)의 소스 전극(134)과 전기적으로 연결되고, 데이터 출력 전극(175)은 보호막(160)의 제1 드레인 접촉 구멍(165)을 통해 박막 트랜지스터(Q)의 드레인 전극(135)과 전기적으로 연결될 수 있다. 데이터 출력 전극(175)은 화소 전극(도시하지 않음)과 연결되거나, 화소 전극일 수 있다.
이와 달리 보호막(160) 위에 색필터(도시하지 않음) 또는 유기 물질로 이루어진 유기막(도시하지 않음)이 더 위치하고, 그 위에 데이터 입력 전극(174) 및 데이터 출력 전극(175)이 위치할 수도 있다.
그러면, 본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 방법에 대해 앞에서 설명한 도 1과 함께 도 2 내지 도 11을 참고하여 설명한다.
도 2 내지 도 8, 그리고 도 10 내지 도 11은 도 1에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 방법에 따라 제조하는 방법을 차례대로 나타낸 단면도이다. 도 9는 도 8에 도시한 박막 트랜지스터의 일부를 나타내는 전자 현미경 사진이다.
먼저 도 2를 참조하면, 유리 또는 플라스틱 등으로 만들어질 수 있는 절연 기판(110) 위에 유기 절연 물질, 무기 절연 물질, 금속 등의 도전성 물질 중 하나 이상을 포함하는 광 차단막(70)을 형성한다. 광 차단막(70)의 형성 단계는 공정 조건에 따라 생략될 수 있다.
다음으로 도 3에 도시한 바와 같이, 광 차단막(70) 위에 화학 기상 증착법(chemical vapor deposition, CVD) 등의 방법으로 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 중 하나 이상의 산화물을 포함하는 절연 물질로 이루어진 버퍼층(120)을 형성한다.
그 후, 도 4에 도시한 바와 같이, 버퍼층(120) 위에 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 중 하나 이상을 포함하는 산화물을 적층한다. 예컨대, 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 산화물 반도체 물질을 포함하는 반도체층(130)을 적층할 수 있다. 반도체층(130)은 코팅 공정 또는 초저가 프린팅 공정으로 적층할 수 있다.
다음, 반도체층(130) 위에 포토레지스트 등의 감광막을 도포하고 노광하여 제1 감광막 패턴(50)을 형성한다. 제1 감광막 패턴(50)은 광 차단막(70)의 적어도 일부와 중첩할 수 있다.
이어서, 제1 감광막 패턴(50)을 마스크로 반도체층(130)을 식각하여 반도체 패턴(132)을 형성하고, 제1 감광막 패턴(50)을 제거한다.
도 5에 도시한 바와 같이, 반도체 패턴(132) 및 버퍼층(120) 위에 절연 물질층(140)을 형성한다. 절연 물질층(140)은 산화 실리콘(SiOx) 등의 절연성 산화물을 포함하는 제1 막(140a)과 절연 물질을 포함하는 제2 막(140b)을 포함하는 다중막으로 형성할 수도 있다. 그러나, 절연 물질층(140)은 산화 실리콘(SiOx) 등의 절연성 산화물을 포함하는 단일층으로 형성할 수도 있다.
다음으로, 도 6을 참고하면, 절연 물질층(140) 위에 금속 등의 도전성 물질을 적층하고 패터닝하여 게이트 전극(154)을 형성한다. 게이트 전극(154)은 반도체 패턴(132)의 일부분 위에 형성하여, 게이트 전극(154)과 반도체 패턴(132)의 중첩하는 일부분의 양쪽에 위치하는 반도체 패턴(132)의 두 부분이 게이트 전극(154)에 의해 덮이지 않도록 한다.
그 후, 도 7에 도시한 바와 같이, 게이트 전극(154)을 식각 마스크로 하여 절연 물질층(140)을 패터닝하여 절연층(142)을 형성한다. 절연 물질층(140)의 패터닝 방법으로는 건식 식각 방법을 사용할 수 있으며, 식각 기체 및 식각 시간을 조절하여 버퍼층(120)은 식각되지 않도록 할 수 있다.
절연층(142)은 절연성 산화물을 포함하는 제1 막(142a)과 절연 물질을 포함하는 제2 막(142b)으로 이루어질 수도 있다. 그러나, 절연층(142)은 단일막으로 이루어질 수도 있다.
이에 따라 게이트 전극(154)과 절연층(142)은 실질적으로 동일한 평면 모양을 가지게 된다. 또한, 반도체 패턴(132) 중 게이트 전극(154)과 반도체 패턴(132)의 중첩하는 일부분의 양쪽에 위치하여 게이트 전극(154)에 의해 덮이지 않는 두 부분이 드러난다.
본 실시예에 따른 박막 트랜지스터의 제조 방법에 따르면, 반도체 패턴(132)과 게이트 전극(154)을 서로 다른 사진 식각 공정(photolithography process)에 의해 형성하였지만, 반도체층(130), 절연 물질층(140), 게이트 전극 금속층을 순서대로 적층한 후에 한 번의 사진 식각 공정에 의해, 반도체 패턴(132), 절연층(142) 및 게이트 전극(154)을 형성할 수도 있다. 이러한 방법은 뒤에서 보다 구체적으로 설명한다.
그 후, 도 8을 참고하면, 드러난 반도체 패턴(132)의 노출된 두 부분을 제1 환원 처리하여 도전성을 가지는 소스 전극(134) 및 드레인 전극(135)을 형성한다. 또한 절연층(142)에 덮여 환원되지 않은 반도체 패턴(132)은 채널 영역(133)이 된다.
노출된 반도체 패턴(132)의 환원 처리 방법으로 수소(H2), 포스핀(PH3), 암모니아(NH3), 실란(SiH4), 메탄(CH4), 아세틸렌(C2H2), 디보란(B2H6), 저메인(GeH4), 셀렌화수소(H2Se), 그리고 황화수소(H2S) 등과 같은 수소(H2)를 포함하는 기체 또는옥타플루오르시클로부탄(C4F8), 삼불화질소(NF3), 플루오르포름(CHF3) 등과 같은 불소(F)를 포함하는 기체 플라즈마를 이용한 플라즈마 처리도 이용할 수 있다. 환원 처리된 노출된 반도체 패턴(132)을 구성하는 반도체 물질의 적어도 일부는 환원되어 금속 결합만이 남을 수 있다. 따라서 환원 처리된 반도체 패턴(132)은 도전성을 가지게 된다.
보다 구체적으로, 수소(H2)를 포함하는 기체를 이용한 기체 플라즈마 처리를 하게 되면, 수소 기체가 반도체 패턴(132)에 유입되어, 캐리어(carrier) 농도를 높이고 표면 저항(Rs)을 감소시켜 도전성을 가지게 된다. 또한, 수소를 포함하는 기체를 이용한 기체 플라즈마 처리 시 반도체 패턴(132)의 상부에는 반도체 물질의 금속 성분, 예를 들어 인듐(In) 등이 표면으로 석출되어, 도전성을 가지게 된다.
또한, 불소(F)를 포함하는 기체를 이용한 기체 플라즈마 처리를 하게 되면, 불소(F)가 반도체 패턴(132)의 표면에 유입되어, 반도체 패턴(132) 내의 산소를 환원시켜 캐리어 농도를 높여, 도전성을 가지도록 한다.
이에 대하여, 뒤에서 본 발명의 한 실험예를 통해 보다 상세히 설명한다.
앞서 설명하였듯이, 반도체 패턴(132)의 환원 처리 시에, 반도체 패턴(132)의 상부에는 반도체 물질의 금속 성분, 예를 들어 인듐(In) 등이 표면으로 석출될 수 있다. 석출된 금속층의 두께는 200nm 이하일 수 있다.
도 9는 반도체 패턴(132)을 이루는 반도체 물질이 인듐(In)을 포함하는 경우, 소스 전극(134) 및 드레인 전극(135)의 표면에 인듐(In) 입자가 석출되어 있는 모습을 보여준다.
본 발명의 실시예에 따르면 채널 영역(133)과 소스 전극(134) 사이의 경계 또는 채널 영역(133)과 드레인 전극(135) 사이의 경계는 게이트 전극(154) 및 절연층(142)의 가장자리 경계와 실질적으로 정렬되어 일치할 수 있다. 그러나 반도체 패턴(132)의 환원 처리시 절연층(142)의 가장자리 부분 아래의 반도체 패턴(132)도 어느 정도 환원될 수 있으므로 채널 영역(133)과 소스 전극(134) 또는 드레인 전극(135) 사이의 경계가 게이트 전극(154) 및 절연층(142)의 가장자리 경계보다 안쪽에 위치할 수도 있다.
다음으로, 도 10을 참조하면, 게이트 전극(154), 소스 전극(134), 드레인 전극(135), 그리고 버퍼층(120) 위에 절연 물질을 도포하여 보호막(160)을 형성한다. 이어서, 보호막(160)을 패터닝하여 소스 전극(134)을 드러내는 제1 소스 접촉 구멍(164) 및 드레인 전극(135)을 드러내는 제1 드레인 접촉 구멍(165)을 형성한다. 이 때, 소스 전극(134) 및 드레인 전극(135) 중 제1 소스 접촉 구멍(164)과 제1 드레인 접촉 구멍(165)에 의해 드러나는 부분은 식각액, 식각 기체, 또는 공기 중의 산소와 접촉하여, 적어도 일부분은 다시 산화될 수 있다. 이 경우 산화된 영역은 전하 이동도가 낮아질 수 있다.
이어서, 도 11에 도시한 바와 같이, 소스 전극(134) 및 드레인 전극(135) 중 제1 소스 접촉 구멍(164)과 제1 드레인 접촉 구멍(165)에 의해 드러나는 부분을 다시 제2 환원 처리하면, 산화되어 주변보다 전하 이동도가 낮아진 영역의 전하 이동도가 주변과 같거나 주변의 전하 이동도보다 높은 전하 이동도를 가질 수 있다.
이에 따라 도 1에 도시한 바와 같이, 제1 소스 접촉 구멍(164)에 의해 드러나는 부분에 위치하는 제1 소스 영역(134a)의 주변에 위치하는 소스 전극(134)의 나머지 부분은 제2 소스 영역(134b)이 되고, 제1 드레인 접촉 구멍(165)에 의해 드러나는 부분에 위치하는 제1 드레인 영역(135a)의 주변에 위치하는 드레인 전극(135)의 나머지 부분은 제2 드레인 영역(135b)이 된다. 제1 소스 영역(134a)과 제1 드레인 영역(135a)은 제1 환원 처리 되어, 도전성을 가진 후에, 일부분 산화된 후, 다시 제2 환원 처리됨으로써, 나머지 제2 소스 영역(134b)과 제2 드레인 영역(135b)과 같거나 또는 제2 소스 영역(134b)과 제2 드레인 영역(135b)보다 높은 전하 이동도를 가질 수 있다. 예를 들어, 제1 드레인 영역(135a)의 전하 이동도는 약 1E+17 이상이고, 제2 드레인 영역(135b)의 전하 이동도는 약 1E+17 이하일 수 있다.
본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 도 10에 도시한 보호막(160)을 패터닝하여 소스 전극(134)을 드러내는 제1 소스 접촉 구멍(164) 및 드레인 전극(135)을 드러내는 제1 드레인 접촉 구멍(165)을 형성하는 공정과 도 11에 도시한 제2 환원 처리를 수행하는 공정을 동시에 수행할 수도 있다. 이 경우, 제1 소스 영역(134a)과 제1 드레인 영역(135a)은 제1 환원 처리 되어 도전성을 가진 후에 재차 제2 환원 처리됨으로써, 제2 소스 영역(134b)과 제2 드레인 영역(135b)보다 높은 전하 이동도를 가질 수 있다. 예를 들어, 제1 드레인 영역(135a)의 전하 이동도는 약 1E+17 이상이고, 제2 드레인 영역(135b)의 전하 이동도는 약 1E+17 이하일 수 있다.
마지막으로, 도 1에 도시한 바와 같이, 보호막(160) 위에 데이터 입력 전극(174) 및 데이터 출력 전극(175)을 형성하여, 데이터 입력 전극(174)은 소스 전극(134)의 제1 소스 영역(134a)과 연결되고, 데이터 출력 전극(175)은 드레인 전극(135)의 제1 드레인 영역(135a)과 연결된다.
본 실시예에 따른 박막 트랜지스터(Q) 및 박막 트랜지스터(Q)를 포함하는 표시판의 제조 방법에 따르면, 데이터 입력 전극(174)은 소스 전극(134) 중 전하 이동도가 제2 소스 영역(134b)과 같거나 이보다 큰 제1 소스 영역(134a)과 연결되고, 데이터 출력 전극(175)은 드레인 전극(135) 중 전하 이동도가 제2 드레인 영역(135b)과 같거나 이보다 큰 제1 드레인 영역(135a)과 연결됨으로써, 데이터 입력 전극(174) 및 데이터 출력 전극(175)과 소스 전극(134) 및 드레인 전극(135) 사이의 전기적 연결을 강화시킬 수 있다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터(Q)에서 게이트 전극(154)과 소스 전극(134) 또는 드레인 전극(135)이 실질적으로 중첩하지 않으므로 게이트 전극(154)과 소스 전극(134) 사이의 기생 용량 또는 게이트 전극(154)과 드레인 전극(135) 사이의 기생 용량이 매우 작아질 수 있다. 따라서 박막 트랜지스터(Q)의 스위칭 소자로서의 온/오프(on/off) 특성이 향상될 수 있다.
그러면, 도 12 내지 도 14를 참고하여, 본 발명의 한 실험예에 대하여 설명한다. 도 12 내지 도 14는 본 발명의 한 실험예에 따른 ?스 프로파일(depth profile)을 나타내는 그래프이다.
본 실험예에서는 인듐-갈륨-아연 산화물(IGZO)로 이루어진 반도체 패턴의 표면을 수소(H2) 기체와 암모니아(NH3) 기체를 이용한 기체 플라즈마 처리한 후, 반도체 패턴의 수소 농도의 ?스 프로파일을 측정하여 이 결과를 도 12에 나타내었다.
또한, 본 실험예에서는 옥타플루오르시클로부탄(C4F8)과 삼불화질소(NF3)를 이용한 기체 플라즈마 처리한 후, 반도체 패턴의 불소, 산화인듐, 산소의 ?스 프로파일을 측정하여 이 결과를 도 13 및 도 14에 나타내었다.
도 12를 참고하면, 도 8에 도시한 바와 같이, 반도체 패턴(132)의 노출된 두 부분을 제1 환원 처리할 때, 수소(H2)를 포함하는 기체를 이용한 기체 플라즈마 처리를 하게 되면, 수소 기체가 반도체 패턴에 상부 층에 유입되어, 반도체 패턴 표면에서 수소 농도가 높게 나타남을 알 수 있었다. 이처럼, 수소 기체가 반도체 패턴의 상부 층에 유입됨으로써, 반도체 패턴의 캐리어 농도를 높이고 저항을 감소시켜 도전성을 가지게 됨을 알 수 있었다. 이와 더불어, 수소를 포함하는 기체를 이용한 기체 플라즈마 처리 시 반도체 패턴의 상부에는 반도체 물질의 금속 성분, 예를 들어 인듐 등이 표면으로 석출되어, 도전성을 가지게 된다.
다음으로, 도 13 및 도 14를 참고하면, 도 8에 도시한 바와 같이, 반도체 패턴(132)의 노출된 두 부분을 제1 환원 처리할 때, 불소(F)를 포함하는 기체를 이용한 기체 플라즈마 처리를 하게 되면, 플라즈마 처리를 한 후 짧은 시간 동안 반도체 패턴의 표면에는 불소(F)의 농도가 높아지고, 산소의 농도가 낮아짐을 알 수 있었다. 이에 따라, 플라즈마 처리 초기 시간 동안 반도체 패턴의 표면에 불소 기체가 유입되고 반도체 패턴 내의 산소를 환원시켜 캐리어 농도를 높여, 도전성을 가지도록 함을 알 수 있었다.
그러면, 도 15를 참고하여, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판에 대하여 설명한다. 도 15는 본 발명의 다른 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도이다.
도 15를 참고하면, 본 실시예에 따른 박막 트랜지스터 및 박막 트랜지스터 표시판은 도 1에 도시한 실시예에 따른 박막 트랜지스터 및 박막 트랜지스터 표시판과 유사하다. 동일한 구성 요소에 대한 설명은 생략한다.
그러나, 본 실시예에 따른 박막 트랜지스터 및 박막 트랜지스터 표시판은 도 1에 도시한 실시예에 따른 박막 트랜지스터 및 박막 트랜지스터 표시판과는 달리, 보호막(160)의 제1 소스 접촉 구멍(164)에 의해 드러나는 제1 소스 영역(134a) 위에 위치하는 소스 도전체(74)와 보호막(160)의 제1 드레인 접촉 구멍(165)에 의해 드러나는 제1 드레인 영역(135a) 위에 위치하는 드레인 도전체(75)를 더 포함한다.
소스 도전체(74)와 드레인 도전체(75)는 도전성의 금속층으로 이루어지며, 제1 소스 영역(134a)과 제1 드레인 영역(135a)의 도전성을 높여, 제1 소스 영역(134a)과 제1 드레인 영역(135a)의 저항을 낮추는 역할을 한다.
그러면, 도 15와 함께 도 16 내지 도 30을 참고하여, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터의 제조 방법에 대하여 설명한다. 도 16 내지 도 30은 도 15에 도시한 실시예에 따른 박막 트랜지스터 표시판을 본 발명의 다른 한 실시예에 따른 박막 트랜지스터의 제조 방법에 따라 제조하는 방법을 차례대로 나타낸 단면도이다.
도 16에 도시한 바와 같이, 절연 기판(110) 위에 유기 절연 물질, 무기 절연 물질, 금속 등의 도전성 물질 중 하나 이상을 포함하는 광 차단막(70)을 형성한다. 광 차단막(70)의 형성 단계는 공정 조건에 따라 생략될 수 있다.
도 17에 도시한 바와 같이, 광 차단막(70) 위에 버퍼층(120)을 형성한다.
도 18에 도시한 바와 같이, 버퍼층(120) 위에 산화물 반도체 물질을 포함하는 반도체층(130)을 적층할 수 있다. 반도체층(130)은 코팅 공정 또는 초저가 프린팅 공정으로 적층할 수 있다.
다음, 반도체층(130) 위에 포토레지스트 등의 감광막을 도포하고 노광하여 제1 감광막 패턴(50)을 형성한다. 제1 감광막 패턴(50)은 광 차단막(70)의 적어도 일부와 중첩할 수 있다.
이어서, 제1 감광막 패턴(50)을 마스크로 반도체층(130)을 식각하여 반도체 패턴(132)을 형성하고, 제1 감광막 패턴(50)을 제거한다.
도 19에 도시한 바와 같이, 반도체 패턴(132) 및 버퍼층(120) 위에 절연 물질층(140)을 형성한다. 절연 물질층(140)은 산화 실리콘(SiOx) 등의 절연성 산화물을 포함하는 제1 막(140a)과 절연 물질을 포함하는 제2 막(140b)을 포함하는 다중막으로 형성할 수도 있다. 그러나, 절연 물질층(140)은 산화 실리콘(SiOx) 등의 절연성 산화물을 포함하는 단일층으로 형성할 수도 있다.
다음으로, 도 20을 참고하면, 절연 물질층(140) 위에 금속 등의 도전성 물질을 적층하고 패터닝하여 게이트 전극(154)을 형성한다. 게이트 전극(154)은 반도체 패턴(132)의 일부분 위에 형성하여, 게이트 전극(154)과 반도체 패턴(132)의 중첩하는 일부분의 양쪽에 위치하는 반도체 패턴(132)의 두 부분이 게이트 전극(154)에 의해 덮이지 않도록 한다.
그 후, 도 21에 도시한 바와 같이, 게이트 전극(154)을 식각 마스크로 하여 절연 물질층(140)을 패터닝하여 절연층(142)을 형성한다. 절연 물질층(140)의 패터닝 방법으로는 건식 식각 방법을 사용할 수 있으며, 식각 기체 및 식각 시간을 조절하여 버퍼층(120)은 식각되지 않도록 할 수 있다. 절연층(142)은 절연성 산화물을 포함하는 제1 막(142a)과 절연 물질을 포함하는 제2 막(142b)으로 이루어질 수도 있다. 그러나, 절연층(142)은 단일막으로 이루어질 수도 있다.
이에 따라 게이트 전극(154)과 절연층(142)은 실질적으로 동일한 평면 모양을 가지게 된다. 또한, 반도체 패턴(132) 중 게이트 전극(154)과 반도체 패턴(132)의 중첩하는 일부분의 양쪽에 위치하여 게이트 전극(154)에 의해 덮이지 않는 두 부분이 드러난다.
본 실시예에 따른 박막 트랜지스터의 제조 방법에 따르면, 반도체 패턴(132)과 게이트 전극(154)을 서로 다른 사진 식각 공정(photolithography process)에 의해 형성하였지만, 반도체층(130), 절연 물질층(140), 게이트 전극 금속층을 순서대로 적층한 후에 한 번의 사진 식각 공정에 의해, 반도체 패턴(132), 절연층(142) 및 게이트 전극(154)을 형성할 수도 있다.
그 후, 도 22를 참고하면, 드러난 반도체 패턴(132)의 노출된 두 부분을 제1 환원 처리하여 도전성을 가지는 소스 전극(134) 및 드레인 전극(135)을 형성한다. 또한 절연층(142)에 덮여 환원되지 않은 반도체 패턴(132)은 채널 영역(133)이 된다.
노출된 반도체 패턴(132)의 환원 처리 방법으로 수소(H2), 포스핀(PH3), 암모니아(NH3), 실란(SiH4), 메탄(CH4), 아세틸렌(C2H2), 디보란(B2H6), 저메인(GeH4), 셀렌화수소(H2Se), 그리고 황화수소(H2S) 등과 같은 수소(H2)를 포함하는 기체 또는 옥타플루오르시클로부탄(C4F8), 삼불화질소(NF3), 플루오르포름(CHF3) 등과 같은 불소(F)를 포함하는 기체 플라즈마를 이용한 플라즈마 처리도 이용할 수 있다. 환원 처리된 노출된 반도체 패턴(132)을 구성하는 반도체 물질의 적어도 일부는 환원되어 금속 결합만이 남을 수 있다. 따라서 환원 처리된 반도체 패턴(132)은 도전성을 가지게 된다.
보다 구체적으로, 수소(H2)를 포함하는 기체를 이용한 기체 플라즈마 처리를 하게 되면, 수소 기체가 반도체 패턴(132)에 유입되어, 캐리어(carrier) 농도를 높이고 표면 저항(Rs)을 감소시켜 도전성을 가지게 된다. 또한, 수소를 포함하는 기체를 이용한 기체 플라즈마 처리 시 반도체 패턴(132)의 상부에는 반도체 물질의 금속 성분, 예를 들어 인듐(In) 등이 표면으로 석출되어, 도전성을 가지게 된다.
또한, 불소(F)를 포함하는 기체를 이용한 기체 플라즈마 처리를 하게 되면, 불소(F)가 반도체 패턴(132)의 표면에 유입되어, 반도체 패턴(132) 내의 산소를 환원시켜 캐리어 농도를 높여, 도전성을 가지도록 한다.
다음으로, 도 23에 도시한 바와 같이, 게이트 전극(154), 소스 전극(134), 드레인 전극(135), 그리고 버퍼층(120) 위에 절연 물질을 도포하여 보호막(160)을 적층하고, 소스 전극(134)을 드러내는 제1 소스 접촉 구멍(164) 및 드레인 전극(135)을 드러내는 제1 드레인 접촉 구멍(165)을 형성한다. 이 때, 보호막(160) 위에 제1 감광막(400a)을 적층하고, 광마스크(photo mask)(500)를 이용하여, 노광한다. 광마스크(500)는 광 차단 영역(BR)과 광 투과 영역(TR)을 가진다. 광마스크(500)의 광 투과 영역(TR)은 보호막(160)에 제1 소스 접촉 구멍(164) 및 제1 드레인 접촉 구멍(165)이 형성될 위치에 대응하고, 제1 감광막(400a)은 포지티브 감광막이다.
제1 감광막(400a)을 노광한 후 현상하여, 도 24에 도시한 바와 같이, 제1 소스 접촉 구멍(164) 및 제1 드레인 접촉 구멍(165)이 형성될 위치에 대응하는 영역에서 제1 감광막(400a)이 제거된 제1 감광막 패턴(401a)을 형성한다.
본 실시예에서, 제1 감광막(400a)은 포지티브 감광막이고, 광마스크(500)의 투과 영역(TR)은 보호막(160)에 제1 소스 접촉 구멍(164) 및 제1 드레인 접촉 구멍(165)이 형성될 위치에 대응하는 것으로 설명하였으나, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 및 박막 트랜지스터 표시판의 제조 방법에 따르면, 제1 감광막(400a)은 네거티브 감광막일 수 있고, 광마스크(500)의 차광 영역(BR)이 보호막(160)에 제1 소스 접촉 구멍(164) 및 제1 드레인 접촉 구멍(165)이 형성될 위치에 대응할 수도 있다.
다음으로, 제1 감광막 패턴(401a)를 식각 마스크로 하여 보호막(160)을 식각하고 남아 있는 제1 감광막 패턴(401a)을 제거하여, 도 25에 도시한 바와 같이, 보호막(160)에 소스 전극(134)을 드러내는 제1 소스 접촉 구멍(164) 및 드레인 전극(135)을 드러내는 제1 드레인 접촉 구멍(165)을 형성한다. 이 때, 소스 전극(134) 및 드레인 전극(135) 중 제1 소스 접촉 구멍(164)과 제1 드레인 접촉 구멍(165)에 의해 드러나는 부분은 식각액, 식각 기체, 또는 공기 중의 산소와 접촉하여, 적어도 일부분은 다시 산화될 수 있다. 이 경우 산화된 영역은 전하 이동도가 낮아질 수 있다.
이어서, 도 26에 도시한 바와 같이, 소스 전극(134) 및 드레인 전극(135) 중 제1 소스 접촉 구멍(164)과 제1 드레인 접촉 구멍(165)에 의해 드러나는 부분을 다시 제2 환원 처리하면, 산화되어 주변보다 전하 이동도가 낮아진 영역의 전하 이동도가 주변과 같거나 주변의 전하 이동도보다 높은 전하 이동도를 가질 수 있다. 예를 들어, 제1 드레인 영역(135a)의 전하 이동도는 약 1E+17 이상이고, 제2 드레인 영역(135b)의 전하 이동도는 약 1E+17 이하일 수 있다.
이에 따라 도 15에 도시한 바와 같이, 제1 소스 접촉 구멍(164)에 의해 드러나는 부분에 위치하는 제1 소스 영역(134a)의 주변에 위치하는 소스 전극(134)의 나머지 부분은 제2 소스 영역(134b)이 되고, 제1 드레인 접촉 구멍(165)에 의해 드러나는 부분에 위치하는 제1 드레인 영역(135a)의 주변에 위치하는 드레인 전극(135)의 나머지 부분은 제2 드레인 영역(135b)이 된다. 제1 소스 영역(134a)과 제1 드레인 영역(135a)은 제1 환원 처리 되어, 도전성을 가진 후에, 일부분 산화된 후, 다시 제2 환원 처리됨으로써, 나머지 제2 소스 영역(134b)과 제2 드레인 영역(135b)과 같거나 또는 제2 소스 영역(134b)과 제2 드레인 영역(135b)보다 높은 전하 이동도를 가질 수 있다. 예를 들어, 제1 드레인 영역(135a)의 전하 이동도는 약 1E+17 이상이고, 제2 드레인 영역(135b)의 전하 이동도는 약 1E+17 이하일 수 있다.
본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 도 23 내지 도 25에 도시한 바와 같이, 보호막(160)을 패터닝하여 소스 전극(134)을 드러내는 제1 소스 접촉 구멍(164) 및 드레인 전극(135)을 드러내는 제1 드레인 접촉 구멍(165)을 형성하는 공정과 도 26에 도시한 제2 환원 처리를 수행하는 공정을 동시에 수행할 수도 있다. 이 경우, 제1 소스 영역(134a)과 제1 드레인 영역(135a)은 제1 환원 처리 되어 도전성을 가진 후에 재차 제2 환원 처리됨으로써, 제2 소스 영역(134b)과 제2 드레인 영역(135b)보다 높은 전하 이동도를 가질 수 있다.
도 27을 참고하면, 보호막(160)과 제1 소스 접촉 구멍(164) 및 제1 드레인 접촉 구멍(165)에 의해 드러나 있는 소스 전극(134) 및 드레인 전극(135)의 제1 소스 영역(134a)과 제1 드레인 영역(135a) 위에 금속층(80)을 적층하고, 그 위에 제2 감광막(400b)을 적층한다. 그 후, 앞서 도 23 내지 도 25을 참고하여 설명한, 보호막(160)을 패터닝하여 제1 소스 접촉 구멍(164) 및 제1 드레인 접촉 구멍(165)을 형성하는 공정에서 사용했던 광마스크(500)를 이용하여, 제2 감광막(400b)을 노광한다. 여기서, 제2 감광막(400b)은 네거티브 감광막(400b)이고, 광마스크(500)의 광 투과 영역(TR)은 제1 소스 접촉 구멍(164) 및 제1 드레인 접촉 구멍(165)에 대응하는 영역이다. 즉, 제2 감광막(400b)의 감광막 특성은 도 23에서 설명한 제1 감광막(400a)의 감광막 특성과 반대이다.
제2 감광막(400b)을 노광한 후 현상하여, 도 28에 도시한 바와 같이, 제1 소스 접촉 구멍(164) 및 제1 드레인 접촉 구멍(165)이 형성될 위치에 대응하는 영역에만 제2 감광막(400b)이 위치하는 제2 감광막 패턴(401b)을 형성한다.
본 실시예에서, 즉, 즉, 제1 감광막(400a)은 포지티브 감광막이고, 제2 감광막(400b)은 네거티브 감광막이고, 광마스크(500)의 광 투과 영역(TR)은 제1 소스 접촉 구멍(164) 및 제1 드레인 접촉 구멍(165)에 대응하는 것으로 설명하였으나, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 및 박막 트랜지스터 표시판의 제조 방법에 따르면, 제1 감광막(400a)은 네거티브 감광막이고, 제2 감광막(400b)은 포지티브 감광막일 수 있고, 광마스크(500)의 차광 영역(BR)이 제1 소스 접촉 구멍(164) 및 제1 드레인 접촉 구멍(165)이 형성될 위치에 대응할 수도 있다.
다음으로, 제2 감광막 패턴(401b)을 식각 마스크로 하여, 금속층(80)을 식각하고, 남아 있는 제2 감광막 패턴(401b)을 제거하여, 도 29에 도시한 바와 같이, 보호막(160)의 제1 소스 접촉 구멍(164)에 의해 드러나는 제1 소스 영역(134a) 위에 위치하는 소스 도전체(74)와 보호막(160)의 제1 드레인 접촉 구멍(165)에 의해 드러나는 제1 드레인 영역(135a) 위에 위치하는 드레인 도전체(75)를 형성한다.
이처럼, 본 실시예에 따른 박막 트랜지스터 및 박막 트랜지스터 표시판의 제조 방법에 따르면, 보호막(160)에 제1 소스 접촉 구멍(164) 및 제1 드레인 접촉 구멍(165)을 형성하는 공정과, 소스 도전체(74)와 드레인 도전체(75)를 형성하는 공정에서 하나의 광마스크(500)를 이용하고, 서로 다른 감광성을 가지는 제1 감광막(400a)과 제2 감광막(400b)을 이용한다. 따라서, 소스 도전체(74)와 드레인 도전체(75)를 형성하는 사진 식각 공정이 추가되더라도, 하나의 광마스크를 사용함으로써, 제조 비용의 상승을 방지할 수 있다.
도 30은 소스 도전체(74)와 드레인 도전체(75)를 형성하는 다른 방법을 나타내는데, 도 30을 참고하면, 사진 식각 공정을 이용하지 않고, 잉크젯과 같은 액체 공정을 이용하여, 제1 소스 접촉 구멍(164)에 의해 드러나는 제1 소스 영역(134a)과 제1 드레인 접촉 구멍(165)에 의해 드러나는 제1 드레인 영역(135a) 위에 도전성 액상 물질을 적하한 후, 경화시켜, 소스 도전체(74)와 드레인 도전체(75)를 형성할 수도 있다.
그러면, 도 31을 참조하여 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 및 박막 트랜지스터 표시판에 대하여 설명한다. 앞에서 설명한 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 동일한 설명은 생략하며 차이점을 중심으로 설명한다.
도 31은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도이다.
도 31을 참조하면, 절연 기판(110) 위에 광 차단막(70)이 위치할 수 있다. 광 차단막(70)에 대한 설명은 앞에서 설명한 실시예와 동일하므로 생략한다.
절연 기판(110) 위에는 데이터 신호를 전달하는 데이터선(115)이 위치한다. 데이터선(115)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등의 도전성 물질로 만들어질 수 있다.
광 차단막(70) 및 데이터선(115) 위에는 버퍼층(120)이 위치한다.
버퍼층(120)에 대한 설명은 앞에서 설명한 실시예와 동일하므로 생략한다.
버퍼층(120) 위에는 채널 영역(133), 소스 전극(134) 및 드레인 전극(135)이 위치한다.
채널 영역(133)은 산화물 반도체 물질을 포함할 수 있다. 광 차단막(70)이 존재할 경우 채널 영역(133)은 광 차단막(70)으로 가려질 수 있다.
소스 전극(134) 및 드레인 전극(135)은 채널 영역(133)을 중심으로 양쪽에 각각 마주하며 위치하고, 서로 분리되어 있다. 또한 소스 전극(134) 및 드레인 전극(135)은 채널 영역(133)과 연결되어 있다.
소스 전극(134) 및 드레인 전극(135)은 도전성을 가지며 채널 영역(133)을 이루는 반도체 물질과 동일한 물질 및 환원된 반도체 물질을 포함한다. 소스 전극(134) 및 드레인 전극(135)의 표면에는 반도체 물질에 포함된 인듐(In) 등의 금속이 석출되어 있을 수 있다.
소스 전극(134)은 제1 소스 영역(134a)과 제1 소스 영역(134a)의 주변에 위치하는 나머지 부분인 제2 소스 영역(134b)을 포함한다. 드레인 전극(135) 역시 제1 드레인 영역(135a)과 제1 드레인 영역(135a)의 주변에 위치하는 나머지 부분인 제2 드레인 영역(135b)을 포함한다. 제1 소스 영역(134a)의 전하 이동도는 제2 소스 영역(134b)의 전하 이동도와 같거나 이보다 크고, 제1 드레인 영역(135a)의 전하 이동도는 제2 드레인 영역(135b)의 전하 이동도와 같거나 이보다 크다. 예를 들어, 제1 드레인 영역(135a)의 전하 이동도는 약 1E+17 이상이고, 제2 드레인 영역(135b)의 전하 이동도는 약 1E+17 이하일 수 있다.
소스 전극(134)의 제1 소스 영역(134a)은 뒤에서 설명할 제2 소스 접촉 구멍(184) 아래에 위치하여, 그 평면 형태는 제2 소스 접촉 구멍(184)의 가장 자리와 일치한다. 이와 유사하게, 드레인 전극(135)의 제1 드레인 영역(135a)은 뒤에서 설명할 제2 드레인 접촉 구멍(185) 아래에 위치하여, 그 평면 형태는 제2 드레인 접촉 구멍(185)의 가장 자리와 일치한다.
소스 전극(134)의 제1 소스 영역(134a)은 데이터선(115)과 전기적으로 연결된다. 이에 대하여 뒤에서 보다 상세히 설명한다.
채널 영역(133) 위에는 절연층(142)이 위치한다. 절연층(142)은 채널 영역(133)을 덮을 수 있다. 또한 절연층(142)은 소스 전극(134) 또는 드레인 전극(135)과 거의 중첩하지 않을 수 있다. 절연층(142)은 앞에서 설명한 실시예와 같이 단일막 또는 다중막일 수 있다.
절연층(142) 위에는 게이트 전극(154)이 위치한다. 게이트 전극(154)의 가장자리 경계와 절연층(142)의 가장자리 경계는 실질적으로 정렬되어 일치할 수 있다.
게이트 전극(154)은 채널 영역(133)과 중첩하는 부분을 포함하며, 채널 영역(133)은 게이트 전극(154)에 의해 덮여 있다. 게이트 전극(154)을 중심으로 채널 영역(133)의 양쪽에는 소스 전극(134) 및 드레인 전극(135)이 위치하며, 소스 전극(134) 및 드레인 전극(135)은 게이트 전극(154)과 실질적으로 중첩하지 않을 수 있다. 따라서 게이트 전극(154)과 소스 전극(134) 사이의 기생 용량 또는 게이트 전극(154)과 드레인 전극(135) 사이의 기생 용량이 매우 작아질 수 있다.
게이트 전극(154), 소스 전극(134) 및 드레인 전극(135)은 채널 영역(133)과 함께 박막 트랜지스터(Q)를 이룬다.
게이트 전극(154), 소스 전극(134), 드레인 전극(135), 그리고 버퍼층(120) 위에는 보호막(160)이 위치한다. 앞서 설명한 바와 같이, 보호막(160)은 제1 소스 접촉 구멍(164)과 제1 드레인 접촉 구멍(165)을 가지고, 보호막(160)과 버퍼층(120)은 데이터선(115)을 드러내는 제1 접촉 구멍(161)을 가진다.
보호막(160) 위에는 유기막(180)이 더 위치한다. 유기막(180)은 유기 절연 물질 또는 색필터 물질을 포함할 수 있다. 유기막(180)의 표면은 평탄할 수 있다. 유기막(180)은 보호막(160)의 제1 소스 접촉 구멍(164)에 대응하여 소스 전극(134)을 드러내는 제2 소스 접촉 구멍(184), 보호막(160)의 제1 드레인 접촉 구멍(165)에 대응하여 드레인 전극(135)을 드러내는 제2 드레인 접촉 구멍(185), 그리고 보호막(160) 및 버퍼층(120)의 제1 접촉 구멍(161)에 대응하여 데이터선(115)을 드러내는 제2 접촉 구멍(181)을 가진다.
소스 전극(134) 중 제1 소스 접촉 구멍(164) 및 제2 소스 접촉 구멍(184)에 의해 드러나는 부분은 제1 소스 영역(134a)이고, 드레인 전극(135) 중 제1 드레인 접촉 구멍(165) 및 제2 드레인 접촉 구멍(185)에 의해 드러나는 부분은 제1 드레인 영역(135a)이다.
도 31에서는 유기막(180)의 접촉 구멍(184, 185, 181)의 가장자리와 보호막(160)의 접촉 구멍(164, 165, 161)의 가장자리가 각각 일치하는 것으로 도시되어 있으나, 이와 달리 보호막(160)의 접촉 구멍(164, 165, 161)이 유기막(180)의 접촉 구멍(184, 185, 181)의 내부에 위치할 수도 있다. 즉, 보호막(160)의 접촉 구멍(164, 165, 161)이 유기막(180)의 접촉 구멍(184, 185, 181)의 가장자리 내부에 위치할 수도 있다.
유기막(180) 위에는 데이터 입력 전극(174) 및 데이터 출력 전극(175)이 위치할 수 있다. 데이터 입력 전극(174)은 보호막(160)의 제1 소스 접촉 구멍(164) 및 유기막(180)의 제2 소스 접촉 구멍(184)을 통해 박막 트랜지스터(Q)의 소스 전극(134) 중 제1 소스 영역(134a)과 전기적으로 연결되고, 데이터 출력 전극(175)은 보호막(160)의 제1 드레인 접촉 구멍(165) 및 유기막(180)의 제2 드레인 접촉 구멍(185)을 통해 박막 트랜지스터(Q)의 드레인 전극(135) 중 제1 드레인 영역(135a)과 전기적으로 연결될 수 있다. 또한 데이터 입력 전극(174)은 보호막(160)의 제1 접촉 구멍(161) 및 유기막(180)의 제2 접촉 구멍(181)을 통해 데이터선(115)과 연결될 수 있다. 따라서 소스 전극(134)은 데이터선(115)으로부터 데이터 신호를 입력받을 수 있다. 한편, 데이터 출력 전극(175)은 그 자체가 화소 전극을 이루어 영상 표시를 제어할 수도 있고, 별도의 화소 전극(도시하지 않음)과 연결되어 있을 수도 있다.
이처럼, 본 실시예에 따른 박막 트랜지스터 표시판에 따르면, 데이터 입력 전극(174)은 소스 전극(134) 중 전하 이동도가 다른 영역보다 크거나 같은 제1 소스 영역(134a)과 연결되고, 데이터 출력 전극(175)은 드레인 전극(135) 중 전하 이동도가 다른 영역보다 크거나 같은 제1 드레인 영역(135a)과 연결됨으로써, 데이터 입력 전극(174) 및 데이터 출력 전극(175)과 소스 전극(134) 및 드레인 전극(135) 사이의 전기적 연결을 강화시킬 수 있다. 또한, 게이트 전극(154)을 중심으로 채널 영역(133)의 양쪽에는 소스 전극(134) 및 드레인 전극(135)이 위치하며, 소스 전극(134) 및 드레인 전극(135)은 게이트 전극(154)과 실질적으로 중첩하지 않는다. 따라서 게이트 전극(154)과 소스 전극(134) 사이의 기생 용량 또는 게이트 전극(154)과 드레인 전극(135) 사이의 기생 용량이 매우 작아질 수 있다.
도시하지는 않았지만, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판에 따르면, 도 15에 도시한 실시예와 유사하게, 제1 소스 영역(134a)과 제1 드레인 영역(135a) 위에 형성되어 있는 소스 도전체(74) 및 드레인 도전체(75)를 더 포함할 수 있다.
그러면, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여, 도 31과 함께, 도 32 내지 도 41을 참고하여 설명한다.
도 32 내지 도 41은 도 31에 도시한 박막 트랜지스터 표시판을 본 발명의 다른 한 실시예에 따른 박막 트랜지스터의 제조 방법에 따라 제조하는 방법을 차례대로 나타낸 단면도이다. 본 실시예에 따른 박막 트랜지스터의 제조 방법은 앞서 도 2 내지 도 8, 그리고 도 10 내지 도 11을 참고로 설명한 실시예에 따른 박막 트랜지스터의 제조 방법과 유사하다. 따라서, 유사한 부분에 대한 구체적인 설명은 생략한다.
도 32를 참조하면, 유리 또는 플라스틱 등으로 만들어질 수 있는 절연 기판(110) 위에 유기 절연 물질, 무기 절연 물질, 또는 금속 등의 도전성 물질 등으로 이루어진 광 차단막(70)을 형성한다. 광 차단막(70)의 형성 단계는 공정 조건에 따라 생략될 수 있다.
이어서, 절연 기판(110) 위에 금속 등을 적층하고 패터닝하여 데이터선(115)을 형성한다. 광 차단막(70) 및 데이터선(115)의 형성 순서는 바뀔 수 있다.
다음으로, 도 33에 도시한 바와 같이, 광 차단막(70) 및 데이터선(115) 위에 버퍼층(120), 반도체층(130), 절연 물질층(140), 그리고 게이트층(150)을 차례대로 적층한다.
버퍼층(120)은 절연성 산화물, 예컨대, 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 중 하나 이상의 절연성 산화물을 포함하는 절연 물질을 적층하여 형성할 수 있다.
반도체층(130)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 중 하나 이상을 포함하는 산화물 반도체, 예컨대 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 산화물 반도체 물질을 적층하여 형성할 수 있다. 반도체층(130)은 코팅 공정 또는 초저가 프린팅 공정으로 적층할 수 있다.
절연 물질층(140)은 산화 실리콘(SiOx) 등의 절연성 산화물을 포함하는 절연 물질로 형성할 수 있다. 절연 물질층(140)은 단일막 또는 산화 실리콘(SiOx) 등의 산화물을 포함하는 제1 막(140a)과 절연 물질을 포함하는 제2 막(140b)을 포함하는 다중막으로 형성할 수도 있다.
게이트층(150)은 알루미늄(Al) 등의 도전성 물질을 적층하여 형성할 수 있다.
다음으로, 도 34에 도시한 바와 같이, 게이트층(150) 위에 포토레지스트 등의 감광막을 도포하고 노광하여 제2 감광막 패턴(500)을 형성한다. 제2 감광막 패턴(500)은 도 34에 도시한 바와 같이 두께가 상대적 두꺼운 제1 부분(52)과 두께가 상대적으로 얇은 제2 부분(54)을 포함한다. 제2 감광막 패턴(500)의 제1 부분(52)은 광 차단막(70)과 중첩하는 곳에 위치할 수 있다. 또한 제2 감광막 패턴(500)의 제1 부분(52)의 양쪽에는 제1 부분(52)을 중심으로 분리되어 마주하고 있는 한 쌍의 제2 부분(54)이 연결되어 있다.
이처럼, 서로 두께가 다른 제2 감광막 패턴(500)은 반투과 영역을 포함하는 광 마스크(도시하지 않음)를 통해 노광하여 형성할 수 있다. 구체적으로, 제2 감광막 패턴(500) 형성을 위한 광 마스크는 빛이 투과하는 투과 영역, 빛이 투과하지 않는 차광 영역, 그리고 빛이 일부만 투과하는 반투과 영역을 포함할 수 있다. 반투과 영역은 슬릿 또는 반투명막 등을 이용하여 형성할 수 있다.
이러한 반투과 영역을 포함하는 광 마스크를 이용하여 노광하면, 음성의 감광막을 이용하는 경우, 광 마스크의 투과 영역에 대응하는 부분은 빛이 조사되어 감광막이 남아 두께가 상대적으로 두꺼운 제1 부분(52)이 형성되고, 광 마스크의 차광 영역에 대응하는 부분은 빛이 조사되지 않아 감광막이 제거되며, 광 마스크의 반투과 영역에 대응하는 부분은 빛이 일부 조사되어 상대적으로 두께가 얇은 제2 부분(54)이 형성된다. 양성의 감광막을 이용하는 경우는 위의 경우와 반대가 되나, 광 마스크의 반투과 영역에 대응하는 부분은 여전히 빛의 일부가 조사되어 제2 부분(54)이 형성된다.
도 35를 참고하면, 제2 감광막 패턴(500)을 식각 마스크로 하여 게이트층(150)과 절연 물질층(140)을 차례대로 식각한다. 이 때, 게이트층(150)은 습식 식각 방법을 이용하여 식각할 수 있고, 절연 물질층(140)은 건식 식각 방법을 이용하여 식각할 수 있다. 이에 따라 제2 감광막 패턴(500)의 하부에 동일한 평면 모양을 가지는 게이트 패턴(152) 및 절연 패턴(141)이 형성될 수 있다. 감광막 패턴(50)에 의해 덮이지 않은 반도체층(130)은 드러날 수 있다.
다음으로, 도 36에 도시한 바와 같이, 게이트 패턴(152) 및 절연 패턴(141)을 식각 마스크로 하여 드러난 반도체층(130)을 제거하여 반도체 패턴(132)을 형성한다. 반도체 패턴(132)은 게이트 패턴(152) 및 절연 패턴(141)과 동일한 평면 모양을 가질 수 있다.
이 후, 도 37에 도시한 바와 같이, 제2 감광막 패턴(500)을 애싱(ashing)하여, 두께를 줄임으로써, 제2 부분(54)을 제거한다. 이로써 두께가 줄어든 제1 부분(52)을 남겨 제3 감광막 패턴(50’)을 형성한다.
다음으로, 도 38을 참고하면, 제3 감광막 패턴(50’)을 식각 마스크로 하여 게이트 패턴(152) 및 절연 패턴(141)을 차례대로 식각한다. 이에 따라 제3 감광막 패턴(50’)으로 가려지지 않은 반도체 패턴(132)이 드러난다. 드러난 반도체 패턴(132)은 제3 감광막 패턴(50’)으로 덮인 반도체 패턴(132)을 중심으로 양쪽에 위치하며 서로 분리되어 있다.
도 39를 참고하면, 드러난 반도체 패턴(132)을 제1 환원 처리하여 도전성을 가지는 소스 전극(134) 및 드레인 전극(135)을 형성한다. 이 때, 절연층(142)에 덮여 환원되지 않은 반도체 패턴(132)은 채널 영역(133)이 된다게이트 전극(154), 소스 전극(134) 및 드레인 전극(135)은 채널 영역(133)과 함께 박막 트랜지스터(Q)를 이룬다.
노출된 반도체 패턴(132)의 환원 처리 방법으로 수소(H2), 포스핀(PH3), 암모니아(NH3), 실란(SiH4), 메탄(CH4), 아세틸렌(C2H2), 디보란(B2H6), 저메인(GeH4), 셀렌화수소(H2Se), 그리고 황화수소(H2S) 등과 같은 수소(H2)를 포함하는 기체 또는옥타플루오르시클로부탄(C4F8), 삼불화질소(NF3), 플루오르포름(CHF3) 등과 같은 불소(F)를 포함하는 기체 플라즈마를 이용한 플라즈마 처리도 이용할 수 있다. 환원 처리된 노출된 반도체 패턴(132)을 구성하는 반도체 물질의 적어도 일부는 환원되어 금속 결합만이 남을 수 있다. 따라서 환원 처리된 반도체 패턴(132)은 도전성을 가지게 된다.
보다 구체적으로, 수소(H2)를 포함하는 기체를 이용한 기체 플라즈마 처리를 하게 되면, 수소 기체가 반도체 패턴(132)에 유입되어, 캐리어(carrier) 농도를 높이고 표면 저항(Rs)을 감소시켜 도전성을 가지게 된다. 또한, 수소를 포함하는 기체를 이용한 기체 플라즈마 처리 시 반도체 패턴(132)의 상부에는 반도체 물질의 금속 성분, 예를 들어 인듐(In) 등이 표면으로 석출되어, 도전성을 가지게 된다.
또한, 불소(F)를 포함하는 기체를 이용한 기체 플라즈마 처리를 하게 되면, 불소(F)가 반도체 패턴(132)의 표면에 유입되어, 반도체 패턴(132) 내의 산소를 환원시켜 캐리어 농도를 높여, 도전성을 가지도록 한다.
반도체 패턴(132)의 환원 처리시에, 반도체 패턴(132)의 상부에는 반도체 물질의 금속 성분, 예를 들어 인듐(In) 등이 표면으로 석출될 수 있다. 석출된 금속층의 두께는 200nm 이하일 수 있다.
본 발명의 실시예에 따르면 채널 영역(133)과 소스 전극(134) 사이의 경계 또는 채널 영역(133)과 드레인 전극(135) 사이의 경계는 게이트 전극(154) 및 절연층(142)의 가장자리 경계와 실질적으로 정렬되어 일치할 수 있다. 그러나 반도체 패턴(132)의 환원 처리시 절연층(142)의 가장자리 부분 아래의 반도체 패턴(132)도 어느 정도 환원 처리될 수 있으므로 채널 영역(133)과 소스 전극(134) 또는 드레인 전극(135) 사이의 경계는 게이트 전극(154) 및 절연층(142)의 가장자리 경계보다 안쪽에 위치할 수도 있다.
다음 도 40을 참조하면, 감광막 패턴(50’)을 제거한 후, 게이트 전극(154), 소스 전극(134), 드레인 전극(135), 그리고 버퍼층(120) 위에 절연 물질을 도포하여 보호막(160)을 형성한다. 이어서, 보호막(160) 위에 유기 절연 물질을 도포하여 유기막(180)을 추가로 형성한다. 이 때, 보호막(160)에는 소스 전극(134)의 제1 소스 영역(134a)이 형성될 위치를 드러내는 제1 소스 접촉 구멍(164), 드레인 전극(135)의 제1 드레인 영역(135a)이 형성될 위치를 드러내는 제1 드레인 접촉 구멍(165), 데이터선(115)의 일부분을 드러내는 제1 접촉 구멍(161)을 형성한다.
또한, 이 때, 유기막(180)에 소스 전극(134)의 제1 소스 영역(134a)이 형성될 위치를 드러내는 제2 소스 접촉 구멍(184), 드레인 전극(135)의 제1 드레인 영역(135a)이 형성될 위치를 드러내는 제2 드레인 접촉 구멍(185), 데이터선(115)의 일부분을 드러내는 제2 접촉 구멍(181)을 형성한다.
도 40에는 유기막(180)의 접촉 구멍(184, 185, 181)의 가장자리와 보호막(160)의 접촉 구멍(164, 165, 161)의 가장자리가 각각 일치하는 것으로 도시되어 있으나, 이는 하나의 실시 예로, 보호막(160)의 접촉 구멍(164, 165, 161)이 유기막(180)의 접촉 구멍(184, 185, 181)의 가장자리 내부에 위치할 수도 있다.
또한, 유기막(180)의 접촉 구멍(184, 185, 181)과 보호막(160)의 접촉 구멍(164, 165, 161)이 동시에 형성될 수도 있다. 이 때, 소스 전극(134) 및 드레인 전극(135) 중 유기막(180)의 접촉 구멍(184, 185)과 보호막(160)의 접촉 구멍(164, 165)에 의해 드러나는 부분은 식각액, 식각 기체, 또는 공기 중의 산소와 접촉하여, 적어도 일부분은 다시 산화될 수 있다.
그 후, 도 41에 도시한 바와 같이, 유기막(180)의 접촉 구멍(184, 185)과 보호막(160)의 접촉 구멍(164, 165)에 의해 드러나 있는 소스 전극(134)의 일부분과 드레인 전극(135)의 일부분을 제2 환원 처리하여 주변의 전하 이동도와 같거나 그보다 높은 전하 이동도를 가지는 제1 소스 영역(134a)과 제1 드레인 영역(135a)을 형성한다.
제1 소스 접촉 구멍(164)에 의해 드러나는 부분에 위치하는 제1 소스 영역(134a)의 주변에 위치하는 소스 전극(134)의 나머지 부분은 제2 소스 영역(134b)이 되고, 제1 드레인 접촉 구멍(165)에 의해 드러나는 부분에 위치하는 제1 드레인 영역(135a)의 주변에 위치하는 드레인 전극(135)의 나머지 부분은 제2 드레인 영역(135b)이 된다. 제1 소스 영역(134a)과 제1 드레인 영역(135a)은 제1 환원 처리 되어, 도전성을 가진 후에, 일부분 산화된 후, 다시 제2 환원 처리됨으로써, 나머지 제2 소스 영역(134b)과 제2 드레인 영역(135b)에 비하여 높은 전하 이동도를 가질 수 있다.
본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 도 40에 도시한 보호막(160)과 유기막(180)을 패터닝하여 유기막(180)의 접촉 구멍(184, 185)과 보호막(160)의 접촉 구멍(164, 165)을 형성하는 공정과 도 41에 도시한 제2 환원 처리를 수행하는 공정을 동시에 수행할 수도 있다. 이 경우, 제1 소스 영역(134a)과 제1 드레인 영역(135a)은 제1 환원 처리 되어 도전성을 가진 후에 재차 제2 환원 처리됨으로써, 제2 소스 영역(134b)과 제2 드레인 영역(135b)보다 높은 전하 이동도를 가질 수 있다. 예를 들어, 제1 드레인 영역(135a)의 전하 이동도는 약 1E+17 이상이고, 제2 드레인 영역(135b)의 전하 이동도는 약 1E+17 이하일 수 있다.
또한, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 보호막(160)과 유기막(180)을 패터닝하여 유기막(180)의 접촉 구멍(184, 185)과 보호막(160)의 접촉 구멍(164, 165)을 형성하는 공정에 사용된 광마스크와 동일한 광마스크를 이용하여, 보호막(160)의 제1 소스 접촉 구멍(164)에 의해 드러나는 제1 소스 영역(134a) 위에 위치하는 소스 도전체(74)와 보호막(160)의 제1 드레인 접촉 구멍(165)에 의해 드러나는 제1 드레인 영역(135a) 위에 위치하는 드레인 도전체(75)를 형성하는 공정을 더 포함할 수도 있다. 또는 제1 소스 접촉 구멍(164)에 의해 드러나는 제1 소스 영역(134a)과 제1 드레인 접촉 구멍(165)에 의해 드러나는 제1 드레인 영역(135a) 위에 도전성 액상 물질을 적하한 후, 경화시켜, 소스 도전체(74)와 드레인 도전체(75)를 형성하는 공정을 더 포함할 수도 있다.
마지막으로, 도 31에 도시한 바와 같이, 유기막(180) 위에 데이터 입력 전극(174) 및 데이터 출력 전극(175)을 형성하여, 데이터 입력 전극(174)은 소스 전극(134)의 제1 소스 영역(134a)과 연결되고, 데이터 출력 전극(175)은 드레인 전극(135)의 제1 드레인 영역(135a)과 연결된다.
이와 동시에, 데이터 입력 전극(174)은 보호막(160)에 형성된 제1 접촉 구멍(161)과 유기막(180)에 형성된 제2 접촉 구멍(181)을 통해 드러나 있는 데이터선(115)과 연결된다.
그러면, 도 42를 참고하여, 본 발명의 한 실험예에 대하여 설명한다. 본 실험예에서는 본 발명의 실시예에 따른 박막 트랜지스터 및 박막 트랜지스터 표시판, 그리고 그 제조 방법에 따라 박막 트랜지스터 및 박막 트랜지스터 표시판을 제조 하면서, 소스 전극(134)과 드레인 전극(135)에서의 전하 이동도를 측정하여, 그 결과를 도 42에 도시하였다.
도 42에서, 경우(A)는 반도체 패턴(132)을 형성한 후, 반도체 패턴(132)에서 측정한 전하 이동도이고, 경우(B1)는 반도체 패턴(132)을 제1 환원 처리하여 채널 영역(133)과 도전성을 가지는 소스 전극(134) 및 드레인 전극(135)을 형성한 후, 소스 전극(134) 및 드레인 전극(135)에서 측정한 전하 이동도이다. 경우(B2)는 채널 영역(133)과 소스 전극(134) 및 드레인 전극(135) 위에 보호막(160)을 적층하고 접촉 구멍(164, 165)을 형성한 후, 접촉 구멍(164, 165)에 의해 드러나는 소스 전극(134) 및 드레인 전극(135)의 일부분에서 측정한 전하 이동도이다. 또한, 경우(C)는 접촉 구멍(164, 165)에 의해 드러나는 소스 전극(134) 및 드레인 전극(135)의 일부분을 제2 환원 처리하여, 제1 소스 영역(134a) 및 제1 드레인 영역(135a)을 형성한 후, 제1 소스 영역(134a) 및 제1 드레인 영역(135a)에서 측정한 전하 이동도이다.
도 42를 참고하면, 본 발명의 실시예에 따른 박막 트랜지스터, 박막 트랜지스터 표시판 및 그 제조 방법에서와 같이, 반도체 패턴(132)을 제1 환원 처리하면, 소스 전극(134) 및 드레인 전극(135)은 금속과 유사한 높은 전하 이동도, 예를 들어, 약 1E+19 정도의 전하 이동도를 가짐으로서, 소스 전극(134)과 드레인 전극(135)으로 역할을 할 수 있음을 알 수 있었다.
또한, 앞서 설명한 바와 같이, 소스 전극(134)과 드레인 전극(135) 위에 보호막(160)을 적층하고 접촉 구멍(164, 165)형성할 때, 접촉 구멍(164, 165)에 의해 드러나는 소스 전극(134) 및 드레인 전극(135)의 일부분은 식각액, 식각 기체, 또는 공기 중의 산소와 접촉하여, 적어도 일부분은 다시 산화되어, 전하 이동도가 약 1E+17 정도로 낮아짐을 알 수 있다.
그러나, 본 발명의 실시예에 따른 박막 트랜지스터, 박막 트랜지스터 표시판 및 그 제조 방법에서와 같이, 접촉 구멍(164, 165)에 의해 드러나는 소스 전극(134) 및 드레인 전극(135)의 일부분을 제2 환원 처리함으로써, 나머지 소스 전극(134) 및 드레인 전극(135) 보다 높은, 즉, 1E+17 보다 큰 전하 이동도, 예를 들어, 약 1E+20 정도의 전하 이동도를 가지는 제1 소스 영역(134a) 및 제1 드레인 영역(135a)을 형성할 수 있음을 알 수 있었다.
이처럼, 본 발명의 실시예에 따르면, 데이터 입력 전극(174)은 소스 전극(134) 중 전하 이동도가 큰 제1 소스 영역(134a)과 연결되고, 데이터 출력 전극(175)은 드레인 전극(135) 중 전하 이동도가 큰 제1 드레인 영역(135a)과 연결됨으로써, 데이터 입력 전극(174) 및 데이터 출력 전극(175)과 소스 전극(134) 및 드레인 전극(135) 사이의 전기적 연결을 강화시킬 수 있다.
또한, 박막 트랜지스터(Q)의 게이트 전극(154)과 소스 전극(134) 또는 드레인 전극(135)이 거의 중첩하지 않거나 중첩하는 부분이 매우 작을 수 있으므로 게이트 전극(154)과 소스 전극(134) 사이의 기생 용량 또는 게이트 전극(154)과 드레인 전극(135) 사이의 기생 용량이 매우 작을 수 있다. 따라서 박막 트랜지스터의 on 전류 및 이동도가 높아질 수 있고, 박막 트랜지스터(Q)의 스위칭 소자로서의 on/off 특성이 향상될 수 있다. 결국, 이러한 박막 트랜지스터가 적용된 표시 장치에서 RC 지연을 줄일 수 있다. 따라서 구동 신호선의 두께를 감소할 수 있는 마진이 생겨 제조 원가를 줄일 수 있다. 또한 박막 트랜지스터 자체의 특성이 좋아지므로 박막 트랜지스터의 사이즈를 줄이고 미세 채널을 형성할 수 있는 마진을 더 확보할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
50, 500, 50’: 감광막 패턴 70: 광 차단막
110: 절연 기판 120: 버퍼층
130: 반도체층 132: 반도체 패턴
133: 반도체 134: 소스 전극
135: 드레인 전극 140: 절연 물질층
141: 절연 패턴 142: 절연층
150: 게이트층 152: 게이트 패턴
154: 게이트 전극 160: 보호막
161, 164, 165, 181, 184, 185: 접촉 구멍
174: 데이터 입력 전극 175: 데이터 출력 전극
180: 유기막

Claims (30)

  1. 산화물 반도체를 포함하는 채널 영역,
    상기 채널 영역과 연결되어 있으며 상기 채널 영역을 중심으로 양쪽에 마주하는 소스 전극 및 드레인 전극,
    상기 채널 영역 위에 위치하는 절연층,
    상기 절연층 위에 위치하는 게이트 전극, 그리고
    상기 소스 전극 및 상기 드레인 전극 위에 위치하는 보호막을 포함하고,
    상기 드레인 전극은 제1 드레인 영역과 상기 제1 드레인 영역이 아닌 나머지 부분인 제2 드레인 영역을 가지고,
    상기 보호막은 상기 드레인 전극의 상기 제1 드레인 영역을 드러내는 제1 접촉 구멍을 가지고,
    상기 제1 드레인 영역의 전하 이동도는 상기 제2 드레인 영역의 전하 이동도보다 크거나 같은 박막 트랜지스터.
  2. 제1항에서,
    상기 보호막은 상기 소스 전극의 상기 제1 소스 영역을 드러내는 제2 접촉 구멍을 가지고,
    상기 제1 소스 영역의 전하 이동도는 상기 제2 소스 영역의 전하 이동도보다 크거나 같은 박막 트랜지스터.
  3. 제1항에서,
    상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체를 이루는 물질을 환원한 물질을 포함하는 박막 트랜지스터.
  4. 제3항에서,
    상기 게이트 전극의 가장자리 경계와 상기 채널 영역의 가장자리 경계는 실질적으로 정렬되어 있는 박막 트랜지스터.
  5. 제4항에서,
    상기 게이트 전극의 가장자리 경계와 상기 절연층의 가장자리 경계는 실질적으로 정렬되어 있는 박막 트랜지스터.
  6. 제2항에서,
    상기 제1 소스 영역과 상기 제1 드레인 영역 중 적어도 일부 표면에는 상기 산화물 반도체 물질의 금속 성분이 석출되어 있는 박막 트랜지스터.
  7. 제6항에서,
    상기 산화물 반도체 물질의 금속 성분은 인듐(In)인 박막 트랜지스터.
  8. 제2항에서,
    상기 제1 소스 영역 위에 위치하는 소스 도전체, 그리고
    상기 제1 드레인 영역 위에 위치하는 드레인 도전체를 더 포함하는 박막 트랜지스터.
  9. 제1항에서,
    상기 제1 드레인 영역의 전하 이동도는 약 1E+17 이상이고, 상기 제2 드레인 영역의 전하 이동도는 약 1E+17이하인 박막 트랜지스터.
  10. 기판,
    상기 기판 위에 위치하며, 산화물 반도체를 포함하는 채널 영역,
    상기 채널 영역과 연결되어 있으며 상기 채널 영역을 중심으로 양쪽에 마주하는 소스 전극 및 드레인 전극,
    상기 채널 영역 위에 위치하는 절연층, 그리고
    상기 절연층 위에 위치하는 게이트 전극을 포함하고,
    상기 드레인 전극은 제1 드레인 영역과 상기 제1 드레인 영역이 아닌 나머지 부분인 제2 드레인 영역을 가지고,
    상기 제1 드레인 영역의 전하 이동도는 상기 제2 드레인 영역의 전하 이동도보다 크고,
    상기 소스 전극은 제1 소스 영역과 상기 제1 소스 영역이 아닌 나머지 부분인 제2 소스 영역을 가지고,
    상기 제1 소스 영역의 전하 이동도는 상기 제2 소스 영역의 전하 이동도보다 큰 박막 트랜지스터 표시판.
  11. 제10항에서,
    상기 소스 전극의 상기 제1 소스 영역과 연결되어 있는 데이터 입력부, 그리고상기 드레인 전극의 상기 제1 드레인 영역과 연결되어 있는 데이터 출력부를 더 포함하는 박막 트랜지스터 표시판.
  12. 제10항에서,
    상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체를 이루는 물질을 환원한 물질을 포함하는 박막 트랜지스터 표시판.
  13. 제10항에서,
    상기 소스 전극 및 상기 드레인 전극 위에 위치하며, 상기 소스 전극의 상기 제1 소스 영역을 드러내는 소스 접촉 구멍과 상기 드레인 전극의 상기 제1 드레인 영역을 드러내는 드레인 접촉 구멍을 가지는 보호막을 더 포함하는 박막 트랜지스터 표시판.
  14. 제13항에서,
    상기 게이트 전극의 가장자리 경계와 상기 산화물 반도체의 가장자리 경계는 실질적으로 정렬되어 있는 박막 트랜지스터 표시판.
  15. 제14항에서,
    상기 게이트 전극의 가장자리 경계와 상기 절연층의 가장자리 경계는 실질적으로 정렬되어 있는 박막 트랜지스터 표시판.
  16. 제10항에서,
    상기 제1 소스 영역과 상기 제1 드레인 영역 중 적어도 일부 표면에는 상기 산화물 반도체 물질의 금속 성분이 석출되어 있는 박막 트랜지스터 표시판.
  17. 제16항에서,
    상기 산화물 반도체 물질의 금속 성분은 인듐(In)인 박막 트랜지스터 표시판.
  18. 제10항에서,
    상기 제1 소스 영역 위에 위치하는 소스 도전체, 그리고
    상기 제1 드레인 영역 위에 위치하는 드레인 도전체를 더 포함하는 박막 트랜지스터 표시판.
  19. 제10항에서,
    상기 제1 드레인 영역의 전하 이동도는 약 1E+17 보다 크고, 상기 제2 드레인 영역의 전하 이동도는 약 1E+17이하인 박막 트랜지스터 표시판.
  20. 절연 기판 위에 산화물 반도체 물질을 포함하는 반도체층을 적층하고 패터닝하여 반도체 패턴을 형성하는 단계,
    상기 반도체 패턴 위에 절연 물질을 적층하여 절연 물질층을 형성하는 단계,
    상기 절연 물질층 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극을 식각 마스크로 하여 상기 절연 물질층을 패터닝하여 절연층을 형성하고 상기 반도체 패턴의 일부를 드러내는 단계, 그리고
    상기 게이트 전극으로 덮인 반도체를 중심으로 상기 드러난 반도체 패턴의 일부를 제1 환원 처리하여 상기 반도체를 중심으로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 소스 전극 및 상기 드레인 전극 위에 상기 소스 전극의 제1 부분을 드러내는 소스 접촉 구멍과 상기 드레인 전극의 제2 부분을 드러내는 드레인 접촉 구멍을 가지는 보호막을 형성하는 단계, 그리고
    상기 소스 접촉 구멍과 상기 드레인 접촉 구멍을 통해 드러나는 상기 소스 전극의 상기 제1 부분과 상기 드레인 전극의 상기 제2 부분을 제2 환원 처리하여, 제1 소스 영역과 제1 드레인 영역을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  21. 제20항에서,
    상기 절연층 및 상기 게이트 전극을 형성하는 단계는
    상기 반도체 패턴 위에 절연 물질을 포함하는 절연 물질층을 형성하는 단계,
    상기 절연 물질층 위에 게이트 전극을 형성하는 단계, 그리고
    상기 게이트 전극을 식각 마스크로 하여 상기 절연 물질층을 패터닝하여 상기 절연층을 형성하고 상기 반도체 패턴의 일부를 드러내는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  22. 제20항에서,
    상기 반도체 패턴을 형성하는 단계 및 상기 절연층 및 상기 게이트 전극을 형성하는 단계는
    상기 산화물 반도체 물질을 포함하는 반도체층, 절연 물질을 포함하는 절연 물질층, 그리고 도전성 물질을 포함하는 게이트층을 차례대로 적층하는 단계,
    하나의 광 마스크를 이용하여 상기 게이트층, 상기 절연 물질층, 그리고 상기 반도체층을 차례대로 식각하여 상기 반도체 패턴을 형성하는 단계, 그리고
    상기 반도체 패턴의 일부를 드러내도록 상기 게이트층 및 상기 절연 물질층을 식각하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  23. 제22항에서,
    상기 반도체 패턴을 형성하는 단계 및 상기 반도체 패턴의 일부를 드러내도록 상기 게이트층 및 상기 절연 물질층을 식각하는 단계는
    상기 게이트층 위에 제1 부분 및 상기 제1 부분보다 얇은 제2 부분을 포함하는 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 식각 마스크로 하여 상기 게이트층, 상기 절연 물질층, 그리고 상기 반도체층을 차례대로 식각하여 게이트 패턴, 절연 패턴, 그리고 상기 반도체 패턴을 형성하는 단계,
    상기 제1 감광막 패턴의 상기 제2 부분을 제거하여 제2 감광막 패턴을 형성하는 단계, 그리고
    상기 제2 감광막 패턴을 식각 마스크로 하여 상기 게이트 패턴 및 상기 절연 패턴을 식각하고 상기 반도체 패턴의 일부를 드러내는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  24. 제20항에서,
    상기 소스 전극 및 드레인 전극을 형성하는 단계에서, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나의 일부 표면에는 상기 산화물 반도체 물질의 금속 성분이 석출되는 박막 트랜지스터 표시판의 제조 방법.
  25. 제20항에서,
    상기 제1 환원 단계와 상기 제2 환원 단계는 플라즈마를 이용한 환원 처리 방법을 이용하는 박막 트랜지스터 표시판의 제조 방법.
  26. 제25항에서,
    상기 플라즈마를 이용한 환원 처리 방법은 수소(H2), 포스핀(PH3), 암모니아(NH3), 실란(SiH4), 메탄(CH4), 아세틸렌(C2H2), 디보란(B2H6), 저메인(GeH4), 셀렌화수소(H2Se), 황화수소(H2S), 옥타플루오르시클로부탄(C4F8), 삼불화질소(NF3), 플루오르포름(CHF3) 중 하나 이상의 기체 플라즈마를 이용하여 환원 처리를 수행하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  27. 제20항에서,
    상기 제2 환원 처리하는 단계 후에,
    상기 소스 접촉 구멍을 통해 드러나는 상기 소스 전극의 상기 제1 부분과 상기 드레인 접촉 구멍을 통해 드러나는 상기 드레인 전극의 상기 제2 부분 위에 금속층을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
  28. 제27항에서,
    상기 금속층을 형성하는 단계는 상기 보호막을 형성하는 단계와 동일한 광마스크를 이용하는 박막 트랜지스터의 제조 방법.
  29. 제27항에서,
    상기 금속층을 형성하는 단계는 상기 소스 접촉 구멍과 상기 드레인 접촉 구멍에 도전성 액상 물질을 적하하는 단계와
    상기 도전성 액정 물질을 경화하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  30. 제20항에서,
    상기 소스 전극의 상기 제1 소스 영역과 연결되어 있는 데이터 입력부와 상기 드레인 전극의 상기 제1 드레인 영역과 연결되어 있는 데이터 출력부를 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
KR1020120158262A 2012-12-31 2012-12-31 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법 KR20140087693A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020120158262A KR20140087693A (ko) 2012-12-31 2012-12-31 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
US14/063,774 US20140183522A1 (en) 2012-12-31 2013-10-25 Thin film transistor, thin film transistor array panel including the same and manufacturing method thereof
JP2013273440A JP2014131047A (ja) 2012-12-31 2013-12-27 薄膜トランジスタ、および薄膜トランジスタ表示板
EP13199836.1A EP2750197A3 (en) 2012-12-31 2013-12-30 Thin film transistor, thin film transistor array panel including the same and manufacturing method thereof
CN201310752130.6A CN103915490A (zh) 2012-12-31 2013-12-31 薄膜晶体管、包括其的薄膜晶体管阵列面板及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120158262A KR20140087693A (ko) 2012-12-31 2012-12-31 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20140087693A true KR20140087693A (ko) 2014-07-09

Family

ID=49998029

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120158262A KR20140087693A (ko) 2012-12-31 2012-12-31 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법

Country Status (5)

Country Link
US (1) US20140183522A1 (ko)
EP (1) EP2750197A3 (ko)
JP (1) JP2014131047A (ko)
KR (1) KR20140087693A (ko)
CN (1) CN103915490A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160108108A (ko) * 2015-03-06 2016-09-19 삼성에스디아이 주식회사 차광막을 포함하는 디바이스 및 상기 차광막 패터닝 방법
KR20190068171A (ko) * 2017-12-08 2019-06-18 엘지디스플레이 주식회사 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20230169844A (ko) 2022-06-09 2023-12-18 서울대학교산학협력단 고이동도 박막 트랜지스터 구동 소자 및 이의 제조방법

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102075530B1 (ko) 2013-09-11 2020-02-11 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그 제조방법, 및 이를 포함하는 표시장치
CN104064688B (zh) * 2014-07-11 2016-09-21 深圳市华星光电技术有限公司 具有存储电容的tft基板的制作方法及该tft基板
WO2016012900A1 (en) 2014-07-25 2016-01-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
CN104183650A (zh) * 2014-09-10 2014-12-03 六安市华海电子器材科技有限公司 一种氧化物半导体薄膜晶体管
JP6444745B2 (ja) * 2015-01-22 2018-12-26 東芝メモリ株式会社 半導体装置及びその製造方法
US9709710B2 (en) * 2015-03-06 2017-07-18 Samsung Sdi Co., Ltd. Device including light blocking layer and method of patterning the light blocking layer
KR102446857B1 (ko) 2015-05-26 2022-09-23 삼성디스플레이 주식회사 표시 장치
WO2017159413A1 (ja) * 2016-03-14 2017-09-21 シャープ株式会社 半導体装置および半導体装置の製造方法
KR102567713B1 (ko) * 2016-03-24 2023-08-17 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
KR102567715B1 (ko) * 2016-04-29 2023-08-17 삼성디스플레이 주식회사 트랜지스터 패널 및 그 제조 방법
KR102640164B1 (ko) * 2016-05-09 2024-02-23 삼성디스플레이 주식회사 박막 트랜지스터 표시판
KR102660292B1 (ko) * 2016-06-23 2024-04-24 삼성디스플레이 주식회사 박막 트랜지스터 패널 및 그 제조 방법
CN106158979B (zh) * 2016-08-24 2019-11-05 昆山工研院新型平板显示技术中心有限公司 制造薄膜晶体管的方法、薄膜晶体管及显示装置
KR102269462B1 (ko) * 2016-12-12 2021-06-28 스미토모덴키고교가부시키가이샤 반도체 디바이스 및 그 제조 방법
KR102482856B1 (ko) 2017-12-15 2022-12-28 엘지디스플레이 주식회사 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
JP7022592B2 (ja) * 2018-01-11 2022-02-18 株式会社ジャパンディスプレイ 表示装置
TWI641979B (zh) * 2018-01-15 2018-11-21 友達光電股份有限公司 感測元件以及感測顯示面板
CN109037075B (zh) * 2018-08-09 2023-01-13 京东方科技集团股份有限公司 一种薄膜晶体管的制作方法、晶体管和显示基板
CN109192661B (zh) * 2018-08-28 2021-10-12 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、阵列基板和显示面板
KR102614573B1 (ko) 2018-10-22 2023-12-18 삼성디스플레이 주식회사 트랜지스터 기판 및 이를 포함하는 표시 장치
KR20200046837A (ko) * 2018-10-25 2020-05-07 엘지디스플레이 주식회사 트랜지스터 및 전자장치
CN109742156A (zh) * 2019-01-14 2019-05-10 云谷（固安）科技有限公司 薄膜晶体管、显示装置及薄膜晶体管的制备方法
CN109887936B (zh) 2019-03-25 2021-01-29 合肥京东方光电科技有限公司 阵列基板及其制作方法
CN110459475A (zh) * 2019-07-23 2019-11-15 南京中电熊猫平板显示科技有限公司 一种薄膜晶体管及其制造方法
KR20210075248A (ko) 2019-12-12 2021-06-23 삼성디스플레이 주식회사 표시장치
CN111276527A (zh) * 2020-02-20 2020-06-12 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW479151B (en) * 1996-10-16 2002-03-11 Seiko Epson Corp Substrate for liquid crystal device, the liquid crystal device and projection-type display
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP2010039393A (ja) * 2008-08-07 2010-02-18 Hitachi Displays Ltd 表示装置及び表示装置の製造方法
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
TWI570920B (zh) * 2011-01-26 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US20140167173A1 (en) * 2012-12-14 2014-06-19 Broadcom Corporation Increasing the breakdown voltage of a metal oxide semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160108108A (ko) * 2015-03-06 2016-09-19 삼성에스디아이 주식회사 차광막을 포함하는 디바이스 및 상기 차광막 패터닝 방법
KR20190068171A (ko) * 2017-12-08 2019-06-18 엘지디스플레이 주식회사 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20220149647A (ko) * 2017-12-08 2022-11-08 엘지디스플레이 주식회사 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20230169844A (ko) 2022-06-09 2023-12-18 서울대학교산학협력단 고이동도 박막 트랜지스터 구동 소자 및 이의 제조방법

Also Published As

Publication number Publication date
EP2750197A2 (en) 2014-07-02
CN103915490A (zh) 2014-07-09
JP2014131047A (ja) 2014-07-10
EP2750197A3 (en) 2015-12-16
US20140183522A1 (en) 2014-07-03

Similar Documents

Publication Publication Date Title
KR20140087693A (ko) 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
USRE48290E1 (en) Thin film transistor array panel
US10192992B2 (en) Display device
US9343583B2 (en) Thin film transistor and thin film transistor array panel including the same
US10861978B2 (en) Display device
KR102461372B1 (ko) 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
CN107342295B (zh) 薄膜晶体管阵列面板
US20170200747A1 (en) Display device including thin film transistor array panel and manufacturing method thereof
KR20230126679A (ko) 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판및 그 제조 방법
KR102130548B1 (ko) 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
KR20180005311A (ko) 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
KR102333756B1 (ko) 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
KR20170072438A (ko) 트랜지스터 표시판 및 그 제조 방법
KR20190043127A (ko) 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
KR20190088934A (ko) 박막 트랜지스터 기판 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid