KR20200046837A - 트랜지스터 및 전자장치 - Google Patents

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KR20200046837A
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insulating film
transistor
disposed
active layer
gate
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박세희
서정석
박재윤
윤필상
노지용
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엘지디스플레이 주식회사
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Abstract

본 발명의 실시예들은 트랜지스터 및 전자장치에 관한 것으로서, 더욱 상세하게는, 기판 상의 제1 절연막과, 제1 절연막 상에 배치된 액티브층과, 액티브층을 덮으면서 액티브층과 제1 절연막 상에 배치되며, 제1 절연막의 두께보다 작은 두께를 갖는 제2 절연막과, 제2 절연막 상에 배치되어 액티브층과 이격되고 액티브층의 일단과 중첩되는 소스 전극과, 제2 절연막 상에 배치되어 액티브층과 이격되고 액티브층의 타단과 중첩되는 드레인 전극을 포함하는 트랜지스터 및 이를 포함하는 전자장치에 관한 것이다. 본 발명의 실시예들에 의하면, 우수한 패널 공정 편의성, 채널 손상 방지, 짧은 채널 및 소자 소형화를 모두 가능하게 해줄 수 있다.

Description

트랜지스터 및 전자장치{TRANSISTOR AND ELECTRONIC DEVICE}
본 발명의 실시예들은 트랜지스터 및 전자장치에 관한 것이다.
정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 전자장치에 대한 요구가 다양한 형태로 증가하고 있다. 이러한 전자장치는 데이터 라인들과 게이트 라인들이 배치된 패널과, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함할 수 있다.
이러한 전자장치의 핵심 구성인 패널은 구동을 위하여 수많은 트랜지스터들이 다양한 기능으로 배치될 수 있다.
이로 인해, 패널 제작 공정은 복잡해지고 어려워질 수밖에 없다. 이에 따라, 공정 편의성을 추구하다 보면, 트랜지스터의 소자 성능이 떨어지는 문제점이 발생할 수 있다. 그렇다고, 트랜지스터의 성능을 높이거나 구조적 결함을 치유하려고 하면, 그만큼 트랜지스터 등의 패널 구조가 더욱더 복잡해져 패널 제작 공정도 더욱 복잡해지고 어려워지는 문제점이 있다.
본 발명의 실시예들의 목적은, 마스크 공정 횟수를 줄일 수 있는 구조를 갖는 트랜지스터 및 전자장치를 제공하는 데 있다.
본 발명의 실시예들의 다른 목적은, 에지 스톱퍼 구성 없이도 액티브층과 소스/드레인 전극을 이격 시켜, 백 채널 손상에서도 자유롭고 우수한 소자 성능을 갖는 트랜지스터 및 전자장치를 제공하는 데 있다.
본 발명의 실시예들의 또 다른 목적은, 짧은 채널(Short Channel) 구현 및 소형 트랜지스터 구현이 용이한 트랜지스터 및 전자장치를 제공하는 데 있다.
본 발명의 실시예들의 또 다른 목적은, 불필요한 기생 캐패시턴스를 저감시키는 구조를 갖는 트랜지스터 및 전자장치를 제공하는 데 있다.
본 발명의 실시예들의 또 다른 목적은, 우수한 공정 편의성, 채널 손상 방지, 짧은 채널 및 소자 소형화를 모두 가능하게 하는 트랜지스터 및 전자장치를 제공하는 데 있다.
일 측면에서, 본 발명의 실시예들은, 패널과, 패널을 구동하기 위한 구동회로를 포함하는 전자장치를 제공할 수 있다.
이러한 전자장치에서, 패널에 배치되는 트랜지스터는, 기판 상의 제1 절연막과, 제1 절연막 상에 배치된 액티브층과, 액티브층을 덮으면서 액티브층과 제1 절연막 상에 배치되며 제1 절연막의 두께보다 작은 두께를 갖는 제2 절연막과, 제2 절연막 상에 배치되어 액티브층과 이격되고 액티브층의 일단과 중첩되는 소스 전극과, 제2 절연막 상에 배치되어 액티브층과 이격되고 액티브층의 타단과 중첩되는 드레인 전극을 포함할 수 있다.
소스 전극 및 드레인 전극은 제2 절연막에 의해 액티브 층과 이격되어 바로 컨택되지 않는다.
제2 절연막은 MOCVD (Metal-Organic Chemical Vapor Deposition) 또는 ALD (Atomic Layer Deposition) 등의 박막 증착 제어가 가능한 박막 증착 공법을 통해 형성될 수 있다.
제2 절연막은 전면 증착 되어 있을 수 있다.
액티브층은 비정질 실리콘 반도체, 폴리-실리콘 반도체, 또는 액티브층은 산화물 반도체로 구성될 수 있다.
제1 절연막과 제2 절연막은 서로 동일한 물질로 구성될 수 있다.
제1 절연막과 제2 절연막은 서로 다른 물질로 구성될 수 있다.
제1 절연막과 제2 절연막은 옥사이드 절연막으로 구성될 수 있다. 이 경우, 제2 절연막의 산소 함량은 제1 절연막의 산소 함량과 다를 수 있다.
제1 절연막과 제2 절연막은 옥사이드 절연막으로 구성될 수 있다. 이 경우, 제2 절연막의 산소 함량은 제1 절연막의 산소 함량보다 높을 수 있다.
제2 절연막은 제1 절연막보다 얇은 두께를 가지되, 50 Å 이하의 두께를 가질 수 있다.
제2 절연막은 제1 절연막에 비해 작은 두께 편차를 가질 수 있다.
제2 절연막은 제1 절연막에 비해 높은 밀도를 가질 수 있다.
제2 절연막은 패널의 액티브 영역의 전체에 배치될 수 있다.
제2 절연막은 액티브 영역의 외곽 영역인 넌-액티브 영역에도 확장되어 배치될 수 있다.
트랜지스터는 패널의 액티브 영역 내 다수의 서브픽셀 각각의 영역에 배치될 수 있다.
트랜지스터는 패널의 액티브 영역의 외곽 영역인 넌-액티브 영역에 배치된 게이트 구동회로에 포함될 수 있다.
트랜지스터는 탑 게이트 구조 또는 바텁 게이트 구조를 가질 수 있다.
트랜지스터가 바텀 게이트 구조를 갖는 경우, 기판과 제1 절연막 사이에 게이트 전극이 위치할 수 있다.
트랜지스터가 액티브 영역 내 배치되는 경우, 소스 전극과 드레인 전극을 덮으면서 패시베이션 층이 배치될 수 있다. 패시베이션 층 상에 픽셀 전극이 위치하며, 픽셀 전극은 패시베이션 층의 홀을 통해 소스 전극 또는 드레인 전극과 전기적으로 연결될 수 있다.
트랜지스터가 탑 게이트 구조를 갖는 경우, 소스 전극과 드레인 전극을 덮으면서 배치되는 제3 절연막이 배치될 수 있다. 이 경우, 제3 절연막 상에 게이트 전극이 배치될 수 있다.
트랜지스터가 액티브 영역 내 배치되는 경우, 게이트 전극을 덮으면서 패시베이션 층이 배치되고, 패시베이션 층 상에 픽셀 전극이 위치하며, 픽셀 전극은 패시베이션 층과 제3 절연막의 홀을 통해 소스 전극 또는 드레인 전극과 전기적으로 연결될 수 있다.
패널은 유기발광표시패널(OLED 패널) 또는 액정표시패널(LCD 패널) 일 수 있다.
게이트 전극에 데이터 전압이 인가될 수 있다.
또는, 픽셀 전극에 데이터 전압이 인가될 수 있다.
다른 측면에서, 본 발명의 실시예들은, 기판 상의 제1 절연막과, 제1 절연막 상에 배치된 액티브층과, 액티브층을 덮으면서 액티브층과 제1 절연막 상에 배치되며, 제1 절연막의 두께보다 작은 두께를 갖는 제2 절연막과, 제2 절연막 상에 배치되되, 액티브층과 이격되면서 액티브층의 일단과 중첩되는 소스 전극과, 제2 절연막 상에 배치되되, 액티브층과 이격되면서 액티브층의 타단과 중첩되는 드레인 전극을 포함하는 트랜지스터를 제공할 수 있다.
트랜지스터는 액티브층의 아래에 위치하는 게이트 전극을 더 포함할 수 있다.
또는, 트랜지스터는 액티브층의 위에 위치하는 게이트 전극을 더 포함할 수 있다.
본 발명의 실시예들에 의하면, 마스크 공정 횟수를 줄일 수 있는 구조를 갖는 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 에지 스톱퍼 구성 없이도 액티브층과 소스/드레인 전극을 이격 시켜, 백 채널 손상에서도 자유롭고 우수한 소자 성능을 갖는 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 짧은 채널(Short Channel) 구현 및 소형 트랜지스터 구현이 용이한 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 불필요한 기생 캐패시턴스를 저감시키는 구조를 갖는 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 우수한 패널 공정 편의성, 채널 손상 방지, 짧은 채널 및 소자 소형화를 모두 가능하게 하는 트랜지스터 및 전자장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 패널이 OLED (Organic Light Emitting Diode) 패널인 경우, 제3 타입의 트랜지스터를 포함하는 서브픽셀을 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 패널이 LCD (Liquid Crystal Display) 패널인 경우, 제3 타입의 트랜지스터를 포함하는 서브픽셀을 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 패널에 내장된 게이트 구동회로를 개략적으로 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 AES 구조의 트랜지스터를 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 AES 구조의 트랜지스터에서 컨택 영역을 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 AES 구조의 트랜지스터에서 채널 영역을 나타낸 도면이다.
도 9는 본 발명의 실시예들에 따른 AES 구조의 트랜지스터의 특성을 설명하기 위한 도면이다.
도 10은 본 발명의 실시예들에 따른 AES 구조의 트랜지스터의 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 실시예들에 따른 탑 게이트 구조를 갖는 AES 구조의 트랜지스터를 나타낸 도면이다.
도 12는 본 발명의 실시예들에 따른 AES 구조의 트랜지스터가 서브픽셀 내 배치된 경우, 픽셀전극과 연결된 AES 구조의 트랜지스터를 나타낸 도면이다.
도 13은 본 발명의 실시예들에 따른 AES 구조의 트랜지스터가 서브픽셀 내 배치된 경우, 패널의 공정 플로우를 나타낸 도면이다.
도 14는 본 발명의 실시예들에 따른 탑 게이트 구조를 갖는 AES 구조의 트랜지스터가 서브픽셀 내 배치된 경우, 픽셀전극과 연결된 AES 구조의 트랜지스터를 나타낸 도면이다.
도 15는 본 발명의 실시예들에 따른 AES 구조의 트랜지스터, BCE 구조의 트랜지스터 및 ES 구조의 트랜지스터를 비교 설명하기 위한 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 표시장치뿐만 아니라, 트랜지스터를 포함하기만 하면, 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다.
본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다.
패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자장치에서, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현될 수 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 다수의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.
데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는, 소스 측 회로필름(SF) 상에 실장 될 수 있다.
소스 측 회로필름(SF)의 일 측은 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 부 (패드들의 집합체)와 전기적으로 연결될 수 있다.
소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.
전자장치는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 측이 연결될 수 있다.
즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 패널(PNL)의 넌-액티브 영역(N/A)과 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.
또한, 컨트롤 인쇄회로기판(CPCB)에는, 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.
소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)에 포함된 다수의 게이트 구동회로(GDC)는 패널(PNL)의 넌-액티브 영역(N/A) 상에 직접 형성될 수 있다.
다수의 게이트 구동회로(GDC) 각각은 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔신호(SCAN)를 출력할 수 있다.
패널(PNL) 상에 배치된 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.
넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동회로(GDC)에 가장 인접하게 배치된 소스 측 회로필름(SF)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 3을 참조하면, OLED 패널인 패널(110)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다.
도 3의 회로 예시에 따르면, 유기발광다이오드(OLED)의 애노드 전극(픽셀전극이라고도 함)은 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 유기발광다이오드(OLED)의 캐소드 전극(공통전극이라고도 함)에는 기저전압(EVSS)이 인가될 수 있다.
여기서, 기저전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압보다 높거나 낮은 전압일 수 있다. 또한, 기저전압(EVSS)은 구동상태에 따라 가변될 수 있다. 예를 들어, 영상 구동 시 기저전압(EVSS)과 센싱 구동 시 기저전압(EVSS)은 서로 다르게 설정될 수 있다.
구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다.
구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드일 수 있으며, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있으며, 유기발광다이오드(OLED)의 애노드 전극(또는 캐소드 전극)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있으며, 구동전압(EVDD)이 인가될 수 있고, 구동전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 (또는 정해진 시간) 동안 유지해줄 수 있다.
스위칭 트랜지스터(O-SWT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 게이트 노드는 해당 게이트 라인과 전기적으로 연결되어 스캔신호(SCAN)를 인가 받을 수 있다.
스위칭 트랜지스터(O-SWT)는 해당 게이트 라인을 통해 스캔신호(SCAN)를 게이트 노드로 인가 받아 온-오프가 제어될 수 있다.
이러한 스위칭 트랜지스터(O-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
한편, 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
도 3에 예시된 각 서브픽셀 구조는 2T(Transistor) 1C (Capacitor) 구조로서, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 4는 본 발명의 실시예들에 따른 패널(PNL)이 LCD (Liquid Crystal Display) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 4를 참조하면, LCD 패널인 패널(110)에서의 각 서브픽셀(SP)은 픽셀전극(PXL) 및 스위칭 트랜지스터(L-SWT) 등을 포함할 수 있다.
스위칭 트랜지스터(L-SWT)는, 스캔신호(SCAN)에 의해 제어되며, 데이터 라인(DL)과 픽셀전극(PXL) 사이에 전기적으로 연결될 수 있다.
스위칭 트랜지스터(L-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 픽셀전극(PXL)에 전달해준다. 데이터전압(Vdata)이 인가된 픽셀전극(PXL)은 공통전압이 인가되는 공통전극(COM)과 전계를 형성할 수 있다. 즉, 픽셀전극(PXL)과 공통전극(COM) 사이에 캐패시터 (스토리지 캐패시터)가 형성될 수 있다.
도 5는 본 발명의 실시예들에 따른 패널(PNL)에 배치된 게이트 구동회로(GDC)를 개략적으로 나타낸 도면이다.
도 5를 참조하면, 각 게이트 구동회로(GDC)는 풀-업 트랜지스터(Tup), 풀-다운 트랜지스터(Tdown) 및 제어 스위치 회로(CSC) 등을 포함할 수 있다.
제어 스위치 회로(CSC)는 풀-업 트랜지스터(Tup)의 게이트 노드에 해당하는 Q 노드의 전압과, 풀-다운 트랜지스터(Tdown)의 게이트 노드에 해당하는 QB 노드의 전압을 제어하는 회로로서, 여러 개의 스위치(트랜지스터)를 포함할 수 있다.
풀-업 트랜지스터(Tup)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제1 레벨 전압(예: 하이 레벨 전압(VGH))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-다운 트랜지스터(Tdown)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제2 레벨 전압(예: 로우 레벨 전압(VGL))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown)는 서로 다른 타이밍에 턴-온 될 수 있다.
풀-업 트랜지스터(Tup)는, 클럭신호(CLK)가 인가되는 클럭신호 인가 노드(Nclk)와 게이트 라인(GL)에 전기적으로 연결된 게이트 신호 출력 노드(Nout) 사이에 전기적으로 연결되고, Q 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-업 트랜지스터(Tup)의 게이트 노드는 Q 노드에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 드레인 노드 또는 소스 노드는 클럭신호 인가 노드(Nclk)에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 소스 노드 또는 드레인 노드는 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-업 트랜지스터(Tup)는, Q 노드의 전압에 의해 턴 온 되어, 클럭신호(CLK)의 하이 레벨 구간에서의 하이 레벨 전압(VGH)을 갖는 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다.
게이트 신호 출력 노드(Nout)에 출력된 하이 레벨 전압(VGH)의 게이트 신호(Vgate)는 해당 게이트 라인(GL)에 공급된다.
풀-다운 트랜지스터(Tdown)는, 게이트 신호 출력 노드(Nout)와 기저 전압 노드(Nvss) 사이에 전기적으로 연결되고, QB 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-다운 트랜지스터(Tdown)의 게이트 노드는, QB 노드에 전기적으로 연결된다. 풀-다운 트랜지스터(Tdown)의 드레인 노드 또는 소스 노드는 기저 전압 노드(Nvss)에 전기적으로 연결되어 정 전압에 해당하는 기저 전압(VSS)을 인가받는다. 풀-다운 트랜지스터(Tdown)의 소스 노드 또는 드레인 노드는, 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-다운 트랜지스터(Tdown)는, QB 노드의 전압에 의해 턴 온 되어, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다. 이에 따라, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는 게이트 신호 출력 노드(Nout)를 통해 해당 게이트 라인(GL)으로 공급될 수 있다. 여기서, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는, 일 예로, 기저 전압(VSS)일 수 있다.
한편, 제어 스위치 회로(CSC)는, 둘 이상의 트랜지스터 등으로 구성될 수 있으며, Q 노드, QB 노드, 세트 노드(S, 스타트 노드라고도 함), 리셋 노드(R) 등의 주요 노드가 있다. 경우에 따라서, 제어 스위치 회로(CSC)는 구동전압(VDD) 등의 각종 전압이 입력되는 입력 노드 등이 더 있을 수 있다.
제어 스위치 회로(CSC)에서, Q 노드는 풀-업 트랜지스터(Tup)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, QB 노드는 풀-다운 트랜지스터(Tdown)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, 세트 노드(S)는 해당 게이트 구동회로(GDC)의 게이트 구동의 시작을 지시하기 위한 세트 신호(SET)를 인가 받는다.
여기서, 세트 노드(S)에 인가되는 세트 신호(SET)는 게이트 드라이버(GDR)의 외부에서 입력되는 스타트 신호(VST)일 수도 있고, 현재의 게이트 구동회로(GD)보다 앞선 이전 스테이지(stage)의 게이트 구동 회로(GDC)에서 출력된 게이트 신호(Vgate)가 피드백 된 신호(캐리 신호)일 수도 있다.
제어 스위치 회로(CSC)에서 리셋 노드(R)에 인가되는 리셋 신호(RST)는 모든 스테이지의 게이트 구동회로들(GDC)을 동시에 초기화하기 위한 리셋 신호일 수도 있고, 다른 스테이지(이전 또는 이후 스테이지)로부터 입력된 캐리 신호일 수 있다.
제어 스위치 회로(CSC)는 세트 신호(SET)에 응답하여 Q 노드를 충전하고, 리셋 신호(RST)에 응답하여 Q 노드를 방전한다. 제어 스위치 회로(CSC)는 Q 노드와 QB 노드 각각을 서로 다른 타이밍에 충전 또는 방전시키기 위하여 인버터 회로를 포함할 수 있다.
도 3에 도시된 바와 같이, OLED 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각에는 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT)가 배치될 수 있다.
도 4에 도시된 바와 같이, LCD 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각에는 스위칭 트랜지스터(L-SWT)가 배치될 수 있다.
이와 같이, OLED 패널 또는 LCD 패널 등일 수 있는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각의 영역에는 트랜지스터(DRT, O-SWT, L-SWT)가 배치될 수 있다.
또한, 도 2에 도시된 바와 같이, 게이트 구동회로(GDC)가 INS1P 타입으로 구현된 경우, 즉, 게이트 구동회로(GDC)가 패널(PNL)에 내장되는 경우, 도 5와 같은 게이트 구동회로(GDC)를 구성하는 각종 트랜지스터(Tup, Tdown, CSC 내부의 트랜지스터들)이 패널(PNL)의 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에 배치될 수 있다.
아래에서는, 패널(PNL)의 액티브 영역(A/A) 및/또는 넌-액티브 영역(N/A)에 배치되는 트랜지스터(TR)의 구조를 설명한다.
도 6은 본 발명의 실시예들에 따른 AES (Advanced Etch Stopper) 구조의 트랜지스터(TR)를 나타낸 도면이고, 도 7은 본 발명의 실시예들에 따른 AES 구조의 트랜지스터(TR)에서 컨택 영역(CTA)을 나타낸 도면이고, 도 8은 본 발명의 실시예들에 따른 AES 구조의 트랜지스터(TR)에서 채널 영역(CHA)을 나타낸 도면이다.
도 6을 참조하면, 패널(PNL)에 배치되는 AES (Advanced Etch Stopper) 구조의 트랜지스터(TR)는 액티브층(ACT), 소스 전극(S), 드레인 전극(D) 및 게이트 전극(GATE) 등을 포함할 수 있다.
구체적으로 설명하면, 기판(SUB) 상에 제1 절연막(INS1)이 배치된다.
제1 절연막(INS1) 상에 액티브층(ACT)이 배치된다.
액티브층(ACT)을 덮으면서 액티브층(ACT)과 제1 절연막(INS1) 상에 제2 절연막(INS2)이 배치된다.
제2 절연막(INS2)은 제1 절연막(INS1)의 두께보다 작은 두께를 가질 수 있다.
제2 절연막(INS2) 상에 소스 전극(S) 및 드레인 전극(D)이 서로 이격 되어 배치될 수 있다. 즉, 소스 전극(S) 및 드레인 전극(D)은 제2 절연막(INS2)에 의해 액티브층(ACT)과 이격된다.
다시 말해, 소스 전극(S)은 제2 절연막(INS2) 상에 배치되되, 액티브층(ACT)과 이격되면서 액티브층(ACT)의 일단과 중첩될 수 있다. 드레인 전극(D)은 제2 절연막(INS2) 상에 배치되되, 액티브층(ACT)과 이격되면서 액티브층(ACT)의 타단과 중첩될 수 있다.
본 발명의 실시예들에 따른 AES 구조의 트랜지스터(TR)는 바텀 게이트(Bottom Gate) 구조를 가질 수도 있고, 탑 게이트 (Top Gate) 구조를 가질 수도 있다.
도 6 내지 도 8을 참조한 설명에서는, 바텀 게이트(Bottom Gate) 구조의 트랜지스터(TR)를 예로 든다. 따라서, 기판(SUB)과 제1 절연막(INS1) 사이에 게이트 전극(GATE)이 위치할 수 있다. 이 경우, 제1 절연막(INS1)은 게이트 절연막에 해당할 수 있다.
제1 절연막(INS1)은 패널(PNL)의 액티브 영역(A/A)의 전체에 배치될 수 있다. 경우에 따라서, 제1 절연막(INS1)은 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에도 확장되어 배치될 수 있다.
제1 절연막(INS1)은 전면 증착 된 절연막일 수 있다. 즉, 제1 절연막(INS1)은 마스크 공정 없이 전면 증착 되어 형성된 박막일 수 있다.
본 발명의 실시예들에 따른 전자장치에서, 제2 절연막(INS2)은 패널(PNL)의 액티브 영역(A/A)의 전체에 배치될 수 있다. 경우에 따라서, 제2 절연막(INS2)은 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에도 확장되어 배치될 수 있다.
본 발명의 실시예들에 따른 전자장치에서, 제2 절연막(INS2)은 전면 증착 된 얇은 절연막(Thin Insulator Layer)일 수 있다. 즉, 제2 절연막(INS2)은 마스크 공정 없이 전면 증착 되어 형성된 박막일 수 있다.
본 발명의 실시예들에 따른 전자장치에서, 제2 절연막(INS2)은 일 예로, MOCVD (Metal-Organic Chemical Vapor Deposition) 또는 ALD (Atomic Layer Deposition) 등의 박막 증착 제어가 가능한 박막 증착 공법을 통해 형성될 수 있다.
여기서, MOCVD (Metal-Organic Chemical Vapor Deposition) 공법은, 고온의 기판 위에 원료 가스를 유출시켜 그 표면 상에서 분해 반응을 일으켜 박막을 형성하는 화학 증착(CVD: Chemical Vapor Deposition)의 일종으로서, 원료 가스 중에 유기 금속 착물을 포함하는 경우를 말하며, 유기 금속 가스를 가열한 기판 상에 열분해 시켜 반도체 박막을 성장시키는 기술이다. MOCVD의 경우, 활로겐화물의 기체를 사용하는 CVD 보다 저온에서 조작하게 되고, 원자 오더에서의 박막 제어가 가능하마 균일한 막을 얻을 수 있다.
ALD (Atomic Layer Deposition) 공법은, 반응원료를 각각 분리, 공급하여 반응가스 간 화학반응으로 형성된 입자를 기판 표면에 증착, 박막을 형성하는 증착법으로서, 하나의 반응원료가 박막이 증착되는 기판 위에 화학흡착이 일어난 후, 제2 또는 제3의 기체가 들어와 기판 위에서 다시 화학 흡착이 일어나면서 박막이 증착 되는 증착법이다.
이러한 MOCVD 또는 ALD 공법을 이용하는 경우, 일반적인 PVD (Physical Vapor Deposition) 및 일반적인 다른 CVD (Chemical Vapor Deposition) 공법에 비해, 박막 생산성이나 성장 속도는 늘릴 수 있으나, 박막 도포성이 좋아, 이를 통한 미세한 박막 두께 조절이 가능하다. 즉, MOCVD 또는 ALD 공법을 이용하는 경우, 우수한 스텝 커버리지(Step Coverage) 특성을 갖는 박막을 형성할 수 있다.
또한, MOCVD 또는 ALD 공법은, 스퍼터링 등의 다른 일반적인 증착법에 비해, 두께 균일도 및 조성 균일도가 더 우수하고, 더욱 고밀도의 박막을 형성할 수 있다.
이러한 MOCVD 또는 ALD 공법을 통해 형성되는 제2 절연막(INS2)은 매우 얇은 절연막일 수 있다.
또한, MOCVD 또는 ALD 공법을 통해 형성되는 제2 절연막(INS2)은 위치 별 두께 편차가 매우 작을 수 있다. 즉, 제2 절연막(INS2)은 좋은 두께 균일도를 가질 수 있다.
또한, MOCVD 또는 ALD 공법을 통해 형성되는 제2 절연막(INS2)은 고밀도의 절연막일 수 있다.
한편, 제1 절연막(INS1)은 제2 절연막(INS2)를 형성하기 위한 MOCVD 또는 ALD 등의 박막 증착 공법을 통해 형성될 수도 있고, MOCVD 또는 ALD 등의 박막 증착 공법을 제외한 다른 일반적인 CVD 또는 PVD를 통해 형성될 수도 있다.
본 발명의 실시예들에 따른 전자장치에서, 제1 절연막(INS1)은 제2 절연막(INS2)를 형성하기 위한 MOCVD 또는 ALD 등의 박막 증착 공법을 통해 형성되더라도, 제2 절연막(INS2)보다 두껍게 형성되어야 한다.
제2 절연막(INS2)은 MOCVD 또는 ALD 등의 박막 증착 공법을 통해 형성되고, 제1 절연막(INS1)은 다른 증착 공법을 통해 형성되는 경우, 제2 절연막(INS2)은 제1 절연막(INS1)보다 얇을 수 있다.
제2 절연막(INS2)은 MOCVD 또는 ALD 등의 박막 증착 공법을 통해 형성되고, 제1 절연막(INS1)은 다른 증착 공법을 통해 형성되는 경우, 제2 절연막(INS2)은 제1 절연막(INS1)에 비해 작은 두께 편차를 가질 수 있다. 즉, 제2 절연막(INS2)은 제1 절연막(INS1)보다 더 좋은 두께 균일도를 가질 수 있다.
제2 절연막(INS2)은 MOCVD 또는 ALD 등의 박막 증착 공법을 통해 형성되고, 제1 절연막(INS1)은 다른 증착 공법을 통해 형성되는 경우, 제2 절연막(INS2)은 제1 절연막(INS1)보다 높은 밀도를 가질 수 있다.
한편, 제1 절연막(INS1)은, 일 예로, SiOx, SiO2, TiOx, SiON, SiNx 등 중 하나 이상을 포함하여 구성될 수 있다.
제2 절연막(INS2)은, 일 예로, SiOx, SiO2, TiOx, SiON, SiNx 등 중 하나 이상을 포함하여 구성될 수 있다.
제1 절연막(INS1)과 제2 절연막(INS2)은 서로 동일한 물질로 구성될 수 있다. 일 예로, 제1 절연막(INS1)과 제2 절연막(INS2)은 SiO2로 모두 구성될 수 있다. 다른 예로, 제1 절연막(INS1)과 제2 절연막(INS2)은 SiOX로 모두 구성될 수 있다.
제1 절연막(INS1)과 제2 절연막(INS2)은 서로 다른 물질로 구성될 수 있다. 예를 들어, 제1 절연막(INS1)은 SiO2로 구성되고, 제2 절연막(INS2)은 SiON 으로 구성될 수 있다.
한편, 제1 절연막(INS1)과 제2 절연막(INS2)은 산소를 포함하는 옥사이드 절연막으로 구성될 수 있다.
이와 같이, 제1 절연막(INS1)과 제2 절연막(INS2)이 옥사이드 절연막인 경우, 제2 절연막(INS2)의 산소 함량은 제1 절연막(INS1)의 산소 함량과 다를 수 있다. 예를 들어, 제2 절연막(INS2)의 산소 함량은 제1 절연막(INS1)의 산소 함량보다 높을 수 있다.
또 한편, 제1 절연막(INS1)과 제2 절연막(INS2)은 산소 이외의 물질을 공통으로 포함하는 절연막(예: SiNx)으로 구성될 수 있다. 이 경우, 제2 절연막(INS2)의 공통 물질 함량(예: N)은 제1 절연막(INS1)의 공통 물질 함량(예: N)과 다를 수 있다.
한편, 본 발명의 실시예들에 따른 AES (Advanced Etch Stopper) 구조의 트랜지스터(TR)의 액티브층(ACT)는 다양한 타입일 수 있다.
일 예로, 액티브층(ACT)은 비정질 실리콘(a-Si: amorphous Silicon) 반도체로 구성될 수 있다. 이러한 액티브층(ACT)을 포함하는 트랜지스터(TR)를 비정질 실리콘(a-Si) 트랜지스터라고 한다.
다른 예로, 액티브층(ACT)은 폴리-실리콘(Poly-Silicon) 반도체로 구성될 수 있다. 이러한 액티브층(ACT)을 포함하는 트랜지스터(TR)를 LTPS (Low-Temperature Polycrystalline Silicon) 트랜지스터라고 한다.
또 다른 예로, 액티브층(ACT)은 산화물(Oxide) 반도체로 구성될 수 있다. 이러한 액티브층(ACT)을 포함하는 트랜지스터(TR)를 옥사이드 트랜지스터라고 한다. 이 경우, 예를 들어, 산화물 반도체는 IGZO, IZO, ITZO 등의 N형 산화물 반도체일 수도 있고, CuOx, SnOx, NiOx 등의 P형 산화물 반도체일 수도 있다.
도 7 및 도 8을 참조하여, 도 6의 컨택 영역(CTA: Contact Area)와 채널 영역(CHA: Channel Area)을 설명한다. 단, 소스 전극(S) 및 드레인 전극(D) 상에 패시베이션층(PAS)이 배치된 것으로 가정한다.
도 7을 참조하면, 컨택 영역(CTA: Contact Area)은 소스 전극(S)과 액티브층(ACT)이 MIS (Metal Insulator Semiconductor) 컨택 원리에 의해 컨택하는 영역이고, 드레인 전극(D)과 액티브층(ACT)이 MIS (Metal Insulator Semiconductor) 컨택 원리에 의해 컨택하는 영역이다.
도 7을 참조하면, 소스 전극(S)과 액티브층(ACT)의 사이에 제2 절연막(INS2)가 배치된다. 드레인 전극(D)과 액티브층(ACT)의 사이에 제2 절연막(INS2)가 배치된다.
소스 전극(S)과 액티브층(ACT)은 사이에 제2 절연막(INS2)이 존재함에도 불구하고, 제2 절연막(INS2)은 MOCVD 또는 ALD 등의 박막 증착 공법을 통해 매우 얇게 형성되어 있기 때문에, MIS (Metal Insulator Semiconductor) 컨택 원리에 의해, 소스 전극(S)과 액티브층(ACT) 간의 컨택 저항이 낮아질 수 있다.
마찬 가지로, 드레인 전극(D)과 액티브층(ACT)은 사이에 제2 절연막(INS2)이 존재함에도 불구하고, 제2 절연막(INS2)은 매우 얇게 형성되어 있기 때문에, MIS 컨택 원리에 의해, 드레인 전극(D)과 액티브층(ACT) 간의 컨택 저항이 낮아질 수 있다.
도 8을 참조하면, 채널 영역(CHA)은 게이트 전극(GATE)에 턴-온 레벨의 게이트 전압이 인가된 경우, 액티브층(ACT)에 채널이 형성되는 영역으로서, 소스 전극(S) 및 드레인 전극(D)과 인접한 백 채널(Back Channel)과 소스 전극(S) 및 드레인 전극(D)과 먼 곳의 프런트 채널(Front Channel)을 포함할 수 있다.
도 9는 본 발명의 실시예들에 따른 AES 구조의 트랜지스터(TR)의 특성을 설명하기 위한 도면이고, 도 10은 본 발명의 실시예들에 따른 AES 구조의 트랜지스터(TR)의 동작(동작 원리)을 설명하기 위한 도면이다.
도 9를 참조하면, 전술한 바와 같이, 소스 전극(S) 및 드레인 전극(D)은 제2 절연막(INS2)에 의해 액티브층(ACT)가 이격 되어 있다.
이러한 구조는 패널 제작 공정 중에 액티브층(ACT)의 백 채널이 손상되는 것을 방지해줄 수 있다. 즉, 다시 말해, 패널 제작 공정 중 소스 전극(S) 및 드레인 전극(D)을 형성하기 위한 에칭 공정이 진행될 때, 액티브층(ACT) 상에 적층된 제2 절연막(INS2)에 의해, 액티브층(ACT)의 채널 영역(백 채널 영역)이 에칭 되지 않고 보호 될 수 있다. 즉, 제2 절연막(INS2)은 액티브층(ACT)의 채널 손상 방지를 위한 에치 스톱퍼(ES: Etch Stopper)의 역할을 한다.
한편, 전술한 바와 같이, 제2 절연막(INS2)은 일 예로, MOCVD 또는 ALD 등의 박막 증착 제어가 가능한 박막 증착 공법을 통해 형성되기 때문에, 매우 얇은 두께(T2)를 가질 수 있다.
제2 절연막(INS2)은 MOCVD 또는 ALD 등의 박막 증착 공법을 통해 형성되고, 제1 절연막(INS1)은 다른 증착 공법을 통해 형성되는 경우, 제2 절연막(INS2)의 두께(T2)는 제1 절연막(T1)보다 매우 얇을 수도 있다.
이와 같이, 소스/드레인 전극(S/D)과 액티브층(ACT) 사이에 위치하는 제2 절연막(INS2)이 매우 얇기 때문에, 제2 절연막(INS2)은 완전한 절연 성질을 갖는 것이 아니라, 소스/드레인 전극(S/D)과 액티브층(ACT) 간의 컨택 저항을 줄여줄 수 있다.
전술한 바와 같이, 제2 절연막(INS2)은 MOCVD 또는 ALD 등의 박막 증착 공법을 통해 형성되고, 제1 절연막(INS1)은 다른 증착 공법을 통해 형성되는 경우, 제2 절연막(INS2)의 두께(T2)는 제1 절연막(INS1)의 두께(T1)보다 작을 수 있다. 즉, 제2 절연막(INS2)는 얇은 절연막이다.
예를 들어, 제2 절연막(INS2)은 50Å 이하의 두께(T2)를 가질 수 있다. 경우에 따라서, 제2 절연막(INS2)은 10~20Å 범위에 속하는 두께(T2) 또는 10Å 이하의 두께(T2)를 가질 수도 있다. 후술할 제2 절연막(INS2)의 역할을 고려할 때, 제2 절연막(INS2)의 두께(T2)는 특정 조건(예: 산소함량) 별 임계 두께(예: 10, 20, 또는 50Å)를 초과하는 경우, 제2 절연막(INS2)는 소스/드레인 전극(S/D)과 액티브층(ACT) 간의 캐리어 전달 기능을 해주지 못할 수 있다. 이렇게 되면, 트랜지스터(TR)은 정상 동작을 하지 못할 수 있다.
한편, 제2 절연막(INS2)의 두께(T2)는 제2 절연막(INS2)의 산소 함량에 따라 달라질 수도 있다.
또한, 제2 절연막(INS2)의 두께(T2)는 제1 절연막(INS1) 및 제2 절연막(INS2) 간의 산소 함량 차이에 따라 달라질 수도 있다.
보다 구체적으로, 제2 절연막(INS2)의 산소 함량(A)이 제1 절연막(INS1)의 산소 함량(B)보다 많은 정도(A-B)가 클수록, 제2 절연막(INS2)을 두껍게 형성할 수 있다.
예를 들어, 제2 절연막(INS2)의 산소 함량이 제1 절연막(INS1)의 산소 함량보다 제1 레벨 수준 정도로 많은 경우에는, 제2 절연막(INS2)의 두께(T2)는 10~20Å의 두께(T2)로 설계될 수 있다. 제2 절연막(INS2)의 산소 함량이 제1 절연막(INS1)의 산소 함량보다 제1 레벨 수준 보다 높은 제2 레벨 수준(제1 레벨 수준보다 높은 수준으로서, 과산소 함량) 정도로 많은 경우에는, 제2 절연막(INS2)의 두께(T2)는 50Å의 두께(T2)로 설계될 수 있다.
도 10을 참조하면, AES 구조의 트랜지스터(TR)의 게이트 전극(G), 소스 전극(S) 및 드레인 전극(D) 각각에 게이트 전압(Vg), 소스 전압(Vs) 및 드레인 전압(Vd)이 인가될 수 있다.
아래에서, 트랜지스터(TR)가 턴-온 될 수 있는 전압 인가 조건에서, AES 구조의 트랜지스터(TR)의 동작 원리를 설명한다.
전술한 바와 같이, 제1 절연막(INS1)과 제2 절연막(INS2) 간에는 산소 함량 차이(또는 질소(N) 등의 공통물질 함량 차이)로 인해, 제1 절연막(INS1) 및/또는 제2 절연막(INS2)에 결함이 발생할 수 있다.
제2 절연막(INS2) 및 제1 절연막(INS1) 간의 산소 함량 차이(즉, 제2 절연막(INS2) 및 제1 절연막(INS1)의 공통 물질 함량 차이)가 있기 때문에, 즉, 제2 절연막(INS2)의 산소 함량이 제1 절연막(INS1)의 산소 함량보다 높기 때문에, 제2 절연막(INS2)에 결함이 유도 발생하고, 이로 인해, 소스 전극(S) 및 드레인 전극(D)에서 전자, 홀 등의 캐리어가 제2 절연막(INS2)에 트랩 될 수 있다.
제2 절연막(INS2)은 소정의 두께 임계 값 이하의 두께를 가질 수 있다. 여기서, 두께 임계 값은 10Å 내지 20Å 범위에 속하는 값일 수 있으며, 제2 절연막(INS2)가 과 산소 함량을 갖는 경우, 두께 임계 값은 50Å 또는 그 근방의 값일 수도 있다.
전술한 바와 같이, 제2 절연막(INS2)의 두께(T2)가 매우 얇기 때문에, 소스 전극(S) 및 드레인 전극(D)에서 제2 절연막(INS2)으로 트랩 된 전자, 홀 등의 캐리어는 액티브층(ACT)으로 전달될 수 있다. 따라서, 액티브층(ACT)에 채널이 형성되어 트랜지스터(TR)를 통해 전류가 도통될 수 있다.
제2 절연막(INS2)의 두께(T2)는, 소스 전극(S) 및 드레인 전극(D)에서 제2 절연막(INS2)으로 트랩 된 전자, 홀 등의 캐리어가 액티브층(ACT)으로 전달될 수 있도록 해주는 정도로 설계된 값일 수 있다.
전술한 바와 같이, 본 발명의 실시예들에 따른 AES 구조의 트랜지스터(TR)은 소스/ 드레인 전극(S/D)과 액티브층(ACT)가 제2 절연층(INS2)에 의해 이격된 구조임에도, (1) MOCVD 또는 ALD 등의 박막 증착 공법을 통해 제2 절연층(INS2)이 얇게 형성되는 조건과, (2) 제1 절연층(INS1)과 제2 절연층(INS2) 간의 공통 물질 함량 차이(예: 산소 함량 차이)로 인해 제2 절연층(INS2)에 결함이 유도되어 제2 절연층(INS2)에 캐리어(전자, 홀)가 트랩 되는 조건을 충족시키는 구조로 설계된 특징들로 인하여, 정상적인 동작을 할 수 있다.
전술한 바와 같이, 본 발명의 실시예들에 따른 AES 구조의 트랜지스터(TR)에서, 소스/ 드레인 전극(S/D)과 액티브층(ACT) 사이에 존재하는 제2 절연층(INS2)은 액티브층(ACT)의 백 채널 손상을 방지하는 에치 스톱퍼(ES)의 역할을 하면서도, 트랜지스터(TR)의 동작을 가능하게 하는 캐리어(전자, 홀)의 전달 매개체로서의 역할을 할 수 있다. 이러한 의미에서, 본 발명의 실시예들에 따른 트랜지스터(TR)는 AES (Advanced Etch Stopper) 구조를 갖는다고 한다.
본 발명의 실시예들에 따른 AES 구조의 트랜지스터(TR)는 바텀 게이트(Bottom Gate) 구조를 가질 수도 있고, 탑 게이트 (Top Gate) 구조를 가질 수도 있다.
본 발명의 실시예들에 따른 탑 게이트 구조를 갖는 AES 구조의 트랜지스터(TR')는, 바텀 게이트 구조를 갖는 AES 구조의 트랜지스터(TR)에 비해서, 게이트 전극(GATE)의 위치만 다를 뿐, 나머지 모든 특징들이나 구조와 동작 원리 등은 모두 동일하다.
아래에서는, 본 발명의 실시예들에 따른 AES 구조의 트랜지스터(TR)가 탑 게이트 구조를 갖는 경우, 바텀 게이트 구조와 차이가 나는 부분만을 설명한다.
도 11은 본 발명의 실시예들에 따른 탑 게이트 구조를 갖는 AES 구조의 트랜지스터(TR')를 나타낸 도면이다.
도 11을 참조하면, 본 발명의 실시예들에 따른 탑 게이트 구조를 갖는 AES 구조의 트랜지스터(TR')의 경우, 소스 전극(S)과 드레인 전극(D)을 덮으면서 배치되는 제3 절연막(ILD)이 배치될 수 있다. 제3 절연막(ILD) 상에 게이트 전극(GATE)이 배치될 수 있다.
도 3에 도시된 OLED 패널인 패널(PNL)의 액티브 영역(A/A)에서의 각 서브픽셀(SP) 내 구동 트랜지스터(DRT)를 제외한 스위칭 트랜지스터(O-SWT)와, 도 5에 도시된 OLED 패널 또는 LCD 패널 등의 패널(PNL)의 넌-액티브 영역(N/A)에서의 GIP 타입의 각 게이트 구동회로(GDC) 내 트랜지스터들(Tup, Tdown, CSC 내 트랜지스터들)은, 도 6 또는 도 11과 같은 트랜지스터(TR, TR')로 구현될 수 있다.
도 3에 도시된 OLED 패널인 패널(PNL)의 액티브 영역(A/A)에서의 각 서브픽셀(SP) 내 구동 트랜지스터(DRT)와, 도 4에 도시된 OLED 패널인 패널(PNL)의 액티브 영역(A/A)에서의 각 서브픽셀(SP) 내 스위칭 트랜지스터(L-SWT) 또한, 도 6 또는 도 11과 같은 트랜지스터(TR, TR')로 구현될 수 있다. 다만, 소스 전극(S) 또는 드레인 전극(D)이 픽셀 전극(PXL)과 연결되는 구조가 더 포함될 수 있다. 아래에서, 이러한 픽셀 전극(PXL)의 연결 구조에 대하여 설명한다. 단, 아래에서는, 설명의 편의를 위하여, 드레인 전극(D)이 픽셀 전극(PXL)과 연결되는 것을 예로 든다. 하지만, 회로 설계에 따라서, 소스 전극(S)이 픽셀 전극(PXL)과 연결될 수도 있다.
도 12는 본 발명의 실시예들에 따른 AES 구조의 트랜지스터(TR)가 서브픽셀(SP) 내 배치된 경우, 픽셀 전극(PXL)과 연결된 AES 구조의 트랜지스터(TR)를 나타낸 도면이다.
도 12를 참조하면, 액티브 영역(A/A)에서 서브픽셀(SP) 내에 배치되는 바텀 게이트 구조를 갖는 AES 구조의 트랜지스터(TR) 중에는 드레인 전극(D)이 픽셀 전극(PXL)과 전기적으로 연결되어야 하는 트랜지스터(DRT, L-SWT)가 존재할 수 있다.
도 12를 참조하면, 이러한 트랜지스터(TR)의 소스 전극(S)과 드레인 전극(D)을 덮으면서 패시베이션 층(PAS)이 배치될 수 있다.
그리고, 패시베이션 층(PAS) 상에 픽셀 전극(PXL)이 위치할 수 있으며, 픽셀 전극(PXL)은 패시베이션 층(PAS)의 홀을 통해 소스 전극(S) 또는 드레인 전극(D)과 전기적으로 연결될 수 있다.
한편, 패널(PNL)이 OLED 패널인 경우, 도 3에 도시된 바와 같이, 픽셀 전극(PXL)과 전기적으로 연결되어야 하는 트랜지스터(TR)은 구동 트랜지스터(DRT)이므로, 게이트 전극(GATE)에는 데이터 전압이 인가될 수 있다.
또 한편, 패널(PNL)이 LCD 패널인 경우, 도 4에 도시된 바와 같이, 픽셀 전극(PXL)과 전기적으로 연결되어야 하는 트랜지스터(TR)은 데이터 라인(DL)과 픽셀 전극(PXL) 사이에 전기적으로 연결되는 스위칭 트랜지스터(L-SWT)이므로, 픽셀 전극(PXL)에는 데이터 전압이 인가될 수 있다.
도 13은 본 발명의 실시예들에 따른 AES 구조의 트랜지스터(TR)가 서브픽셀(SP) 내 배치된 경우, 패널(PNL)의 공정 플로우를 나타낸 도면이다.
도 13을 참조하면, 본 발명의 실시예들에 따른 AES 구조의 트랜지스터(TR)가 형성된 패널(PNL)을 제작하는 공정 시, 제1 절연막(INS1) 및 제2 절연막(INS2)은 마스크 공정 없이 전면 증착 된다.
따라서, 패널 제작 공정 시, 게이트 전극(GATE), 액티브층(ACT), 소스/드레인 전극(S/D), 페시베이션층(PAS), 픽셀 전극(PXL)을 순서대로 형성(패터닝) 하기 위한 5개의 마스크 공정이 필요하다.
도 14는 본 발명의 실시예들에 따른 탑 게이트 구조를 갖는 AES 구조의 트랜지스터(TR')가 서브픽셀(SP) 내 배치된 경우, 픽셀 전극(PXL)과 연결된 AES 구조의 트랜지스터(TR')를 나타낸 도면이다.
도 14를 참조하면, 액티브 영역(A/A)에서 서브픽셀(SP) 내에 배치되는 탑 게이트 구조를 갖는 AES 구조의 트랜지스터(TR') 중에는 드레인 전극(D)이 픽셀 전극(PXL)과 전기적으로 연결되어야 하는 트랜지스터(DRT, L-SWT)가 존재할 수 있다.
도 14를 참조하면, 이러한 트랜지스터(TR')의 게이트 전극(GATE)을 덮으면서 패시베이션 층(PAS)이 배치될 수 있다. 패시베이션 층(PAS) 상에 픽셀 전극(PXL)이 위치할 수 있다. 픽셀 전극(PXL)은 패시베이션 층(PAS)과 제3 절연막(ILD)의 홀을 통해 소스 전극(S) 또는 드레인 전극(D)과 전기적으로 연결될 수 있다.
도 15는 본 발명의 실시예들에 따른 AES 구조의 트랜지스터(TR)를 BCE 구조의 트랜지스터 및 ES 구조의 트랜지스터)와 비교 설명하기 위한 도면이다.
우선, 도 15를 참조하여, 본 발명의 실시예들에 따른 AES 구조의 트랜지스터(TR)와 비교 대상이 되는 BCE 구조의 트랜지스터 및 ES 구조의 트랜지스터를 간략하게 설명한다. 단, 바텀 게이트 구조를 기준으로 비교한다.
도 15를 참조하면, BCE 구조의 트랜지스터는 게이트 전극(GATE), 소스/드레인 전극(S/D) 및 액티브층(ACT) 등을 포함할 수 있다.
게이트 전극(GATE)은 기판(SUB) 상에 위치한다. 게이트 절연막에 해당하는 제1 절연막(INS1)이 기판(SUB) 상에 배치되되 게이트 전극(GATE)을 덮으면서 배치된다.
액티브층(ACT)은 제1 절연막(INS1) 상에 위치한다.
소스/드레인 전극(S/D)은 액티브층(ACT) 상에 위치한다.
보다 구체적으로, 소스/드레인 전극(S/D)은 서로 이격될 수 있다. 소스/드레인 전극(S/D) 중 소스 전극은 액티브층(ACT)의 일단과 바로 컨택되거나 다른 연결패턴을 통해 컨택될 수도 있다. 마찬가지로, 소스/드레인 전극(S/D) 중 드레인 전극은 액티브층(ACT)의 타단과 바로 컨택되거나 다른 연결패턴을 통해 컨택될 수도 있다.
소스/드레인 전극(S/D) 상에 패시베이션층(PAS)이 배치된다. 패시베이션층(PAS) 상에 픽셀전극(PXL)이 위치하는데, 이러한 픽셀전극(PXL)은 패시베이션층(PAS)의 홀을 통해 소스/드레인 전극(S/D) 중 소스 전극 또는 드레인 전극과 바로 컨택되거나 다른 연결패턴을 통해 컨택될 수 있다.
BCE 구조의 트랜지스터를 포함하는 패널 제작 공정 시, 게이트 전극(GATE), 액티브층(ACT), 소스/드레인 전극(S/D), 페시베이션층(PAS), 픽셀전극(PXL)를 순서대로 형성(패터닝) 하기 위한 5개의 마스크 공정이 필요하다.
BCE 구조는 짧은 채널(Short Channel) 구현이 용이하고 소형의 트랜지스터를 제작하기에 유리하다. 또한, BCE 구조는 게이트 전극(GATE)과 소스/드레인 전극(S/D) 사이의 기생 캐패시턴스(Cgs, Cgd)가 작은 이점이 있다.
하지만, BCE 구조는, 소스/드레인 전극(S/D)을 형성하기 위한 에칭 공정 시 액티브층(ACT)의 채널영역(백 채널 영역)이 에칭 되어, 백 채널의 손상이 발생할 가능성이 있다. 이에 따라, 본 발명의 실시예들에 따른 제1 타입의 트랜지스터(100)는 문턱전압, 이동도 및 신뢰성 등의 소자 성능이 저하될 가능성이 있다.
정리하면, BCE 구조는, 백 채널 손상 및 소자 성능 면에서는 단점이 있지만, 마스크 공정 횟수를 줄일 수 있어 공정이 용이하고, 짧은 채널 구현 및 소형 트랜지스터 구현이 용이한 이점이 있다.
도 15를 참조하면, ES (Etch Stopper) 구조를 갖는 트랜지스터는, 게이트 전극(GATE), 소스/드레인 전극(S/D) 및 액티브층(ACT)과, 에지 스톱퍼(ES) 등을 포함할 수 있다.
게이트 전극(GATE)은 기판(SUB) 상에 위치한다. 제1 절연막(INS1)이 기판(SUB) 상에 배치되되 게이트 전극(GATE)을 덮으면서 배치된다.
액티브층(ACT)은 제1 절연막(INS1) 상에 위치한다.
에지 스톱퍼(ES)는 액티브층(ACT)을 덮으면서 제1 절연막(INS1) 상에 배치된다.
소스/드레인 전극(S/D)은 에지 스톱퍼(ES) 상에 위치하되, 에지 스톱퍼(ES)의 홀을 통해, 액티브층(ACT)과 바로 컨택되거나 연결패턴을 통해 컨택될 수 있다.
보다 구체적으로, 소스/드레인 전극(S/D)은 서로 이격될 수 있다. 소스/드레인 전극(S/D) 중 소스 전극은 에지 스톱퍼(ES)의 제1 홀을 통해 액티브층(ACT)의 일단과 바로 컨택되거나 다른 연결패턴을 통해 컨택될 수도 있다. 마찬가지로, 소스/드레인 전극(S/D) 중 드레인 전극은 에지 스톱퍼(ES)의 제2 홀을 통해 액티브층(ACT)의 타단과 바로 컨택되거나 다른 연결패턴을 통해 컨택될 수도 있다.
소스/드레인 전극(S/D) 상에 패시베이션층(PAS)이 배치된다. 패시베이션층(PAS) 상에 픽셀전극(PXL)이 위치하는데, 이러한 픽셀전극(PXL)은 패시베이션층(PAS)의 홀을 통해 소스/드레인 전극(S/D) 중 소스 전극 또는 드레인 전극과 바로 컨택되거나 다른 연결패턴을 통해 컨택될 수 있다.
전술한 ES 구조에 따르면, 액티브층(ACT) 상에 에치 스톱퍼(ES)를 형성함으로써, 소스/드레인 전극(S/D)을 형성하기 위한 에칭 공정 시 액티브층(ACT)의 채널 영역(백 채널 영역)이 에칭 되는 것이 방지될 수 있다.
이에 따라, ES 구조는 문턱전압, 이동도 및 신뢰성 등의 트랜지스터의 성능이 상대적으로 우수할 수 있다.
하지만, ES 구조를 갖는 트랜지스터를 포함하는 패널 제작 공정 시, 게이트 전극(GATE), 액티브층(ACT), 에지 스톱퍼(ES), 소스/드레인 전극(S/D), 페시베이션층(PAS), 픽셀 전극(PXL)를 순서대로 형성(패터닝) 하기 위한 6개의 마스크 공정이 필요하다. 즉, ES 구조는 BCE 구조에 비해, 에지 스톱퍼(ES)의 형성을 위한 마스크 공정이 추가로 더 필요할 수 있다.
또한, ES 구조는 에지 스톱퍼(ES)와 소스/드레인 전극(S/D)의 중첩으로 인해 트랜지스터의 사이즈가 커질 수 있다.
또한, ES 구조 의 경우, 에지 스톱퍼(ES) 상의 소스/드레인 전극(S/D)은 에지 스톱퍼(ES)의 홀을 통해 액티브층(ACT)과 컨택 된다. 따라서, 소스/드레인 전극(S/D)은 에지 스톱퍼(ES)의 홀의 크기만큼을 더 고려하여 넓게 형성되어야 한다. 즉, 에지 스톱퍼(ES)의 홀을 통해 소스/드레인 전극(S/D)과 액티브층(ACT)가 컨택 되어야 하기 때문에, 에지 스톱퍼(ES)의 홀의 입구 폭만큼 소스/드레인 전극(S/D)의 면적이 커질 수밖에 없다. 따라서, 게이트 전극(GATE)과 소스/드레인 전극(S/D) 사이의 기생 캐패시턴스(Cgs, Cgd)가 커질 수 있는 단점이 있다.
정리하면, ES 구조는 짧은 채널(Short Channel) 구현과 소형 트랜지스터 구현이 어렵고, 마스크 공정이 많아지는 단점이 있지만, 백 채널 손상에서 자유롭고 소자 성능 면에서는 우수한 이점이 있다.
이에 비해, 이상에서 설명한 본 발명의 실시예들에 따른 AES (Advanced ES) 구조는, MOCVD 또는 ALD 공법을 통해 액티브층(ACT)과 소스/드레인 전극(S/D) 사이에 제2 절연막(INS2)이 형성되는 구조이기 때문에, 액티브층(ACT)과 소스/드레인 전극(S/D)은 제2 절연막(INS2)에 의해 물리적으로 이격된 구조를 갖는다.
여기서, MOCVD 또는 ALD 공법은 우수한 스텝 커버리지(Step Coverage) 특성을 갖는 박막을 형성할 수 있고, 다른 일반적인 증착법에 비해 두께 균일도 및 조성 균일도가 더 우수하고, 더욱 고밀도의 박막을 형성할 수 있는 증착법이다.
본 발명의 실시예들에 따른 AES 구조의 트랜지스터(TR)을 포함하는 패널(PNL)을 제작할 때, 에지 스톱퍼(ES) 구성을 형성할 필요가 없기 때문에, 마스크 공정 횟수를 줄일 수 있다.
또한, 본 발명의 실시예들에 따른 AES 구조는, 에지 스톱퍼(ES) 구성을 형성하지 않고도, 독특한 특징을 갖도록 형성된 제2 절연막(INS2)을 통해 액티브층(ACT)과 소스/드레인 전극(S/D)을 이격 시키기 때문에, 백 채널 손상에서도 자유롭고, 우수한 트랜지스터 성능 (문턱전압, 이동도, 신뢰성 등)을 얻을 수 있다.
여기서, 제2 절연막(INS2)의 독특한 특징은 좋은 스텝 커버리지, 얇은 두께, 제1 절연막(INS1)과의 공통물질 함량 차이(예: 산소함량차이) 등을 포함할 수 있다.
또한, 본 발명의 실시예들에 따른 AES 구조는, 제2 절연막(INS2)의 구조적인 특징(두께가 얇고, 스텝 커버리지가 좋으며, 산소 함량이 높은 특징)을 활용하여 채널을 형성하기 때문에 짧은 채널(Short Channel) 구현 및 소형 트랜지스터 구현이 용이하다.
또한, 본 발명의 실시예들에 따른 AES 구조의 경우, 소스/드레인 전극(S/D)과 액티브층(ACT)이 에지 스톱퍼(ES)의 홀을 통해 컨택할 필요가 없고, 소스/드레인 전극(S/D)과 액티브층(ACT)은 물리적으로 떨어져 있어도 되는 구조이기 때문에, ES 구조에서처럼 에지 스톱퍼(ES)의 홀의 크기(입구 폭)를 고려하여 소스/드레인 전극(S/D)을 큰 면적으로 형성할 필요가 없다. 따라서, 소스/드레인 전극(S/D)과 게이트 전극(GATE) 간의 기생 캐패시턴스(Cgs, Cgd)가 작아질 수 있다. 이로 인해, AES 구조의 경우, 트랜지스터 신뢰성이 높아질 수 있다.
즉, 본 발명의 실시예들에 따른 AES (Advanced ES) 구조는 제2 절연막(INS2)의 구조적인 특징(두께, 제1 절연막(INS1)과의 공통물질 함량 차이 등)으로 인해, 전술한 BCE 구조와 ES 구조 각각이 갖는 장점을 모두 얻을 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (21)

  1. 패널; 및
    상기 패널을 구동하기 위한 구동회로를 포함하고,
    상기 패널에 배치되는 트랜지스터는,
    기판 상의 제1 절연막;
    상기 제1 절연막 상에 배치된 액티브층;
    상기 액티브층을 덮으면서 상기 액티브층과 상기 제1 절연막 상에 배치되며, 상기 제1 절연막의 두께보다 작은 두께를 갖는 제2 절연막;
    상기 제2 절연막 상에 배치되어 상기 액티브층과 이격되고, 상기 액티브층의 일단과 중첩되는 소스 전극; 및
    상기 제2 절연막 상에 배치되어 상기 액티브층과 이격되고, 상기 액티브층의 타단과 중첩되는 드레인 전극을 포함하는 전자장치.
  2. 제1항에 있어서,
    상기 기판과 상기 제1 절연막 사이에 게이트 전극이 위치하는 전자장치.
  3. 제1항에 있어서,
    상기 트랜지스터가 액티브 영역 내 배치되는 경우,
    상기 소스 전극과 상기 드레인 전극을 덮으면서 패시베이션 층이 배치되고,
    상기 패시베이션 층 상에 픽셀 전극이 위치하며,
    상기 픽셀 전극은 상기 패시베이션 층의 홀을 통해 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되는 전자장치.
  4. 제3항에 있어서,
    상기 게이트 전극에 데이터 전압이 인가되는 전자장치.
  5. 제3항에 있어서,
    상기 픽셀 전극에 데이터 전압이 인가되는 전자장치.
  6. 제1항에 있어서,
    상기 액티브층은 비정질 실리콘 반도체로 구성되는 전자장치.
  7. 제1항에 있어서,
    상기 액티브층은 폴리-실리콘 반도체로 구성되는 전자장치.
  8. 제1항에 있어서,
    상기 액티브층은 산화물 반도체로 구성되는 전자장치.
  9. 제1항에 있어서,
    상기 제1 절연막과 상기 제2 절연막은 서로 동일한 물질로 구성된 전자장치.
  10. 제1항에 있어서,
    상기 제1 절연막과 상기 제2 절연막은 서로 다른 물질로 구성된 전자장치.
  11. 제1항에 있어서,
    상기 제1 절연막과 상기 제2 절연막은 옥사이드 절연막으로 구성되고,
    상기 제2 절연막의 산소 함량은 상기 제1 절연막의 산소 함량보다 높은 전자장치.
  12. 제1항에 있어서,
    상기 제2 절연막은 50 Å 이하의 두께를 갖는 전자장치.
  13. 제1항에 있어서,
    상기 제2 절연막은 상기 제1 절연막에 비해 작은 두께 편차를 갖는 전자장치.
  14. 제1항에 있어서,
    상기 제2 절연막은 상기 제1 절연막에 비해 높은 밀도를 갖는 전자장치.
  15. 제1항에 있어서,
    상기 제2 절연막은 상기 액티브 영역의 외곽 영역인 넌-액티브 영역까지 확장되어 배치되는 전자장치.
  16. 제1항에 있어서,
    상기 트랜지스터는 상기 패널의 액티브 영역 내 다수의 서브픽셀 각각의 영역에 배치되는 전자장치.
  17. 제1항에 있어서,
    상기 트랜지스터는 상기 패널의 액티브 영역의 외곽 영역인 넌-액티브 영역에 배치된 게이트 구동회로에 포함되는 전자장치.
  18. 제1항에 있어서,
    상기 소스 전극과 상기 드레인 전극을 덮으면서 배치되는 제3 절연막이 배치되고,
    상기 제3 절연막 상에 게이트 전극이 배치되는 전자장치.
  19. 제1항에 있어서,
    상기 트랜지스터가 액티브 영역 내 배치되는 경우,
    상기 게이트 전극을 덮으면서 패시베이션 층이 배치되고,
    상기 패시베이션 층 상에 픽셀 전극이 위치하며,
    상기 픽셀 전극은 상기 패시베이션 층과 상기 제3 절연막의 홀을 통해 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되는 전자장치.
  20. 기판 상의 제1 절연막;
    상기 제1 절연막 상에 배치된 액티브층;
    상기 액티브층을 덮으면서 상기 액티브층과 상기 제1 절연막 상에 배치되며, 상기 제1 절연막의 두께보다 작은 두께를 갖는 제2 절연막;
    상기 제2 절연막 상에 배치되어 상기 액티브층과 이격되고, 상기 액티브층의 일단과 중첩되는 소스 전극; 및
    상기 제2 절연막 상에 배치되어 상기 액티브층과 이격되고, 상기 액티브층의 타단과 중첩되는 드레인 전극을 포함하는 트랜지스터.
  21. 제20항에 있어서,
    상기 제1 절연막과 상기 제2 절연막은 공통 물질을 포함하고,
    상기 제2 절연막은 상기 제1 절연막에 비해 높은 공통 물질 함량을 갖는 물질로 구성되는 트랜지스터.
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JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
TWI451575B (zh) * 2012-02-16 2014-09-01 E Ink Holdings Inc 薄膜電晶體
KR20140087693A (ko) * 2012-12-31 2014-07-09 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
KR102221842B1 (ko) * 2014-04-08 2021-03-03 삼성디스플레이 주식회사 센서 기판, 이의 제조 방법 및 이를 갖는 표시장치
KR102453950B1 (ko) * 2015-09-30 2022-10-17 엘지디스플레이 주식회사 표시장치와 그 구동 방법
FR3044824B1 (fr) * 2015-12-08 2018-05-04 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor sbfet ameliore et procede de fabrication correspondant
US9997606B2 (en) * 2016-09-30 2018-06-12 International Business Machines Corporation Fully depleted SOI device for reducing parasitic back gate capacitance

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