KR102486147B1 - 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치 - Google Patents

박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치 Download PDF

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Abstract

본 발명의 실시예들은 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것으로서, 더욱 상세하게는, 기판 상에 절연막, 절연패턴, 액티브층, 게이트 절연막, 게이트 전극, 층간 절연막, 소스 전극 및 드레인 전극이 배치되고, 절연 패턴은 액티브층의 제1 영역 및 제2 영역 중 하나의 영역과 중첩되면서 채널 영역의 일부와 중첩되고, 절연 패턴이 채널 영역과 중첩된 영역의 결정립도는 절연 패턴이 상기 채널 영역과 미 중첩된 결정립도보다 작을 수 있다. 이를 통해, 트랜지스터가 오프된 상태에서도 오프 전류가 흐르는 것을 방지할 수 있다.

Description

박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 발명의 실시예들은 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 전자장치에 대한 요구가 다양한 형태로 증가하고 있다. 이러한 전자장치는 데이터 라인들과 게이트 라인들이 배치된 패널과, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함할 수 있다.
이러한 전자장치의 핵심 구성인 패널은 구동을 위하여 수많은 트랜지스터들이 다양한 기능으로 배치될 수 있다.
이로 인해, 패널 제작 공정은 복잡해지고 어려워질 수밖에 없다. 이에 따라, 공정 편의성을 추구하다 보면, 트랜지스터의 소자 성능이 떨어지는 문제점이 발생할 수 있다.
또한, 높은 해상도 등의 전자장치의 우수한 특성을 구현하기 위해서는 트랜지스터의 집적도가 높아져야 한다. 그러나, 공정 및 설계 등의 문제로 트랜지스터의 크기를 무한정 줄일 수 없으므로, 트랜지스터의 특성을 떨어트리지 않으면서, 높은 해상도를 갖는 전자장치를 제공할 수 있는 구조를 갖는 트랜지스터를 제공할 필요가 있다.
본 발명의 실시예들의 목적은, 짧은 채널(Short Channel) 구현 및 집적화가 가능한 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
본 발명의 실시예들의 다른 목적은, 오프(Off) 상태의 트랜지스터의 오프 전류(Off Current)를 저감할 수 있는 구조를 갖는 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
본 발명의 실시예들의 또 다른 목적은, 초 고해상도를 갖는 전자장치를 제공할 수 있는 구조를 갖는 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
본 발명의 실시예들은, 패널과, 패널을 구동하기 위한 구동회로를 포함하는 전자장치를 제공할 수 있다.
이러한 전자장치에서, 패널에 배치된 트랜지스터는, 기판 상에 배치된 절연막, 절연막 상에 배치된 절연 패턴, 절연막 및 절연 패턴 상에 배치되고, 제1 영역, 제2 영역 및 상기 제1 영역과 제2 영역 사이에 배치된 채널 영역을 포함하는 액티브층, 액티브층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치된 게이트 전극, 게이트 전극 상에 배치된 층간 절연막 및 층간 절연막 상에 배치되고 액티브층의 제1 영역과 전기적으로 연결된 소스 전극, 층간 절연막 상에 배치되되, 소스 전극과 이격되고 액티브층의 제2 영역과 전기적으로 연결된 드레인 전극을 포함하고, 절연 패턴은 액티브층의 제1 영역 및 제2 영역 중 하나의 영역과 중첩되면서 채널 영역의 일부와 중첩되고, 절연 패턴이 채널 영역과 중첩된 영역의 결정립도는 절연 패턴이 채널 영역과 미 중첩된 결정립도보다 작을 수 있다.
절연 패턴의 열전도율은 절연막의 열전도율보다 높을 수 있다.
액티브층은 폴리 실리콘 반도체일 수 있다.
채널 영역은 액티브층의 제2 영역에서 연장되는 제1 부분 및 제1 부분에서 연장된 제2 부분을 포함하고, 절연 패턴은 액티브층의 제2 영역과 채널 영역의 제1 부분과 중첩될 수 있다.
채널 영역의 제1 부분의 두께는 제2 부분의 두께보다 얇을 수 있다.
채널 영역의 제2 부분의 두께는 채널 영역의 제1 부분의 두께와 절연 패턴의 두께의 합과 서로 대응될 수 있다.
채널 영역의 제1 부분의 전하 이동도는 제2 부분의 전하 이동도보다 낮을 수 있다.
액티브층의 제1 영역의 결정립도와 제2 영역의 결정립도는 서로 상이할 수 있다.
절연 패턴이 채널 영역과 중첩된 영역의 길이는, 채널 영역의 길이의 20%이내일 수 있다.
절연 패턴의 두께는 채널 영역이 절연 패턴과 미 중첩된 영역의 두께보다 얇을 수 있다.
채널 영역에서, 절연 패턴과 미 중첩된 영역의 두께에 대한 절연 패턴의 두께의 비는 0.4:1 내지 0.6:1일 수 있다.
절연 패턴은 제1 및 제2 절연 패턴을 포함하고, 제1 절연 패턴은 액티브층의 제2 영역 및 채널 영역의 일부와 중첩되고, 제2 절연 패턴은 액티브층의 제1 영역 및 채널 영역의 일부와 중첩되되, 제1 절연 패턴과 이격될 수 있다.
채널 영역에서, 제1 또는 제2 절연 패턴과 미 중첩된 영역의 결정립도는 제1 또는 제2 절연 패턴과 중첩되는 영역의 결정립도보다 클 수 있다.
본 발명의 실시예들에 의하면, 짧은 채널 구현 및 집적화가 가능한 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 오프(Off) 상태의 트랜지스터의 오프 전류를 저감할 수 있는 구조를 갖는 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 초 고해상도를 갖는 전자장치를 제공할 수 있는 구조를 갖는 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 패널이 OLED (Organic Light Emitting Diode) 패널인 경우, 제3 타입의 트랜지스터를 포함하는 서브픽셀을 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 패널이 LCD (Liquid Crystal Display) 패널인 경우, 제3 타입의 트랜지스터를 포함하는 서브픽셀을 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 패널에 내장된 게이트 구동회로를 개략적으로 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 트랜지스터(TR)를 나타낸 도면이다.
도 7 내지 도 9는 본 발명의 실시예에 따른 절연 패턴 및 액티브층을 형성하는 과정을 간략히 도시한 도면이다.
도 10은 도 6의 X 영역을 확대한 도면이다.
도 11은 비교예에 따른 트랜지스터의 오프 전류 특성과 본 발명의 실시예에 따른 트랜지스터의 오프 전류 특성을 도시한 그래프이다.
도 12는 본 발명의 실시예에 따른 트랜지스터가 서브픽셀 내 배치된 경우, 픽셀 전극과 연결된 구조의 트랜지스터를 도시한 도면이다.
도 13은 본 발명의 다른 실시예에 따른 트랜지스터를 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 표시장치뿐만 아니라, 트랜지스터를 포함하기만 하면, 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다.
본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다.
패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자장치에서, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현될 수 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 다수의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.
데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는, 소스 측 회로필름(SF) 상에 실장 될 수 있다.
소스 측 회로필름(SF)의 일 측은 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 부 (패드들의 집합체)와 전기적으로 연결될 수 있다.
소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.
전자장치는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 측이 연결될 수 있다.
즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 패널(PNL)의 넌-액티브 영역(N/A)과 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.
또한, 컨트롤 인쇄회로기판(CPCB)에는, 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.
소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)에 포함된 다수의 게이트 구동회로(GDC)는 패널(PNL)의 넌-액티브 영역(N/A) 상에 직접 형성될 수 있다.
다수의 게이트 구동회로(GDC) 각각은 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔신호(SCAN)를 출력할 수 있다.
패널(PNL) 상에 배치된 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.
넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동회로(GDC)에 가장 인접하게 배치된 소스 측 회로필름(SF)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 3을 참조하면, OLED 패널인 패널(PNL)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다.
도 3의 회로 예시에 따르면, 유기발광다이오드(OLED)의 애노드 전극(픽셀전극이라고도 함)은 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 유기발광다이오드(OLED)의 캐소드 전극(공통전극이라고도 함)에는 기저전압(EVSS)이 인가될 수 있다.
여기서, 기저전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압보다 높거나 낮은 전압일 수 있다. 또한, 기저전압(EVSS)은 구동상태에 따라 가변될 수 있다. 예를 들어, 영상 구동 시 기저전압(EVSS)과 센싱 구동 시 기저전압(EVSS)은 서로 다르게 설정될 수 있다.
구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다.
구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드일 수 있으며, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있으며, 유기발광다이오드(OLED)의 애노드 전극(또는 캐소드 전극)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있으며, 구동전압(EVDD)이 인가될 수 있고, 구동전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 (또는 정해진 시간) 동안 유지해줄 수 있다.
스위칭 트랜지스터(O-SWT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 게이트 노드는 해당 게이트 라인과 전기적으로 연결되어 스캔신호(SCAN)를 인가 받을 수 있다.
스위칭 트랜지스터(O-SWT)는 해당 게이트 라인을 통해 스캔신호(SCAN)를 게이트 노드로 인가 받아 온-오프가 제어될 수 있다.
이러한 스위칭 트랜지스터(O-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
한편, 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
도 3에 예시된 각 서브픽셀 구조는 2T(Transistor) 1C (Capacitor) 구조로서, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 4는 본 발명의 실시예들에 따른 패널(PNL)이 LCD (Liquid Crystal Display) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 4를 참조하면, LCD 패널인 패널(PNL)에서의 각 서브픽셀(SP)은 픽셀전극(PXL) 및 스위칭 트랜지스터(L-SWT) 등을 포함할 수 있다.
스위칭 트랜지스터(L-SWT)는, 스캔신호(SCAN)에 의해 제어되며, 데이터 라인(DL)과 픽셀전극(PXL) 사이에 전기적으로 연결될 수 있다.
스위칭 트랜지스터(L-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 픽셀전극(PXL)에 전달해준다. 데이터전압(Vdata)이 인가된 픽셀전극(PXL)은 공통전압이 인가되는 공통전극(COM)과 전계를 형성할 수 있다. 즉, 픽셀전극(PXL)과 공통전극(COM) 사이에 캐패시터 (스토리지 캐패시터)가 형성될 수 있다.
도 5는 본 발명의 실시예들에 따른 패널(PNL)에 배치된 게이트 구동회로(GDC)를 개략적으로 나타낸 도면이다.
도 5를 참조하면, 각 게이트 구동회로(GDC)는 풀-업 트랜지스터(Tup), 풀-다운 트랜지스터(Tdown) 및 제어 스위치 회로(CSC) 등을 포함할 수 있다.
제어 스위치 회로(CSC)는 풀-업 트랜지스터(Tup)의 게이트 노드에 해당하는 Q 노드의 전압과, 풀-다운 트랜지스터(Tdown)의 게이트 노드에 해당하는 QB 노드의 전압을 제어하는 회로로서, 여러 개의 스위치(트랜지스터)를 포함할 수 있다.
풀-업 트랜지스터(Tup)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제1 레벨 전압(예: 하이 레벨 전압(VGH))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-다운 트랜지스터(Tdown)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제2 레벨 전압(예: 로우 레벨 전압(VGL))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown)는 서로 다른 타이밍에 턴-온 될 수 있다.
풀-업 트랜지스터(Tup)는, 클럭신호(CLK)가 인가되는 클럭신호 인가 노드(Nclk)와 게이트 라인(GL)에 전기적으로 연결된 게이트 신호 출력 노드(Nout) 사이에 전기적으로 연결되고, Q 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-업 트랜지스터(Tup)의 게이트 노드는 Q 노드에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 드레인 노드 또는 소스 노드는 클럭신호 인가 노드(Nclk)에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 소스 노드 또는 드레인 노드는 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-업 트랜지스터(Tup)는, Q 노드의 전압에 의해 턴 온 되어, 클럭신호(CLK)의 하이 레벨 구간에서의 하이 레벨 전압(VGH)을 갖는 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다.
게이트 신호 출력 노드(Nout)에 출력된 하이 레벨 전압(VGH)의 게이트 신호(Vgate)는 해당 게이트 라인(GL)에 공급된다.
풀-다운 트랜지스터(Tdown)는, 게이트 신호 출력 노드(Nout)와 기저 전압 노드(Nvss) 사이에 전기적으로 연결되고, QB 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-다운 트랜지스터(Tdown)의 게이트 노드는, QB 노드에 전기적으로 연결된다. 풀-다운 트랜지스터(Tdown)의 드레인 노드 또는 소스 노드는 기저 전압 노드(Nvss)에 전기적으로 연결되어 정 전압에 해당하는 기저 전압(VSS)을 인가받는다. 풀-다운 트랜지스터(Tdown)의 소스 노드 또는 드레인 노드는, 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-다운 트랜지스터(Tdown)는, QB 노드의 전압에 의해 턴 온 되어, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다. 이에 따라, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는 게이트 신호 출력 노드(Nout)를 통해 해당 게이트 라인(GL)으로 공급될 수 있다. 여기서, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는, 일 예로, 기저 전압(VSS)일 수 있다.
한편, 제어 스위치 회로(CSC)는, 둘 이상의 트랜지스터 등으로 구성될 수 있으며, Q 노드, QB 노드, 세트 노드(S, 스타트 노드라고도 함), 리셋 노드(R) 등의 주요 노드가 있다. 경우에 따라서, 제어 스위치 회로(CSC)는 구동전압(VDD) 등의 각종 전압이 입력되는 입력 노드 등이 더 있을 수 있다.
제어 스위치 회로(CSC)에서, Q 노드는 풀-업 트랜지스터(Tup)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, QB 노드는 풀-다운 트랜지스터(Tdown)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, 세트 노드(S)는 해당 게이트 구동회로(GDC)의 게이트 구동의 시작을 지시하기 위한 세트 신호(SET)를 인가 받는다.
여기서, 세트 노드(S)에 인가되는 세트 신호(SET)는 게이트 드라이버(GDR)의 외부에서 입력되는 스타트 신호(VST)일 수도 있고, 현재의 게이트 구동회로(GD)보다 앞선 이전 스테이지(stage)의 게이트 구동 회로(GDC)에서 출력된 게이트 신호(Vgate)가 피드백 된 신호(캐리 신호)일 수도 있다.
제어 스위치 회로(CSC)에서 리셋 노드(R)에 인가되는 리셋 신호(RST)는 모든 스테이지의 게이트 구동회로들(GDC)을 동시에 초기화하기 위한 리셋 신호일 수도 있고, 다른 스테이지(이전 또는 이후 스테이지)로부터 입력된 캐리 신호일 수 있다.
제어 스위치 회로(CSC)는 세트 신호(SET)에 응답하여 Q 노드를 충전하고, 리셋 신호(RST)에 응답하여 Q 노드를 방전한다. 제어 스위치 회로(CSC)는 Q 노드와 QB 노드 각각을 서로 다른 타이밍에 충전 또는 방전시키기 위하여 인버터 회로를 포함할 수 있다.
도 3에 도시된 바와 같이, OLED 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각에는 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT)가 배치될 수 있다.
도 4에 도시된 바와 같이, LCD 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각에는 스위칭 트랜지스터(L-SWT)가 배치될 수 있다.
이와 같이, OLED 패널 또는 LCD 패널 등일 수 있는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각의 영역에는 트랜지스터(DRT, O-SWT, L-SWT)가 배치될 수 있다.
또한, 도 2에 도시된 바와 같이, 게이트 구동회로(GDC)가 GIP 타입으로 구현된 경우, 즉, 게이트 구동회로(GDC)가 패널(PNL)에 내장되는 경우, 도 5와 같은 게이트 구동회로(GDC)를 구성하는 각종 트랜지스터(Tup, Tdown, CSC 내부의 트랜지스터들)이 패널(PNL)의 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에 배치될 수 있다.
한편, 패널(PNL)의 액티브 영역(A/A) 및 넌-액티브 영역(N/A)에 배치되는 트랜지스터(TR)는 채널 영역의 두께에 따라 트랜지스터(TR)의 성능(예: 전하 이동도, 온-오프 특성 등)이 달라질 수 있다. 이에, 아래에서는 트랜지스터(TR)의 성능을 향상시켜줄 수 있는 액티브층 구조를 갖는 트랜지스터(TR)의 구조를 설명한다.
본 발명의 실시예들에 따른 액티브층 구조를 갖는 트랜지스터(TR)는 기판 상에 배치된 절연막, 절연막 상에 배치된 절연 패턴, 절연막 및 절연 패턴 상에 배치되고, 제1 영역, 제2 영역 및 상기 제1 영역과 제2 영역 사이에 배치된 채널 영역을 포함하는 액티브층, 액티브층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치된 게이트 전극, 게이트 전극 상에 배치된 층간 절연막 및 층간 절연막 상에 배치되고 액티브층과 전기적으로 연결되되, 서로 이격되는 소스 전극 및 드레인 전극을 포함하고, 절연 패턴은 액티브층의 제1 영역 및 제2 영역 중 하나의 영역과 중첩되면서 채널 영역의 일부와 중첩되고, 절연 패턴이 채널 영역과 중첩된 영역의 결정립도는 절연 패턴이 채널 영역과 미 중첩된 결정립도보다 작을 수 있다.
이와 같이, 간략하게 설명한 짧은 채널을 갖는 동시에 우수한 소자 특성을 갖는 트랜지스터 구조(TR)에 대하여, 여러 도면들을 참조하여 더욱 상세하게 설명한다.
도 6은 본 발명의 실시예에 따른 트랜지스터(TR)를 나타낸 도면이다.
도 6을 참조하면, 본 발명의 실시예에 따른 트랜지스터(TR)는 액티브층(ACT), 게이트 전극(GATE), 소스 전극(S) 및 드레인 전극(D)을 포함할 수 있따.
구체적으로, 기판(SUB) 상에 절연막(INS)이 배치될 수 있다.
본 발명의 실시예에 따른 기판(SUB)은 유리(Glass) 또는 유기물 등으로 이루어질 수 있다.
본 발명의 실시예에 따른 기판(SUB)이 유기물인 경우, 예를 들면, PET(polyethylene terephthalate), 폴리에스테르(polyester), PC(Polycarbonate), PI(polyimide), PEN(polyethylene naphthalate), PEEK(polyether ether ketone), PAR(polyarylate), PCO(polycylicolefin), 폴리노보넨(polynorbornene), PES(polyethersulphone) 및 COP(cycloolefin polymer) 중 어느 하나로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 도 6에서는 제1 절연막(INS1)이 단일층인 구성을 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들면, 제1 절연막(INS1)은 다중층으로 이루어질 수 있다. 그리고, 제1 절연막(INS1) 상부 또는 하부에 다른 절연막이 더 배치될 수 있다.
한편, 유기물이 포함된 기판(SUB)의 표면과 내부에는 다수의 전하(charge)가 존재할 수 있다. 본 발명의 실시예에서는 기판(SUB) 상에 다수의 절연막이 배치될 수 있으므로, 유기물이 포함된 기판(SUB) 상에 트랜지스터(TR)가 구비되더라도, 유기물이 포함된 기판(SUB)의 표면과 내부에 존재하는 전하가 트랜지스터(TR)의 동작에 영향을 현상이 발생하는 것을 방지할 수 있다.
절연막(INS) 상에는 액티브층(ACT)이 배치될 수 있다. 액티브층(ACT)은 제1 영역(A1), 제2 영역(A2) 및 제1 영역(A1)과 제2 영역(A2) 사이에 배치된 채널 영역(CHA)을 포함할 수 있다.
본 발명의 실시예들에 따른 트랜지스터(TR)의 액티브층(ACT)은 다양한 타입일 수 있다.
일 예로, 액티브층(ACT)은 폴리 실리콘(Poly Silicon) 반도체로 구성될 수 있다.
이러한 액티브층(ACT)의 제1 영역(A1)과 제2 영역(A2)은 다양한 이온으로 도핑(Doping)된 영역일 수 있다.
제1 영역(A1)과 제2 영역(A2)이 도핑될 경우, 인(P), 비소(As), 안티몬(Sb) 등 최외각 전자가 5개인 원소가 도핑되거나, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등 최외각 전자가 3개인 원소가 도핑 될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
액티브층(ACT) 상에는 게이트 절연막(GI)이 배치될 수 있다.
게이트 절연막(GI) 상에는 게이트 전극(GATE)이 배치될 수 있다.
본 발명의 실시예에서, 액티브층(ACT)의 채널 영역(CHA)은 게이트 전극(GATE)과 중첩된 영역일 수 있다.
게이트 전극(GATE) 상에는 층간 절연막(ILD)이 배치될 수 있다.
층간 절연막(ILD) 상에는 소스 전극(S)과 드레인 전극(D)이 서로 이격하여 배치될 수 있다. 소스 전극(S)과 드레인 전극(D) 각각은 층간 절연막(ILD) 및 게이트 절연막(GI)에 구비된 홀을 통해 액티브층(ACT)과 전기적으로 연결될 수 있다.
후술하는 설명에서는 설명의 편의를 위하여, 액티브층(ACT)의 제1 영역(A1)과 소스 전극(S)이 연결되고, 액티브층(ACT)의 제2 영역(A2)과 드레인 전극(D)이 연결되는 구성을 중심으로 설명하지만, 본 발명이 이에 한정되는 것은 아니다.
예를 들면, 액티브층(ACT)의 제1 영역(A1)이 드레인 전극(D)과 연결되고, 액티브층(ACT)의 제2 영역(A2)이 소스 전극(S)과 연결될 수도 있다.
한편, 도 6에서는 소스 전극(S)이 액티브층(ACT)의 제1 영역(A1)과 연결되고, 드레인 전극(D)이 액티브층(ACT)의 제2 영역(A2)과 연결된 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들면, 소스 전극(S)이 액티브층(ACT)의 제2 영역(A2)과 연결되고, 드레인 전극(D)이 액티브층(ACT)의 제1 영역(A1)과 연결될 수도 있다.
한편, 초고해상도 패널(PNL) 제작을 위해서는 짧은 길이의 채널 영역(CHA)을 갖는 액티브층(ACT)을 포함한 트랜지스터(TR)가 필요하다.
그러나, 채널 영역(CHA)의 길이가 짧아질수록 트랜지스터(TR)의 내부 전계가 증가하면서, 트랜지스터(TR)의 오프 전류(또는 누설 전류)가 증가하는 문제 발생하였다.
구체적으로, 채널 영역(CHA)의 길이가 짧은 액티브층(ACT)을 갖는 트랜지스터(TR)는 오프(Off) 상태에서 액티브층(ACT)의 제1 영역(A1) 또는 제2 영역(A2)에서 채널 영역(CHA) 방향으로 흐르는 오프 전류가 발생할 수 있다.
이에, 액티브층(ACT)의 제1 영역(A1)과 채널 영역(CHA) 사이 및 제2 영역(A2)과 채널 영역(CHA) 사이 각각에 LDD(Light Doped Drain) 영역을 형성하여 트랜지스터(TR)의 오프 전류를 감소시킬 수 있었으나, 초고해상도 패널(PNL) 등에 적용되는 미세 소자의 경우, LDD를 형성할 영역이 부족하다는 문제가 있다.
여기서, LDD 영역은 액티브층(ACT)의 제1 영역(A1)과 제2 영역(A2)보다 적은 양의 이온이 도핑된 영역일 수 있다.
본 발명에 실시예에서는 상술한 문제점을 해결하기 위해, 절연막(INS)과 액티브층(ACT) 사이에 적어도 하나의 절연 패턴(IP)이 배치될 수 있다.
이 때, 절연 패턴(IP)는 액티브층(ACT) 하부에서 액티브층(ACT)의 제1 영역(A1) 및 제2 영역(A2) 중 적어도 하나의 영역과 중첩되면서, 채널 영역(CHA)의 일부와 중첩될 수 있다.
한편, 채널 영역(CHA)은 게이트 전극(GATE)과 중첩하므로, 절연 패턴(IP)의 일부는 게이트 전극(GATE)의 일부와 중첩될 수 있다.
예를 들면, 절연 패턴(IP)은 액티브층(ACT)의 제2 영역(A2)과 중첩되면서, 채널 영역(CHA)의 제1 부분(P1)과 중첩될 수 있다. 여기서, 채널 영역(CHA)은 절연 패턴(IP)과 중첩된 영역인 제1 부분(P1)과, 제1 부분에서 연장되고 절연 패턴(IP)과 미 중첩된 영역인 제2 부분(P2)을 포함할 수 있다.
이러한 구조에서, 액티브층(ACT)의 제1 영역(A1)의 두께(T1)와 채널 영역(CHA)의 제2 부분(P2)의 두께(T2)는 서로 대응될 수 있다.
그리고, 액티브층(ACT)의 제2 영역(A2)의 두께(T3)와 절연 패턴(IP)의 두께(T4)의 합은 액티브층(ACT)의 제1 영역(A1)의 두께(T1)의 합과 서로 대응될 수 있다.
또한, 액티브층(ACT)의 제2 영역(A2)의 두께(T3)는 채널 영역(CHA)의 제1 부분(P1)의 두께(T5)와 서로 대응될 수 있다.
즉, 액티브층(ACT)의 제2 영역(A2)의 두께(T3)는 제1 영역(A1)의 두께(T1)보다 얇을 수 있다. 그리고, 채널 영역(CHA)의 제1 부분(P1)의 두께(T5)는 채널 영역(CHA)의 제2 부분(P2)의 두께(T2)보다 얇을 수 있다.
여기서, 액티브층(ACT)의 제1 및 제2 영역(A1, A2)의 두께(T1, T3), 채널 영역(CHA)의 제1 및 제2 부분(P1, P2)의 두께(T3, T5) 및 절연 패턴(IP)의 두께(T4)는 기판(SUB)과 수직한 방향을 기준으로 한 길이일 수 있다.
한편, 물체의 저항은 두께에 반비례하므로, 액티브층(ACT)의 제2 영역(A2)의 저항은 제1 영역(A1)의 저항보다 높을 수 있다. 다시 말해, 액티브층(ACT)의 제2 영역(A2)의 전하 이동도는 제1 영역(A1)의 전하 이동도보다 낮을 수 있다.
이에, 채널 영역(CHA)의 길이가 짧아지더라도 트랜지스터(TR)의 내부 전계가 증가하는 것을 방지할 수 있으며, 오프 전류가 흐르는 것을 방지할 수 있다.
또한, 채널 영역(CHA)의 제1 부분(P1)의 저항은 제2 부분(P2)의 저항보다 높을 수 있다. 다시 말해, 채널 영역(CHA)의 제1 부분(P1)의 전하 이동도는 제2 부분(P2)의 전하 이동도보다 낮을 수 있다.
따라서, 채널 영역(CHA)의 제1 부분(P1)은 LDD 역할을 하여 트랜지스터(TR)가 오프 상태일 때에서 오프 전류가 흐르는 것을 방지할 수 있다.
구체적으로, 채널 영역(CHA)에서, 절연 패턴(IP)과 미 중첩된 영역의 두께, 즉, 제2 부분(P2)의 두께(T2)에 대한 절연 패턴(IP)의 두께(T4)의 비(T4:T2)는 0.4:1 내지 0.6:1일 수 있다.
채널 영역(CHA)의 제2 부분(P2)의 두께(T2)에 대한 절연 패턴(IP)의 두께(T4) 비가 상술한 범위에 미치지 못할 경우, 트랜지스터(TR)의 오프 전류를 감소하는 효과를 얻기 어려울 수 있다. 또한, 채널 영역(CHA)의 제2 부분(P2)의 두께(T2)에 대한 절연 패턴(IP)의 두께(T4) 비가 상술한 범위에서 초과될 경우, 채널 영역(CHA)의 제1 부분(P1)의 두께가 매우 얇아져 액티브층(CHA)의 채널 특성이 저하될 수 있다.
이러한, 절연 패턴(IP) 및 액티브층(ACT)은 하기와 같은 설명을 통해 형성될 수 있다.
도 7 내지 도 9는 본 발명의 실시예에 따른 절연 패턴 및 액티브층을 형성하는 과정을 간략히 도시한 도면이다.
도 7 내지 도 9를 참조하면, 기판(SUB) 상에 절연막(INS)을 형성한다.
절연막(INS) 상에는 절연 패턴(IP) 물질을 형성한다. 이 때, 절연 패턴(IP) 물질은 CMP(Chemical Mechanical Polishing, 화학적 기계적 연마) 공정을 통해 패터닝되어 절연 패턴(IP)이 형성될 수 있다. CMP 공정에서, 절연 패턴(IP) 물질은 패터닝되되, 절연막(INS) 물질은 패터닝되지 않는 용액이 사용될 수 있다.
다만, 본 발명의 절연 패턴(IP)을 형성하는 공정이 CMP 공정에 한정되는 것은 아니다.
절연 패턴(IP)이 형성된 기판(SUB) 상에는 액티브층 물질(ACTM)이 형성된다. 예를 들면, 기판(SUB) 상에 비정질 실리콘 물질이 형성될 수 있다.
이 후, 비정질 실리콘(a-Si) 물질을 결정화하는 공정이 진행될 수 있다. 예를 들면, ELA(Excimer Laser Annealing) 공정을 통해 전자 전하 이동도가 낮았던 비정질의 실리콘 물질이 결정화되어 폴리 실리콘(Poly-Si)이 될 수 있다.
그리고, 결정화된 액티브층 물질(ACTM)은 기판(SUB) 상의 일부 영역에만 배치될 수 있도록 패터닝 될 수 있다.
한편, 결정화된 액티브층 물질(ACTM)은 절연 패턴(IP)이 중첩된 영역에서의 두께와 미 중첩되는 영역에서의 두께가 서로 대응될 수 있다. 다시 말해, 결정화된 액티브층 물질(ACTM)은 절연 패턴(IP)의 끝 단과 중첩되는 영역에서 적어도 하나의 단차를 가질 수 있다.
그러나, 식각 공정 또는 CMP 공정을 통해서, 액티브층 물질(ACTM)의 단차는 제거될 수 있다. 구체적으로, 액티브층 물질(ACTM)이 절연 패턴(IP)과 중첩되는 영역에 존재하는 액티브층 물질(ACTM)이 식각될 수 있다. 이 때, 액티브층 물질(ACTM)이 식각되지 않는 영역은 포토레지스트 등으로 가려져 보호될 수 있다.
이를 통해, 도 8에 도시된 바와 같이. 액티브층 물질(ACTM)이 절연 패턴(IP)과 미 중첩된 영역의 높이는 액티브층 물질(ACTM)이 절연 패턴(IP)과 중첩된 영역의 높이보다 높을 수 있다.
이 때, 액티브층 물질(ACTM)이 절연 패턴(IP)과 미 중첩된 영역의 높이는, 액티브층 물질(ACTM)이 절연 패턴(IP)과 중첩된 영역의 높이와 절연 패턴(IP)의 높이의 합과 서로 대응될 수 있다.
패터닝된 액티브층 물질(ACTM) 상에는 게이트 절연막(GI)과 게이트 전극(GATE)이 형성될 수 있다.
그리고, 액티브층(ACTM) 물질의 일부 영역에 이온을 주입하기 위한 공정이 진행될 수 있다.
구체적으로, 게이트 전극(GATE)이 형성된 상태에서 액티브층 물질(ACTM)에 이온이 주입될 수 있는데, 게이트 전극(GATE)과 미 중첩된 액티브층 물질(ACTM)에만 이온이 주입될 수 있다. 그리고, 액티브층 물질(ACTM)과 게이트 전극(GATE)과 중첩된 영역과 대응되는 위치에 형성된 액티브층 물질(ACTM)에는 게이트 전극(GATE)이 이온을 막아주기 때문에, 이온이 주입되지 않을 수 있다.
이를 통해, 액티브층(ACT)은 이온이 주입된 제1 영역(A1) 및 제2 영역(A2)과, 이온이 주입되지 않은 채널 영역(CHA)을 포함할 수 있다.
여기서, 제1 영역(A1)과 제2 영역(A2)은 게이트 전극(GATE)과 미 중첩되고, 채널 영역(CHA)은 게이트 전극(GATE)과 중첩될 수 있다.
한편, 상술한 바와 같이, 본 발명의 실시예에 따른 트랜지스터(TR)는 절연 패턴(IP)으로 인해, 채널 영역(CHA)의 제1 부분(P1)과 제2 부분(P2)의 결정립도가 상이해질 수 있다.
이를 도 10을 참조하여 검토하면 다음과 같다.
도 10은 도 6의 X 영역을 확대한 도면이다.
도 10을 참조하면, 액티브층(ACT)의 일부는 절연막(INS)과 접촉되고, 액티브층(ACT)의 나머지 일부는 절연 패턴(IP)과 접촉될 수 있다.
이러한 절연 패턴(IP)의 열전도율은 절연막(INS)의 열전도율보다 높을 수 있다. 예를 들면, 절연 패턴(IP)의 열전도율은 절연막(INS)의 열전도율보다 25배 내지 30배 높을 수 있다. 바람직하게는, 절연 패턴(IP)의 열전도율은 절연막(INS)의 열전도율보다 28배 내지 29배 높을 수 있다. 이로 인해, 채널 영역(CHA)의 제1 부분(P1)과 제2 부분(P2)의 결정립도의 차이가 발생할 수 있다.
여기서, 절연 패턴(IP)의 물질은 SiNx이고, 절연막(INS)의 물질은 SiO2일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 한편, 상술한 바와 같이, 본 발명의 액티브층(ACT)은 액티브층(ACT)을 물질을 기판(SUB) 상에 형성한 후, 결정화 공정을 통해 결정화 될 수 있는데, 결정화 공정에서는 기판(SUB)의 온도가 상승될 수 있다.
본 발명의 실시예에서는, 액티브층(ACT)과 접촉된 절연 패턴(IP)의 열전도율이 절연층(INS)의 열전도율보다 높으므로, 액티브층(ACT)의 결정화 공정 시, 액티브층(ACT)은 절연 패턴(IP)과 인접한 영역에서 결정립도가 작아질 수 있다.
다시 말해, 절연 패턴(IP)과 중첩된 액티브층(ACT)의 제2 영역(A2)과 채널 영역(CHA)의 제1 부분(P1)의 결정립도는 절연 패턴(IP)과 미 중첩된 액티브층(ACT)의 제1 영역(A1)과 채널 영역(CHA)의 제2 부분(P2)의 결정립도에 비해 작을 수 있다.
또한, 제2 부분(P2)의 결정립도는 제1 부분(P1)에 가까워질수록 작아질 수 있다.
본 발명에서 액티브층(ACT)의 각 영역의 결정립도는 액티브층(ACT)의 각 영역의 결정(Grain)의 평균 크기를 의미한다.
한편, 결정립도가 감소하면 단위 면적에 포함되는 결정립 수가 증가하고, 이에, 단위 면적에 포함되는 결정립 계면의 수 역시 증가하게 된다. 결정립 계면은 저항을 커지게 하는 요소로 작용하므로, 액티브층(ACT)의 제2 영역(A2)과 채널 영역(CHA)의 제1 부분(P1)의 저항은 액티브층(ACT)의 제1 영역(A1)과 채널 영역(CHA)의 제2 부분(P2)의 저항보다 커질 수 있다.
이와 같이, 액티브층(ACT)의 저항을 부분적으로 크게 함으로써, 트랜지스터(TR)가 오프 상태일 경우, 액티브층(ACT)의 제2 영역(A2)에서 채널 영역(CHA)으로 누설 전류가 흐르는 것을 방지할 수 있다.
여기서, 절연 패턴(IP)이 채널 영역(CHA)과 중첩된 길이는 채널 영역(CHA)의 길이의 20% 이내의 길이일 수 있다. 예를 들면, 채널 영역(CHA) 길이가 10㎛일 경우, 채널 영역(CHA)과 절연 패턴(IP)이 중첩된 영역의 길이는 2㎛이내일 수 있다.
여기서, 채널 영역(CHA)의 길이는 기판(SUB)과 수평한 방향을 기준으로 할 때, 액티브층(ACT)이 게이트 전극(GATE)과 중첩된 영역의 길이일 수 있다.
한편, 절연 패턴(IP)이 채널 영역(CHA)과 중첩된 길이는 바람직하게 채널 영역(CHA)의 길이의 20% 이내일 수 있다. 절연 패턴(IP)이 채널 영역(CHA)과 중첩된 길이가 채널 영역(CHA)의 길이의 20%를 초과할 경우, 채널 영역(CHA) 전체의 저항이 증가하여, 트랜지스터(TR) 특성이 저하될 수 있다. 다만, 본 발명의 절연 패턴(IP)이 채널 영역(CHA)과 중첩된 길이가 상술한 수치에 한정되는 것은 아니다.
상술한 구조를 갖는 본 발명의 실시예에 따른 트랜지스터(TR)는 오프 상태에서 전류가 누설되는 것을 개선할 수 있다.
이는 도 11의 트랜지스터 특성을 측정한 그래프에서도 확인할 수 있다.
도 11은 비교예에 따른 트랜지스터의 오프 전류 특성과 본 발명의 실시예에 따른 트랜지스터의 오프 전류 특성을 도시한 그래프이다.
도 11에서 비교예에 따른 트랜지스터는 기판 상에 액티브층, 액티브층 상에 게이트 절연막, 게이트 절연막 상에 게이트 전극, 게이트 전극 상에 소스 전극 및 드레인 전극이 배치된 구조를 갖는 트랜지스터이다. 그리고, 실시예에 따른 트랜지스터는 본 발명의 도 6에 해당하는 트랜지스터이다.
여기서, 비교예 및 실시예에 따른 트랜지스터는 액티브층의 제1 및 제2 영역에 최외각 전자가 3개인 불순물로 도핑된 상태, 즉 P형 트랜지스터 일 수 있다.
도 11의 그래프에서, 가로축은 게이트 전압을 나타내고, 세로축은 드레인 전류를 나타낸다.
한편, P형 트랜지스터는 게이트 전압이 0V보다 커지는 조건에서 드레인 전류가 0인 상태가 트랜지스터 오프 상태일 때 오프 전류가 흐르지 않는 이상적인 상태일 수 있다.
도 11을 참조하면, 비교예에 따른 트랜지스터의 오프 전류 값이 실시예에 따른 트랜지스터의 오프 전류 값보다 큰 것을 알 수 있다.
즉, 본 발명의 실시예에 따른 트랜지스터는 액티브층(ACT)의 제2 영역(A2) 및 채널 영역(CHA)의 제1 부분(P1)과 중첩된 절연 패턴(IP)을 포함함으로써, 트랜지스터(TR)의 오프 전류 값을 저감시킬 수 있는 효과가 있다.
한편, 전자장치가 패널(PNL) 등일 경우, 도 6에 도시된 트랜지스터(TR)는 액티브 영역의 서브픽셀(SP) 내에 배치될 수 있고, 이들은 픽셀 전극과 연결될 수 있다.
이를 도 12를 참조하여 검토하면 다음과 같다.
도 12는 본 발명의 실시예에 따른 트랜지스터가 서브픽셀 내 배치된 경우, 픽셀 전극과 연결된 구조의 트랜지스터를 도시한 도면이다.
도 12를 참조하면, 액티브 영역(A/A)에서 서브픽셀(SP) 내에 배치되는 트랜지스터(TR) 중에는 드레인 전극(D)이 픽셀 전극(PXL)과 전기적으로 연결되어야 하는 트랜지스터(TR)가 존재할 수 있다.
이러한 트랜지스터(TR)의 게이트 전극(GATE)을 전극을 덮으면서 패시베이션층(PAS)이 배치될 수 있다. 도 12에서는 설명의 편의를 위하여 게이트 전극(GATE) 상에 패시베이션층(PAS)이 배치된 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 게이트 전극(GATE)과 패시베이션층(PAS) 사이에 다른 절연막 등의 구성이 추가될 수 있다.
패시베이션층(PAS) 상에 픽셀 전극(PXL)이 위치할 수 있다. 픽셀 전극(PXL)은 패시베이션층(PAS)의 홀을 통해 드레인 전극(D)과 연결될 수 있다.
한편, 도 12에서는 드레인 전극(D)이 픽셀 전극(PXL) 전극과 연결되는 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 픽셀 전극(PXL)은 소스 전극(S)과 연결될 수도 있다.
도 12에서는 본 발명의 트랜지스터(TR)가 액티브 영역(A/A)에 배치된 구성을 설명하였으나, 본 발명의 실시예들에 따른 트랜지스터(TR)는 패널(PNL)의 외곽 영역인 넌-액티브 영역에도 배치될 수 있다.
한편, 도 6 내지 도 12에서는 절연 패턴(IP)이 액티브층(ACT)의 제1 영역(A1)과 제2 영역(A2) 중 하나의 영역에만 중첩되는 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 13은 본 발명의 다른 실시예에 따른 트랜지스터를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 13을 참조하면, 액티브층(ACT)과 중첩된 절연 패턴(IP)이 적어도 2개 이상일 수 있다.
구체적으로, 절연 패턴(IP)은 액티브층(ACT)의 제2 영역(A2)과 채널 영역(CHA)의 일부와 중첩된 제1 절연 패턴(IP1)과, 액티브층(ACT)의 제1 영역(A1)과 채널 영역(CHA)의 일부과 중첩되되, 제1 절연 패턴(IP1)과 이격된 제2 절연 패턴(IP2)을 포함할 수 있다.
이 때, 액티브층(ACT)의 제1 영역(A1)의 결정립도와 제2 영역(A2)의 결정립도는 서로 대응될 수 있다.
이러한 구조에서, 액티브층(ACT)의 채널 영역(CHA)은 제1 절연 패턴(IP1)과 중첩된 영역인 제1 부분(P1)과, 제1 부분(P1)에서 연장되고 제1 및 제2 절연 패턴(IP1, IP2)과 미 중첩된 영역인 제2 부분과, 제2 부분(P2)에서 연장되고 제2 절연 패턴(IP2)과 중첩된 영역인 제3 부분(P3)을 포함할 수 있다.
여기서, 제1 절연 패턴(IP1)의 두께(T4) 액티브층(ACT)의 제2 영역(A2)의 두께(T3)의 합은 채널 영역(CHA)이 제1 및 제2 절연 패턴(IP1, IP2)과 미 중첩된 영역, 즉, 채널 영역(CHA)의 제2 부분(P2)의 두께(T2)와 서로 대응될 수 있다.
그리고, 제2 절연 패턴(IP2)의 두께(T8) 액티브층(ACT)의 제1 영역(A1)의 두께(T7)의 합은 채널 영역(CHA)의 제2 부분(P2)의 두께(T2)와 서로 대응될 수 있다.
채널 영역(CHA)의 제2 부분(P2)의 두께(T2)는 채널 영역(CHA)의 제1 부분(P1)의 두께(T5)와 제1 절연 패턴(IP1)의 두께(T4)의 합과 대응될 수 있다. 또한, 제2 부분(P2)의 두께(T2)는 제3 부분(P3)의 두께(T6) 제2 절연 패턴(IP2)의 두께(T8)의 합과 대응될 수 있다.
여기서, 각 구성의 두께는 기판(SUB)과 수직한 방향을 기준으로 한 길이일 수 있다.
이러한 구조에서, 채널 영역(CHA)의 제1 부분(P1)과 제3 부분(P3)의 결정립도는 채널 영역(CHA)의 제2 부분의 결정립도보다 작을 수 있다. 이로써, 채널 영역(CHA)의 제1 부분(P1)과 제3 부분(P3) 각각은 LDD 역할을 할 수 있다. 즉, 채널 영역(CHA)의 제2 부분(P2)의 전하 이동도는 제1 부분(P1)과 제3 부분(P3)의 전하 이동도보다 클 수 있다.
이에, 채널 영역(CHA)의 길이가 짧아지더라도 트랜지스터(TR)의 내부 전계가 증가하는 것을 방지할 수 있으며, 오프 전류가 흐르는 것을 방지할 수 있다.
본 발명의 실시예들에 의하면, LDD 영역을 별도로 형성하지 않을 수 있으므로 짧은 채널 구현 및 집적화가 가능한 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 오프(Off) 상태의 트랜지스터의 오프 전류를 저감할 수 있는 구조를 갖는 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 초 고해상도를 갖는 전자장치를 제공할 수 있는 구조를 갖는 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
SUB: 기판
INS: 절연막
IP: 절연 패턴
ACT: 액티브층
GATE: 게이트 전극
S: 소스 전극
D: 드레인 전극

Claims (20)

  1. 패널; 및
    상기 패널을 구동하기 위한 구동회로를 포함하고,
    상기 패널에 배치되는 트랜지스터는,
    기판 상에 배치된 절연 패턴;
    상기 기판 및 상기 절연 패턴 상에 배치되고, 제1 영역, 제2 영역 및 상기 제1 영역과 제2 영역 사이에 배치된 채널 영역을 포함하는 액티브층;
    상기 액티브층 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치된 게이트 전극;
    상기 게이트 전극 상에 배치된 층간 절연막;
    상기 층간 절연막 상에 배치되고, 상기 액티브층의 상기 제1 영역과 전기적으로 연결된 소스 전극; 및
    상기 층간 절연막 상에 배치되되, 상기 소스 전극과 이격되고, 상기 액티브층의 제2 영역과 전기적으로 연결된 드레인 전극을 포함하고,
    상기 절연 패턴은 상기 액티브층의 상기 제1 영역 및 제2 영역 중 하나의 영역과 중첩되면서 상기 채널 영역의 일부와 중첩되고,
    상기 절연 패턴이 중첩된 상기 채널 영역의 제1 부분의 결정립도는 상기 절연 패턴이 미 중첩된 상기 채널 영역의 제2 부분의 결정립도보다 작은 전자장치.
  2. 제1항에 있어서,
    상기 기판과 상기 절연 패턴 사이에 절연막이 더 형성되며,
    상기 절연 패턴의 열전도율은 상기 기판과 상기 절연 패턴 사이에 형성되는 상기 절연막의 열전도율보다 높은 전자장치.
  3. 제1항에 있어서,
    상기 기판과 상기 절연 패턴 사이에 절연막이 더 형성되며,
    상기 절연 패턴은 SiNx이고, 상기 기판과 상기 절연 패턴 사이에 형성되는 상기 절연막은 SiO2인 전자장치.
  4. 제1항에 있어서,
    상기 액티브층은 폴리 실리콘 반도체인 전자장치.
  5. 제1항에 있어서,
    상기 채널 영역은 상기 액티브층의 제2 영역에서 연장되는 제1 부분 및 상기 제1 부분에서 연장된 제2 부분을 포함하고,
    상기 제1 부분은 상기 액티브층의 제2 영역과 중첩되고, 상기 제2 부분은 상기 액티브층의 상기 제1 및 제2 영역 사이에 배치되며,
    상기 절연 패턴은 상기 액티브층의 제2 영역 및 상기 채널 영역의 제1 부분과 중첩된 전자장치.
  6. 제5항에 있어서,
    상기 채널 영역의 제1 부분의 두께는 상기 제2 부분의 두께보다 얇은 전자장치.
  7. 제5항에 있어서,
    상기 채널 영역의 상기 제2 부분의 두께는 상기 채널 영역의 상기 제1 부분의 두께와 상기 절연 패턴의 두께의 합과 서로 대응되는 전자장치.
  8. 제5항에 있어서,
    상기 채널 영역의 상기 제1 부분의 전하 이동도는 상기 제2 부분의 전하 이동도보다 낮은 전자장치.
  9. 제5항에 있어서,
    상기 액티브층의 제1 영역의 결정립도와 상기 제2 영역의 결정립도는 서로 상이한 전자장치.
  10. 제1항에 있어서,
    상기 채널 영역은 상기 게이트 전극과 중첩된 영역이고,
    상기 절연 패턴의 일부는 상기 게이트 전극의 일부와 중첩된 전자장치.
  11. 제1항에 있어서,
    상기 절연 패턴이 상기 채널 영역과 중첩된 영역의 길이는, 상기 채널 영역의 길이의 20% 이내인 전자장치.
  12. 제1항에 있어서,
    상기 절연 패턴의 두께는 상기 채널 영역이 상기 절연 패턴과 미 중첩된 영역의 두께보다 얇은 전자장치.
  13. 제12항에 있어서,
    상기 채널 영역에서, 상기 절연 패턴과 미 중첩된 영역의 두께에 대한 상기 절연 패턴의 두께의 비는 0.4:1 내지 0.6:1인 전자장치.
  14. 제1항에 있어서,
    상기 절연 패턴은 제1 및 제2 절연 패턴을 포함하고,
    상기 제1 절연 패턴은 상기 액티브층의 상기 제2 영역 및 상기 채널 영역의 일부와 중첩되고,
    상기 제2 절연 패턴은 상기 액티브층의 상기 제1 영역 및 상기 채널 영역의 일부와 중첩되되, 상기 제1 절연 패턴과 이격된 전자장치.
  15. 제14항에 있어서,
    상기 제1 절연 패턴과 상기 제2 영역의 두께의 합은 상기 채널 영역이 상기 제1 또는 제2 절연 패턴과 미 중첩된 영역의 두께와 서로 대응되고,
    상기 제2 절연 패턴과 상기 제1 영역의 두께의 합은 상기 채널 영역이 상기 제1 또는 제2 절연 패턴과 미 중첩된 영역의 두께와 서로 대응되는 전자장치.
  16. 제15항에 있어서,
    상기 채널 영역에서, 상기 제1 또는 제2 절연 패턴과 미 중첩된 영역의 결정립도는 상기 제1 또는 제2 절연 패턴과 중첩되는 영역의 결정립도보다 큰 전자장치.
  17. 제1항에 있어서,
    상기 트랜지스터가 액티브 영역 내 배치되는 경우,
    상기 트랜지스터의 상기 게이트 전극을 덮으면서 패시베이션층이 배치되고,
    상기 패시베이션층 상에 픽셀 전극이 위치하며,
    상기 픽셀 전극은 상기 패시베이션층의 홀을 통해 상기 드레인 전극 또는 상기 소스 전극과 전기적으로 연결되는 전자장치.
  18. 제1항에 있어서,
    상기 트랜지스터는 상기 패널의 액티브 영역 내 다수의 서브픽셀 각각의 영역에 배치되는 전자장치.
  19. 제1항에 있어서,
    상기 트랜지스터는 상기 패널의 액티브 영역의 외곽 영역인 넌-액티브 영역에 배치된 게이트 구동회로에 포함되는 전자장치.
  20. 기판;
    상기 기판 상에 배치된 절연 패턴;
    상기 기판 및 상기 절연 패턴 상에 배치되고, 제1 영역, 제2 영역 및 상기 제1 영역과 제2 영역 사이에 배치된 채널 영역을 포함하는 액티브층;
    상기 액티브층 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치된 게이트 전극;
    상기 게이트 전극 상에 배치된 층간 절연막; 및
    상기 층간 절연막 상에 배치되고, 상기 액티브층의 상기 제1 영역과 전기적으로 연결된 소스 전극; 및
    상기 층간 절연막 상에 배치되되, 상기 소스 전극과 이격되고, 상기 액티브층의 상기 제2 영역과 전기적으로 연결된 드레인 전극을 포함하고,
    상기 절연 패턴은 상기 액티브층의 상기 제1 영역 및 제2 영역 중 하나의 영역과 중첩되면서 상기 채널 영역의 일부와 중첩되고,
    상기 절연 패턴이 중첩된 상기 채널 영역의 제1 부분의 결정립도는 상기 절연 패턴이 미 중첩된 상기 채널 영역의 제2 부분의 결정립도보다 작은 박막 트랜지스터 어레이 기판.
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