KR102563516B1 - 트랜지스터 및 전자장치 - Google Patents

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Abstract

본 발명의 실시예들은 트랜지스터 및 전자장치에 관한 것으로서, 더욱 상세하게는, 제1 내지 제3 액티브층 패턴을 포함하는 액티브층, 액티브층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치되고, 액티브층과 중첩된 게이트 전극, 게이트 전극 상에 배치된 절연막 및 절연막 상에 배치되고, 액티브층과 전기적으로 연결되되, 서로 이격되는 소스 전극 및 드레인 전극을 포함하고, 제1 및 제2 액티브 패턴의 결정립도는 제3 액티브 패턴의 결정립도보다 작을 수 있다. 이를 통해, 저온 공정이 가능한 트랜지스터 및 전자장치를 제공할 수 있다.

Description

트랜지스터 및 전자장치{TRANSISTOR AND ELECTRONIC DEVICE}
본 발명의 실시예들은 트랜지스터 및 전자장치에 관한 것이다.
정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 전자장치에 대한 요구가 다양한 형태로 증가하고 있다. 이러한 전자장치는 데이터 라인들과 게이트 라인들이 배치된 패널과, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함할 수 있다.
이러한 전자장치의 핵심 구성인 패널은 구동을 위하여 수많은 트랜지스터들이 다양한 기능으로 배치될 수 있다.
이로 인해, 패널 제작 공정은 복잡해지고 어려워질 수밖에 없다. 이에 따라, 공정 편의성을 추구하다 보면, 트랜지스터의 소자 성능이 떨어지는 문제점이 발생할 수 있다. 특히, 트랜지스터 제작을 위해 고온 공정이 적용되는 경우, 소자 특성이 저하되는 문제가 있다.
본 발명의 실시예들의 목적은, 저온 공정이 가능한 구조를 갖는 트랜지스터 및 전자장치를 제공하는 데 있다.
본 발명의 실시예들의 다른 목적은, 오프(off) 상태의 트랜지스터의 오프 전류(off current)를 저감할 수 잇는 구조를 갖는 트랜지스터 및 전자장치에 관한 것이다.
본 발명의 실시예들의 또 다른 목적은, 짧은 채널(Short Channel) 구현 및 집적화가 가능한 구조를 갖는 트랜지스터 및 전자장치에 관한 것이다.
본 발명의 실시예들은, 패널과, 패널을 구동하기 위한 구동회로를 포함하는 전자장치를 제공할 수 있다.
이러한 전자장치에서, 패널에 배치된 트랜지스터는 기판 상에 배치되고, 서로 이격된 제1 액티브 패턴과 제2 액티브 패턴 및 상기 제1 및 제2 액티브 패턴 사이에 배치된 제3 액티브층 패턴을 포함하는 액티브층, 액티브층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치되고, 액티브층과 중첩된 게이트 전극, 게이트 전극 상에 배치된 절연막 및 절연막 상에 배치되고, 제1 액티브 패턴과 전기적으로 연결되는 소스 전극 및 절연막 상에 배치되되, 소스 전극과 이격되고, 제2 액티브 패턴과 전기적으로 연결되는 드레인 전극을 포함하고, 제1 및 제2 액티브 패턴의 결정립도는 제3 액티브 패턴의 결정립도보다 작을 수 있다.
제1 및 제2 액티브 패턴은 도핑된 불순물을 포함하고, 소스 전극 및 드레인 전극 중 하나는 게이트 절연막 및 절연막에 구비된 제1 홀을 통해 제1 액티브 패턴에 연결되고, 나머지 하나는 게이트 절연막 및 절연막에 구비된 제2 홀을 통해 제2 액티브 패턴에 연결될 수 있다.
불순물은 최외각 전자의 개수가 3개인 원소이거나, 최외각 전자의 개수가 5개의 원소일 수 있다.
액티브층은 채널 영역을 포함하고, 채널 영역은 액티브층이 게이트 전극과 중첩된 영역에 포함될 수 있다.
채널 영역은 제3 액티브 패턴이 배치된 영역과 대응되는 영역에 포함될 수 있다.
채널 영역의 최대 길이는 게이트 전극의 최대 폭과 대응될 수 있다.
제1 및 제2 액티브 패턴의 높이는 제3 액티브 패턴의 높이와 대응될 수 있다.
제3 액티브 패턴은, 제1 및 제2 액티브 패턴 사이에 배치된 제1 부분과, 제1 부분에서 연장되어 제1 액티브 패턴 상에 배치된 제2 부분 및 제1 부분에서 연장되어 제2 액티브 패턴 상에 배치된 제3 부분을 포함할 수 있다.
제1 내지 제3 부분의 결정립도는 제1 및 제2 액티브 패턴의 결정립도보다 작을 수 있다.
제1 부분은 제1 액티브 패턴의 상면의 일부를 노출하는 제3 홀을 구비하고, 제2 부분은 제2 액티브 패턴의 상면의 일부를 노출하는 제4 홀을 구비할 수 있다.
소스 전극과 드레인 전극 중 하나는 제1 홀과 상기 제3 홀을 통해 제1 액티브 패턴과 연결되고, 나머지 하나는 제2 홀과 상기 제4 홀을 통해 제2 액티브 패턴과 연결될 수 있다.
트랜지스터가 액티브 영역 내 배치되는 경우, 트랜지스터의 소스 전극 및 드레인 전극을 덮으면서 패시베이션층이 배치되고, 패시베이션층 상에 픽셀 전극이 위치하며, 픽셀 전극은 패시베이션층의 홀을 통해 소스 전극 또는 드레인 전극과 전기적으로 연결될 수 있다.
트랜지스터는 패널의 액티브 영역 내 다수의 서브픽셀 각각의 영역에 배치될 수 있다.
트랜지스터는 상기 패널의 액티브 영역의 외곽 영역인 넌-액티브 영역에 배치된 게이트 구동회로에 포함될 수 있다.
본 발명의 실시예들에 의하면, 저온 공정이 가능한 구조를 갖는 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 오프(off) 상태의 트랜지스터의 오프 전류(off current)를 저감할 수 잇는 구조를 갖는 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 짧은 채널(Short Channel) 구현 및 집적화가 가능한 구조를 갖는 트랜지스터 및 전자장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 패널이 OLED (Organic Light Emitting Diode) 패널인 경우, 제3 타입의 트랜지스터를 포함하는 서브픽셀을 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 패널이 LCD (Liquid Crystal Display) 패널인 경우, 제3 타입의 트랜지스터를 포함하는 서브픽셀을 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 패널에 내장된 게이트 구동회로를 개략적으로 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 트랜지스터를 도시한 도면이다.
도 7은 본 발명의 실시예에 따른 트랜지스터의 일부 영역을 구체화한 도면이다.
도 8은 다른 실시예에 따른 트랜지스터를 도시한 도면이다.
도 9는 본 발명의 또 다른 실시예에 따른 트랜지스터 구조를 도시한 도면이다.
도 10은 본 발명의 실시예에 따른 트랜지스터가 서브픽셀 내 배치된 경우, 픽셀 전극과 연결된 구조의 트랜지스터를 도시한 도면이다.
도 11 내지 도 18은 본 발명의 도 6의 트랜지스터를 형성하는 공정을 간략히 도시한 도면이다.
도 19 내지 도 23은 도 9의 트랜지스터를 형성하는 공정을 간략히 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 표시장치뿐만 아니라, 트랜지스터를 포함하기만 하면, 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다.
본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다.
패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치될 수 있다.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치될 수 있다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자장치에서, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현될 수 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 다수의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.
데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는, 소스 측 회로필름(SF) 상에 실장 될 수 있다.
소스 측 회로필름(SF)의 일 측은 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 부 (패드들의 집합체)와 전기적으로 연결될 수 있다.
소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.
전자장치는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 측이 연결될 수 있다.
즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 패널(PNL)의 넌-액티브 영역(N/A)과 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.
또한, 컨트롤 인쇄회로기판(CPCB)에는, 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.
소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)에 포함된 다수의 게이트 구동회로(GDC)는 패널(PNL)의 넌-액티브 영역(N/A) 상에 직접 형성될 수 있다.
다수의 게이트 구동회로(GDC) 각각은 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔신호(SCAN)를 출력할 수 있다.
패널(PNL) 상에 배치된 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.
넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동회로(GDC)에 가장 인접하게 배치된 소스 측 회로필름(SF)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 3을 참조하면, OLED 패널인 패널(PNL)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다.
도 3의 회로 예시에 따르면, 유기발광다이오드(OLED)의 애노드 전극(픽셀전극이라고도 함)은 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 유기발광다이오드(OLED)의 캐소드 전극(공통전극이라고도 함)에는 기저전압(EVSS)이 인가될 수 있다.
여기서, 기저전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압보다 높거나 낮은 전압일 수 있다. 또한, 기저전압(EVSS)은 구동상태에 따라 가변될 수 있다. 예를 들어, 영상 구동 시 기저전압(EVSS)과 센싱 구동 시 기저전압(EVSS)은 서로 다르게 설정될 수 있다.
구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다.
구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드일 수 있으며, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있으며, 유기발광다이오드(OLED)의 애노드 전극(또는 캐소드 전극)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있으며, 구동전압(EVDD)이 인가될 수 있고, 구동전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 (또는 정해진 시간) 동안 유지해줄 수 있다.
스위칭 트랜지스터(O-SWT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 게이트 노드는 해당 게이트 라인과 전기적으로 연결되어 스캔신호(SCAN)를 인가 받을 수 있다.
스위칭 트랜지스터(O-SWT)는 해당 게이트 라인을 통해 스캔신호(SCAN)를 게이트 노드로 인가 받아 온-오프가 제어될 수 있다.
이러한 스위칭 트랜지스터(O-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
한편, 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
도 3에 예시된 각 서브픽셀 구조는 2T(Transistor) 1C (Capacitor) 구조로서, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 4는 본 발명의 실시예들에 따른 패널(PNL)이 LCD (Liquid Crystal Display) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 4를 참조하면, LCD 패널인 패널(PNL)에서의 각 서브픽셀(SP)은 픽셀전극(PXL) 및 스위칭 트랜지스터(L-SWT) 등을 포함할 수 있다.
스위칭 트랜지스터(L-SWT)는, 스캔신호(SCAN)에 의해 제어되며, 데이터 라인(DL)과 픽셀전극(PXL) 사이에 전기적으로 연결될 수 있다.
스위칭 트랜지스터(L-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 픽셀전극(PXL)에 전달해준다. 데이터전압(Vdata)이 인가된 픽셀전극(PXL)은 공통전압이 인가되는 공통전극(COM)과 전계를 형성할 수 있다. 즉, 픽셀전극(PXL)과 공통전극(COM) 사이에 캐패시터 (스토리지 캐패시터)가 형성될 수 있다.
도 5는 본 발명의 실시예들에 따른 패널(PNL)에 배치된 게이트 구동회로(GDC)를 개략적으로 나타낸 도면이다.
도 5를 참조하면, 각 게이트 구동회로(GDC)는 풀-업 트랜지스터(Tup), 풀-다운 트랜지스터(Tdown) 및 제어 스위치 회로(CSC) 등을 포함할 수 있다.
제어 스위치 회로(CSC)는 풀-업 트랜지스터(Tup)의 게이트 노드에 해당하는 Q 노드의 전압과, 풀-다운 트랜지스터(Tdown)의 게이트 노드에 해당하는 QB 노드의 전압을 제어하는 회로로서, 여러 개의 스위치(트랜지스터)를 포함할 수 있다.
풀-업 트랜지스터(Tup)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제1 레벨 전압(예: 하이 레벨 전압(VGH))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-다운 트랜지스터(Tdown)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제2 레벨 전압(예: 로우 레벨 전압(VGL))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown)는 서로 다른 타이밍에 턴-온 될 수 있다.
풀-업 트랜지스터(Tup)는, 클럭신호(CLK)가 인가되는 클럭신호 인가 노드(Nclk)와 게이트 라인(GL)에 전기적으로 연결된 게이트 신호 출력 노드(Nout) 사이에 전기적으로 연결되고, Q 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-업 트랜지스터(Tup)의 게이트 노드는 Q 노드에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 드레인 노드 또는 소스 노드는 클럭신호 인가 노드(Nclk)에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 소스 노드 또는 드레인 노드는 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-업 트랜지스터(Tup)는, Q 노드의 전압에 의해 턴 온 되어, 클럭신호(CLK)의 하이 레벨 구간에서의 하이 레벨 전압(VGH)을 갖는 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다.
게이트 신호 출력 노드(Nout)에 출력된 하이 레벨 전압(VGH)의 게이트 신호(Vgate)는 해당 게이트 라인(GL)에 공급된다.
풀-다운 트랜지스터(Tdown)는, 게이트 신호 출력 노드(Nout)와 기저 전압 노드(Nvss) 사이에 전기적으로 연결되고, QB 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-다운 트랜지스터(Tdown)의 게이트 노드는, QB 노드에 전기적으로 연결된다. 풀-다운 트랜지스터(Tdown)의 드레인 노드 또는 소스 노드는 기저 전압 노드(Nvss)에 전기적으로 연결되어 정 전압에 해당하는 기저 전압(VSS)을 인가받는다. 풀-다운 트랜지스터(Tdown)의 소스 노드 또는 드레인 노드는, 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-다운 트랜지스터(Tdown)는, QB 노드의 전압에 의해 턴 온 되어, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다. 이에 따라, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는 게이트 신호 출력 노드(Nout)를 통해 해당 게이트 라인(GL)으로 공급될 수 있다. 여기서, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는, 일 예로, 기저 전압(VSS)일 수 있다.
한편, 제어 스위치 회로(CSC)는, 둘 이상의 트랜지스터 등으로 구성될 수 있으며, Q 노드, QB 노드, 세트 노드(S, 스타트 노드라고도 함), 리셋 노드(R) 등의 주요 노드가 있다. 경우에 따라서, 제어 스위치 회로(CSC)는 구동전압(VDD) 등의 각종 전압이 입력되는 입력 노드 등이 더 있을 수 있다.
제어 스위치 회로(CSC)에서, Q 노드는 풀-업 트랜지스터(Tup)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, QB 노드는 풀-다운 트랜지스터(Tdown)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, 세트 노드(S)는 해당 게이트 구동회로(GDC)의 게이트 구동의 시작을 지시하기 위한 세트 신호(SET)를 인가 받는다.
여기서, 세트 노드(S)에 인가되는 세트 신호(SET)는 게이트 드라이버(GDR)의 외부에서 입력되는 스타트 신호(VST)일 수도 있고, 현재의 게이트 구동회로(GD)보다 앞선 이전 스테이지(stage)의 게이트 구동 회로(GDC)에서 출력된 게이트 신호(Vgate)가 피드백 된 신호(캐리 신호)일 수도 있다.
제어 스위치 회로(CSC)에서 리셋 노드(R)에 인가되는 리셋 신호(RST)는 모든 스테이지의 게이트 구동회로들(GDC)을 동시에 초기화하기 위한 리셋 신호일 수도 있고, 다른 스테이지(이전 또는 이후 스테이지)로부터 입력된 캐리 신호일 수 있다.
제어 스위치 회로(CSC)는 세트 신호(SET)에 응답하여 Q 노드를 충전하고, 리셋 신호(RST)에 응답하여 Q 노드를 방전한다. 제어 스위치 회로(CSC)는 Q 노드와 QB 노드 각각을 서로 다른 타이밍에 충전 또는 방전시키기 위하여 인버터 회로를 포함할 수 있다.
도 3에 도시된 바와 같이, OLED 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각에는 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT)가 배치될 수 있다.
도 4에 도시된 바와 같이, LCD 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각에는 스위칭 트랜지스터(L-SWT)가 배치될 수 있다.
이와 같이, OLED 패널 또는 LCD 패널 등일 수 있는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각의 영역에는 트랜지스터(DRT, O-SWT, L-SWT)가 배치될 수 있다.
또한, 도 2에 도시된 바와 같이, 게이트 구동회로(GDC)가 GIP 타입으로 구현된 경우, 즉, 게이트 구동회로(GDC)가 패널(PNL)에 내장되는 경우, 도 5와 같은 게이트 구동회로(GDC)를 구성하는 각종 트랜지스터(Tup, Tdown, CSC 내부의 트랜지스터들)이 패널(PNL)의 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에 배치될 수 있다.
한편, 패널(PNL)의 액티브 영역(A/A) 또는 넌-액티브 영역(N/A)에 배치되는 트랜지스터(TR)를 플렉서블(Flexible) 기판 등 열에 취약한 구성 상에 형성하기 위해서는 고품위의 저온 소자 제작이 필요하다. 이에, 아래에서는, 저온 소자 제작이 가능한 트랜지스터(TR)의 구조를 설명한다.
본 발명의 실시예들에 따른 트랜지스터(TR)는 기판 상에 배치되고, 서로 이격된 제1 액티브 패턴과 제2 액티브 패턴 및 상기 제1 및 제2 액티브 패턴 사이에 배치된 제3 액티브층 패턴을 포함하는 액티브층, 액티브층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치되고, 액티브층과 중첩된 게이트 전극, 게이트 전극 상에 배치된 절연막 및 절연막 상에 배치되고, 액티브층과 전기적으로 연결되되, 서로 이격되는 소스 전극 및 드레인 전극을 포함하고, 제1 및 제2 액티브 패턴의 결정립도(Grain Size)는 제3 액티브 패턴의 결정립도보다 작을 수 있다.
여기서, 제1 내지 제3 액티브 패턴들의 결정립도는 제1 내지 제3 액티브 패턴 각각의 결정(Grain)의 평균 크기를 의미한다.
이와 같이, 간략하게 설명한 트랜지스터(TR) 구조에 대하여, 여러 도면들을 참조하여 더욱 상세하게 설명한다.
도 6은 본 발명의 실시예에 따른 트랜지스터를 도시한 도면이다. 도 7은 본 발명의 실시예에 따른 트랜지스터의 일부 영역을 구체화한 도면이다.
먼저, 도 6을 참조하면, 본 발명의 실시예에 따른 트랜지스터(TR)는 액티브층(ACT), 게이트 전극(GATE), 소스 전극(S) 및 드레인 전극(D)을 포함한다.
구체적으로, 기판(SUB) 상에 제1 절연막(INS1)이 배치될 수 있다. 도 6에서는 제1 절연막(INS1)이 단일층인 구성을 도시하였으나, 본 발명은 이에 한정되지 않다. 예를 들면, 제1 절연막(INS1)은 다중층으로 이루어질 수 있다.
제1 절연막(INS1) 상에는 액티브층(ACT)이 배치될 수 있다.
액티브층(ACT)은 제1 액티브 패턴(ACT1), 제2 액티브 패턴(ACT2) 및 제3 액티브 패턴(ACT3)을 포함할 수 있다.
여기서, 제1 및 제2 액티브 패턴(ACT1, ACT2)은 서로 이격될 수 있다. 그리고, 제3 액티브 패턴(ACT3)은 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2) 사이에 배치될 수 있다.
이에, 제3 액티브 패턴(ACT3)의 일 측은 제1 액티브 패턴(ACT1)과 접촉하고, 제3 액티브 패턴(ACT3)의 타 측은 제2 액티브 패턴(ACT2)과 접촉할 수 있다.
제1 액티브 패턴(ACT1)의 높이(H1), 제2 액티브 패턴(ACT2)의 높이(H2) 및 제3 액티브 패턴(ACT3)의 높이(H3)는 서로 대응될 수 있다. 이를 통해, 액티브층(ACT)의 표면은 평탄하게 이루어질 수 있다. 여기서, 제1 액티브 패턴(ACT1)의 높이(H1), 제2 액티브 패턴(ACT2)의 높이(H2) 및 제3 액티브 패턴(ACT3)의 높이(H3)는 기판(SUB)과 수직한 방향을 기준으로 한 최대 길이일 수 있다.
액티브층(ACT) 상에는 게이트 절연막(GI)이 배치될 수 있다.
게이트 절연막(GI) 상에는 게이트 전극(GATE)이 배치될 수 있다.
게이트 전극(GATE)은 액티브층(ACT)과 중첩될 수 있다. 구체적으로, 게이트 전극(GATE)은 액티브층(ACT)의 제3 액티브 패턴(ACT3)과 중첩될 수 있다.
액티브층(ACT)은 채널 영역을 구비할 수 있다.
액티브층(ACT)의 채널 영역은, 액티브층(ACT)이 게이트 전극(GATE)과 중첩되는 영역일 수 있다.
즉, 본 발명의 실시예에서, 액티브층(ACT)의 채널 영역은 제3 액티브 패턴(ACT3)에 포함될 수 있다.
한편, 채널 영역의 길이(L)는 제3 액티브 패턴(ACT3)의 폭에 해당할 수 있다. 구체적으로, 채널 영역의 길이(L)는 제3 액티브 패턴(ACT3)의 폭에 대응될 수 있다. 여기서, 제3 액티브 패턴(ACT3)의 폭은 기판(SUB)과 수평한 방향을 기준으로 한 제3 액티브 패턴(ACT3)의 최대 길이일 수 있다.
게이트 전극(GATE) 상에는 제2 절연막(INS2)이 배치될 수 있다.
제2 절연막(INS2) 상에는 소스 전극(S)과 드레인 전극(D)이 서로 이격되어 배치될 수 있다.
소스 전극(S)은 게이트 절연막(GI)과 제2 절연막(INS2)에 구비된 제1 홀(HOL1)을 통해 액티브층(ACT)의 제1 액티브 패턴(ACT1)과 전기적으로 연결될 수 있다. 그리고, 드레인 전극(D)은 게이트 절연막(GI)과 제2 절연막(INS2)에 구비된 제2 홀(HOL2)을 통해 액티브층(ACT)의 제2 액티브 패턴(ACT2)과 전기적으로 연결될 수 있다.
한편, 도 6에서는 소스 전극(S)이 제1 액티브 패턴(ACT1)과 연결되고, 드레인 전극(D)이 제2 액티브 패턴(ACT2)과 연결되는 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들면, 소스 전극(S)이 제2 액티브 패턴(ACT2)과 연결되고, 드레인 전극(D)이 제1 액티브 패턴(ACT1)과 연결될 수도 있다. 다만, 후술하는 설명에서는 설명의 편의를 위하여, 소스 전극(S)이 제1 액티브 패턴(ACT1)에 연결되고, 드레인 전극(D)이 제2 액티브 패턴(ACT2)에 연결되는 구성을 중심으로 설명한다.
한편, 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)은 불순물로 도핑될 수 있다.
여기서, 불순물은 최외각 전자의 개수가 3개인 원소이거나, 최외각 전자의 개수가 5개인 원소일 수 있다.
예를 들면, 제1 및 제2 액티브 패턴(ACT1, ACT2)에는 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등 최외각 전자가 3개인 원소가 도핑 되거나, 은(Ag), 인(P), 비소(As), 안티몬(Sb) 등 최외각 전자가 5개인 원소가 도핑될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
그리고, 제1 및 제2 액티브 패턴(ACT1, ACT2)은 비정질 실리콘(a-Si)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이와 같이, 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)이 불순물로 도핑됨으로써, 소스 전극(S) 및 드레인 전극(D) 각각과 접촉되는 액티브층(ACT)의 제1 및 제2 액티브 패턴(ACT1, ACT2)의 전도도가 증가될 수 있다.
그리고, 제3 액티브 패턴(ACT3)은 제1 및 제2 액티브패턴(ACT1, ACT2)과 다르게 불순물로 도핑되지 않은 영역일 수 있다.
이러한 액티브층(ACT)의 제1 내지 제3 액티브 패턴(ACT1, ACT2, ACT3)은 모두 결정화된 상태일 수 있다.
즉, 제1 및 제2 액티브 패턴(ACT1, ACT2)은 도핑된 상태이면서 결정화된 상태일 수 있다. 그리고, 제3 액티브 패턴(ACT3)은 결정화된 상태일 수 있다.
이로 인해, 제1 및 제2 액티브 패턴(ACT1, ACT2)과 제3 액티브 패턴(ACT3)의 결정립도는 상이할 수 있다.
구체적으로, 도 7을 참조하면, 제1 및 제2 액티브 패턴(ACT1, ACT2)의 결정립도는 제3 액티브 패턴(ACT3)의 결정립도와 상이할 수 있다.
제1 및 제2 액티브 패턴(ACT1, ACT2)의 결정립도는 제3 액티브 패턴(ACT3)의 결정립도보다 작을 수 있다.
한편, 도 6과 도 7에서는 제3 액티브 패턴(ACT3)의 전체와 게이트 전극(GATE)이 중첩되는 구성을 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 8은 다른 실시예에 따른 트랜지스터를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 8을 참조하면, 제3 액티브 패턴(ACT3)은 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)을 포함할 수 있다.
여기서, 제1 영역(A1)은 제2 영역(A2)과 제3 영역(A3) 사이에 배치될 수 있다. 다른 측면으로, 제1 영역(A1)은 게이트 전극(GATE)과 중첩되는 영역이고, 제2 영역(A2)과 제3 영역(A3) 각각은 게이트 전극(GATE)과 미 중첩되는 영역일 수 있다.
도 8에서 액티브층(ACT)은 트랜지스터(TR) 구동 시, 채널 영역을 구비할 수 있다.
액티브층(ACT)의 채널 영역은 액티브층(ACT)이 게이트 전극(GATE)과 중첩되는 영역에 포함될 수 있다.
즉, 본 발명의 다른 실시예에서, 액티브층(ACT)의 채널 영역은 제3 액티브 패턴(ACT3)의 제1 영역(A1)에 포함될 수 있다.
예를 들면, 채널 영역은 제3 액티브 패턴(ACT3)의 제1 영역(A1)의 상부에 형성될 수 있다. 제1 영역(A1)의 상부는 게이트 절연막(GI)과 인접한 영역일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
한편, 채널 영역의 길이(L)는 제3 액티브 패턴(ACT3)의 제1 영역(A1)의 폭에 해당할 수 있다. 여기서, 제3 액티브 패턴(ACT3)의 제1 영역(A1)의 폭은 기판(SUB)과 수평한 방향을 기준으로 한 제3 액티브 패턴(ACT3) 제1 영역(A1)의 길이일 수 있다.
여기서, 제2 영역(A2)과 제3 영역(A3) 각각은 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)과 다르게 불순물로 도핑되지 않은 영역일 수 있다.
즉, 제2 영역(A2)과 제3 영역(A3)은 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)에 비해 캐리어 밀도가 낮을 수 있다.
한편, 초고해상도 패널(PNL) 제작을 위해서는 짧은 길이의 채널 영역을 갖는 액티브층(ACT)을 포함한 트랜지스터(TR)가 필요하다.
그러나, 채널 영역의 길이가 짧아질수록 트랜지스터(TR)의 내부 전계가 증가하면서, 트랜지스터(TR)의 오프 전류(또는 누설 전류)가 증가하는 문제 발생하였다.
구체적으로, 채널 영역의 길이가 짧은 액티브층(ACT)을 갖는 트랜지스터(TR)는 오프(off) 상태에서 액티브층(ACT)의 제1 액티브 패턴(ACT1) 또는 제2 액티브 패턴(ACT2)에서 채널 영역 방향으로 흐르는 오프 전류가 발생할 수 있다.
이에, 액티브층(ACT)의 제1 액티브 패턴(ACT1)과 제1 영역(A1) 및 제2 액티브 패턴(ACT2)과 제1 영역(A2) 사이 각각에 LDD(Light Doped Drain) 영역을 형성하여 트랜지스터(TR)의 오프 전류를 감소시킬 수 있었으나, 도핑 공정이 추가되는 문제가 있다.
그러나, 본 발명의 다른 실시예에서는, 제1 액티브 패턴(ACT1)과 제1 영역(A1) 및 제2 액티브 패턴(ACT2)과 제1 영역(A2) 사이 각각에 도핑되지 않은 영역인 제2 영역(A2)과 제3 영역(A3)이 배치됨으로써, LDD 영역을 형성할 필요 없이 트랜지스터(TR)의 오프 전류를 감소시킬 수 있는 효과가 있다.
다시 말해, 제2 영역(A2) 및 제3 영역(A3)의 캐리어 밀도가 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)의 캐리어 밀도 보다 낮으므로, 제2 영역(A2) 및 제3 영역(A3)은 LDD 역할을 할 수 있다.
따라서, 제2 영역(A2)과 제3 영역(A3)은 채널 영역을 포함하는 제1 영역(A1)과 제1 액티브 패턴(ACT1) 사이의 내부 전계 세기를 감소시킬 수 있고, 제1 영역(A1)과 제2 액티브 패턴(ACT2) 사이의 내부 전계 세기를 감소시킬 수 있다.
이에, 본 발명의 트랜지스터(TR)는 채널 영역의 길이가 짧아지더라도 트랜지스터(TR)의 내부 전계가 증가하는 것을 방지할 수 있으며, 오프 전류가 흐르는 것을 방지할 수 있는 효과가 있다.
이어서, 도 9를 참조하여, 본 발명의 또 다른 실시예에 따른 트랜지스터 구조를 검토하면 다음과 같다.
도 9는 본 발명의 또 다른 실시예에 따른 트랜지스터 구조를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 9를 참조하면, 제1 절연막(INS1) 상에 제1 액티브 패턴(ACT1) 및 제2 액티브 패턴(ACT2)이 서로 이격되도록 배치될 수 있다.
그리고, 제1 및 제2 액티브 패턴(ACT1, ACT2)이 배치된 제1 절연막(INS1) 상에 제3 액티브 패턴(ACT3)이 배치될 수 있다.
제3 액티브 패턴(ACT3)은 제1 및 제2 액티브 패턴(ACT1, ACT2) 사이데 배치된 제1 부분(P1)과, 제1 부분(P1)에서 연장되어 제1 액티브 패턴(ACT1) 상에 배치된 제2 부분(P2) 및 제1 부분(P1)에서 연장되어 제2 액티브 패턴(ACT2) 상에 배치된 제3 부분(P3)을 포함할 수 있다.
제2 부분(P2)의 하면은 제1 액티브 패턴(ACT1)의 상면과 접촉될 수 있다. 그리고, 제3 부분(P3)의 하면은 제2 액티브 패턴(ACT2)의 상면과 접촉될 수 있다.
제1 내지 제3 부분(P1, P2, P3)의 결정립도는 제1 및 제2 액티브 패턴(ACT1, ACT2)의 결정립도보다 작을 수 있다.
한편, 제3 액티브 패턴(ACT3)의 높이는 제1 및 제2 액티브 패턴(ACT1, ACT2) 각각의 높이와 동일하거나 더 높을 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
여기서, 제1 및 제2 액티브 패턴(ACT1, ACT2)은 결정화되고 불순물로 도핑될 수 있으나, 제3 액티브 패턴(ACT3)은 결정화될 수 있으나, 도핑되지 않을 수 있다. 즉, 제3 액티브 패턴(ACT3)의 제1 내지 제3 부분(P1, P2, P3)은 결정화된 상태이나 도핑되지 않은 상태일 수 있다.
제3 액티브 패턴(ACT3)의 표면 형상은 제1 및 제2 액티브 패턴(ACT1, ACT2)이 형성된 기판(SUB)의 표면 형상을 따를 수 있다.
즉, 제3 액티브 패턴(ACT3)은 서로 이격하여 배치된 제1 및 제2 액티브 패턴(ACT1, ACT2)에 의해 적어도 2개의 단차부(S)를 가질 수 있다.
제3 액티브 패턴(ACTE)의 단차부(S)에서 제3 액티브 패턴(ACT3)의 두께(T2)는 단차부(S)를 제외한 나머지 영역에서의 제3 액티브 패턴(ACT3)의 두께(T1)보다 얇을 수 있다.
다시 말해, 제3 액티브 패턴(ACT3)은 제1 및 제2 액티브 패턴(ACT1, ACT2) 각각의 끝 단과 중첩되는 영역에서 단차부(S)를 구비하고, 단차부(S)에서 제3 액티브 패턴(ACT3)의 두께(T2)는 단차부가 미 존재하는 영역에서의 제3 액티브 패턴(ACT3)의 두께(T1)보다 얇을 수 있다.
다만, 본 발명이 이에 한정되는 것은 아니며, 제3 액티브 패턴(ACT3)의 두께가 영역별로 대응되도록 형성될 수도 있다.
이러한, 액티브층(ACT) 상에는 게이트 절연막(GI)이 배치될 수 있다.
게이트 절연막(GI)의 표면 형상은 액티브층(ACT)의 표면 형상을 따를 수 있다. 따라서, 게이트 절연막(GI)은 액티브층(ACT)이 단차를 갖는 영역과 대응되는 영역에서 단차를 구비할 수 있다.
이러한 게이트 절연막(GI) 상에는 게이트 전극(GATE)이 배치될 수 있다.
게이트 전극(GATE)은 액티브층(ACT)의 단차로 인해 발생한 홈(G)과 중첩되도록 배치될 수 있다.
한편, 도 9에서는 게이트 전극(GATE)이 게이트 절연막(GI)의 홈(G)에 배치된 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 게이트 전극(GATE)은 게이트 절연막(GI)의 홈(G)과 홈(G)의 주변 영역과도 중첩되도록 배치될 수 있다.
또한, 본 발명이 이에 한정되는 것은 아니며, 게이트 절연막(GI)은 홈(G)을 구비하지 않고, 편평한 표면을 갖도록 형성될 수도 있다.
이러한 게이트 전극(GATE)과 중첩된 액티브층(ACT)의 영역은 채널 영역일 수 있다. 여기서, 채널 영역의 길이(L)은 액티브층(ACT)의 제3 액티브 패턴(ACT3)의 상면의 폭일 수 있다.
게이트 전극(GATE)과 액티브층(ACT)이 중첩된 영은 제3 액티브 패턴(ACT3)의 제1 부분(P1) 배치된 영역과 대응될 수 있다. 따라서, 채널 영역의 길이(L)는 제3 액티브 패턴(ACT3)의 제1 부분(P1)의 최대 폭 일 수 있다.
여기서, 제1 부분(P1)의 최대 폭은 기판(SUB)과 수평한 방향을 기준으로 한 제1 부분(P1)의 최대 길이일 수 있다.
게이트 전극(GATE) 상에는 제2 절연막(INS2)이 배치될 수 있다.
제2 절연막(INS2) 상에는 소스 전극(S)과 드레인 전극(D)이 서로 이격되도록 배치될 수 있다.
그리고, 소스 전극(S)은 게이트 절연막(GI)과 제2 절연막(INS2)에 구비된 제1 홀(HOL1)과, 제3 액티브 패턴(ACT3)의 제2 부분(P2)에 구비되고 제1 홀(HOL1)과 중첩되는 제3 홀(HOL3)을 통해 제1 액티브 패턴(ACT1)과 연결될 수 있다. 제1 홀(HOL1)과 제3 홀(HOL3)은 제1 액티브 패턴(ACT1)과 중첩될 수 있다.
드레인 전극(D)은 게이트 절연막(GI)과 제2 절연막(INS2)에 구비된 제2 홀(HOL2)과 제3 액티브 패턴(ACT3)의 제3 부분(P3)에 구비되고 제2 홀(HOL2)과 중첩되는 제4 홀(HOL4)을 통해 제2 액티브 패턴(ACT2)과 연결될 수 있다. 제2 홀(HOL2)과 제4 홀(HOL4)은 제2 액티브 패턴(ACT2)과 중첩될 수 있다.
소스 전극(S)과 드레인 전극(D) 각각은 불술물로 도핑된 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)에 오믹 컨택(Ohmic contact)될 수 있다.
한편, 도 9에 도시된 바와 같이, 소스 전극(S)은 제3 홀(HOL3)을 통해 제1 액티브 패턴(ACT1)과 연결되는 구조를 갖는데, 소스 전극(S)은 제3 홀(HOL3)로 인해, 제3 액티브 패턴(ACT3)의 측면 및 제1 액티브 패턴(ACT1)의 상면과 접촉될 수 있다. 또한, 드레인 전극(D)은 제4 홀(HOL4)로 인해, 제3 액티브 패턴(ACT3)의 측면 및 제2 액티브 패턴(ACT2)의 상면과 접촉될 수 있다.
한편, 전자장치가 패널(PNL) 등일 경우, 도 6 및 도 9에 도시된 트랜지스터(TR)는 액티브 영역의 서브픽셀(SP) 내에 배치될 수 있고, 이들은 픽셀 전극과 연결될 수 있다.
이를 도 10을 참조하여 검토하면 다음과 같다.
도 10은 본 발명의 실시예에 따른 트랜지스터가 서브픽셀 내 배치된 경우, 픽셀 전극과 연결된 구조의 트랜지스터를 도시한 도면이다.
도 10을 참조하면, 액티브 영역(A/A)에서 서브픽셀(SP) 내에 배치되는 트랜지스터(TR) 중에는 드레인 전극(D)이 픽셀 전극(PXL)과 전기적으로 연결되어야 하는 트랜지스터(TR)가 존재할 수 있다.
이러한 트랜지스터(TR)의 게이트 전극(GATE)을 전극을 덮으면서 패시베이션층(PAS)이 배치될 수 있다. 도 10에서는 설명의 편의를 위하여 게이트 전극(GATE) 상에 패시베이션층(PAS)이 배치된 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 게이트 전극(GATE)과 패시베이션층(PAS) 사이에 다른 절연막 등의 구성이 추가될 수 있다.
패시베이션층(PAS) 상에 픽셀 전극(PXL)이 위치할 수 있다. 픽셀 전극(PXL)은 패시베이션층(PAS)의 홀을 통해 드레인 전극(D)과 연결될 수 있다.
한편, 도 10에서는 드레인 전극(D)이 픽셀 전극(PXL) 전극과 연결되는 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 픽셀 전극(PXL)은 소스 전극(S)과 연결될 수도 있다.
도 10에서는 본 발명의 트랜지스터(TR)가 액티브 영역(A/A)에 배치된 구성을 설명하였으나, 본 발명의 실시예들에 따른 트랜지스터(TR)는 패널(PNL)의 외곽 영역인 넌-액티브 영역에도 배치될 수 있다.
그리고, 도 10에서는 도 6의 트랜지스터(TR)가 픽셀 전극(PXL)과 연결되는 구성을 도시하였으나, 도 9의 트랜지스터(TR)와 픽셀 전극(PNL)이 연결될 수도 있다.
이어서, 본 발명의 도 6의 트랜지스터(TR)를 형성하는 공정을 도 11 내지 도 18을 참조하여 검토하면 다음과 같다.
도 11 내지 도 18은 본 발명의 도 6의 트랜지스터를 형성하는 공정을 간략히 도시한 도면이다.
먼저, 도 11을 참조하면, 기판(SUB) 상에 제1 절연막(INS1)이 형성된다. 제1 절연막(INS1)은 기판(SUB) 상에 전면 증착될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 절연막(INS1) 상에는 제1 액티브층 물질(ACTM1)이 형성된다. 여기서, 제1 액티브층 물질(ACTM1)은 비정질 실리콘(a-Si)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
그리고, 제1 액티브층 물질(ACTM1)에 불순물이 도핑될 수 있다.
제1 액티브층 물질(ACTM1)에는 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등 최외각 전자가 3개인 원소가 도핑 되거나, 은(Ag), 인(P), 비소(As), 안티몬(Sb) 등 최외각 전자가 5개인 원소가 도핑될 수 있다.
이후, 도 12에 도시된 바와 같이 도핑된 제1 액티브층 물질(ACTM1)은 어닐링(Annealing)될 수 있다.
예를 들면, 엑시머 레이저(Excimer Laser)를 통해 제1 액티브층 물질(ACTM1)이 어닐링될 수 있다. 이에, 비정질 실리콘(a-Si)이 폴리 실리콘(Poly-Si)으로 결정화 될 수 있다. 이를 통해, 제1 액티브층 물질(ACTM1)의 전자 이동도가 높아질 수 있다.
이후, 도 13에 도시된 바와 같이, 제1 액티브층 물질(ACTM1)은 패터닝 될 수 있다.
이에, 제1 절연막(INS1) 상에 서로 이격된 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)이 형성될 수 있다.
이후, 도 14에 도시된 바와 같이, 제1 및 제2 액티브 패턴(ACT1, ACT2)이 형성된 기판(SUB) 상에 제2 액티브층 물질(ACTM2)을 형성한다. 제2 액트브층 물질(ACTM2)은 비정질 실리콘(a-Si)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
그리고, 제2 액티브층 물질(ACTM2)은 엑시머 레이저를 통해 제2 액티브층 물질(ACTM2)은 어닐링될 수 있다. 이에, 비정질 실리콘(a-Si)이 폴리 실리콘(Poly-Si)으로 결정화 될 수 있다.
이후, 도 15에 도시된 바와 같이, 제2 액티브층 물질(ACTM2)은 CMP(Chemical Mechanical Polishing, 화학적 기계적 연마) 공정을 통해 패터닝되어 제3 액티브 패턴(ACT3)이 형성될 수 있다.
구체적으로, CMP 공정을 통해 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2) 상에 형성된 제2 액티브층 물질(ACTM2)은 제거될 수 있다. 그리고, 제2 액티브층 물질(ACTM2)은 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2) 사이의 영역에만 남아 최종적으로 제3 액티브 패턴(ACT3)이 될 수 있다.
이와 같은 공정을 통해, 제1 내지 제3 액티브 패턴(ACT1, ACT2, ACT3)를 포함하는 액티브층(ACT)을 형성할 수 있다.
이후, 도 16에 도시된 바와 같이, 액티브층(ACT)이 형성된 기판(SUB) 상에는 게이트 절연막(GI)이 형성될 수 있다.
게이트 절연막(GI) 상에는 제3 액티브 패턴(ACT3)과 중첩하는 게이트 전극(GATE)이 형성될 수 있다.
이후, 도 17에 도시된 바와 같이, 게이트 전극(GATE)이 배치된 기판(SUB) 상에 제2 절연막(INS2)이 형성될 수 있다. 제2 절연막(INS2)은 기판(SUB) 상에 전면 증착될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 절연막(ISN2)과 게이트 절연막(GI)에는 제1 액티브 패턴(ACT1)의 상면의 일부를 노출시키기 위한 제1 홀(HOL1)이 형성될 수 있다. 그리고, 제2 절연막(ISN2)과 게이트 절연막(GI)에는 제2 액티브 패턴(ACT2)의 상면의 일부를 노출시키기 위한 제2 홀(HOL2)이 형성될 수 있다.
그리고, 제1 홀(HOL1)과 제2 홀(HOL2)을 통해 노출된 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)을 수소화한다. 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)을 수소화 하는 공정은 활성화를 통해 비정질 실리콘 물질에서 결합이 덜된 공간들을 수소로 채워 주는 공정이다. 다시 말해, 비정질 실리콘의 단글링 본드(Dangling bond)에 수소를 결합시키는 공정이다.
이후, 도 18에 도시된 바와 같이, 제1 홀(HOL1)을 통해 제1 액티브 패턴(ACT1)과 연결되는 소스 전극(S)과, 제2 홀(HOL2)을 통해 제2 액티브 패턴(ACT2)과 연결되는 드레인 전극(D)을 형성한다.
상술한 공정을 통해, 본 발명의 도 6에 도시된 트랜지스터(TR)를 형성할 수 있다.
이어서, 본 발명의 도 9에 도시된 트랜지스터(TR)를 형성하는 공정을 도 19 내지 도 23을 참조하여 검토하면 다음과 같다.
도 19 내지 도 23은 도 9의 트랜지스터를 형성하는 공정을 간략히 도시한 도면이다.
한편, 본 발명의 도 9에 도시된 트랜지스터(TR)는 도 6의 트랜지스터(TR)와 도 11 내지 도 14의 공정까지는 동일할 수 있다.
다만, 도 14에 도시된 공정 이후, 도 19에 도시된 바와 같이 CMP 공정 없이 제3 액티브 패턴(ACT3)이 형성될 수 있다. 이 때, 제3 액티브 패턴(ACT3)은 도 9에 도시된 구조와 같이, 제1 부분 내지 제3 부분(P1, P2, P3)를 포함할 수 있다.
이후, 도 20에 도시된 바와 같이, 제3 액티브 패턴(ACT3) 상에 게이트 절연막(GI) 및 제3 액티브 패턴(ACT3)의 제1 부분(P1)과 중첩되는 게이트 전극(GATE)이 형성될 수 있다.
이후, 도 21에 도시된 바와 같이, 게이트 전극(GATE)이 형성된 기판(SUB) 상에 제2 절연막(INS2)이 형성될 수 있다. 그리고, 제1 및 제2 액티브 패턴(ACT1, ACT2)을 수소화 하는 공정이 진행될 수 있다.
이후, 도 22에 도시된 바와 같이, 제2 절연막(INS2)과 게이트 절연막(GI)에는 제1 액티브 패턴(ACT1)의 상면의 일부를 노출하기 위한 제1 홀(HOL1)이 형성되고, 제3 액티브 패턴(ACT3)에는 제1 홀(HOL1)과 중첩하는 제3 홀(HOL3)이 형성될 수 있다.
또한, 제2 절연막(INS2)과 게이트 절연막(GI)에는 제2 액티브 패턴(ACT2)의 상면의 일부를 노출하기 위한 제2 홀(HOL1)이 형성되고, 제3 액티브 패턴(ACT3)에는 제2 홀(HOL1)과 중첩하는 제4 홀(HOL3)이 형성될 수 있다.
이후, 도 23에 도시된 바와 같이, 제1 홀(HOL1) 및 제3 홀(HOL3)을 통해 제1 액티브 패턴(ACT1)과 연결되는 소스 전극(S)과, 제2 홀(HOL2) 및 제4 홀(HOL4)을 통해 제2 액티브 패턴(ACT2)과 연결되는 드레인 전극(D)이 형성될 수 있다.
한편, 본 발명의 트랜지스터(TR)들을 형성하는 공정은, 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)에 불순물을 도핑한 후, 엑시머 레이저를 통해 결정화되므로, 열을 이용한 결정화에 비해 저온 공정에서 트랜지스터(TR)를 형성할 수 있다.
일반적으로, 액티브층 물질을 열을 통해 결정화 하기 위해서는, 460oC 내지 550oC의 고온 공정이 필요하다. 이 경우, 기판(SUB) 물질은 액티브층 물질의 결정화 공정을 견딜 수 있는 물질로 이루어져야만 한다.
그러나, 플렉서블(Flexible) 기판의 경우, 내열성이 떨어지는 문제가 있으므로, 액티브층 물질을 열을 통해 결정화하는 공정에 부적합하다.
상술한 바와 같이, 본 발명의 트랜지스터(TR)들을 형성하는 공정은 열을 이용하여 액티브층 물질을 결정화하는 공정에 비해 낮은 온도로 진행되는 엑시머 레이저 어닐링 공정을 통해 액티브층 물질의 결정화를 유도하므로, 고온에 취약한 플렉서블 기판 상에도 트랜지스터(TR)를 형성할 수 있는 효과가 있다.
다시 말해, 본 발명의 실시예들에 따른 트랜지스터(TR)를 형성하는 공정은 열을 이용하여 액티브층 물질을 결정화하는 공정을 삭제함으로써, 저온 공정이 가능하다는 효과가 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
SUB: 기판
ACT: 액티브층
GI: 게이트 절연막
GATE: 게이트 전극
S: 소스 전극
D: 드레인 전극

Claims (21)

  1. 패널; 및
    상기 패널을 구동하기 위한 구동회로를 포함하고,
    상기 패널에 배치되는 트랜지스터는,
    기판 상에 배치되고, 서로 이격된 제1 액티브 패턴과 제2 액티브 패턴 및 상기 제1 및 제2 액티브 패턴 사이에 배치된 제3 액티브층 패턴을 포함하는 액티브층;
    상기 액티브층 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치되고, 상기 액티브층과 중첩된 게이트 전극;
    상기 게이트 전극 상에 배치된 절연막;
    상기 절연막 상에 배치되고, 상기 제1 액티브 패턴과 전기적으로 연결되는 소스 전극; 및
    상기 절연막 상에 배치되되, 상기 소스 전극과 이격되고, 상기 제2 액티브 패턴과 전기적으로 연결되는 드레인 전극을 포함하고,
    상기 제1 및 제2 액티브 패턴의 결정립도는 상기 제3 액티브 패턴의 결정립도보다 작으며,
    상기 제1 및 제2 액티브 패턴은 도핑된 불순물을 포함하고, 상기 제3 액티브 패턴은 도핑된 불순물을 미 포함하며,
    상기 제3 액티브 패턴의 폭은 상기 게이트 전극의 폭과 대응되거나, 상기 게이트 전극의 폭보다 큰 전자장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 액티브 패턴은 도핑된 불순물을 포함하고,
    상기 소스 전극 및 상기 드레인 전극 중 하나는 상기 게이트 절연막 및 상기 절연막에 구비된 제1 홀을 통해 상기 제1 액티브 패턴에 연결되고,
    나머지 하나는 상기 게이트 절연막 및 상기 절연막에 구비된 제2 홀을 통해 상기 제2 액티브 패턴에 연결된 전자장치.
  3. 제2항에 있어서,
    상기 불순물은 최외각 전자의 개수가 3개인 원소이거나, 최외각 전자의 개수가 5개의 원소인 전자장치.
  4. 제1항에 있어서,
    상기 액티브층은 채널 영역을 포함하고,
    상기 채널 영역은 상기 액티브층이 상기 게이트 전극과 중첩된 영역에 포함되고,
    상기 채널 영역은 상기 제3 액티브 패턴에 포함되는 전자장치.
  5. 제4항에 있어서,
    상기 채널 영역의 길이는 상기 제3 액티브 패턴의 폭과 대응되는 전자장치.
  6. 제4항에 있어서,
    상기 제3 액티브 패턴은 상기 게이트 전극과 중첩된 제1 부분, 상기 제1 부분과 상기 제1 액티브 패턴 사이에 배치된 제2 부분 및 상기 제1 부분과 상기 제2 액티브 패턴 사이에 배치된 제3 부분을 포함하고,
    상기 제1 부분은 상기 액티브층의 채널 영역을 포함하는 전자장치.
  7. 제6항에 있어서,
    상기 제2 부분 및 상기 제3 부분은 상기 게이트 전극과 미 중첩된 전자장치.
  8. 제1항에 있어서,
    상기 제1 및 제2 액티브 패턴의 높이는 상기 제3 액티브 패턴의 높이와 대응되는 전자장치.
  9. 제1항에 있어서,
    상기 제3 액티브 패턴은,
    상기 제1 및 제2 액티브 패턴 사이에 배치된 제1 부분과, 상기 제1 부분에서 연장되어 상기 제1 액티브 패턴 상에 배치된 제2 부분 및 상기 제1 부분에서 연장되어 상기 제2 액티브 패턴 상에 배치된 제3 부분을 포함하는 전자장치.
  10. 제9항에 있어서,
    상기 제1 내지 제3 부분의 결정립도는 상기 제1 및 제2 액티브 패턴의 결정립도보다 작은 전자장치.
  11. 제9항에 있어서,
    상기 제2 부분의 하면은 상기 제1 액티브 패턴의 상면과 접촉되고,
    상기 제3 부분의 하면은 상기 제2 액티브 패턴의 상면과 접촉된 전자장치.
  12. 제9항에 있어서,
    상기 제3 액티브 패턴은 상기 제1 및 제2 액티브 패턴 각각의 끝 단과 중첩되는 영역에 단차부를 구비하고,
    상기 단차부에서의 상기 제3 액티브 패턴의 두께는 상기 단차부가 미 존재하는 영역에서의 상기 제3 액티브 패턴의 두께보다 얇은 전자장치.
  13. 제12항에 있어서,
    상기 게이트 절연막은 상기 제3 액티브 패턴의 단차부 및 상기 제3 부분과 중첩된 영역에서 홈을 구비하고,
    상기 게이트 전극은 홈과 중첩된 전자장치.
  14. 제9항에 있어서,
    상기 제1 부분은 상기 제1 액티브 패턴의 상면의 일부를 노출하는 제3 홀을 구비하고,
    상기 제2 부분은 상기 제2 액티브 패턴의 상면의 일부를 노출하는 제4 홀을 구비하는 전자장치.
  15. 제14항에 있어서,
    상기 제3 홀은 상기 게이트 절연막 및 상기 절연막에 구비된 제1 홀과 중첩되고,
    상기 제4 홀은 상기 게이트 절연막 및 상기 절연막에 구비된 제2 홀과 중첩된 전자장치.
  16. 제15항에 있어서,
    상기 소스 전극과 상기 드레인 전극 중 하나는 상기 제1 홀과 상기 제3 홀을 통해 상기 제1 액티브 패턴과 연결되고, 나머지 하나는 상기 제2 홀과 상기 제4 홀을 통해 상기 제2 액티브 패턴과 연결된 전자장치.
  17. 제15항에 있어서,
    상기 소스 전극과 상기 드레인 전극 중 하나는 상기 제3 홀에서 상기 제3 액티브 패턴의 측면 및 상기 제1 액티브 패턴의 상면과 접촉되고, 나머지 하나는 상기 제4 홀에서 상기 제3 액티브 패턴의 측면 및 상기 제2 액티브 패턴의 상면과 접촉된 전자장치.
  18. 제1항에 있어서,
    상기 트랜지스터가 액티브 영역 내 배치되는 경우,
    상기 트랜지스터의 상기 소스 전극 및 상기 드레인 전극을 덮으면서 패시베이션층이 배치되고,
    상기 패시베이션층 상에 픽셀 전극이 위치하며,
    상기 픽셀 전극은 상기 패시베이션층의 홀을 통해 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되는 전자장치.
  19. 제1항에 있어서,
    상기 트랜지스터는 상기 패널의 액티브 영역 내 다수의 서브픽셀 각각의 영역에 배치되는 전자장치.
  20. 제1항에 있어서,
    상기 트랜지스터는 상기 패널의 액티브 영역의 외곽 영역인 넌-액티브 영역에 배치된 게이트 구동회로에 포함되는 전자장치.
  21. 기판;
    기판 상에 배치되고, 서로 이격된 제1 액티브 패턴과 제2 액티브 패턴 및 상기 제1 및 제2 액티브 패턴 사이에 배치된 제3 액티브층 패턴을 포함하는 액티브층;
    상기 액티브층 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치되고, 상기 액티브층과 중첩된 게이트 전극;
    상기 게이트 전극 상에 배치된 절연막;
    상기 절연막 상에 배치되고, 상기 제1 액티브 패턴과 전기적으로 연결되는 소스 전극; 및
    상기 절연막 상에 배치되되, 상기 소스 전극과 이격되고, 상기 제2 액티브 패턴과 전기적으로 연결되는 드레인 전극을 포함하고,
    상기 제1 및 제2 액티브 패턴의 결정립도는 상기 제3 액티브 패턴의 결정립도보다 작으며,
    상기 제1 및 제2 액티브 패턴은 도핑된 불순물을 포함하고, 상기 제3 액티브 패턴은 도핑된 불순물을 미 포함하며,
    상기 제3 액티브 패턴의 폭은 상기 게이트 전극의 폭과 대응되거나, 상기 게이트 전극의 폭보다 큰 트랜지스터.
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