KR20210076695A - 트랜지스터 어레이 기판 및 이를 포함하는 전자장치 - Google Patents

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KR20210076695A
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이도형
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Abstract

본 발명의 실시예들은, 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것으로서, 더욱 상세하게는, 제1 영역, 제1 영역과 이격된 제2 영역 및 제1 영역과 제2 영역 사이에 구비된 채널영역을 포함하는 제1 액티브층, 제1 액티브층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치되되 제1 액티브층의 채널영역의 일부와 중첩된 게이트 전극을 포함하고, 게이트 전극은 제1 액티브층의 제1 및 제2 영역 중 적어도 하나의 영역의 일부와 중첩됨으로써, 채널영역의 열화를 방지할 수 있는 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.

Description

트랜지스터 어레이 기판 및 이를 포함하는 전자장치{TRANSISTOR ARRAY SUBSTRATE AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 발명의 실시예들은 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 전자장치에 대한 요구가 다양한 형태로 증가하고 있다. 이러한 전자장치는 데이터 라인들과 게이트 라인들이 배치된 패널과, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함할 수 있다.
이러한 전자장치의 핵심 구성인 패널은 구동을 위하여 수많은 트랜지스터들이 다양한 기능으로 배치될 수 있다.
이로 인해, 패널 제작 공정은 복잡해지고 어려워질 수밖에 없다. 이에 따라, 공정 편의성을 추구하다 보면, 트랜지스터의 소자 성능이 떨어지는 문제점이 발생할 수 있다.
특히, 서로 상이한 기능하는 다수의 트랜지스터들의 요구 조건에 부합하는 구조를 갖도록 트랜지스터를 설계하는데 어려움이 있다.
본 발명의 실시예들은 액티브층과 게이트 전극 사이에 쇼트(short)가 발생하는 것을 방지할 수 있는 구조를 갖는 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
또한, 본 발명의 실시예들은 전원 공급 노드와 연결된 전극에 높은 전압이 인가되더라도, 액티브층의 채널영역에 열화가 발생하지 않는 구조를 갖는 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
또한, 본 발명의 실시예들은 이동도 저하를 방지할 수 있는 구조를 갖는 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
일 측면에서, 본 발명의 실시예들은 적어도 1개의 트랜지스터를 포함하는 패널 및 패널을 구동하기 위한 구동회로를 포함하고, 표시패널의 기판 상에 배치되고 제1 영역, 제1 영역과 이격된 제2 영역 및 제1 영역과 제2 영역 사이에 구비된 채널영역을 포함하는 제1 액티브층, 제1 액티브층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치되되 제1 액티브층의 채널영역의 일부와 중첩된 게이트 전극, 게이트 전극 상에 배치된 층간 절연막 및 층간 절연막 상에 배치되되 서로 이격된 제1 전극과 제2 전극을 포함하고, 게이트 전극은 제1 액티브층의 제1 및 제2 영역 중 적어도 하나의 영역의 일부와 중첩된 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
다른 측면에서, 본 발명의 실시예들은 기판 상에 배치되고 제1 영역, 제1 영역과 이격된 제2 영역 및 제1 영역과 제2 영역 사이에 구비된 채널영역을 포함하는 제1 액티브층, 제1 액티브층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치되되 제1 액티브층의 채널영역의 일부와 중첩된 게이트 전극, 게이트 전극 상에 배치된 층간 절연막 및 층간 절연막 상에 배치되되 서로 이격된 제1 전극과 제2 전극을 포함하고, 게이트 전극은 제1 액티브층의 제1 및 제2 영역 중 적어도 하나의 영역의 일부와 중첩된 트랜지스터 어레이 기판 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 액티브층의 도체화된 영역과 게이트 전극이 접촉되지 않도록 게이트 절연막이 배치됨으로써, 액티브층과 게이트 전극 사이에 쇼트(short)가 발생하는 것을 방지할 수 있는 구조를 갖는 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 채널영역의 일부가 게이트 전극과 미 중첩되는 영역에 배치됨으로써, 전원 공급 노드와 연결된 전극에 높은 전압이 인가되더라도, 액티브층의 채널영역에 열화가 발생하지 않는 구조를 갖는 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
또한, 본 발명의 실시예들에 의하면, 액티브층의 채널영역의 길이가 적정히 설계됨으로써, 이동도 저하를 방지할 수 있는 구조를 갖는 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 4는 하나의 서브픽셀(SP)이 구동 트랜지스터(T3)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결된 제2 트랜지스터(T2)를 더 포함하는 3T(Transistor)1C(Capacitor) 구조를 예시적으로 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 패널(PNL)에 배치된 게이트 구동회로(GDC)를 개략적으로 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 전자장치에 배치된 트랜지스터의 구조를 도시한 단면도이다.
도 7 내지 도 10은 도 6의 트랜지스터의 제1 액티브층 및 게이트 전극의 제조 과정을 간략히 도시한 도면이다.
도 11은 도 6의 구조를 갖는 본 발명의 실시예에 따른 트랜지스터(Tr)의 특성과 비교예에 따른 트랜지스터의 특성을 비교한 그래프이다.
도 12는 본 발명의 다른 실시예에 따른 전자장치에 배치된 트랜지스터의 구조를 도시한 단면도이다.
도 13은 본 발명의 또 다른 실시예들에 따른 전자장치에 배치된 트랜지스터의 단면도이다.
도 14는 본 발명의 또 다른 실시예들에 따른 전자장치에 배치된 트랜지스터의 도면이다.
도 15는 도 14의 구조를 갖는 트랜지스터(Tr)의 특성을 나타낸 그래프이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 표시장치뿐만 아니라, 트랜지스터를 포함하기만 하면, 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다.
본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다.
패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자장치에서, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현될 수 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 다수의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.
데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는, 소스 측 회로필름(SF) 상에 실장 될 수 있다.
소스 측 회로필름(SF)의 일 측은 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 부 (패드들의 집합체)와 전기적으로 연결될 수 있다.
소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.
전자장치는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 측이 연결될 수 있다.
즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 패널(PNL)의 넌-액티브 영역(N/A)과 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.
또한, 컨트롤 인쇄회로기판(CPCB)에는, 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.
소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)에 포함된 다수의 게이트 구동회로(GDC)는 패널(PNL)의 넌-액티브 영역(N/A) 상에 직접 형성될 수 있다.
다수의 게이트 구동회로(GDC) 각각은 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔신호(SCAN)를 출력할 수 있다.
패널(PNL) 상에 배치된 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.
넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동회로(GDC)에 가장 인접하게 배치된 소스 측 회로필름(SF)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 3을 참조하면, OLED 패널인 패널(PNL)에서의 각 서브픽셀(SP)은, 구동 트랜지스터(T3)의 게이트 노드에 해당하는 제1 노드(N1)로 데이터 전압(VDATA)을 전달해주기 위한 제1 트랜지스터(T1)와, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지하는 스토리지 캐패시터(Cst)를 더 포함하여 구성될 수 있다.
유기발광소자(OLED)는 제1 전극(애노드 전극 또는 캐소드 전극), 적어도 한 층의 발광층을 포함하는 유기층 및 제2 전극(캐소드 전극 또는 애노드 전극) 등으로 이루어질 수 있다.
구동 트랜지스터(T3)는 유기발광소자(OLED)로 구동 전류를 공급해줌으로써 유기발광소자(OLED)를 구동해준다.
구동 트랜지스터(T3)는 제1 노드(N1), 제2 노드(N2) 및 제3노드(N3)를 갖는다.
구동 트랜지스터(T3)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 제1 트랜지스터(T1)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다.
구동 트랜지스터(T3)의 제2 노드(N2)는 유기발광소자(OLED)의 제1 전극(301)과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다.
구동 트랜지스터(T3)의 제3 노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다.
구동 트랜지스터(T3)와 제1 트랜지스터(T1)는, n 타입으로 구현될 수도 있고, p 타입으로도 구현될 수도 있다.
제1 트랜지스터(T1)는 데이터 라인(DL)과 구동 트랜지스터(T3)의 제1 노드(N1) 사이에 전기적으로 연결되고, 게이트 라인을 통해 스캔 신호(SCAN)를 게이트 노드로 인가 받아 제어될 수 있다.
이러한 제1 트랜지스터(T1)는 스캔 신호(SCAN)에 의해 턴-온 되어 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(T3)의 제1 노드(N1)로 전달해줄 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(T3)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
이러한 스토리지 캐패시터(Cst)는, 구동 트랜지스터(T3)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(T3)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)이다.
도 3에 예시된 각 서브픽셀 구조는 2T(Transistor) 1C (Capacitor) 구조로서, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 4는 하나의 서브픽셀(SP)이 구동 트랜지스터(T3)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결된 제2 트랜지스터(T2)를 더 포함하는 3T(Transistor)1C(Capacitor) 구조를 예시적으로 나타낸 도면이다.
도 4를 참조하면, 제2 트랜지스터(T2)는 구동 트랜지스터(T3)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결되어, 게이트 노드로 제2 스캔 신호(SCAN2)를 인가 받아 온-오프가 제어될 수 있다.
제2 트랜지스터(T2)의 드레인 노드 또는 소스 노드는 기준 전압 라인(RVL)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(T3)의 제2 노드(N2)에 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는, 일 예로, 디스플레이 구동 시 구간에서 턴-온 될 수 있고, 구동 트랜지스터(T3)의 특성치 또는 유기발광다이오드(OLED)의 특성치를 센싱하기 위한 센싱 구동 시 구간에서 턴-온 될 수 있다.
제2 트랜지스터(T2)는 해당 구동 타이밍(예: 디스플레이 구동 타이밍 또는 센싱 구동 시 구간 내 초기화 타이밍)에 맞추어, 제2 스캔 신호(SCAN2)에 의해 턴-온 되어, 기준 전압 라인(RVL)에 공급된 기준 전압(Vref)을 구동 트랜지스터(T3)의 제2 노드(N2)에 전달해줄 수 있다.
또한, 제2 트랜지스터(T2)는 해당 구동 타이밍(예: 센싱 구동 시 구간 내 샘플링 타이밍)에 맞추어, 제2 스캔 신호(SCAN2)에 의해 턴-온 되어, 구동 트랜지스터(T3)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)으로 전달해줄 수 있다.
다시 말해, 제2 트랜지스터(T2)는, 구동 트랜지스터(T3)의 제2 노드(N2)의 전압 상태를 제어하거나, 구동 트랜지스터(T3)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)에 전달해줄 수 있다.
여기서, 기준 전압 라인(RVL)은 기준 전압 라인(RVL)의 전압을 센싱하여 디지털 값으로 변환하여, 디지털 값을 포함하는 센싱 데이터를 출력하는 아날로그 디지털 컨버터와 전기적으로 연결될 수 있다.
아날로그 디지털 컨버터는 데이터 구동 회로(DDR)를 구현한 소스 드라이버 집적회로(SDIC)의 내부에 포함될 수도 있다.
아날로그 디지털 컨버터에서 출력된 센싱 데이터는 구동 트랜지스터(T3)의 특성치(예: 문턱전압, 이동도 등) 또는 유기발광다이오드(OLED)의 특성치(예: 문턱전압 등)를 센싱하는데 이용될 수 있다.
한편, 캐패시터(Cst)는, 구동 트랜지스터(T3)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(T3)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(T3), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
한편, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 별개의 게이트 신호일 수 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 서로 다른 게이트 라인을 통해, 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드로 각각 인가될 수도 있다.
경우에 따라서는, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 동일한 게이트 신호일 수도 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 동일한 게이트 라인을 통해 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드에 공통으로 인가될 수도 있다.
도 3 및 도 4에 예시된 각 서브픽셀 구조는 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다.
또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 5는 본 발명의 실시예들에 따른 패널(PNL)에 배치된 게이트 구동회로(GDC)를 개략적으로 나타낸 도면이다.
도 5를 참조하면, 각 게이트 구동회로(GDC)는 풀-업 트랜지스터(Tup), 풀-다운 트랜지스터(Tdown) 및 제어 스위치 회로(CSC) 등을 포함할 수 있다.
제어 스위치 회로(CSC)는 풀-업 트랜지스터(Tup)의 게이트 노드에 해당하는 Q 노드의 전압과, 풀-다운 트랜지스터(Tdown)의 게이트 노드에 해당하는 QB 노드의 전압을 제어하는 회로로서, 여러 개의 스위치(트랜지스터)를 포함할 수 있다.
풀-업 트랜지스터(Tup)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제1 레벨 전압(예: 하이 레벨 전압(VGH))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-다운 트랜지스터(Tdown)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제2 레벨 전압(예: 로우 레벨 전압(VGL))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown)는 서로 다른 타이밍에 턴-온 될 수 있다.
풀-업 트랜지스터(Tup)는, 클럭신호(CLK)가 인가되는 클럭신호 인가 노드(Nclk)와 게이트 라인(GL)에 전기적으로 연결된 게이트 신호 출력 노드(Nout) 사이에 전기적으로 연결되고, Q 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-업 트랜지스터(Tup)의 게이트 노드는 Q 노드에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 드레인 노드 또는 소스 노드는 클럭신호 인가 노드(Nclk)에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 소스 노드 또는 드레인 노드는 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-업 트랜지스터(Tup)는, Q 노드의 전압에 의해 턴 온 되어, 클럭신호(CLK)의 하이 레벨 구간에서의 하이 레벨 전압(VGH)을 갖는 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다.
게이트 신호 출력 노드(Nout)에 출력된 하이 레벨 전압(VGH)의 게이트 신호(Vgate)는 해당 게이트 라인(GL)에 공급된다.
풀-다운 트랜지스터(Tdown)는, 게이트 신호 출력 노드(Nout)와 기저 전압 노드(Nvss) 사이에 전기적으로 연결되고, QB 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-다운 트랜지스터(Tdown)의 게이트 노드는, QB 노드에 전기적으로 연결된다. 풀-다운 트랜지스터(Tdown)의 드레인 노드 또는 소스 노드는 기저 전압 노드(Nvss)에 전기적으로 연결되어 정 전압에 해당하는 기저 전압(VSS)을 인가받는다. 풀-다운 트랜지스터(Tdown)의 소스 노드 또는 드레인 노드는, 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-다운 트랜지스터(Tdown)는, QB 노드의 전압에 의해 턴 온 되어, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다. 이에 따라, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는 게이트 신호 출력 노드(Nout)를 통해 해당 게이트 라인(GL)으로 공급될 수 있다. 여기서, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는, 일 예로, 기저 전압(VSS)일 수 있다.
한편, 제어 스위치 회로(CSC)는, 둘 이상의 트랜지스터 등으로 구성될 수 있으며, Q 노드, QB 노드, 세트 노드(S, 스타트 노드라고도 함), 리셋 노드(R) 등의 주요 노드가 있다. 경우에 따라서, 제어 스위치 회로(CSC)는 구동전압(VDD) 등의 각종 전압이 입력되는 입력 노드 등이 더 있을 수 있다.
제어 스위치 회로(CSC)에서, Q 노드는 풀-업 트랜지스터(Tup)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, QB 노드는 풀-다운 트랜지스터(Tdown)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, 세트 노드(S)는 해당 게이트 구동회로(GDC)의 게이트 구동의 시작을 지시하기 위한 세트 신호(SET)를 인가 받는다.
여기서, 세트 노드(S)에 인가되는 세트 신호(SET)는 게이트 드라이버(GDR)의 외부에서 입력되는 스타트 신호(VST)일 수도 있고, 현재의 게이트 구동회로(GD)보다 앞선 이전 스테이지(stage)의 게이트 구동 회로(GDC)에서 출력된 게이트 신호(Vgate)가 피드백 된 신호(캐리 신호)일 수도 있다.
제어 스위치 회로(CSC)에서 리셋 노드(R)에 인가되는 리셋 신호(RST)는 모든 스테이지의 게이트 구동회로들(GDC)을 동시에 초기화하기 위한 리셋 신호일 수도 있고, 다른 스테이지(이전 또는 이후 스테이지)로부터 입력된 캐리 신호일 수 있다.
제어 스위치 회로(CSC)는 세트 신호(SET)에 응답하여 Q 노드를 충전하고, 리셋 신호(RST)에 응답하여 Q 노드를 방전한다. 제어 스위치 회로(CSC)는 Q 노드와 QB 노드 각각을 서로 다른 타이밍에 충전 또는 방전시키기 위하여 인버터 회로를 포함할 수 있다.
도 3에 도시된 바와 같이, OLED 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각에는 구동 트랜지스터(T3) 및 스위칭 트랜지스터(O-SWT)가 배치될 수 있다. 다만, 본 실시예들은 이에 한정되지 않으며, 도 4에 도시된 바와 같이, OLED 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 3개 이상의 트랜지스터가 배치될 수도 있다.
또한, 도 2에 도시된 바와 같이, 게이트 구동회로(GDC)가 INS1P 타입으로 구현된 경우, 즉, 게이트 구동회로(GDC)가 패널(PNL)에 내장되는 경우, 도 5와 같은 게이트 구동회로(GDC)를 구성하는 각종 트랜지스터(Tup, Tdown, CSC 내부의 트랜지스터들)이 패널(PNL)의 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에 배치될 수 있다.
도 6은 본 발명의 실시예들에 따른 전자장치에 배치된 트랜지스터의 구조를 도시한 단면도이다.
도 6을 참조하면, 본 발명의 실시예들에 따른 전자장치는, 적어도 1개의 트랜지스터(Tr)를 포함할 수 있다.
트랜지스터(Tr)는 제1 액티브층(620), 게이트 전극(640), 제1 전극(671) 및 제2 전극(672)를 포함할 수 있다.
도 6에 도시된 바와 같이, 기판(610) 상에 제1 영역(621), 제2 영역(622) 및 채널영역(623)을 포함하는 제1 액티브층(620)이 배치되고, 제1 액티브층(620) 상에 게이트 절연막(630)이 배치될 수 있다. 게이트 절연막(630) 상에는 게이트 전극(640)이 배치되고, 게이트 전극(640)이 배치된 기판(610) 상에는 절연막(650)이 배치될 수 있다. 절연막(650) 상에는 층간 절연막(660)이 배치되고, 층간 절연막(660) 상에는 서로 이격된 제1 및 제2 전극(671, 672)이 배치될 수 있다.
여기서, 제1 전극(671)과 제2 전극(672) 중 하나는 전자장치의 전원 공급 노드와 전기적으로 연결될 수 있다.
후술하는 설명에서는 설명의 편의를 위하여 제2 전극(672)이 전원 공급 노드와 연결된 구성을 중심으로 설명한다.
한편, 고속 구동이 요구되는 트랜지스터(Tr) 및 전자장치의 모듈 제작 후, 트랜지스터(Tr)의 불량을 확인하기 위한 에이징(aging) 단계에서의 트랜지스터(Tr)에는 전원 공급 노드와 연결된 제2 전극(671)에는 높은 전압(예를 들면, 35V 이상)이 인가될 수 있다. 이 때, 게이트 전극(640)에 인가되는 전압은 0V일 수 있다.
상술한 조건으로 트랜지스터(Tr) 구동 시, 트랜지스터(Tr)에는 높은 전계(field)가 걸리게 되고, 이에, 제1 액티브층(620)의 제2 영역(622)과 인접한 채널영역(623)의 열화가 발생할 수 잇다. 이에, 제1 액티브층(620)의 전도대(conduction band) 근처에 결함이 발생하여 트랜지스터(Tr)의 온-커런트(On-current)의 저하 및 문턱전압(Threshold Voltage; Vth)의 변동을 유발할 수 있다. 따라서, 트랜지스터(Tr)의 신뢰성이 저하될 수 있다.
이는 게이트 전극(640)과 채널영역(623) 사이에 존재하는 게이트 절연막(630)의 두께 감소로 인해 발생할 수 있다. 일반적인 트랜지스터의 구조에서, 게이트 절연막은 게이트 전극 및 액티브층의 채널영역과 중첩되도록 배치될 수 있다. 이러한 게이트 절연막의 단면 형상은 정테이퍼 형상일 수 있으며, 이에, 게이트 절연막의 끝 단으로 갈수록 두께가 얇아지는 부분이 존재하게 된다.
앞서 설명한 바와 같이, 게이트 전극과 액티브층의 채널영역 사이에 존재하는 게이트 절연막의 두께가 감소된 영역과 대응되는 영역의 채널영역에 열화가 발생하여 트랜지스터의 신뢰성이 저하되는 문제가 발생할 수 있다.
본 발명의 실시예들에 따른 전자장치에 구비된 트랜지스터(Tr)는 고속 구동이 요구되는 트랜지스터(Tr) 및 에이징(aging) 단계를 거치는 트랜지스터(Tr)의 액티브층이 채널영역이 열화 되지 않는 구조를 가질 수 있다.
구체적으로, 기판(610) 상에 트랜지스터(Tr)의 제1 액티브층(620)이 배치될 수 있다.
도 6에는 도시하지 않았으나, 기판(610)과 제1 액티브층(620) 사이에는 적어도 한 층의 버퍼층이 배치될 수 있다.
버퍼층은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 버퍼층이 다중층의 구조를 가질 경우, 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기물질 중 적어도 2개의 무기절연물질을 포함하는 층이 교번하여 배치되는 구조일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 액티브층(620)은 산화물(Oxide) 반도체로 구성될 수 있다. 제1 액티브층(620)을 이루는 물질은, 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다.
예를 들면, 제1 액티브층(620)은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이러한 산화물 반도체는 실리콘을 포함하는 반도체에 비해 대면적의 전자장치에 적용할 수 있다는 장점이 있다.
제1 액티브층(620)은 제1 영역(621), 제1 영역(621)과 이격된 제2 영역(622) 및 제1 영역(621)과 제2 영역(622) 사이에 구비된 채널영역(623)을 포함할 수 있다.
제1 액티브층(620)의 제1 영역(621)과 제2 영역(622)은 도체화된 영역일 수 있다. 따라서, 제1 액티브층(620)의 제1 영역(621)과 제2 영역(622)의 전기 저항은 채널영역(623)의 전기 저항보다 낮을 수 있다.
트랜지스터(Tr)가 온(On) 상태일 때, 전하(charge)는 제1 액티브층(620)의 채널영역(623)을 통해 이동될 수 있다.
제1 액티브층(620)의 제1 영역(621) 폭(W1)은 제1 액티브층(620)의 제2 영역(622)의 폭(W2)과 상이할 수 있다. 예를 들면, 도 6에 도시된 바와 같이, 제1 액티브층(620)의 제1 영역(621)의 폭(W1)은 제2 영역(622)의 폭(W2)보다 클 수 있다.
제1 액티브층(620) 상에는 게이트 절연막(630)이 배치될 수 있다.
게이트 절연막(630)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 6에 도시된 바와 같이, 게이트 절연막(630)은 제1 액티브층(620)의 일부를 노출하도록 배치될 수 있다. 예를 들면, 게이트 절연막(630)의 제1 액티브층(620)의 제1 영역(621)의 일부를 노출하도록 배치될 수 있다.
게이트 절연막(630)은 제1 액티브층(620)의 채널 영역(623) 전체와 중첩될 수 있다. 그리고, 게이트 절연막(630)은 제1 액티브층(620)의 제1 영역(621)과 제2 영역(622) 중 하나의 영역의 전체와 중첩되고, 나머지 하나의 영역의 일부와 중첩될 수 있다.
예를 들면, 도 6에 도시된 바와 같이, 게이트 절연막(630)은 제1 액티브층(620)의 제1 영역(621)의 일부와 중첩되고, 제1 액티브층(620)의 제2 영역(622)의 전부와 중첩될 수 있다.
그리고, 게이트 절연막(630)은 제1 액티브층(620)의 제2 영역(622)의 상면 및 측면을 둘러싸도록 배치될 수 있다. 도 6에 도시된 바와 같이, 게이트 절연막(630)은 제1 액티브층(620)의 제2 영역(622)을 덮으면서 배치되되, 채널영역(623)으로부터 제2 영역(622)이 연장되는 방향으로 연장될 수 있으나, 본 발명에서는 게이트 절연막(630)이 제1 액티브층(620)의 제2 영역(622)을 덮을 수 있도록 배치되는 구조이면 충분하다.
이와 같은 게이트 절연막(630)은 기판(610) 상에 형성된 게이트 절연막(630) 물질이 드라이 에칭(dry etching) 공정을 통해 패터닝됨으로써, 최종적으로 제1 액티브층(620)의 제1 영역(621)의 일부를 노출하도록 배치될 수 있다.
게이트 절연막(630)의 물질을 드라이 에칭하는 공정 중, 제1 액티브층(620)의 일부 영역은 도체화될 수 있다. 구체적으로, 게이트 절연막(630)과 미 중첩된 영역에 구비된 제1 액티브층(620)의 영역은 도체화될 수 있다.
다시 말해, 제1 액티브층(620)의 도체화된 영역 중 하나인 제1 영역(621)은 게이트 절연막과 미 중첩된 영역을 포함할 수 있다.
게이트 절연막(630) 상에는 트랜지스터(Tr)의 게이트 전극(640)이 배치될 수 있다.
게이트 전극(640)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
단면 상에서, 게이트 전극(640)의 일 단과 타 단 각각은 게이트 절연막(630)의 상면에 배치될 수 있다.
게이트 전극(620)의 폭(W3)은 게이트 절연막(630)의 폭(W4)보다 작을 수 있다. 여기서, 게이트 전극(620)의 폭(W3)과 게이트 절연막(630)의 폭(W4)은 게이트 절연막(630)과 게이트 전극(620)이 적층되는 방향과 수직한 방향을 기준으로 한 최소길이일 수 있다.
이러한 게이트 전극(640)은 제1 액티브층(620)과 중첩될 수 있다.
구체적으로, 게이트 전극(640)은 제1 액티브층(620)의 채널영역(623)의 일부와 중첩되고, 제1 액티브층(620)의 제1 영역(621)과 제2 영역(622) 중 어느 하나의 일부와 중첩될 수 있다.
예를 들면, 도 6에 도시된 바와 같이, 게이트 전극(640)은 제1 액티브층(620)의 채널영역(623)의 일부와 중첩되고, 제1 액티브층(620)의 제1 영역(621)의 일부와 중첩될 수 있다. 게이트 전극(640)은 제1 액티브층(620)의 채널영역(623)과 제1 영역(621)의 경계와도 중첩될 수 있다. 그리고, 게이트 전극(640)은 제1 액티브층(620)의 제2 영역(622)과 미 중첩될 수 있다.
즉, 게이트 전극(640)은 제1 액티브층(620)의 채널영역(623)의 일부와 미 중첩될 수 있다.
이에, 제1 액티브층(620)의 채널영역(623)은 게이트 전극(640)의 중심을 기준으로, 제1 액티브층(620)의 채널영역(623)으로부터 제2 영역(622)이 연장되는 방향으로 치우치도록 배치될 수 있다.
다시 말해, 제1 액티브층(620)의 채널영역(623)은 게이트 전극(640)의 중심을 기준으로, 비 대칭적으로 배치될 수 있다.
한편, 게이트 절연막(630)은 제1 액티브층(620)의 채널영역(623)의 전체와 중첩되고, 제1 액티브층(620)의 제1 영역(621)의 일부와 중첩될 수 있다. 이러한 구조에서, 게이트 절연막(630)의 일 단은 게이트 전극(640)의 일 단보다 채널영역(623)으로부터 제1 영역(621)이 연장되는 방향으로 치우치도록 배치될 수 있다.
다시 말해, 게이트 절연막(630)과 제1 액티브층(620)의 제1 영역(621)과 중첩된 영역의 폭이 게이트 전극(640)과 제1 액티브층(620)의 제1 영역(621)과 중첩된 영역의 폭보다 클 수 있다. 여기서, 게이트 절연막(630)과 제1 액티브층(620)의 제1 영역(621)과 중첩된 영역의 폭과 게이트 전극(640)과 제1 액티브층(620)의 제1 영역(621)과 중첩된 영역의 폭은 제1 액티브층(620)과 게이트 절연막(630)이 적층되는 방향과 수직한 방향의 최소길이일 수 있다.
이와 같이, 게이트 절연막(630)의 일 단이 게이트 전극(640)의 일 단보다 채널영역(623)으로부터 제1 영역(621)이 연장되는 방향으로 치우치도록 배치됨으로써, 게이트 전극(640)의 일 단과 제1 액티브층(620)의 제1 영역(621)을 분리 시킬 수 있다. 이에, 공정 오차 등의 발생으로 인해, 게이트 전극(640)과 도체화된 영역인 제1 영역(621)이 접촉되어 쇼트(short)가 발생하는 것을 방지할 수 있다.
게이트 전극(640)이 배치된 기판(610) 상에는 절연막(650)이 배치될 수 있다.
여기서, 절연막(650)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있다. 예를 들면, 절연막(650)은 실리콘 나이트라이드(SiNx)일 수 있다.
이러한 절연막(650)은 수소를 포함할 수 있다.
절연막(650) 포함된 수소는 절연막(650) 하부에 배치된 제1 액티브층(620)의 제1 및 제2 영역(621, 622)에 수소를 공급하는 역할을 할 수 있다.
한편, 산화물의 반도체를 포함하는 박막 트랜지스터의 전하 량은 산화물 반도체에 포함된 금속의 조성대비 수소 함량에 의해 결정될 수 있다. 산화물 반도체 내에서 수소는 캐리어로 작용할 수 있으므로, 수소 함량이 높을 수록 전하의 이동도는 높아질 수 있다.
이와 같이, 절연막(650)에 의해 제1 액티브층(620)의 제1 및 제2 영역(621, 622)에 수소가 공급됨으로써, 제1 액티브층(620)의 제1 및 제2 영역(621, 622)에서 전하의 이동도가 증가될 수 있다. 다시 말해, 절연막(650)은 제1 액티브층(620)의 제1 및 제2 영역(621, 622)을 도체화하는 역할을 할 수 있다.
절연막(650)은 게이트 절연막(630)의 드라이 에칭 공정에서 도체화된 제1 액티브층(620)의 제1 영역(621)이 게이트 전극(640) 하부까지 배치될 수 있도록 할 수 있다. 다시 말해, 게이트 절연막(630) 형성 공정에서 도체화된 제1 영역(621)의 면적은 절연막(650)으로부터 확산된 수소에 의해 넓어질 수 있고, 이에, 도체화된 영역인 제1 영역(621)은 게이트 절연막(630)과 미 중첩된 영역뿐만 아니라, 게이트 절연막(630) 및 게이트 전극(640) 하부에도 구비될 수 있다.
또한, 절연막(650)은 게이트 절연막(630)의 드라이 에칭 공정에서 도체화되지 못한 제1 액티브층(620)의 다른 영역도 도체화 시킬 수 있다.
예를 들면, 제1 액티브층(620)의 제1 영역(621)과 이격되되, 제1 액티브층(620)의 일 단인 제2 영역(622)은 절연막(650)에 의한 수소 확산에 의해 도체화될 수 있다.
다만, 제1 액티브층(620)의 제1 영역(621)의 일부는 절연막(650)과 직접 접촉되고, 제1 액티브층(620)의 제2 영역(622)과 절연막(650) 사이에는 게이트 절연막(630)이 배치되므로, 제1 영역(621)과 제2 영역(622)으로 확산되는 수소의 양은 상이할 수 있다.
또한, 제2 영역(622)과 일체이며, 제1 및 제2 영역(621, 622)보다 수소 함량이 낮은 영역인 채널영역(623)은 게이트 전극(640)과 미 중첩된 영역에도 구비될 수 있다.
게이트 전극(640)과 중첩된 제1 액티브층(620)의 일부 영역에는 절연막(650)으로부터 확산되는 수소가 게이트 전극(640)에 의해 막혀, 제1 액티브층(620)에 도달할 수 없게 된다.
이에, 제1 액티브층(620)의 영역 중 게이트 전극(640)의 일부와 중첩되는 영역은 캐리어 역할을 하는 수소를 공급받지 못하게 되므로, 제1 및 제2 영역(621, 622)에 비해 전기 저항이 높은 채널영역(623)이 될 수 있다.
다시 말해, 제1 액티브층(620)의 채널영역(623)의 일부는 게이트 전극(640)의 일부와 중첩하도록 구비될 수 있으며, 채널영역(623)의 나머지 일부는 게이트 전극(640)의 일 끝 단과 제1 액티브층(620)의 제2 영역(622) 사이에 구비될 수 있다.
따라서, 제1 액티브층(620)의 채널영역(623)은 게이트 전극(640)의 중심을 기준으로 비 대칭적으로 배치될 수 있다.
절연막(650)에 의한 도체화 효과에 따른 제1 액티브층(620)의 채널영역(623)의 위치는 후술하는 도 7 내지 도 10에서 구체적으로 검토하도록 한다.
절연막(650) 상에는 층간 절연막(660)이 배치될 수 있다.
층간 절연막(660)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있다. 예를 들면, 절연막(650)은 실리콘 나이트라이드(SiNx)일 수 있다.
층간 절연막(660) 상에는 서로 이격하여 배치된 트랜지스터(Tr)의 제1 전극(671) 및 제2 전극(672)이 배치될 수 있다.
제1 전극(671)과 제2 전극(672) 중 하나는 트랜지스터(Tr)의 소스 전극이고, 나머지 하나는 드레인 전극일 수 있다.
예를 들면, 제1 전극(671)이 트랜지스터(Tr)의 소스 전극이고, 제2 전극(672)이 트랜지스터(Tr)의 드레인 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제1 전극(671)이 트랜지스터(Tr)의 드레인 전극이고, 제2 전극(672)이 트랜지스터(Tr2)의 소스 전극일 수도 있다.
제1 전극(671)은 층간 절연막(660) 및 절연막(650)에 구비된 컨택홀을 통해 제1 액티브층(620)의 제1 영역(621)과 연결될 수 있고, 제2 전극(672)은 층간 절연막(660) 및 절연막(650)에 구비된 컨택홀을 통해 제1 액티브층(620)의 제2 영역(621)과 연결될 수 있다.
상술한 바와 같이, 트랜지스터(Tr)의 제2 전극(672)은 전자장치의 전원 공급 노드와 전기적으로 연결될 수 있다.
이러한 본 발명의 실시예에 따른 트랜지스터(Tr)의 구동 시, 제2 전극(672)에 높은 전압이 가해지더라도, 제2 전극(672)과 연결된 제1 액티브층(620)의 제2 영역(622)과 인접한 채널영역(623)에 열화가 발생하지 않도록 게이트 절연막(630)이 채널영역(623) 및 제2 영역(622)의 전체와 중첩되도록 배치될 수 있으며, 제2 영역(622)의 상면 및 일 측면을 둘러싸도록 배치될 수 있다.
이에, 게이트 전극(640)과 채널영역(623) 사이에 존재하는 게이트 절연막(630)의 두께 감소로 인해 발생되는 채널영역(623)의 열화로 인한 트랜지스터(Tr)의 신뢰성 저하 문제를 해결할 수 있다.
또한, 제1 액티브층(620)의 도체화된 영역 중 하나인 제1 영역(621)이 게이트 전극(640)과 중첩되도록 배치됨으로써, 채널영역(623)의 길이가 짧아져 전하 이동도에 영향을 줄 수 있으나, 본 발명의 실시예에 따른 트랜지스터(Tr)는 제1 액티브층(620)의 채널영역(623)이 게이트 전극(640)과 미 중첩되는 영역, 다시 말해, 제2 영역(622)쪽으로 채널영역(623)이 확장됨으로써, 트랜지스터(Tr)의 전하 이동도의 감소 현상을 방지할 수 있다.
제1 액티브층(620)의 제1 영역(621), 제2 영역(622) 및 채널영역(623)의 위치를 공정도를 통해 구체적으로 검토하면 다음과 같다.
도 7 내지 도 10은 도 6의 트랜지스터의 제1 액티브층 및 게이트 전극의 제조 과정을 간략히 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 7을 참조하면, 기판(610) 상에 제1 액티브층 물질(620a)이 배치될 수 있다. 제1 액티브층 물질(620a)은 기판 (610) 전면에 형성된 후, 도 7에 도시된 바와 같이 일부 영역에만 존재하도록 패터닝될 수 있다.
이러한 제1 액티브층 물질(620a) 상에는 게이트 절연막 물질(630a)이 배치될 수 있다.
게이트 절연막 물질(630a)은 기판(610) 전면에 배치될 수 있다.
게이트 절연막 물질(630a) 상에는 게이트 전극 물질(640a)이 배치될 수 있다.
게이트 전극 물질(640a) 상에는 포토레지스트(710)가 배치될 수 있다.
포토레지스트(710)는 게이트 전극 물질(640a)의 상면의 일부를 노출하도록 배치될 수 있다.
그리고, 포토레지스트(710)는 영역 별로 두께가 상이할 수 있다. 예를 들면, 포토레지스트(710)는 제1 두께(T1)를 갖는 영역과 제2 두께(T2)를 갖는 영역을 포함할 수 있으며, 제1 두께(T1)는 제2 두께(T2)보다 두꺼울 수 있다.
포토레지스트(710)가 게이트 전극 물질(640a)의 상면의 일부를 노출하도록 배치된 영역은, 도 6에 도시된 제1 액티브층(620)의 제1 영역(621)이 배치된 영역을 포함하는 영역일 수 있다.
포토레지스트(710)가 제1 두께(T1)를 갖는 영역은, 도 6에 게이트 전극(640)이 배치된 영역과 대응되는 영역일 수 있다.
포토레지스트(710)가 제2 두께(T2)를 갖는 영역은, 도 6에 제1 액티브층(620)의 제2 영역(622) 및 채널영역(623)의 일부를 포함하는 영역일 수 있다.
이후, 게이트 전극 물질(640a)과 게이트 절연막 물질(630a)의 패터닝을 위한 드라이 에칭 공정이 진행될 수 있다.
포토레지스트(710)를 마스크로 하여 드라이 에칭 공정을 진행할 경우, 도 8과 같은 구조를 얻을 수 있다.
구체적으로, 도 7의 포토레지스트(710)가 존재하지 않는 영역에서는 드라이 에칭 공정에 의해 게이트 전극 물질(640a)과 게이트 절연막 물질(630a)이 제거되어, 도 8에 도시된 게이트 전극(640) 및 게이트 절연막(630)이 형성될 수 있다.
게이트 전극 물질(640a)과 게이트 절연막 물질(630a)이 제거된 영역 내에 배치된 제1 액티브층 물질(820)은, 도 8에 도시된 바와 같이, 상면과 측면이 노출될 수 있다.
그리고, 상면의 일부 및 일 측면이 노출된 제1 액티브층 물질(820)은 드라이 에칭 공정에 의해 도체화 된 영역(621a)으로 존재할 수 있다. 다시 말해, 제1 액티브층 물질(820)은 일 단만 도체화된 영역이 존재할 수 있다.
이 때, 제1 액티브층 물질(820) 상에 배치된 게이트 절연막(630)의 일 단은 게이트 전극(640)에 상면의 일부가 노출되도록 배치될 수 있다. 게이트 절연막(630)의 타 단은 제1 액티브층 물질(820) 상면 및 측면을 둘러싸되, 제1 액티브층 물질(820)이 존재하지 않는 기판(610)의 상면까지 연장되어 배치될 수 있다.
또한, 도 7의 제1 두께(T1)를 갖는 영역의 포토레지스트(710)는, 도 8에 도시된 바와 같이, 드라이 에칭 공정에 의해 두께가 얇아질 수 있다.
도 7의 제2 두께(T2)를 갖는 영역의 포토레지스트(710)는, 도 8에 도시된 바와 같이, 드라이 에칭 공정 후 제거될 수 있다. 이에, 도 8에 도시된 바와 같이, 제2 두께(T2)를 갖는 영역의 포토레지스트(710)가 배치되어있던 영역에서는 게이트 절연막(630)의 상면과 측면이 노출될 수 있다.
이후, 게이트 전극(640) 상에 남아 있던 포토레지스트 패턴(810)이 제거되어, 도 9에 도시된 바와 같이, 게이트 전극(640)의 상면 및 측면이 노출될 수 있다.
이 후, 도 10에 도시된 바와 같이, 게이트 전극(640)이 배치된 기판(610) 상에 절연막(650)이 배치될 수 있다.
절연막(650)은 제1 액티브층 물질 중 드라이 에칭 공정에서 도체화된 영역(도 8의 621a)의 상면의 일부 및 측면과 접촉되고, 게이트 절연막(630)의 적어도 일 측면, 게이트 전극(640)의 상면 및 측면과 접촉되도록 연장될 수 있다. 그리고, 절연막(650)은 게이트 전극(640)과 중첩되지 않는 영역에 구비된 게이트 절연막(630)의 표면과 접촉될 수 있다.
여기서, 절연막(650)은 수소를 포함할 수 있다. 절연막(650)에 포함된 수소는 절연막(650) 하부에 배치된 제1 액티브층 물질에 도달할 수 있다.
이에, 게이트 절연막(630) 형성 공정에서 도체화된 영역(도 8의 621a)의 면적은 절연막(650)으로부터 확산된 수소에 의해 넓어질 수 있고, 최종적으로, 도 10에 도시된 바와 같이, 제1 액티브층(620)의 제1 영역(621)이 될 수 있다.
이와 같은 공정으로 형성된 제1 액티브층(620)의 제1 영역(621)은 게이트 절연막(630)과 미 중첩된 영역뿐만 아니라, 게이트 절연막(630) 및 게이트 전극(640) 하부에도 구비될 수 있다.
또한, 제1 액티브층(620)의 제1 영역(621)과 이격되되, 제1 액티브층(620)의 일 단인 제2 영역(622)은 절연막(650)에 의한 수소 확산에 의해 도체화될 수 있다.
다만, 제1 액티브층(620)의 제2 영역(622)과 절연막(650) 사이에는 게이트 절연막(630)이 배치되므로, 절연막(650)으로부터 공급되는 수소는 게이트 절연막(630)을 거쳐 제1 액티브층(620)의 제2 영역(622)에 도달할 수 있다.
이에, 제1 액티브층(620)의 제2 영역(622)의 길이는 제1 영역(621)의 길이보다 작을 수 있으며, 이러한 제2 영역(622)은 게이트 전극(640)과 미 중첩되도록 배치될 수 있다. 여기서, 제1 액티브층(620)의 제1 및 제2 영역(621, 622)의 길이는 제1 액티브층(620)과 게이트 절연막(630)이 적층되는 방향과 수직한 방향을 기준으로 한 최소길이일 수 있다.
또한, 게이트 전극(640)과 중첩된 제1 액티브층(620)의 일부 영역에는 절연막(650)으로부터 확산되는 수소가 게이트 전극(640)에 의해 막혀, 제1 액티브층(620)에 도달할 수 없게 된다. 이에, 제1 액티브층(620)의 영역 중 게이트 전극(640)의 일부와 중첩되는 영역은 절연막(650)으로부터 캐리어 역할을 하는 수소를 공급받지 못하게 되므로, 제1 및 제2 영역(621, 622)에 비해 전기 저항이 높은 채널영역(623)이 될 수 있다.
그리고, 이러한 채널영역(623)은 게이트 전극(640)과 미 중첩된 영역의 일부까지 연장될 수 있다.
채널영역(623) 중 게이트 전극(640)과 미 중첩된 영역에 구비된 영역은 게이트 절연막(640)에 의해 절연막(650)으로부터 공급되는 수소가 확산되지 못함으로써, 제2 영역(622)보다 전기 저항이 낮은 영역일 수 있다.
다시 말해, 제1 액티브층(620)의 채널영역(623)은 게이트 전극(640)의 일부와 중첩되는 영역과 게이트 전극(640)과 미 중첩된 영역을 포함할 수 있다.
이러한 제1 액티브층(620)의 채널영역(623)의 전기 저항은 제1 영역(621) 및 제2 영역(622)의 전기 저항보다 높을 수 있다.
그리고, 채널영역(623) 내에서도 게이트 전극(640)의 일부와 중첩되는 영역과 게이트 전극(640)과 미 중첩된 영역의 전기 저항이 상이할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 채널영역(623)의 전기 저항은 영역 별로 동일할 수 있다.
도 10에 도시된 바와 같이, 제1 액티브층(620)의 제1 영역(621)의 일부가 게이트 전극(640)과 중첩됨으로써, 채널영역(623)의 길이가 줄어들어, 전하의 이동도에 영향을 미칠 수 있다. 그러나, 본 발명에서는 제1 액티브층(620)의 제1 영역(621)의 길이가 길어진 만큼 채널영역(623)이 게이트 전극(640)과 미 중첩된 영역이 존재함으로써, 실질적으로 채널영역(623)의 길이가 충분히 확보될 수 있으므로, 전하의 이동도가 저하되는 것을 방지할 수 있다.
상술한 구조를 갖는 본 발명의 실시예에 따른 트랜지스터(Tr)의 특성과 비교예에 따른 트랜지스터의 특성을 비교하면 다음과 같다.
도 11은 도 6의 구조를 갖는 본 발명의 실시예에 따른 트랜지스터(Tr)의 특성과 비교예에 따른 트랜지스터의 특성을 비교한 그래프이다.
여기서, 비교예에 따른 트랜지스터는 액티브층, 액티브층 상에 배치된 게이트 전극, 게이트 전극 상에 배치되되 액티브층과 전기적으로 연결된 소스 전극과 드레인 전극을 포함할 수 있다. 그리고, 액티브층과 게이트 전극 사이에 게이트 절연막이 배치될 수 있으며, 게이트 절연막의 전 영역과 게이트 전극의 전 영역은 액티브층의 채널영역과 중첩되도록 배치되는 구조를 가질 수 있다.
도 11에서, x축은 게이트 전압(Gate voltage)를 나타내며, y축은 드레인 전류(Drain current)를 나타낸다.
도 11에서 비교예에 따른 트랜지스터와 실시예에 따른 트랜지스터의 특성 측정을 위해, -20V에서 +20V 범위의 게이트 전압을 인가하면서 드레인 전류를 측정하였다.
비교예에 따른 트랜지스터와 실시예에 따른 트랜지스터 각각의 전원 공급 노드와 연결된 전극(예를 들면, 제2 전극)과 게이트 전극에 전압이 인가되지 않은 초기화 상태(Initial)에서 각각의 트랜지스터에 0.1V의 구동 전압(VDD)과 10V의 구동 전압을 인가하였다.
또한, 비교예에 따른 트랜지스터와 실시예에 따른 트랜지스터 각각의 전원 공급 노드와 연결된 전극에는 45V의 전압을 인가하고, 게이트 전극에는 0V의 전압을 11시간 동안 인가한 후(After stress 11hr), 각각의 트랜지스터에 0.1V의 구동 전압(VDD)과 10V의 구동 전압을 인가하였다.
비교예에 따른 트랜지스터는 상술한 조건으로 구동 시, 온-커런트(On-current)의 저하 및 문턱전압(Threshold Voltage; Vth)이 초기 값으로부터 변동된 것을 알 수 있다.
그러나, 실시예에 따른 트랜지스터는 11시간 동안 구동된 후에도 온-커런트(On-current)의 저하 및 문턱전압(Threshold Voltage; Vth)이 초기 값으로부터 변동되지 않음을 알 수 있다.
다시 말해, 본 발명의 실시예에 따른 트랜지스터는 전원 공급 노드에 연결된 전극에 고 전압이 걸리더라도, 신뢰성을 유지할 수 있음을 알 수 있다.
도 6의 구조를 갖는 트랜지스터(Tr)는 도 3 및 도 4에 도시된 T1 내지 T3 중 어느 하나일 수 있으며, 또한 도 5에 도시된 풀-업 트랜지스터(Tup)이거나 풀-다운 트랜지스터(Tdown) 중 어느 하나일 수도 있다.
특히, 도 6의 구조를 갖는 트랜지스터(Tr)가 도 3 및 도 4에 도시된 T3(구동 트랜지스터)일 경우, 도 12와 같은 구조를 가질 수 있다.
도 12는 본 발명의 다른 실시예에 따른 전자장치에 배치된 트랜지스터의 구조를 도시한 단면도이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 12를 참조하면, 제1 액티브층(620), 게이트 전극(640), 제1 전극(671) 및 제2 전극(672)을 포함하는 트랜지스터(Tr)의 하부에는 차광층(1280)이 더 배치될 수 있다.
차광층(1280)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
한편, 도 12에서는 차광층(1280)이 단일층인 구조로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 차광층(1280)의 다중층의 구조를 가질 수도 있다.
차광층(1280)은 트랜지스터(Tr)의 제1 액티브층(620)과 중첩되도록 배치될 수 있다. 차광층(1280)은 제1 액티브층(620)에 광이 입사되어 제1 액티브층(620)의 전기적 특성이 변하는 것을 방지할 수 있다.
차광층(1280) 상에는 버퍼층(1290)이 배치될 수 있다.
버퍼층(1290)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 12에서는 버퍼층(1290)이 단일층인 구조로 도시되어 있으나, 본 발명의 버퍼층(630)은 다중층의 구조를 가질 수도 있다.
버퍼층(1290)이 다중층의 구조를 가질 경우, 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기물질 중 적어도 2개의 무기절연물질을 포함하는 층이 교번하여 배치되는 구조일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 도면에는 도시하지 않았으나 도 6 및 도 12의 구조를 갖는 트랜지스터(Tr)가 구동 트랜지스터일 경우, 트랜지스터(Tr)의 제1 및 제2 전극(671, 672) 중 하나의 전극은 전자장치의 픽셀전극과 전기적으로 연결될 수 있다.
한편, 본 발명의 실시예들에 따른 전자장치에 배치된 트랜지스터는 다른 구조를 가질 수도 있다.
도 13은 본 발명의 또 다른 실시예들에 따른 전자장치에 배치된 트랜지스터의 단면도이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 13을 참조하면, 본 발명의 또 다른 실시예들에 따른 전자장치에 배치된 트랜지스터(Tr)는 도 6의 제1 액티브층(620) 하부에 배치된 제2 액티브층(1320)을 더 포함할 수 있다.
제2 액티브층(1320)은 산화물 반도체일 수 있다.
제2 액티브층(1320)은 제3 영역(1321), 제3 영역(1321)과 이격된 제4 영역(1322) 및 제3 영역(1321)과 제4 영역(1322) 사이에 구비된 제2 액티브층(1320)의 채널영역(1323)을 포함할 수 있다.
여기서, 제2 액티브층(1320)의 제3 영역(1321)은 제1 액티브층(620)의 제1 영역(621)과 중첩되고, 제2 액티브층(1320)의 제4 영역(1322)은 제1 액티브층(620)의 제2 영역(622)과 중첩될 수 있다. 그리고, 제2 액티브층(1320)의 채널영역(1323)은 제1 액티브층(620)의 채널영역(623)과 중첩될 수 있다.
제2 액티브층(1320)의 제3 영역(1321)은 게이트 절연막(630)의 드라이 에칭 공정과 게이트 전극(640) 상에 배치된 절연막(620)으로부터 확산된 수소를 통해 도체화 될 수 있다. 제3 영역(1321)은 게이트 절연막(630)의 일부 및 게이트 전극(640)의 일부와 중첩될 수 있다.
제2 액티브층(1320)의 제4 영역(1322)은 절연막(620)으로부터 확산된 수소를 통해 도체화 될 수 있다.
여기서, 단면 상으로, 제4 영역(1322)의 길이는 제3 영역(1323)의 길이보다 짧을 수 있다. 제4 영역(1322)의 길이와 제3 영역(1323)의 길이는 제1 액티브층(1320)과 게이트 절연막(630)이 적층되는 방향과 수직한 방향을 기준으로 한 최소길이일 수 있다.
제2 액티브층(1320)의 채널영역(1323)의 일부는 게이트 전극(640)과 중첩되고, 나머지 일부는 게이트 전극(640)과 미 중첩되되, 게이트 절연막(630) 및 절연막(650)과 중첩될 수 있다.
한편, 제2 액티브층(1320)의 제2 영역(1322)까지 절연막(650)으로부터 확산된 수소가 도달하기 위해서는 제1 액티브층(620) 및 제2 액티브층(1320)의 두께가 얇을 수 있다.
이를 위해서, 제1 및 제2 액티브층(620, 1220)은 MOCVD (Metal-Organic Chemical Vapor Deposition) 또는 ALD (Atomic Layer Deposition) 등의 공정으로 형성될 수 있다.
여기서, MOCVD (Metal-Organic Chemical Vapor Deposition) 공법은, 고온의 기판 위에 원료 가스를 유출시켜 그 표면 상에서 분해 반응을 일으켜 박막을 형성하는 화학 증착(CVD: Chemical Vapor Deposition)의 일종으로서, 원료 가스 중에 유기 금속 착물을 포함하는 경우를 말하며, 유기 금속 가스를 가열한 기판 상에 열분해 시켜 반도체 박막을 성장시키는 기술이다. MOCVD의 경우, 다른 화학 증착 공법, 예를 들면, PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 보다 저온에서 조작하게 되고, 원자 오더에서의 박막 제어가 가능하며 균일한 막을 얻을 수 있다.
ALD (Atomic Layer Deposition) 공법은, 반응원료를 각각 분리, 공급하여 반응가스 간 화학반응으로 형성된 입자를 기판 표면에 증착, 박막을 형성하는 증착법으로서, 하나의 반응원료가 박막이 증착되는 기판 위에 화학흡착이 일어난 후, 제2 또는 제3의 기체가 들어와 기판 위에서 다시 화학 흡착이 일어나면서 박막이 증착 되는 증착법이다.
이러한 MOCVD 또는 ALD 공법을 이용하는 경우, 일반적인 PVD (Physical Vapor Deposition) 및 일반적인 다른 CVD (Chemical Vapor Deposition) 공법에 비해, 박막 생산성이나 성장 속도는 늘릴 수 있으나, 박막 도포성이 좋아, 이를 통한 미세한 박막 두께 조절이 가능하다.
이와 같이 형성된 제1 및 제2 액티브층(620, 1220)은 인듐(In), 갈륨(Ga), 아연(Zn), 티타늄(Ti) 및 주석(Tin) 적어도 어느 하나의 재료와 산소(O)를 포함할 수 있다.
여기서, 제1 액티브층(620)에 포함된 조성들의 함량과 제2 액티브층(1320)에 포함된 조성들의 함량은 서로 상이할 수 있다. 이에, 제1 액티브층(620)의 전기전도도와 제2 액티브층(1320)의 전기전도도는 서로 상이할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
한편, 산화물 반도체를 구동 트랜지스터의 액티브층으로 사용하는 경우, 채널 길이의 변화에 따라 문턱 전압(threshold voltage)이 크게 시프트 될 수 있다. 따라서, 산화물 반도체를 구동 트랜지스터의 액티브층으로 사용하는 경우, 전자장치에 요구되는 문턱 전압 값을 유지하면서 쇼트 채널을 구현하는 데에는 어려움이 있다.
본 발명의 실시예에 따른 전자장치는, 도 13에 도시된 바와 같이, 2층이 적층된 액티브층을 통해 전자장치에서 요구되는 문턱 전압 값을 유지하면서 쇼트 채널을 구현할 수 있는 효과가 있다.
상술한 바와 같이, 제1 및 제2 액티브층(620, 1220)이 서로 중첩됨으로써, 제1 및 제2 액티브층(620, 1220)은 헤테로 접합(Hetero-junction) 구조를 가질 수 있다.
제1 및 제2 액티브층(620, 1220)의 접합 부분에는, 내부 확산 전위(built-in potential)에 의한 공핍 영역(depletion region)이 형성될 수 있다. 내부 확산 전위(Vbi)는 상기 접합 부분에서 밴드 벤딩(band bending)을 유발한다. 제1 및 제2 액티브층(620, 1220)의 접합 부분에는 공핍 영역을 갖기 때문에 총 전하 밀도를 제어할 수 있으므로, 채널 길이에 따라 문턱 전압이 왜곡되는 것을 방지할 수 있다.
도 13의 구조를 갖는 트랜지스터(Tr)는 도 3 및 도 4에 도시된 T3(구동 트랜지스터)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들면, 도 13의 구조를 갖는 트랜지스터(Tr)는 도 3 및 도 4에 도시된 T1와 T2 중 어느 하나일 수 있으며, 또한 도 5에 도시된 풀-업 트랜지스터(Tup)이거나 풀-다운 트랜지스터(Tdown) 중 어느 하나일 수도 있다.
도 14는 본 발명의 또 다른 실시예들에 따른 전자장치에 배치된 트랜지스터의 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 14를 참조하면, 본 발명의 또 다른 실시예들에 따른 전자장치는 트랜지스터(Tr)를 포함할 수 있다.
트랜지스터(Tr)는 제2 액티브층(1420), 게이트 전극(640), 제1 전극(671) 및 제2 전극(672)를 포함할 수 있다.
도 14에 도시된 바와 같이, 기판(610) 상에 제2 액티브층(1420)이 배치되고, 제2 액티브층(1420) 상에 게이트 절연막(630)이 배치될 수 있다. 게이트 절연막(630) 상에는 게이트 전극(640)이 배치되고, 게이트 전극(640)이 배치된 기판(610) 상에는 층간 절연막(660)이 배치되고, 층간 절연막(660) 상에는 서로 이격된 제1 및 제2 전극(671, 672)이 배치될 수 있다.
제2 액티브층(1420)은 산화물 반도체일 수 있다.
이러한 제2 액티브층(1420)은 제1 영역(1421), 제2 영역(1422), 제3 영역(1424) 및 채널영역(1423)을 포함할 수 있다.
여기서, 제1 영역(1421)과 제2 영역(1422)은 서로 이격될 수 있다. 그리고, 제1 영역(1421)과 제2 영역(1422) 중 하나의 영역은 채널영역(1423) 및 채널영역(1423)과 이격된 제3 영역(1424) 사이에 배치될 수 있다.
예를 들면, 도 14에 도시된 바와 같이, 제1 영역(1421)과 제2 영역(1422) 사이에 채널영역(1423)이 배치되고, 채널영역(1423)과 제3 영역(1424) 사이에 제2 영역(1422)이 배치될 수 있다.
여기서, 제1 영역(1421)과 제2 영역(1422)의 전기 저항은 제3 영역(1424)과 채널영역(1423)의 전기 저항보다 낮을 수 있다.
다시 말해, 제2 액티브층(1420)의 제1 영역(1421)과 제2 영역(1422)은 도체화된 영역일 수 있고, 채널영역(1423)과 제3 영역(1424)은 도체화되지 않은 영역일 수 있다.
트랜지스터(Tr1)의 제1 전극(671)은 제2 액티브층(1420)의 제1 영역(1421)과 연결되고, 제2 전극(672)은 제2 액티브층(1420)의 제2 영역(1422)과 연결될 수 있다.
단면 상으로, 제2 액티브층(1420)에서 도체화된 영역인 제1 영역(1421)의 길이와 제2 영역(1422)의 길이는 서로 상이할 수 있다. 여기서, 제1 영역(1421)의 길이와 제2 영역(1422)의 길이는 제2 액티브층(1420)과 게이트 절연막(630)이 적층되는 방향과 수직한 방향을 기준으로 한 최소길이일 수 있다.
제2 액티브층(1420)의 제1 영역(1421)은 게이트 절연막(630)을 패터닝하기 위한 드라이 에칭 공정에서 도체화될 수 있다.
제2 액티브층(1420)의 제2 영역(1422)은 레이저 공정 등을 통해 도체화될 수 있다.
제2 액티브층(1420) 상에 배치된 게이트 절연막(630)은 제2 액티브층(1420)의 제1 영역(1421)과 제2 영역(1422) 중 하나의 영역의 전체, 채널영역(1423)의 전체 및 제3 영역(1424)의 전체와 중첩될 수 있다. 그리고, 제2 액티브층(1420)의 제1 영역(1421)과 제2 영역(1422) 중 나머지 하나의 영역은, 게이트 절연막(630)과 일부만이 중첩될 수 있다.
예를 들면, 도 14에 도시된 바와 같이, 게이트 절연막(630)은 제2 액티브층(1420)의 제2 영역(1422), 채널영역(1423) 및 제3 영역(1424) 각각의 전체와 중첩될 수 있다. 그리고, 게이트 절연막(630)은 제2 액티브층(1420)의 제1 영역(1421)의 일부와 중첩될 수 있다.
이러한, 제2 액티브층(1420)의 제1 영역(1421)의 일부는 게이트 전극(640)과도 중첩될 수 있다.
게이트 절연막(630)과 제2 액티브층(1420)의 제1 영역(1421)과 중첩된 영역의 폭이 게이트 전극(640)과 제2 액티브층(1420)의 제1 영역(1421)과 중첩된 영역의 폭보다 클 수 있다. 여기서, 게이트 절연막(1430)과 제2 액티브층(1420)의 제1 영역(1421)과 중첩된 영역의 폭과 게이트 전극(1440)과 제2 액티브층(1420)의 제1 영역(1421)과 중첩된 영역의 폭은 제2 액티브층(1420)과 게이트 절연막(630)이 적층되는 방향과 수직한 방향의 최소길이일 수 있다.
이와 같이, 게이트 절연막(630)의 일 단이 게이트 전극(640)의 일 단보다 채널영역(1423)으로부터 제1 영역(1421)이 연장되는 방향으로 치우치도록 배치됨으로써, 게이트 전극(640)의 일 단과 제2 액티브층(1420)의 제1 영역(1421)을 분리 시킬 수 있다. 이에, 공정 오차 등의 발생으로 인해, 게이트 전극(640)과 도체화된 영역인 제1 영역(1421)이 접촉되어 쇼트(short)가 발생하는 것을 방지할 수 있다.
또한, 제2 액티브층(1420)의 채널영역(1423)은 게이트 전극(640)과 중첩하는 일부 영역과, 게이트 전극(640)과 미 중첩하는 일부 영역을 포함할 수 있다.
또한, 제2 전극(672)과 전기적으로 연결되는 제2 액티브층(1420)의 제2 영역(1422)은 도체화되지 않은 영역인 채널영역(1423)과 제3 영역(1424) 사이에 위치할 수 있다.
상술한 바와 같이, 액티브층(1420)의 제2 영역(1422)은 채널영역(1423)과 제3 영역(1424) 사이에 배치되고, 게이트 전극(640)과 미 중첩되도록 배치되되, 채널영역(1423)의 길이가 충분히 확보될 수 있도록 배치될 수 있다.
다시 말해, 제2 액티브층(1420)의 제2 영역(1422)은 채널영역(1423)의 길이가 너무 짧아지지 않는 위치에 구비될 수 있다.
이에, 트랜지스터(Tr)의 이동도가 저하되지 않을 수 있다.
또한, 트랜지스터(Tr1)의 제2 전극(672)이 전자장치의 전원 공급 노드와 연결되는 경우, 제2 전극(672)에 높은 전압이 가해지더라도, 제2 전극(672)과 연결된 제2 액티브층(1420)의 제2 영역(1422)과 인접한 채널영역(1423)에 열화가 발생하지 않도록 게이트 절연막(630)이 채널영역(1423) 및 제2 영역(1422)의 전체와 중첩되도록 배치될 수 있으며, 제2 영역(622)의 전체와 중첩되도록 배치될 수 있다.
이에, 게이트 전극(640)과 채널영역(1423) 사이에 존재하는 게이트 절연막(630)의 두께 감소로 인해 발생되는 채널영역(1423)의 열화로 인한 트랜지스터(Tr)의 신뢰성 저하 문제를 해결할 수 있다.
도 15는 도 14의 구조를 갖는 트랜지스터(Tr)의 특성을 나타낸 그래프이다.
도 15에서, x축은 게이트 전압(Gate voltage)를 나타내며, y축은 드레인 전류(Drain current)를 나타낸다.
도 15에서 도 14의 구조를 갖는 트랜지스터(Tr)의 특성 측정을 위해, -20V에서 +20V 범위의 게이트 전압을 인가하면서 드레인 전류를 측정하였다.
도 14의 구조를 갖는 트랜지스터(Tr)의 전원 공급 노드와 연결된 전극(예를 들면, 제2 전극)과 게이트 전극에 전압이 인가되지 않은 초기화 상태(Initial)에서 도 14의 구조를 갖는 트랜지스터(Tr)에 0.1V의 구동 전압(VDD)과 10V의 구동 전압을 인가하였다.
또한, 도 14의 구조를 갖는 트랜지스터(Tr) 의 전원 공급 노드와 연결된 전극에는 45V의 전압을 인가하고, 게이트 전극에는 0V의 전압을 11시간 동안 인가한 후(After stress 11hr), 도 14의 구조를 갖는 트랜지스터에 0.1V의 구동 전압(VDD)과 10V의 구동 전압을 인가하였다.
도 14를 참조하면, 도 14의 구조를 갖는 트랜지스터(Tr)는 11시간 동안 구동된 후에도 온-커런트(On-current)의 저하 및 문턱전압(Threshold Voltage; Vth)이 초기 값으로부터 변동되지 않음을 알 수 있다.
다시 말해, 본 발명의 실시예에 따른 트랜지스터는 전원 공급 노드에 연결된 전극에 고 전압이 걸리더라도, 신뢰성을 유지할 수 있음을 알 수 있다.
도 14의 구조를 갖는 트랜지스터(Tr)는 도 3 및 도 4에 도시된 T1 내지 T3 중 어느 하나일 수 있으며, 또한 도 5에 도시된 제어 스위치 회로(CSC)에 구비된 트랜지스터, 풀-업 트랜지스터(Tup) 및 풀-다운 트랜지스터(Tdown) 중 어느 하나일 수도 있다.
구체적으로, 본 발명의 실시예들에 따른 트랜지스터(Tr)는 액티브 영역에 배치된 트랜지스터 중, 고 전압이 인가(예를 들면, 구동 전압 등)될 수 있는 트랜지스터인 도 3 및 도 4의 T3일 수 있다.
또한, 본 발명의 실시예들에 따른 트랜지스터(Tr)는 넌 액티브 영역에 배치된 트랜지스터 중, 고 전압이 인가(예를 들면, 클럭 신호 등)될 수 있는 배치된 풀-업 트랜지스터 또는 제어 스위치 회로에 구비된 트랜지스터 중 적어도 어느 하나일 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
610: 기판
620: 제1 액티브층
630: 게이트 절연막
640: 게이트 전극
650: 절연막
660: 층간 절연막
671: 제1 전극
672: 제2 전극

Claims (19)

  1. 적어도 1개의 트랜지스터를 포함하는 패널; 및
    상기 패널을 구동하기 위한 구동회로를 포함하고,
    상기 패널은,
    기판;
    상기 기판 상에 배치되고 제1 영역, 상기 제1 영역과 이격된 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 구비된 채널영역을 포함하는 제1 액티브층;
    상기 제1 액티브층 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치되되 상기 제1 액티브층의 상기 채널영역의 일부와 중첩된 게이트 전극;
    상기 게이트 전극 상에 배치된 층간 절연막; 및
    상기 층간 절연막 상에 배치되되 서로 이격된 제1 전극과 제2 전극을 포함하고,
    상기 게이트 전극은 상기 제1 액티브층의 제1 및 제2 영역 중 적어도 하나의 영역의 일부와 중첩된 전자장치.
  2. 제1 항에 있어서,
    상기 제1 액티브층은 산화물 반도체이고,
    상기 제1 액티브층의 상기 제1 및 제2 영역은 도체화된 영역이며,
    상기 제1 및 제2 영역의 전기 저항은 상기 채널영역의 전기저항보다 낮은 전자장치.
  3. 제1 항에 있어서,
    상기 제1 영역의 일부는 상기 게이트 전극과 중첩되고,
    상기 제2 영역은 상기 게이트 전극과 미 중첩된 전자장치.
  4. 제3 항에 있어서,
    상기 제1 영역의 폭은 상기 제2 영역의 폭보다 큰 전자장치.
  5. 제3 항에 있어서,
    상기 제1 영역은 상기 제1 전극과 연결되고, 상기 제2 영역은 상기 제2 전극과 연결되며,
    상기 제2 전극은 상기 전자장치의 전원 공급 노드와 전기적으로 연결된 전자장치.
  6. 제3 항에 있어서,
    상기 게이트 절연막은,
    상기 제1 액티브층의 제1 영역의 일부, 상기 채널영역의 전체 및 상기 제2 영역의 전체와 중첩된 전자장치.
  7. 제1 항에 있어서,
    상기 게이트 전극과 층간 절연막 사이에 배치된 절연막을 더 포함하고,
    상기 절연막은 상기 제1 액티브층의 상기 제1 영역과 상기 제2 영역 중 어느 하나의 표면의 일부와 접촉되고, 상기 상기 제1 액티브층의 상기 제1 영역과 중첩된게이트 절연막의 상면의 일부와 접촉된 전자장치.
  8. 제7 항에 있어서,
    상기 절연막은 수소를 포함하는 전자장치.
  9. 제1 항에 있어서,
    상기 제1 액티브층의 채널영역의 일부는 상기 게이트 전극과 중첩된 전자장치.
  10. 제1 항에 있어서,
    상기 제1 영역과 상기 제2 영역 중 하나의 영역은,
    상기 채널영역 및 상기 채널영역과 이격된 제3 영역 사이에 배치된 전자장치.
  11. 제10 항에 있어서,
    상기 제1 영역 및 상기 제2 영역의 전기 저항은 상기 제3 영역 및 상기 채널영역의 저항보다 낮은 전자장치.
  12. 제11 항에 있어서,
    상기 제1 영역은 상기 제1 전극과 연결되고, 상기 제2 영역은 상기 제2 전극과 연결된 전자장치.
  13. 제10 항에 있어서,
    상기 게이트 절연막은,
    상기 제1 영역과 상기 제2 영역 중 하나의 영역, 상기 채널영역 및 상기 제3 영역 각각의 전체와 중첩된 전자장치.
  14. 제13 항에 있어서,
    상기 제1 영역과 상기 제2 영역 중 나머지 하나의 영역은, 게이트 절연막과 일부 영역이 중첩된 전자장치.
  15. 제1 항에 있어서,
    상기 제1 액티브층 하부에 배치된 제2 액티브층을 더 포함하고,
    상기 제2 액티브층은 상기 제1 액티브층의 제1 영역과 중첩된 제4 영역, 상기 제1 액티브층의 제2 영역과 중첩된 제5 영역 및 상기 제1 액티브층의 채널영역과 중첩된 제2 액티브층의 채널영역을 포함하는 전자장치.
  16. 제15 항에 있어서,
    상기 제2 액티브층의 상기 제4 영역과 상기 제5 영역은 도체화된 영역이고
    상기 게이트 전극은 상기 제2 액티브층의 제4 및 제5 영역 중 적어도 하나의 영역의 일부와 중첩된 전자장치.
  17. 제15 항에 있어서,
    상기 제2 액티브층의 상기 채널영역의 일부는 상기 게이트 전극과 중첩되고,
    상기 제2 액티브층의 상기 채널영역의 전체는 상기 게이트 절연막과 중첩된 전자장치.
  18. 제1 항에 있어서,
    상기 패널은 액티브 영역 및 상기 액티브 영역을 둘러싸는 넌 액티브 영역을 포함하고,
    상기 트랜지스터는 액티브 영역에 배치된 구동 트랜지스터이거나, 상기 넌 액티브 영역에 배치된 풀-업 트랜지스터 및 제어 스위치 회로에 구비된 트랜지스터 중 적어도 하나인 전자장치.
  19. 기판;
    상기 기판 상에 배치되고 제1 영역, 상기 제1 영역과 이격된 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 구비된 채널영역을 포함하는 제1 액티브층;
    상기 제1 액티브층 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치되되 상기 제1 액티브층의 상기 채널영역의 일부와 중첩된 게이트 전극;
    상기 게이트 전극 상에 배치된 층간 절연막; 및
    상기 층간 절연막 상에 배치되되 서로 이격된 제1 전극과 제2 전극을 포함하고,
    상기 게이트 전극은 상기 제1 액티브층의 제1 및 제2 영역 중 적어도 하나의 영역의 일부와 중첩된 트랜지스터 어레이 기판.
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